JP4001648B2 - 画像センサアレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は二次元画像形成に関する。更に詳細には本発明は、同一基板上に集積されるアモルファス薄膜トランジスタ（ＴＦＴ）及びポリシリコン薄膜トランジスタ（ＴＦＴ）で二次元画像センサアレイを形成するデバイス及び方法に関する。ポリシリコンＴＦＴは画像センサのデータライン及びゲートラインに多重化を行うように構成されるので、周辺コンタクト（接触）の数を減少して画像センサのパッケージ（実装）を簡便化する。
【０００２】
【従来技術及び発明が解決しようとする課題】
アモルファスシリコンから作られるアドレス可能二次元画像センサアレイについては、エム．マツムラ等により論じられて（ＩＥＥＥエレクトロン・デバイス・レター、ＥＤＬ１号、Ｐ．１８２、１９８０年）、ストリート等により論証された（マテリアル・リサーチ・ソサエティ・シンポジウム議事録２５８号、Ｐ．１１２７、１９９２年）。ストリート等は、ｘ線画像形成に適した蛍光体と共に大領域アモルファスシリコンアレイの使用について記載する（マテリアル・リサーチ・ソサエティ・シンポジウム議事録１９２号、Ｐ．４４１、１９９０年）。
【０００３】
図１に従来の二次元画像センサの等価回路図を示す。
【０００４】
センサ部分は画像センサの構造ユニットであり、これは上に光電トランスデューサである受光素子（フォトダイオード）１２とスイッチング素子である薄膜トランジスタ（ＴＦＴ）１４とが形成された基板１０を含む。複数のこのようなセンサ部分は二次元マトリックスアレイに行列に構成されてセンス領域(sensing area)を形成する。
【０００５】
図２は、本発明による画像センサの１ピクセルに関する等価回路図を示す。認識されるように、図２はピクセル構成の１タイプを表し、また他の構成も本発明と関連付けて使用可能である。光が逆バイアス電圧（ＶB ）が供給されるフォトダイオード（ＰＤ）に向けられると、光電流（ｉｐ）は生成されて、フォトダイオード容量（ＣPD）、必要に応じて追加される容量（ＣADD ）、及び薄膜トランジスタ（ＴＦＴ）のオーバラップ容量（ＣGD）に提供される。ここで、これらの容量は全てＰＤ側にある。ＴＦＴがゲートパルスによりオンにスイッチされるまで、電荷はＰＤ側の容量に予め定められた時間格納され、このことにより電荷はＴＦＴの信号ライン容量（ＣL ）及びオーバラップ容量（ＣGS）に移送される。これらの容量は共に信号ライン側の容量である。
【０００６】
データライン信号は、外部読出し増幅器（例えば、図１の参照番号２２参照）に伝送されて電圧検出増幅器又は電荷感度増幅器によりセンスされる。電荷移送の終了に次いで信号ライン側の電位（ＶL ）又は電荷を検出した後、電荷のリセットはリセットスイッチにより行われ、ＰＤから次の行に生成される電荷を移送する。
【０００７】
各センサ部分中の受光素子１２の一方の側はバイアスラインに接続され、他方の側は薄膜トランジスタ１４のドレインに接続される。個々の薄膜トランジスタのゲートは行毎に共通ゲートライン１６に接続される。このようなゲートライン１６は行毎に外部シフトレジスタ１８と接続され、外部シフトレジスタ１８は行毎に薄膜トランジスタのオンとオフの切り換えを制御する。薄膜トランジスタ１４のソース電極は列毎に共通データライン２０に接続される。このようなデータラインは順に外部アナログマルチプレクサ又は分類された増幅回路２２に接続され電荷を受光素子から読みだす。
【０００８】
上記記載された構成を有する画像センサでは、電荷を表面の光又は照度の量に従って受光素子１２で生成し、薄膜トランジスタ１４がオンとオフにされると、電荷は行毎に外部アナログマルチプレクサ２２へ順次移送され、次に読み込まれて出力画像信号を生成する。
【０００９】
上記記載された従来の二次元画像センサでは、（行毎にＴＦＴを制御する）ゲートライン１６は、外部シフトレジスタ１８のターミナル（端子）と一対一で対応するように提供されるので、ゲートライン１６と同じだけ多くのターミナルを外部シフトレジスタ１８に提供する必要があった。更に、センサ部分で生成される電荷は共通ゲートライン１６の動作により外部アナログマルチプレクサ２２に読み込まれるので、デタライン２０と同じだけ多くのターミナルを外部アナログマルチプレクサ２２に提供する必要もあった。このことは画像センサのエッジに沿って少なくともｎ＋ｍのコンタクト（接点）を生じる結果となる。この場合、ｎはデータライン数であり、ｍはゲートライン数である。
【００１０】
アモルファスシリコン（ａ−Ｓｉ）及び多結晶シリコン（ｐｏｌｙ−Ｓｉ）は共に、上記記載した二次元画像センサのような大領域電子装置における使用や、フラットパネル（平面）アクティブマトリックスディスプレイ装置等によく適することが示されていた。アモルファスシリコンＴＦＴは、それらの容易さ及び製造コストのために商業製品におけるスイッチング素子として日常的に使用される。アモルファスシリコンＴＦＴは、ソースバイアスへの１０Ｖドレインでほぼ１０-15 Ａ／μｍの幅の非常に低い漏洩電流、及び高分解能（解像度）の１０００ライン画像の電荷ピクセルへの適切な駆動電流、を有する。
【００１１】
外部駆動電子回路と読出し電子回路との間の接続を簡便化するためにこれらのアレイとの外部接続の数を減らすことは望ましい。外部コンタクト（接点）数の減少は、アモルファスシリコンＴＦＴと同一基板上に高速ドライバ電子回路を集積することを要する。レーザー結晶化されたａ−ＳｉＴＦＴは、それらの高速性、ピクセルａ−ＳｉＴＦＴとの類似性及びプロセス互換性に適しているためにこの集積に適する。大きな二次元アレイでは、ＴＦＴの線形アレイだけが結晶化されて周辺ドライバ電子回路を提供する必要があり、残りのａ−Ｓｉはそれらの低い漏洩特性のために維持される。
【００１２】
ａ−Ｓｉ及びｐｏｌｙ−Ｓｉの両方のＴＦＴをガラス基板上に製造することに関して報告されている。このような製造は、頂部ゲートデバイスと底部ゲートデバイスに対してｐｏｌｙ−Ｓｉ及びａ−Ｓｉの両方のＴＦＴを集積することを含む。しかしながら、頂部ゲート構造はａ−ＳｉＴＦＴに対して良くないことが知られている。従って、底部ゲートデバイスに対するｐｏｌｙ−Ｓｉ及びａ−Ｓｉの両ＴＦＴの集積はより有用に思われる。このような集積プロセスは、レーザ処理と水素パッシベーション( 表面処理) ステップを含むことが異なり、ポリシリコンＴＦＴを形成する。この製造方法に関する詳細な議論は、エム．ハック、ピー．メイ、アール．ルジャン、及びエイ．ジー．ルイスによる、「大領域の画像形成及びディスプレイ装置用の集積された従来の及びレーザの結晶化アモルファスシリコン薄膜トランジスタ(INTEGRATED CONVENTIONAL AND LASER CRYSTALLIZED AMORPHOUS SILICON THIN-FILM TRANSISTORS FOR LASER AREA IMAGING AND DISPLAY APPLICATIONS)」と題された論説〔ノン・クリスタルライン・ソリッドのジャーナル、１６４〜１６６ページ（１９９３年）、７２７〜７３０ページ〕、及びアール．アイ．ジョンソン、ジー．ビー．アンダーソン、ディー．ケイ．フォーク及びエス．イー．レディによる「ハイブリッド薄膜トランジスタ用のプラズマ増大された化学蒸着アモルファスシリコンのレーザ脱水素／結晶化(LASER DEHYDROGENATION/CRYSTALLIZATION OF PLASMA-ENHANCED CHEMICAL VAPOR DEPOSITED AMORPHOUS SILICON FOR HYBRID THIN-FILM TRANSISTORS)」と題された論説〔App. Phys. Lett.、64(9) 、１９９４年２月２８日〕で論じられ、これらは共に本明細書に援用される。
【００１３】
Ｎ×Ｍマトリックスセンサとして形成され、単一基板上にポリシリコンＴＦＴとアモルファスシリコンＴＦＴを与える上記記載された画像センサは、コンタクト（接触）又は投影画像形成による非常に高速の原稿入力の可能性を有する。更に、ｘ線及び他の電離線放射画像形成の用途が考えられる。しかしながらこのようなＮ×Ｍマトリックスセンサアレイは、その最も単純な形態において、そのエッジに沿って総計でｎ＋ｍコンタクトをまだ必要とする。従って、１インチ当たり２００スポット（ｓｐｉ）、３００ｓｐｉ、又はより高度の分解能を有するほぼ１４×１８インチ又はそれよりも大きな大きさのこのようなデバイスを構成しようとすると、周知の実装テクノロジーは極度にきゅうくつになる。このような構成の下では、コンタクトはアレイの２つの側に制限されるので、２００ｓｐｉのアレイに対して１２７μｍ、及び３００ｓｐｉのアレイに対して８５μｍのピッチを必要とする。このことは結線に関してコストを増して全体の有効性を減少する主な問題を生じ、そしてこれをまだテープ自動ボンディング（接合）実装で行うことができない。
【００１４】
本発明は、これらの欠点及び下記に記載されるであろう他のことを克服することである。
【００１５】
【課題を解決するための手段】
請求項１に記載の本発明は：画像センサアレイであって；外部ゲートターミナルと；各々が外部ゲートターミナルと動作的に接続する複数のアレイゲートラインと；基板上に構成され、各々が複数のゲートラインの内の対応する１つと動作的に接続する複数の多重化ゲートポリシリコン薄膜トランジスタ（ＴＦＴ）と；各々がゲートポリシリコンＴＦＴの内の対応する１つのゲートと動作的に接続する複数のゲートイネーブルラインと；複数のアレイデータラインと；基板上に構成され、ゲートラインとデータラインとの交点に位置されるアモルファスシリコンＴＦＴとセンサとのマトリックスと；を含む。
【００１６】
本発明の一態様によれば、一枚の基板上に構成される複数のゲートポリシリコン薄膜トランジスタ（ＴＦＴ）を有する画像センサが提供され、各ポリシリコン薄膜トランジスタが複数のゲートラインとゲートイネーブルクロック（gate enable clock)の内の対応する１つと接続され、これらのゲートラインとゲートイネーブルクロックがゲートポリシリコンＴＦＴの内の対応する１つのゲートとそれぞれ接続される。複数のデータポリシリコン薄膜トランジスタ（ＴＦＴ）はゲートポリシリコンＴＦＴと同一基板上に構成され、各データポリシリコンＴＦＴが複数のデータラインとデータイネーブルクロックの内の対応する１つと接続され、これらのデータラインとデータイネーブルクロックがデータポリシリコンＴＦＴの内の対応する１つのゲートと接続される。ポリシリコンＴＦＴと同一基板上に構成されるアモルファスシリコンＴＦＴのマトリックスはゲートポリシリコンＴＦＴとデータポリシリコンＴＦＴとの間に位置される。
【００１７】
本発明の別の態様によれば、ゲートポリシリコンＴＦＴは基板の外周部に位置され、レーザ結晶化されたアモルファスシリコンＴＦＴである。
【００１８】
本発明のより限定された態様によれば、上記参照された画像センサは複数のゲートラインの内の１つと接続される複数のゲート基準アモルファスシリコンＴＦＴを含み、ゲート基準アモルファスシリコンＴＦＴの各々が固定的な「オン」状態で接続され、ゲートラインを予め定められたＶ0FF と接続するように構成（配置）される。
【００１９】
本発明の別の態様によれば、多重化回路は画像全体をただ１回の単一露光(exprosure) により読出すように構成及び動作される。
【００２０】
本発明の更に別の態様によれば、ｐｏｌｙ−Ｓｉシフトレジスタは基板上に構成されてアレイを制御するために使用される。
【００２１】
本発明の１つの利点は、出力コンタクトの量を画像センサから減らすことにより画像センサの実装の容易さを高めることにある。
【００２２】
本発明の別の利点は、データをアレイから読みだし、望ましくない電荷を除去し、出力を多重化することにある。
【００２３】
更に別の本発明の利点は画像センサの高速性である。
【００２４】
本発明の更なる利点は、好適な実施の形態の詳細な記載を読解することにより当業者に明白になるであろう。
【００２５】
【発明の実施の形態】
本発明は様々なパーツ（部品）並びにパーツの構成において、及び様々なステップ（工程）並びにステップの構成において具体化し得る。図面は単に好適な実施の形態を説明するためのものであり、発明を限定するものとして構成されるべきではない。
【００２６】
本発明は説明される実施の形態を特に参照して下記で詳細に記載されるが、理解されるように発明をそれらの実施の形態に限定することは意図されず、反対にその目的は、請求項で定義された発明の精神及び範囲に従う変更、代替、及びその等価物をカバーすることである。
【００２７】
アモルファスシリコン（ａ−Ｓｉ）及び多結晶シリコン（ｐｏｌｙ−Ｓｉ）デバイスの集積は、大領域電子装置(large-area electronic applications)にとって重要である。ａ−Ｓｉ膜中の原子水素(atomic hydrogen) （Ｈ）によりこのような集積に関する問題が生じる。プラズマ強化化学蒸着法(PECVD;plasma enhanced chemical vapor deposition) により蒸着されるａ−Ｓｉは、通常約１０原子％である大量のＨを含む。Ｈはａ−Ｓｉデバイスの良好な電子性能に必要不可欠であるが、それによりレーザ結晶化(laser crystallization) に困難が生じる。上記援用された論説に記載されたレーザ結晶化において、結晶化デバイスは、高品質ａ−ＳｉＴＦＴ底部ゲート構造の従来の生成方法に実質的に従って形成される。ａ−ＳｉＴＦＴ及びレーザ結晶化されたｐｏｌｙ−ＳｉのＴＦＴは共に周知のＰＥＣＶＤ蒸着及び処理ステップを用いて製造される。
【００２８】
このようなプロセスの特定の例は、まずゲート電極を形成するためにパターン形成される４０〜１５０ｎｍの合金、次いで窒化シリコンからなる１００〜２００ｎｍのデュアル層ゲート誘電体、次いでシリコンジオキサイド（二酸化珪素）を必要とする。個々の絶縁体層の各々の厚みは、ニトライド膜がスレショルド電圧Ｖthを減少し、オキサイド膜が高いＶthにいたるので、要求されるＶthに依存する。目的はａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴの両方に対して同時に正確なＶthを与えるデュアル層誘電体を得ることである。このデュアル層誘電体により高性能のａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴを一緒に製造することができる。次に、６０〜１００ｎｍのａ−Ｓｉが蒸着される。次に、基板上の結晶化される領域はエクサイマーレーザーで３回走査される。各回とも高電力で走査して結晶化を終える前に膜から水素を除去することにより、アブレーション（磨耗）問題を回避する。２５０℃で水素化（水素添加）後、頂部シリコンジオキサイド膜は、蒸着され次に裏側露光を用いてゲート電極からパターン形成される。これはチャネル領域を保護し、ａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴの両方にオームソース及びドレインコンタクトを形成するために使用されるエッチングストップをｎ+ ａ−Ｓｉに提供する。最終的に金属ソース及びドレインコンタクトが加えられて、デバイスは表面処理（パッシベート）される。
【００２９】
上記レーザ脱水素化／結晶化プロセスを実施する場合、ｎ−チャネル底部ゲートｐｏｌｙ−Ｓｉ及びａ−ＳｉＴＦＴはガラス基板上に製造された。図３は上記プロセスを用いて開発されたデバイス構造の線図を提供する。ゲートは、金属蒸着とパターン形成により形成される。ゲート絶縁体は窒化シリコンとシリコンジオキサイド（ＳｉＯ2 ）からなり、窒化シリコン層がゲート電極と隣接し、ＳｉＯ2 層が窒化シリコン層の上にありＴＦＴチャネルと隣接する。窒化物及びオキサイドフィルムのための蒸着温度は３５０℃であった。デュアル誘電ゲートのこの構造はａ−Ｓｉ及びｐｏｌｙ−ＳｉＴＦＴの両方に小さな正のスレショルド電圧を提供する。選択的なレーザ脱水素化／結晶化プロセス中の平均基板温度は高くとも２００℃であり、この温度は誘電膜蒸着のための最高温度３５０℃よりかなり低い。製造物の残りは、チャネル保護層ＳｉＯ2 及びソースとドレイン用のリンドープされたａ−Ｓｉと金属コンタクトからなる。
【００３０】
既に示されたように、選択パターンを基板上に結晶化することにより２０〜１００ｃｍ2 ／Ｖｓｅｃの範囲で動作する高性能、高移動度(high mobility) のＴＦＴが構成され得る。
【００３１】
図１に示されるような従来技術のテクノロジーが２００ｓｐｉ、３００ｓｐｉ又はより高度な分解能を有する実用的な画像センサの生成に適用される場合、実装（パーッケージング）問題が生じる。特に、このようなイメージャ(imager)はコンタクト（接触）又は投影画像形成により非常に高速の原稿入力用の可能性を有するが、アレイからのコンタクト（接点）数が製造の複雑さ及びコストを増す。センサのＮ×Ｍマトリックスからなるイメージャアレイは、その最も簡便な形態で、そのエッジにｎ＋ｍコンタクトの総数を必要とする。２００ｓｐｉ、３００ｓｐｉ、又はより高度な分解能を有する大きさが１４×１８インチ又はより大きなデバイスの場合、４つの個々のアレイのタイリング(tiling 、タイル張り) は、コンタクトをアレイの２つの側に限り、２００ｓｐｉのアレイに対して１２７μｍ及び３００ｓｐｉのアレイに対して８５μｍのピッチを有することが現在のところ必要である。
【００３２】
これらの問題を克服するために、ポリシリコンＴＦＴを画像センサの駆動回路として用いるゲートライン及びデータラインの両方の低レベル多重化スキームを提案する。残りのアレイはａ−ＳｉＴＦＴとして、それらの低い漏洩電流及びそれらの製造の容易さと製造コストのために維持される。
【００３３】
図４は本発明に従って画像センサを示し、該図において基板Ａの周辺エッジは結晶化されて画像センサの駆動回路として使用される、ｐｏｌｙ−ＳｉＴＦＴ３０を形成する。内側即ち基板Ａのセンサアレイ３２はピクセルａ−ＳｉＴＦＴを含む。ピクセルａ−ＳｉＴＦＴは結晶化されておらず画像センサのスイッチング素子として作用する。ａ−ＳｉＴＦＴとｐｏｌｙ−ＳｉＴＦＴの間のほぼ１〜２ｍｍのギャップ３４は意図的に発達された。このギャップ３４は結晶化されたＴＦＴと結晶化されていないＴＦＴとの間に明確な境界を提供する。
【００３４】
図５は本発明による４対１ゲート多重化スキームを示す。ゲートマルチプレクサ４０はセンサアレイ３２とゲートコンタクト（又は外部ゲートターミナル）４２との間に位置される。ゲートマルチプレクサ４０はセンサアレイ３２からゲートライン４６ａ〜４６ｄに接続される４つのポリシリコンＴＦＴ４４ａ〜４４ｄを含む。ポリシリコンＴＦＴ４４ａ〜４４ｄのゲートは、それらのゲートを４つのイネーブルクロックライン１〜４即ち４８ａ〜４８ｄの内の１つと接続するゲートを有する。ポリシリコンＴＦＴ４４ａ〜４４ｄは、ポイント（点）５０で一緒に結合されてゲートコンタクト４２と接続される。
【００３５】
図６は、図５のゲートマルチプレクサ４０といくぶん同様の方法で設計されたデータマルチプレクサ６０を示す。マルチプレクサ６０は２対１マルチプレクサであり、２つのデータライン６２ａ及び６２ｂは、データコンタクト（外部ゲートターミナル）又は読出しチップ６４への出力のために多重化される。各データライン６２ａ及び６２ｂはデータをセンサアレイ３２から受けとる。各データラインは対応するポリシリコンＴＦＴ６６ａ及び６６ｂと接続され、ポリシリコンＴＦＴ６６ａ及び６６ｂがイネーブルクロックライン１及び２即ち６８ａ及び６８ｂによりスイッチされる。
【００３６】
上記図はゲートライン用の４対１多重化スキーム及びデータライン用の２対１多重化スキームを有する構成について記載する。しかしながら他の比率も可能であることは認識されるだろう。
【００３７】
マルチプレクサ４０及び６０のオペレーションモードは、データライン用のクロックイネーブル１即ち６８ａを作動させ、次に既に記載された多重化スキームを用いて全ゲートラインを走査する。このような動作のための時間は、データサブフレームとよばれ、それはこの例では全体のアレイリフレッシュ時間の１／２である。次にデータライン用のクロックイネーブル２即ち６８ｂを作動させてアレイ全体を再走査する。
【００３８】
この多重化事象のシーケンスについては次に更に詳細に記載する。事象シーケンスは、作動されるクロックイネーブル１即ち４８ａと外部シフトレジスタ（図示せず）からオンにされる全外部ゲートとを含む。これはＡゲートサブフレームのゲートラインの１／４を読みだす結果となり、従ってクロックイネーブル１は全体のフレーム時間の１／８時間作動される。この時間の後で、クロックイネーブル１が作動停止され(deactivated) てクロックイネーブル２即ち４８ｂが作動され、そして全外部ゲートが外部シフトレジスタからオンとなる。これはクロックイネーブル３即ち４８ｃ及び最終的にはクロックイネーブル４即ち４８ｄに関して繰り返される。従って、各アレイラインは外部シフトレジスタ（図示せず）により高低の両レベルで駆動される。
【００３９】
一方、３／４の時間の間、アレイゲートラインはオフにされるゲートマルチプレクサＴＦＴに接続されるので、これらのゲートラインはフローティング（浮遊）する。ポリシリコンＴＦＴ中の自然漏洩がＴＦＴをオフ状態に十分維持することが期待されるが、図７は図５の代替を提供してポリシリコンＴＦＴをオフ状態に確実に駆動する。
【００４０】
図７では、複数のａ−ＳｉＴＦＴ７０ａ〜７０ｄは、ポリシリコンＴＦＴ４４ａ〜４４ｄとセンサアレイ３２からのゲートラインとの間に配置される。これらのａ−ＳｉＴＦＴは、ＤＣ基準を典型的には５Ｖの負のオフ状態電圧Ｖ0FF にする。ａ−Ｓｉ：ＨＴＦＴ７０ａ〜７０ｄは、固定（常時）「オン」状態に配置されるので、ゲートラインを典型的には１〜５ＭΩである抵抗を介してＶOFF に接続する。少なくともａ−ＳｉＴＦＴの抵抗よりも小さい大きさのオーダーであるポリシリコンＴＦＴのずっと低い抵抗は、オンにスイッチされるとこの電圧をオーバライドする。
【００４１】
図６のデータマルチプレクサ６０に更に注目すると、データクロックイネーブル１即ちライン６８ａは、完全なフレーム周期の１／２であるサブフレームに対して全体アレイがゲートラインにより走査されると共に作動されオンに持続される。次に、第２のデータブロックイネーブルライン６８ｂは作動され、全体アレイが再び走査される。このアプローチはポリシリコンパスＴＦＴからデータライン上へのフィードスルー電荷が存在しないという利点を有する。
【００４２】
使用可能でないデータラインは、ピクセルから移送される電荷のためにチャージアップ(charge up) される。電荷が漏れてなくならない場合、問題が生じることがある。従って、必要であれば電荷はＴＦＴ７２ａと７２ｂの第２セットを図６に示されるようにデータラインへ接続することによって除去され得る。それらのＴＦＴは使用可能でないライン上でアースに対してオープン（開) し、使用可能であるデータライン上でクローズ（閉）する。要求される電流フローは小さいので、ポリシリコンＴＦＴよりもこのａ−Ｓｉ：ＨＴＦＴを十分に使用できる。
【００４３】
図５、図６及び図７に示される実施の形態に特に注目すると、４００ｓｐｉの分解能を有する４０００×４０００ピクセルアレイが望ましいと考えられる。更に、ピクセル容量がおおよそ０．５ｐＦ、ゲートラインとデータラインの容量がおおよそ１００ｐＦ、及び１分当たり３００ページに相当するフレーム時間が２００ｍｓｅｃであると考えられる。これは、ドキュメント（文書、原稿）走査用の性能要求の上側端における分解能及びフレーム速度を表す。２つのデータサブフレームが存在するために、ライン時間は略２５μ秒〔２×１０-3／（２×４０００）秒〕であり、ゲートパルス長は１２μ秒である。ゲートラインを適切にスイッチするために、ＲＣ時定数は約２μ秒以下になるべきであり、結果としてＴＦＴのオン抵抗は５×１０3 Ωになるべきである。これは、レーザ結晶化されたポリシリコンの場合に典型的である２０ｃｍ2 Ｖ秒の移動度とすると、ほぼ５０のＴＦＴ幅／長さ（Ｗ／Ｌ）を必要とする。
【００４４】
上記推定されたライン時間内で読出しチップ６４は、特定の設計に依存してデータラインを１度か又は２度サンプルする必要があり、データラインを放電するリセットパルスを加える。従って、データラインのＲＣ時定数はほぼ０．２５μ秒となる必要があり、これは２．５×１０3 ΩになるＴＦＴのオン抵抗を必要とする。従って、ＴＦＴはほぼ１００のＷ／Ｌを有する必要があり、これは１０μｍのチャネル長に対してＷ＝１ｍｍを必要とする。必要であれば、読出しチップは電圧に対してより多くの時間が整定可能になるように設計される。
【００４５】
マルチプレクサ４０と６０を製造するために、ポリシリコンＴＦＴはレーザプロセスがセンサＴＦＴを結晶化しないくらいアレイ３２から十分に離れなければならない。数ミリの間隔即ちギャップ３４により示される１、２ｍｍの間隔は、十分であると思われ、またそれはコンタクト領域の便利な大きさと一致する。
【００４６】
示されるように、本発明の更なる利点はより高速のフレーム速度でより低い分解能画像を容易に得ることができことである。全てのイネーブルラインを高（ハイ）に結合することにより隣接ピクセルからの光信号は各読出しライン上で結合され、４×２ピクセルの連続グループを通して画像を平均化する。この例では、より粗い１０００×２０００のピクセル画像を４０Ｈｚの８倍早いフレーム速度で得ることができ、これは高分解能ディスプレイ上にライブビデオとしてディスプレイされ得る。認識されるように、より早いフレーム速度はより高度な多重化により達成され得る。
【００４７】
ライト（光）の単一フラッシュ露光を使用でき、その後でアレイ全体を一回に読出す画像センサのａ−Ｓｉ及びｐｏｌｙ−Ｓｉアレイの構成が発達され得ることも確認される。更に、ゲートラインが４サイクルによってよりも連続的オーダー（順序）でアドレスされるということは有益である。このようなアレイは、例えば患者へ複数の放射露光をしないことが望ましい医学的な画像形成用途に関して有益である。この代替スキームは各ゲート駆動装置８０が２つのゲートライン８２ａ及び８２ｂをアドレスするゲート多重化構成を用いて実施される。図８（Ｂ）は、画像全体を単一の露光で読みだすことができるタイミングシーケンスを示す。ゲートイネーブルライン８４ａ〜８４ｄは、ゲート駆動装置８０からの「オン」と「オフ」電圧が単一フレームで走査されるようなシーケンスでパルスされる。認識されるように、説明の簡素化のためにこの例は２対１ゲート多重化スキームによるが、多重化の追加レベルは可能である。
【００４８】
このような単一露光状況のためのデータ多重化は、図６に示されるデータマルチプレクサ構成を用いることによっても行われ得る。この場合、データライン６２ａ及び６２ｂは各ゲートイネーブル期間中に連続的にイネーブルにされることによりアレイからの出力が単一露光期間中に十分に読みだされることになる。この例のこのような読出しを得るためのタイミングチャートが図９（Ａ）に提供される。更に認識されるように、全データラインが各ゲートイネーブル期間中に読出されるので、ａ−ＳｉＴＦＴ（図６の７２ａ〜７２ｂ）を必要としない図９（Ｂ）に開示されるタイプのデータマルチプレクサを使用することができる。
【００４９】
図１０（Ａ）はレーザ結晶化ＴＦＴがオンボード(on-board)シフトレジスタ９０として構成される本発明の別の実施の形態を示す。従って、外部ゲート駆動装置を用いてゲート信号をマルチプレクサへ送る代わりに、オンボードシフトレジスタ９０を使用してゲート信号を画像センサの全ゲートラインに提供する。図５は、４ラインに応答しそれらを駆動するゲート駆動用の１つのゲートコンタクト４２を有するゲートマルチプレクサを示す。従って、４０００ゲートラインがあった場合、４０００ゲートラインに対して１０００ゲートコンタクトを有することが必要になるであろう。上記図５の構成よりも図１０（Ａ）の実施の形態では、シフトレジスタ９０は、ライン９３からのクロック発振器９４により発生されたクロック制御信号と一緒に作動する８本の外部接続９２を有し、外部接続９２を使用して、アレイ３２のゲートライン、即ち４０００ゲートラインを駆動することができる。シフトレジスタは、周知のシフトレジスタ構成に構成される非常に多数のｐｏｌｙ−ＳｉＴＦＴを有する。先ず、シフトレジスタ９０はセンサアレイで使用されるａ−Ｓｉと同一基板上にａ−ＳｉＴＦＴとして形成される。次に、先に記載した結晶化プロセスに着手してシフトレジスタのＴＦＴをｐｏｌｙ−ＳｉＴＦＴへ変換する。
【００５０】
図１０（Ｂ）はシフトレジスタ９０の１ステージを示す。２０ボルトの供給電圧ＶDDに対して図１０（Ａ）に従って構成されるシフトレジスタによれば、５０ＫＨｚまでのオペレーションを実行することができる。図１０（Ｂ）では、参照番号９６はＮ型金属酸化膜半導体（ＮＭＯＳ）負荷を表し、θ1 及びθ2 は位相クロックのずれ（out of phase clock) であり、そして−θ1 及び−θ2 はそれらの逆信号である。シフトレジスタ９０は、上記説明を用いて複数のステージで構成され得る。認識されるように当業者に周知である他のシフトレジスタ構成も使用可能である。
【００５１】
本発明は、ａ−ＳｉＴＦＴ及びａ−Ｓｉフォトダイオードを使用するアレイに関して記載された。認識されるように、フォトダイオードスイッチング素子及び光導電体のような他の素子からなるアレイも使用可能である。更に、マトリックス中に素子を構成する他のマテリアル（材料）を使用することも可能である。
【００５２】
本発明は好適な実施の形態を参照して記載された。この明細書を読解すると、他のものへの変更及び代替えが生じることは明白である。このような全ての変更及び代替えは、それらが請求項又はその等価物の範囲内にある限り含まれることが意図される。
【図面の簡単な説明】
【図１】従来技術で既知の画像センサを示す。
【図２】図１に示されたような画像センサの単一ピクセル素子を示す。
【図３】ａ−Ｓｉ及びｐｏｌｙ−Ｓｉ底部ゲートＴＦＴの構成を示す線図である。
【図４】単一基板上に集積されたａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴを示す。
【図５】ポリシリコンＴＦＴの４対１ゲート多重化スキームの概略図である。
【図６】ポリシリコンＴＦＴの２対１データ多重化スキームの概略図である。
【図７】図５に示された４対１ゲート多重化スキームの別の実施の形態である。
【図８】（Ａ）は全画像データを読出すために画像センサのただ１回の単一露光が必要とされるゲート多重化スキームであり、（Ｂ）は（Ａ）のゲート多重化スキームのオペレーションのためのタイミングチャートである。
【図９】（Ａ）は画像センサの単一露光を必要とするデータ多重化オペレーションのためのタイミングチャートであり、（Ｂ）は画像センサの単一露光を必要とするデータ多重スキームの代替回路構成を提供する。
【図１０】（Ａ）はシフトレジスタとして構成されるレーザ結晶化されたＴＦＴを有する画像センサを示し、（Ｂ）は（Ａ）に示されたシフトレジスタのようなシフトレジスタの１ステージをより詳細に示す。
【符号の説明】
３０ ポリシリコンＴＦＴ
３２ センサアレイ
３４ ギャップ
【発明の属する技術分野】
本発明は二次元画像形成に関する。更に詳細には本発明は、同一基板上に集積されるアモルファス薄膜トランジスタ（ＴＦＴ）及びポリシリコン薄膜トランジスタ（ＴＦＴ）で二次元画像センサアレイを形成するデバイス及び方法に関する。ポリシリコンＴＦＴは画像センサのデータライン及びゲートラインに多重化を行うように構成されるので、周辺コンタクト（接触）の数を減少して画像センサのパッケージ（実装）を簡便化する。
【０００２】
【従来技術及び発明が解決しようとする課題】
アモルファスシリコンから作られるアドレス可能二次元画像センサアレイについては、エム．マツムラ等により論じられて（ＩＥＥＥエレクトロン・デバイス・レター、ＥＤＬ１号、Ｐ．１８２、１９８０年）、ストリート等により論証された（マテリアル・リサーチ・ソサエティ・シンポジウム議事録２５８号、Ｐ．１１２７、１９９２年）。ストリート等は、ｘ線画像形成に適した蛍光体と共に大領域アモルファスシリコンアレイの使用について記載する（マテリアル・リサーチ・ソサエティ・シンポジウム議事録１９２号、Ｐ．４４１、１９９０年）。
【０００３】
図１に従来の二次元画像センサの等価回路図を示す。
【０００４】
センサ部分は画像センサの構造ユニットであり、これは上に光電トランスデューサである受光素子（フォトダイオード）１２とスイッチング素子である薄膜トランジスタ（ＴＦＴ）１４とが形成された基板１０を含む。複数のこのようなセンサ部分は二次元マトリックスアレイに行列に構成されてセンス領域(sensing area)を形成する。
【０００５】
図２は、本発明による画像センサの１ピクセルに関する等価回路図を示す。認識されるように、図２はピクセル構成の１タイプを表し、また他の構成も本発明と関連付けて使用可能である。光が逆バイアス電圧（ＶB ）が供給されるフォトダイオード（ＰＤ）に向けられると、光電流（ｉｐ）は生成されて、フォトダイオード容量（ＣPD）、必要に応じて追加される容量（ＣADD ）、及び薄膜トランジスタ（ＴＦＴ）のオーバラップ容量（ＣGD）に提供される。ここで、これらの容量は全てＰＤ側にある。ＴＦＴがゲートパルスによりオンにスイッチされるまで、電荷はＰＤ側の容量に予め定められた時間格納され、このことにより電荷はＴＦＴの信号ライン容量（ＣL ）及びオーバラップ容量（ＣGS）に移送される。これらの容量は共に信号ライン側の容量である。
【０００６】
データライン信号は、外部読出し増幅器（例えば、図１の参照番号２２参照）に伝送されて電圧検出増幅器又は電荷感度増幅器によりセンスされる。電荷移送の終了に次いで信号ライン側の電位（ＶL ）又は電荷を検出した後、電荷のリセットはリセットスイッチにより行われ、ＰＤから次の行に生成される電荷を移送する。
【０００７】
各センサ部分中の受光素子１２の一方の側はバイアスラインに接続され、他方の側は薄膜トランジスタ１４のドレインに接続される。個々の薄膜トランジスタのゲートは行毎に共通ゲートライン１６に接続される。このようなゲートライン１６は行毎に外部シフトレジスタ１８と接続され、外部シフトレジスタ１８は行毎に薄膜トランジスタのオンとオフの切り換えを制御する。薄膜トランジスタ１４のソース電極は列毎に共通データライン２０に接続される。このようなデータラインは順に外部アナログマルチプレクサ又は分類された増幅回路２２に接続され電荷を受光素子から読みだす。
【０００８】
上記記載された構成を有する画像センサでは、電荷を表面の光又は照度の量に従って受光素子１２で生成し、薄膜トランジスタ１４がオンとオフにされると、電荷は行毎に外部アナログマルチプレクサ２２へ順次移送され、次に読み込まれて出力画像信号を生成する。
【０００９】
上記記載された従来の二次元画像センサでは、（行毎にＴＦＴを制御する）ゲートライン１６は、外部シフトレジスタ１８のターミナル（端子）と一対一で対応するように提供されるので、ゲートライン１６と同じだけ多くのターミナルを外部シフトレジスタ１８に提供する必要があった。更に、センサ部分で生成される電荷は共通ゲートライン１６の動作により外部アナログマルチプレクサ２２に読み込まれるので、デタライン２０と同じだけ多くのターミナルを外部アナログマルチプレクサ２２に提供する必要もあった。このことは画像センサのエッジに沿って少なくともｎ＋ｍのコンタクト（接点）を生じる結果となる。この場合、ｎはデータライン数であり、ｍはゲートライン数である。
【００１０】
アモルファスシリコン（ａ−Ｓｉ）及び多結晶シリコン（ｐｏｌｙ−Ｓｉ）は共に、上記記載した二次元画像センサのような大領域電子装置における使用や、フラットパネル（平面）アクティブマトリックスディスプレイ装置等によく適することが示されていた。アモルファスシリコンＴＦＴは、それらの容易さ及び製造コストのために商業製品におけるスイッチング素子として日常的に使用される。アモルファスシリコンＴＦＴは、ソースバイアスへの１０Ｖドレインでほぼ１０-15 Ａ／μｍの幅の非常に低い漏洩電流、及び高分解能（解像度）の１０００ライン画像の電荷ピクセルへの適切な駆動電流、を有する。
【００１１】
外部駆動電子回路と読出し電子回路との間の接続を簡便化するためにこれらのアレイとの外部接続の数を減らすことは望ましい。外部コンタクト（接点）数の減少は、アモルファスシリコンＴＦＴと同一基板上に高速ドライバ電子回路を集積することを要する。レーザー結晶化されたａ−ＳｉＴＦＴは、それらの高速性、ピクセルａ−ＳｉＴＦＴとの類似性及びプロセス互換性に適しているためにこの集積に適する。大きな二次元アレイでは、ＴＦＴの線形アレイだけが結晶化されて周辺ドライバ電子回路を提供する必要があり、残りのａ−Ｓｉはそれらの低い漏洩特性のために維持される。
【００１２】
ａ−Ｓｉ及びｐｏｌｙ−Ｓｉの両方のＴＦＴをガラス基板上に製造することに関して報告されている。このような製造は、頂部ゲートデバイスと底部ゲートデバイスに対してｐｏｌｙ−Ｓｉ及びａ−Ｓｉの両方のＴＦＴを集積することを含む。しかしながら、頂部ゲート構造はａ−ＳｉＴＦＴに対して良くないことが知られている。従って、底部ゲートデバイスに対するｐｏｌｙ−Ｓｉ及びａ−Ｓｉの両ＴＦＴの集積はより有用に思われる。このような集積プロセスは、レーザ処理と水素パッシベーション( 表面処理) ステップを含むことが異なり、ポリシリコンＴＦＴを形成する。この製造方法に関する詳細な議論は、エム．ハック、ピー．メイ、アール．ルジャン、及びエイ．ジー．ルイスによる、「大領域の画像形成及びディスプレイ装置用の集積された従来の及びレーザの結晶化アモルファスシリコン薄膜トランジスタ(INTEGRATED CONVENTIONAL AND LASER CRYSTALLIZED AMORPHOUS SILICON THIN-FILM TRANSISTORS FOR LASER AREA IMAGING AND DISPLAY APPLICATIONS)」と題された論説〔ノン・クリスタルライン・ソリッドのジャーナル、１６４〜１６６ページ（１９９３年）、７２７〜７３０ページ〕、及びアール．アイ．ジョンソン、ジー．ビー．アンダーソン、ディー．ケイ．フォーク及びエス．イー．レディによる「ハイブリッド薄膜トランジスタ用のプラズマ増大された化学蒸着アモルファスシリコンのレーザ脱水素／結晶化(LASER DEHYDROGENATION/CRYSTALLIZATION OF PLASMA-ENHANCED CHEMICAL VAPOR DEPOSITED AMORPHOUS SILICON FOR HYBRID THIN-FILM TRANSISTORS)」と題された論説〔App. Phys. Lett.、64(9) 、１９９４年２月２８日〕で論じられ、これらは共に本明細書に援用される。
【００１３】
Ｎ×Ｍマトリックスセンサとして形成され、単一基板上にポリシリコンＴＦＴとアモルファスシリコンＴＦＴを与える上記記載された画像センサは、コンタクト（接触）又は投影画像形成による非常に高速の原稿入力の可能性を有する。更に、ｘ線及び他の電離線放射画像形成の用途が考えられる。しかしながらこのようなＮ×Ｍマトリックスセンサアレイは、その最も単純な形態において、そのエッジに沿って総計でｎ＋ｍコンタクトをまだ必要とする。従って、１インチ当たり２００スポット（ｓｐｉ）、３００ｓｐｉ、又はより高度の分解能を有するほぼ１４×１８インチ又はそれよりも大きな大きさのこのようなデバイスを構成しようとすると、周知の実装テクノロジーは極度にきゅうくつになる。このような構成の下では、コンタクトはアレイの２つの側に制限されるので、２００ｓｐｉのアレイに対して１２７μｍ、及び３００ｓｐｉのアレイに対して８５μｍのピッチを必要とする。このことは結線に関してコストを増して全体の有効性を減少する主な問題を生じ、そしてこれをまだテープ自動ボンディング（接合）実装で行うことができない。
【００１４】
本発明は、これらの欠点及び下記に記載されるであろう他のことを克服することである。
【００１５】
【課題を解決するための手段】
請求項１に記載の本発明は：画像センサアレイであって；外部ゲートターミナルと；各々が外部ゲートターミナルと動作的に接続する複数のアレイゲートラインと；基板上に構成され、各々が複数のゲートラインの内の対応する１つと動作的に接続する複数の多重化ゲートポリシリコン薄膜トランジスタ（ＴＦＴ）と；各々がゲートポリシリコンＴＦＴの内の対応する１つのゲートと動作的に接続する複数のゲートイネーブルラインと；複数のアレイデータラインと；基板上に構成され、ゲートラインとデータラインとの交点に位置されるアモルファスシリコンＴＦＴとセンサとのマトリックスと；を含む。
【００１６】
本発明の一態様によれば、一枚の基板上に構成される複数のゲートポリシリコン薄膜トランジスタ（ＴＦＴ）を有する画像センサが提供され、各ポリシリコン薄膜トランジスタが複数のゲートラインとゲートイネーブルクロック（gate enable clock)の内の対応する１つと接続され、これらのゲートラインとゲートイネーブルクロックがゲートポリシリコンＴＦＴの内の対応する１つのゲートとそれぞれ接続される。複数のデータポリシリコン薄膜トランジスタ（ＴＦＴ）はゲートポリシリコンＴＦＴと同一基板上に構成され、各データポリシリコンＴＦＴが複数のデータラインとデータイネーブルクロックの内の対応する１つと接続され、これらのデータラインとデータイネーブルクロックがデータポリシリコンＴＦＴの内の対応する１つのゲートと接続される。ポリシリコンＴＦＴと同一基板上に構成されるアモルファスシリコンＴＦＴのマトリックスはゲートポリシリコンＴＦＴとデータポリシリコンＴＦＴとの間に位置される。
【００１７】
本発明の別の態様によれば、ゲートポリシリコンＴＦＴは基板の外周部に位置され、レーザ結晶化されたアモルファスシリコンＴＦＴである。
【００１８】
本発明のより限定された態様によれば、上記参照された画像センサは複数のゲートラインの内の１つと接続される複数のゲート基準アモルファスシリコンＴＦＴを含み、ゲート基準アモルファスシリコンＴＦＴの各々が固定的な「オン」状態で接続され、ゲートラインを予め定められたＶ0FF と接続するように構成（配置）される。
【００１９】
本発明の別の態様によれば、多重化回路は画像全体をただ１回の単一露光(exprosure) により読出すように構成及び動作される。
【００２０】
本発明の更に別の態様によれば、ｐｏｌｙ−Ｓｉシフトレジスタは基板上に構成されてアレイを制御するために使用される。
【００２１】
本発明の１つの利点は、出力コンタクトの量を画像センサから減らすことにより画像センサの実装の容易さを高めることにある。
【００２２】
本発明の別の利点は、データをアレイから読みだし、望ましくない電荷を除去し、出力を多重化することにある。
【００２３】
更に別の本発明の利点は画像センサの高速性である。
【００２４】
本発明の更なる利点は、好適な実施の形態の詳細な記載を読解することにより当業者に明白になるであろう。
【００２５】
【発明の実施の形態】
本発明は様々なパーツ（部品）並びにパーツの構成において、及び様々なステップ（工程）並びにステップの構成において具体化し得る。図面は単に好適な実施の形態を説明するためのものであり、発明を限定するものとして構成されるべきではない。
【００２６】
本発明は説明される実施の形態を特に参照して下記で詳細に記載されるが、理解されるように発明をそれらの実施の形態に限定することは意図されず、反対にその目的は、請求項で定義された発明の精神及び範囲に従う変更、代替、及びその等価物をカバーすることである。
【００２７】
アモルファスシリコン（ａ−Ｓｉ）及び多結晶シリコン（ｐｏｌｙ−Ｓｉ）デバイスの集積は、大領域電子装置(large-area electronic applications)にとって重要である。ａ−Ｓｉ膜中の原子水素(atomic hydrogen) （Ｈ）によりこのような集積に関する問題が生じる。プラズマ強化化学蒸着法(PECVD;plasma enhanced chemical vapor deposition) により蒸着されるａ−Ｓｉは、通常約１０原子％である大量のＨを含む。Ｈはａ−Ｓｉデバイスの良好な電子性能に必要不可欠であるが、それによりレーザ結晶化(laser crystallization) に困難が生じる。上記援用された論説に記載されたレーザ結晶化において、結晶化デバイスは、高品質ａ−ＳｉＴＦＴ底部ゲート構造の従来の生成方法に実質的に従って形成される。ａ−ＳｉＴＦＴ及びレーザ結晶化されたｐｏｌｙ−ＳｉのＴＦＴは共に周知のＰＥＣＶＤ蒸着及び処理ステップを用いて製造される。
【００２８】
このようなプロセスの特定の例は、まずゲート電極を形成するためにパターン形成される４０〜１５０ｎｍの合金、次いで窒化シリコンからなる１００〜２００ｎｍのデュアル層ゲート誘電体、次いでシリコンジオキサイド（二酸化珪素）を必要とする。個々の絶縁体層の各々の厚みは、ニトライド膜がスレショルド電圧Ｖthを減少し、オキサイド膜が高いＶthにいたるので、要求されるＶthに依存する。目的はａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴの両方に対して同時に正確なＶthを与えるデュアル層誘電体を得ることである。このデュアル層誘電体により高性能のａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴを一緒に製造することができる。次に、６０〜１００ｎｍのａ−Ｓｉが蒸着される。次に、基板上の結晶化される領域はエクサイマーレーザーで３回走査される。各回とも高電力で走査して結晶化を終える前に膜から水素を除去することにより、アブレーション（磨耗）問題を回避する。２５０℃で水素化（水素添加）後、頂部シリコンジオキサイド膜は、蒸着され次に裏側露光を用いてゲート電極からパターン形成される。これはチャネル領域を保護し、ａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴの両方にオームソース及びドレインコンタクトを形成するために使用されるエッチングストップをｎ+ ａ−Ｓｉに提供する。最終的に金属ソース及びドレインコンタクトが加えられて、デバイスは表面処理（パッシベート）される。
【００２９】
上記レーザ脱水素化／結晶化プロセスを実施する場合、ｎ−チャネル底部ゲートｐｏｌｙ−Ｓｉ及びａ−ＳｉＴＦＴはガラス基板上に製造された。図３は上記プロセスを用いて開発されたデバイス構造の線図を提供する。ゲートは、金属蒸着とパターン形成により形成される。ゲート絶縁体は窒化シリコンとシリコンジオキサイド（ＳｉＯ2 ）からなり、窒化シリコン層がゲート電極と隣接し、ＳｉＯ2 層が窒化シリコン層の上にありＴＦＴチャネルと隣接する。窒化物及びオキサイドフィルムのための蒸着温度は３５０℃であった。デュアル誘電ゲートのこの構造はａ−Ｓｉ及びｐｏｌｙ−ＳｉＴＦＴの両方に小さな正のスレショルド電圧を提供する。選択的なレーザ脱水素化／結晶化プロセス中の平均基板温度は高くとも２００℃であり、この温度は誘電膜蒸着のための最高温度３５０℃よりかなり低い。製造物の残りは、チャネル保護層ＳｉＯ2 及びソースとドレイン用のリンドープされたａ−Ｓｉと金属コンタクトからなる。
【００３０】
既に示されたように、選択パターンを基板上に結晶化することにより２０〜１００ｃｍ2 ／Ｖｓｅｃの範囲で動作する高性能、高移動度(high mobility) のＴＦＴが構成され得る。
【００３１】
図１に示されるような従来技術のテクノロジーが２００ｓｐｉ、３００ｓｐｉ又はより高度な分解能を有する実用的な画像センサの生成に適用される場合、実装（パーッケージング）問題が生じる。特に、このようなイメージャ(imager)はコンタクト（接触）又は投影画像形成により非常に高速の原稿入力用の可能性を有するが、アレイからのコンタクト（接点）数が製造の複雑さ及びコストを増す。センサのＮ×Ｍマトリックスからなるイメージャアレイは、その最も簡便な形態で、そのエッジにｎ＋ｍコンタクトの総数を必要とする。２００ｓｐｉ、３００ｓｐｉ、又はより高度な分解能を有する大きさが１４×１８インチ又はより大きなデバイスの場合、４つの個々のアレイのタイリング(tiling 、タイル張り) は、コンタクトをアレイの２つの側に限り、２００ｓｐｉのアレイに対して１２７μｍ及び３００ｓｐｉのアレイに対して８５μｍのピッチを有することが現在のところ必要である。
【００３２】
これらの問題を克服するために、ポリシリコンＴＦＴを画像センサの駆動回路として用いるゲートライン及びデータラインの両方の低レベル多重化スキームを提案する。残りのアレイはａ−ＳｉＴＦＴとして、それらの低い漏洩電流及びそれらの製造の容易さと製造コストのために維持される。
【００３３】
図４は本発明に従って画像センサを示し、該図において基板Ａの周辺エッジは結晶化されて画像センサの駆動回路として使用される、ｐｏｌｙ−ＳｉＴＦＴ３０を形成する。内側即ち基板Ａのセンサアレイ３２はピクセルａ−ＳｉＴＦＴを含む。ピクセルａ−ＳｉＴＦＴは結晶化されておらず画像センサのスイッチング素子として作用する。ａ−ＳｉＴＦＴとｐｏｌｙ−ＳｉＴＦＴの間のほぼ１〜２ｍｍのギャップ３４は意図的に発達された。このギャップ３４は結晶化されたＴＦＴと結晶化されていないＴＦＴとの間に明確な境界を提供する。
【００３４】
図５は本発明による４対１ゲート多重化スキームを示す。ゲートマルチプレクサ４０はセンサアレイ３２とゲートコンタクト（又は外部ゲートターミナル）４２との間に位置される。ゲートマルチプレクサ４０はセンサアレイ３２からゲートライン４６ａ〜４６ｄに接続される４つのポリシリコンＴＦＴ４４ａ〜４４ｄを含む。ポリシリコンＴＦＴ４４ａ〜４４ｄのゲートは、それらのゲートを４つのイネーブルクロックライン１〜４即ち４８ａ〜４８ｄの内の１つと接続するゲートを有する。ポリシリコンＴＦＴ４４ａ〜４４ｄは、ポイント（点）５０で一緒に結合されてゲートコンタクト４２と接続される。
【００３５】
図６は、図５のゲートマルチプレクサ４０といくぶん同様の方法で設計されたデータマルチプレクサ６０を示す。マルチプレクサ６０は２対１マルチプレクサであり、２つのデータライン６２ａ及び６２ｂは、データコンタクト（外部ゲートターミナル）又は読出しチップ６４への出力のために多重化される。各データライン６２ａ及び６２ｂはデータをセンサアレイ３２から受けとる。各データラインは対応するポリシリコンＴＦＴ６６ａ及び６６ｂと接続され、ポリシリコンＴＦＴ６６ａ及び６６ｂがイネーブルクロックライン１及び２即ち６８ａ及び６８ｂによりスイッチされる。
【００３６】
上記図はゲートライン用の４対１多重化スキーム及びデータライン用の２対１多重化スキームを有する構成について記載する。しかしながら他の比率も可能であることは認識されるだろう。
【００３７】
マルチプレクサ４０及び６０のオペレーションモードは、データライン用のクロックイネーブル１即ち６８ａを作動させ、次に既に記載された多重化スキームを用いて全ゲートラインを走査する。このような動作のための時間は、データサブフレームとよばれ、それはこの例では全体のアレイリフレッシュ時間の１／２である。次にデータライン用のクロックイネーブル２即ち６８ｂを作動させてアレイ全体を再走査する。
【００３８】
この多重化事象のシーケンスについては次に更に詳細に記載する。事象シーケンスは、作動されるクロックイネーブル１即ち４８ａと外部シフトレジスタ（図示せず）からオンにされる全外部ゲートとを含む。これはＡゲートサブフレームのゲートラインの１／４を読みだす結果となり、従ってクロックイネーブル１は全体のフレーム時間の１／８時間作動される。この時間の後で、クロックイネーブル１が作動停止され(deactivated) てクロックイネーブル２即ち４８ｂが作動され、そして全外部ゲートが外部シフトレジスタからオンとなる。これはクロックイネーブル３即ち４８ｃ及び最終的にはクロックイネーブル４即ち４８ｄに関して繰り返される。従って、各アレイラインは外部シフトレジスタ（図示せず）により高低の両レベルで駆動される。
【００３９】
一方、３／４の時間の間、アレイゲートラインはオフにされるゲートマルチプレクサＴＦＴに接続されるので、これらのゲートラインはフローティング（浮遊）する。ポリシリコンＴＦＴ中の自然漏洩がＴＦＴをオフ状態に十分維持することが期待されるが、図７は図５の代替を提供してポリシリコンＴＦＴをオフ状態に確実に駆動する。
【００４０】
図７では、複数のａ−ＳｉＴＦＴ７０ａ〜７０ｄは、ポリシリコンＴＦＴ４４ａ〜４４ｄとセンサアレイ３２からのゲートラインとの間に配置される。これらのａ−ＳｉＴＦＴは、ＤＣ基準を典型的には５Ｖの負のオフ状態電圧Ｖ0FF にする。ａ−Ｓｉ：ＨＴＦＴ７０ａ〜７０ｄは、固定（常時）「オン」状態に配置されるので、ゲートラインを典型的には１〜５ＭΩである抵抗を介してＶOFF に接続する。少なくともａ−ＳｉＴＦＴの抵抗よりも小さい大きさのオーダーであるポリシリコンＴＦＴのずっと低い抵抗は、オンにスイッチされるとこの電圧をオーバライドする。
【００４１】
図６のデータマルチプレクサ６０に更に注目すると、データクロックイネーブル１即ちライン６８ａは、完全なフレーム周期の１／２であるサブフレームに対して全体アレイがゲートラインにより走査されると共に作動されオンに持続される。次に、第２のデータブロックイネーブルライン６８ｂは作動され、全体アレイが再び走査される。このアプローチはポリシリコンパスＴＦＴからデータライン上へのフィードスルー電荷が存在しないという利点を有する。
【００４２】
使用可能でないデータラインは、ピクセルから移送される電荷のためにチャージアップ(charge up) される。電荷が漏れてなくならない場合、問題が生じることがある。従って、必要であれば電荷はＴＦＴ７２ａと７２ｂの第２セットを図６に示されるようにデータラインへ接続することによって除去され得る。それらのＴＦＴは使用可能でないライン上でアースに対してオープン（開) し、使用可能であるデータライン上でクローズ（閉）する。要求される電流フローは小さいので、ポリシリコンＴＦＴよりもこのａ−Ｓｉ：ＨＴＦＴを十分に使用できる。
【００４３】
図５、図６及び図７に示される実施の形態に特に注目すると、４００ｓｐｉの分解能を有する４０００×４０００ピクセルアレイが望ましいと考えられる。更に、ピクセル容量がおおよそ０．５ｐＦ、ゲートラインとデータラインの容量がおおよそ１００ｐＦ、及び１分当たり３００ページに相当するフレーム時間が２００ｍｓｅｃであると考えられる。これは、ドキュメント（文書、原稿）走査用の性能要求の上側端における分解能及びフレーム速度を表す。２つのデータサブフレームが存在するために、ライン時間は略２５μ秒〔２×１０-3／（２×４０００）秒〕であり、ゲートパルス長は１２μ秒である。ゲートラインを適切にスイッチするために、ＲＣ時定数は約２μ秒以下になるべきであり、結果としてＴＦＴのオン抵抗は５×１０3 Ωになるべきである。これは、レーザ結晶化されたポリシリコンの場合に典型的である２０ｃｍ2 Ｖ秒の移動度とすると、ほぼ５０のＴＦＴ幅／長さ（Ｗ／Ｌ）を必要とする。
【００４４】
上記推定されたライン時間内で読出しチップ６４は、特定の設計に依存してデータラインを１度か又は２度サンプルする必要があり、データラインを放電するリセットパルスを加える。従って、データラインのＲＣ時定数はほぼ０．２５μ秒となる必要があり、これは２．５×１０3 ΩになるＴＦＴのオン抵抗を必要とする。従って、ＴＦＴはほぼ１００のＷ／Ｌを有する必要があり、これは１０μｍのチャネル長に対してＷ＝１ｍｍを必要とする。必要であれば、読出しチップは電圧に対してより多くの時間が整定可能になるように設計される。
【００４５】
マルチプレクサ４０と６０を製造するために、ポリシリコンＴＦＴはレーザプロセスがセンサＴＦＴを結晶化しないくらいアレイ３２から十分に離れなければならない。数ミリの間隔即ちギャップ３４により示される１、２ｍｍの間隔は、十分であると思われ、またそれはコンタクト領域の便利な大きさと一致する。
【００４６】
示されるように、本発明の更なる利点はより高速のフレーム速度でより低い分解能画像を容易に得ることができことである。全てのイネーブルラインを高（ハイ）に結合することにより隣接ピクセルからの光信号は各読出しライン上で結合され、４×２ピクセルの連続グループを通して画像を平均化する。この例では、より粗い１０００×２０００のピクセル画像を４０Ｈｚの８倍早いフレーム速度で得ることができ、これは高分解能ディスプレイ上にライブビデオとしてディスプレイされ得る。認識されるように、より早いフレーム速度はより高度な多重化により達成され得る。
【００４７】
ライト（光）の単一フラッシュ露光を使用でき、その後でアレイ全体を一回に読出す画像センサのａ−Ｓｉ及びｐｏｌｙ−Ｓｉアレイの構成が発達され得ることも確認される。更に、ゲートラインが４サイクルによってよりも連続的オーダー（順序）でアドレスされるということは有益である。このようなアレイは、例えば患者へ複数の放射露光をしないことが望ましい医学的な画像形成用途に関して有益である。この代替スキームは各ゲート駆動装置８０が２つのゲートライン８２ａ及び８２ｂをアドレスするゲート多重化構成を用いて実施される。図８（Ｂ）は、画像全体を単一の露光で読みだすことができるタイミングシーケンスを示す。ゲートイネーブルライン８４ａ〜８４ｄは、ゲート駆動装置８０からの「オン」と「オフ」電圧が単一フレームで走査されるようなシーケンスでパルスされる。認識されるように、説明の簡素化のためにこの例は２対１ゲート多重化スキームによるが、多重化の追加レベルは可能である。
【００４８】
このような単一露光状況のためのデータ多重化は、図６に示されるデータマルチプレクサ構成を用いることによっても行われ得る。この場合、データライン６２ａ及び６２ｂは各ゲートイネーブル期間中に連続的にイネーブルにされることによりアレイからの出力が単一露光期間中に十分に読みだされることになる。この例のこのような読出しを得るためのタイミングチャートが図９（Ａ）に提供される。更に認識されるように、全データラインが各ゲートイネーブル期間中に読出されるので、ａ−ＳｉＴＦＴ（図６の７２ａ〜７２ｂ）を必要としない図９（Ｂ）に開示されるタイプのデータマルチプレクサを使用することができる。
【００４９】
図１０（Ａ）はレーザ結晶化ＴＦＴがオンボード(on-board)シフトレジスタ９０として構成される本発明の別の実施の形態を示す。従って、外部ゲート駆動装置を用いてゲート信号をマルチプレクサへ送る代わりに、オンボードシフトレジスタ９０を使用してゲート信号を画像センサの全ゲートラインに提供する。図５は、４ラインに応答しそれらを駆動するゲート駆動用の１つのゲートコンタクト４２を有するゲートマルチプレクサを示す。従って、４０００ゲートラインがあった場合、４０００ゲートラインに対して１０００ゲートコンタクトを有することが必要になるであろう。上記図５の構成よりも図１０（Ａ）の実施の形態では、シフトレジスタ９０は、ライン９３からのクロック発振器９４により発生されたクロック制御信号と一緒に作動する８本の外部接続９２を有し、外部接続９２を使用して、アレイ３２のゲートライン、即ち４０００ゲートラインを駆動することができる。シフトレジスタは、周知のシフトレジスタ構成に構成される非常に多数のｐｏｌｙ−ＳｉＴＦＴを有する。先ず、シフトレジスタ９０はセンサアレイで使用されるａ−Ｓｉと同一基板上にａ−ＳｉＴＦＴとして形成される。次に、先に記載した結晶化プロセスに着手してシフトレジスタのＴＦＴをｐｏｌｙ−ＳｉＴＦＴへ変換する。
【００５０】
図１０（Ｂ）はシフトレジスタ９０の１ステージを示す。２０ボルトの供給電圧ＶDDに対して図１０（Ａ）に従って構成されるシフトレジスタによれば、５０ＫＨｚまでのオペレーションを実行することができる。図１０（Ｂ）では、参照番号９６はＮ型金属酸化膜半導体（ＮＭＯＳ）負荷を表し、θ1 及びθ2 は位相クロックのずれ（out of phase clock) であり、そして−θ1 及び−θ2 はそれらの逆信号である。シフトレジスタ９０は、上記説明を用いて複数のステージで構成され得る。認識されるように当業者に周知である他のシフトレジスタ構成も使用可能である。
【００５１】
本発明は、ａ−ＳｉＴＦＴ及びａ−Ｓｉフォトダイオードを使用するアレイに関して記載された。認識されるように、フォトダイオードスイッチング素子及び光導電体のような他の素子からなるアレイも使用可能である。更に、マトリックス中に素子を構成する他のマテリアル（材料）を使用することも可能である。
【００５２】
本発明は好適な実施の形態を参照して記載された。この明細書を読解すると、他のものへの変更及び代替えが生じることは明白である。このような全ての変更及び代替えは、それらが請求項又はその等価物の範囲内にある限り含まれることが意図される。
【図面の簡単な説明】
【図１】従来技術で既知の画像センサを示す。
【図２】図１に示されたような画像センサの単一ピクセル素子を示す。
【図３】ａ−Ｓｉ及びｐｏｌｙ−Ｓｉ底部ゲートＴＦＴの構成を示す線図である。
【図４】単一基板上に集積されたａ−ＳｉＴＦＴ及びｐｏｌｙ−ＳｉＴＦＴを示す。
【図５】ポリシリコンＴＦＴの４対１ゲート多重化スキームの概略図である。
【図６】ポリシリコンＴＦＴの２対１データ多重化スキームの概略図である。
【図７】図５に示された４対１ゲート多重化スキームの別の実施の形態である。
【図８】（Ａ）は全画像データを読出すために画像センサのただ１回の単一露光が必要とされるゲート多重化スキームであり、（Ｂ）は（Ａ）のゲート多重化スキームのオペレーションのためのタイミングチャートである。
【図９】（Ａ）は画像センサの単一露光を必要とするデータ多重化オペレーションのためのタイミングチャートであり、（Ｂ）は画像センサの単一露光を必要とするデータ多重スキームの代替回路構成を提供する。
【図１０】（Ａ）はシフトレジスタとして構成されるレーザ結晶化されたＴＦＴを有する画像センサを示し、（Ｂ）は（Ａ）に示されたシフトレジスタのようなシフトレジスタの１ステージをより詳細に示す。
【符号の説明】
３０ ポリシリコンＴＦＴ
３２ センサアレイ
３４ ギャップ
Claims (3)
- 画像センサアレイであって、
外部ゲートターミナルと、
各々が外部ゲートターミナルと動作的に接続する複数のアレイゲートラインと、
基板上に構成され、各々が複数のゲートラインの内の対応する１つと動作的に接続する複数の多重化ゲートポリシリコン薄膜トランジスタ（ＴＦＴ）と、
各々がゲートポリシリコンＴＦＴの内の対応する１つのゲートと動作的に接続する複数のゲートイネーブルラインと、
複数のアレイデータラインと、
前記基板上に構成され、ゲートラインとデータラインとの交点に位置されるアモルファスシリコンＴＦＴとセンサとのマトリックスと、
を含む画像センサアレイ。 - 前記ゲートポリシリコンＴＦＴはレーザ結晶化されたアモルファスシリコンＴＦＴである、請求項１の画像センサアレイ。
- 前記ゲートポリシリコンＴＦＴは基板の外周部に位置される、請求項１の画像センサアレイ。
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