JP4086855B2 - デューティ検出回路及びその制御方法 - Google Patents

Description

本発明はデューティ検出回路及びその制御方法に関し、特に、外部クロックに同期した内部クロックを生成するＤＬＬ（Delay Locked Loop）回路の一部として用いられ、内部クロックのデューティ誤差を検出するデューティ検出回路及びその制御方法に関するものである。

ＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）では、メモリ内部の動作遅延を最小限に抑えるため、外部クロックに同期した内部クロックを生成するＤＬＬ回路が用いられている。ＤＬＬ回路を正しく動作させるには、外部クロック信号が正しいデューティ比（１周期に占めるハイレベル又はローレベルの割合をいう。ここにいう正しいデューティ比は５０％である）で入力されることが必要であるが、外部クロック信号には±５％のデューティ誤差が規格上許容されており、ジッター等も考慮するとそれ以上のデューティ誤差があるため、デューティ検出回路によって内部クロックのデューティ誤差を検出した後、これを補正することが必要となる。

図９は、ＤＬＬ回路の構成を概略的に示すブロック図である。

図９に示すＤＬＬ回路９００において、クロックレシーバ９０１で受信した外部クロック（CLK／CLKB）は、クロック制御部９０２を通じてディレイカウンタ９０３に供給され、所定の遅延量をもった内部クロック（RCLK／FCLK）が生成される。これらの信号はデータ出力部９０４に入力されるとともに、デューティ検出回路９０６にも入力され、デューティ検出回路９０６においてFCLK信号とRCLK信号のデューティを比較することでデューティ差が求められる。また、RCLK信号を受けるデータ出力部レプリカ９０５の出力は位相比較判定部９０７に入力され、位相比較判定部９０７において現在の状態が外部クロック（CLK）に対して進んでいるかまたは遅れているかが判定され、その結果がディレイカウンタ制御部９０８に供給される。ディレイカウンタ制御部９０８は、デューティ差と位相ずれの方向（進み・遅れ）に基づいてディレイカウンタ９０３を制御する。

これにより、デューティ検出回路９０６がないＤＬＬ回路であれば、図１０（ａ）に示すようなデューティ補正のない内部クロック（DQ／DQS）をそのまま出力するのに対し、デューティ検出回路９０６を有するＤＬＬ回路９００であれば、図１０（ｂ）に示すように、デューティ比が５０％（１：１）に補正された信号を生成することができる。

図１１は、従来のデューティ検出回路の構成を示す略ブロック図である。

図１１に示すように、このデューティ検出回路２００は、ＤＬＬ回路内で生成される内部クロック信号であるRCLK信号及びFCLK信号を受け、この内部クロック信号（以下、単にクロック信号という）のデューティ比に応じた電圧レベル（DB信号及びREF信号）を生成する主回路部２１０と、主回路部２１０の出力を増幅するアンプ２２０と、アンプ２２０の出力をラッチするラッチ回路２３０と、主回路部２１０内のキャパシタを充電（プリチャージ）するためのプリチャージ部２４０と、主回路部２１０内のキャパシタの放電を許可するためのトランスファ制御部２５０とを備えている。ここで、RCLK信号は外部クロック信号と同相の内部クロック信号であり、FCLK信号は外部クロック信号とは逆相の内部クロック信号である。したがって、RCLK信号とFCLK信号は相補の関係にあり、「デューティ比」とは、RCLK信号がハイレベルとなる割合（FCLK信号がローレベルとなる割合）として定義される。

主回路部２１０は、信号線S1に接続されたキャパシタC21と、信号線S2に接続されたキャパシタC22と、RCLK信号及びFCLK信号を受けてスイッチングする積分トランジスタTr26及びTr27と、積分トランジスタTr26及びTr27のソースとグランドGNDとの間に挿入されたバイアストランジスタTr28とで構成されており、バイアストランジスタTr28にはBias信号が供給される。また、プリチャージ部２４０は、キャパシタC21及びC22をプリチャージするためのプリチャージトランジスタTr21乃至Tr23で構成されており、プリチャージトランジスタTr21乃至Tr23のゲートには、キャパシタC21，C22のプリチャージを開始させるPreB信号が供給される。また、トランスファ制御部２５０は、キャパシタC21及びC22の放電を許可するための活性化トランジスタTr24及びTr25で構成されており、活性化トランジスタTr24及びTr25のゲートには、実際の積分動作を開始させる信号であるActT信号が供給される。

次に、図１２を参照しながら、従来のデューティ検出回路２００の動作について説明する。まず、図１２に示すように、PreB信号がローレベルに変化することによってプリチャージトランジスタTr21乃至Tr23がオン状態になると、電源VDDからキャパシタC21及びC22へ電荷が供給され、これによりキャパシタC21及びC22はVDDまで充電される。そして、ActT信号がアクティブ（ハイレベル）に変化することによって活性化トランジスタTr24及びTr25がオン状態になると、キャパシタC21、C22に充電された電荷は、それぞれRCLK信号及びFCLK信号に同期して交互に放電される。つまり、RCLK信号がハイレベルになると、キャパシタC21の電荷は活性化トランジスタTr24、積分トランジスタTr26、及びバイアストランジスタTr28を通じて放電され、FCLK信号がハイレベルになると、キャパシタC22の電荷は活性化トランジスタTr25、積分トランジスタTr27、及びバイアストランジスタTr28を通じて放電される。このように、キャパシタC21，C22はそれぞれRCLK信号及びFCLK信号がハイレベルである期間において放電されることから、DB信号及びREF信号の電位は、図示のようにActT信号がハイレベルである期間（積分動作期間）において交互に低下することになる。

主回路部２１０の最終的な出力は、キャパシタC22に接続された信号線S2の電位であるDB信号と、キャパシタC21に接続された信号線S1の電位であるREF信号との電位差となる。これらの電位差がアンプ２２０によって増幅されることにより１ビットのデジタル信号であるDCC信号（デューティ補正信号）が得られ、DCC信号はラッチ回路２３０にてラッチされる。ここで、DCC信号の論理値がローレベル（VREF＞DB）であればデューティ比が５０％を超えていることを意味し、逆にDCC信号の論理値がハイレベル（VREF＜DB）であればデューティ比が５０％未満であることを意味する。このようにして生成されるDCC信号は、上述したＤＬＬ回路９００のディレイカウンタ制御部９０８に供給され、ディレイカウンタ制御部９０８はこれに基づきクロック信号のデューティ比を変化させる。つまり、DCC信号がローレベルであればクロック信号のデューティ比が低くなるよう制御し、逆に、DCC信号がハイレベルであればクロック信号のデューティ比が高くなるよう制御する。このような制御を連続的に行うことにより、ＤＬＬ回路はクロック信号のデューティ比を５０％に近づける。

その他にも、デューティ検出回路又はＤＬＬ回路に関連する先行技術としては種々のものが存在している（特許文献１乃至４参照）。
特開２００１−３２６５６４号公報 特開２００２−０２５２６６号公報 特開平９−２９３３７４号公報 特開２００４−２０６８７９号公報

ところで、上述した従来のデューティ検出回路２００は、積分動作によって電荷を引き抜いた後のキャパシタの充電レベルがクロック信号の周波数によって大きく変動するという性質を有している。すなわち、クロック（CLK）周波数が低い場合には、図１３（ａ）に示すように、REF信号及びDB信号のレベルは大幅に低下するが、クロック周波数が高い場合には、図１３（ｂ）に示すように、REF信号及びDB信号のレベルはそれほど低下しない。よって、このような幅広いレベル差に対応しようとすると、判定回路の構成が複雑化するという問題があった。

また、図１４（ａ）に示すように、クロック信号のデューティ差が大きい場合には、積分動作によってキャパシタがディスチャージされた後のDB信号とREF信号の最終的な電位差ΔＶはある程度のレベルを有するが、図１４（ｂ）に示すように、クロック信号のデューティ差がほとんどない場合には、DB信号とREF信号の最終的な電位差ΔＶはきわめて微少となる。よって、このような微少な電位差に対応しようとすると、高精度な判定回路を用意しなければならず、判定回路の構成が複雑化するという問題があった。

ここで、図１３に示したクロック周波数依存の問題は、コモンソース電流の低減か、あるいはキャパシタの大容量化を図ることである程度解決することが可能である。しかし一方で、図１４に示した出力電位差の問題は、コモンソース電流の増大か、あるいはキャパシタの小容量化を図ることによってある程度解決することが可能となる。このように、上記二つの問題の解決方法は互いに相反するものであり、両者はトレードオフの関係にあるため、両者を高水準で満足させるためには新たな解決方法が必要とされる。

したがって、本発明の目的は、デューティ差の大小によらず広い周波数範囲で正確に動作することが可能なデューティ検出回路及びその制御方法を提供することにある。

本発明の上記目的は、クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、前記クロック信号のハイレベル期間において放電され且つローレベル期間において充電される第１のキャパシタと、前記クロック信号のハイレベル期間において充電され且つローレベル期間において放電される第２のキャパシタとを少なくとも含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充放電させる主回路部と、前記第１及び第２のキャパシタの電位差を検出し、これに基づいて前記デューティ補正信号を生成するデューティ補正信号生成部を備え、前記主回路部は、前記クロック信号のローレベル期間において前記第１のキャパシタの充電を許可する第１の積分トランジスタと、前記クロック信号のハイレベル期間において前記第１のキャパシタの放電を許可する第２の積分トランジスタと、前記クロック信号のハイレベル期間において前記第２のキャパシタの充電を許可する第３の積分トランジスタと、前記クロック信号のローレベル期間において前記第２のキャパシタの放電を許可する第４の積分トランジスタと、前記第１及び第３の積分トランジスタに流れるバイアス電流量を規定することによって前記第１及び第２のキャパシタの充電速度を設定する第１のバイアストランジスタと、前記第２及び第４の積分トランジスタに流れるバイアス電流量を規定することによって前記第１及び第２のキャパシタの放電速度を設定する第２のバイアストランジスタを含むことを特徴とするデューティ検出回路によって達成される。

本発明において、前記第１及び第３の積分トランジスタ並びに前記第１のバイアストランジスタはＰチャネルＭＯＳトランジスタで構成され、前記第２及び第４の積分トランジスタ並びに前記第２のバイアストランジスタはＮチャネルＭＯＳトランジスタで構成されていることがさらに好ましい。

本発明においては、前記第２のバイアストランジスタによる前記バイアス電流量が前記第１のバイアストランジスタによる前記バイアス電流量よりも大きく設定されていることが好ましく、前記第１のバイアストランジスタによる前記バイアス電流と前記第２のバイアストランジスタによる前記バイアス電流との比が２：３に設定されていることがさらに好ましい。

本発明のデューティ検出回路は、前記クロック信号に同期した所定のタイミングで前記第１及び第２のキャパシタの充放電を許可するトランスファ制御部をさらに備えていることが好ましい。

本発明において、前記トランスファ制御部は、前記クロック信号の周期の整数倍の間だけ前記第１及び第２のキャパシタの充放電を許可することが好ましい。

前記トランスファ制御部は、少なくとも前記クロック信号及びその遅延信号並びに活性化信号によって生成される論理信号に基づいて前記第１及び第２のキャパシタの充放電を許可することが好ましい。

本発明において、前記トランスファ制御部は、前記第１のキャパシタの充放電と前記第２のキャパシタの充放電を独立して許可可能に構成されていることが好ましい。

本発明において、前記トランスファ制御部は、前記第１のキャパシタの充放電を許可する期間と前記第２のキャパシタの充放電を許可する期間とを、前記クロック信号の半周期分ずらすことが好ましい。

本発明において、前記トランスファ制御部は、前記第１のキャパシタの充放電を開始してから前記クロック信号の半周期分遅れて前記第２のキャパシタの充放電を開始させることが好ましい。

本発明のデューティ検出回路は、所定の電源のレベルよりも低いレベルで前記第１及び第２のキャパシタをプリチャージするプリチャージ部をさらに備えていることが好ましい。

本発明において、前記プリチャージ部は、前記所定の電源と前記第１のキャパシタとの間に接続された第１のプリチャージトランジスタと、前記所定の電源と前記第２のキャパシタとの間に接続された第２のプリチャージトランジスタとを含み、前記第１及び第２のプリチャージトランジスタはともにＮチャネルＭＯＳトランジスタで構成されていることが好ましい。

本発明のデューティ検出回路は、前記第１のキャパシタに対応して設けられた第３のキャパシタと、前記第２のキャパシタに対応して設けられた第４のキャパシタをさらに備え、前記第１及び第２のキャパシタは、NチャネルＭＯＳゲート容量で構成され、前記第３及び第４のキャパシタは、ＰチャネルＭＯＳゲート容量で構成されていることが好ましい。

本発明において、前記デューティ補正信号生成部は、前記第１及び第２のキャパシタの電位差を増幅するアンプと、前記アンプの出力に基づいて前記デューティ補正信号を生成するラッチ回路を含んでいることが好ましい。

本発明の上記目的はまた、上述したデューティ検出回路の制御方法であって、前記クロック信号に同期した所定のタイミングで前記第１のキャパシタの充放電を開始させ、前記第１のキャパシタの充放電の開始時点から前記クロック信号の半周期遅れのタイミングで前記第２のキャパシタの充放電を開始させることを特徴とするデューティ検出回路の制御方法によっても達成される。

本発明によれば、周波数依存性が緩和され、デューティ差の大小によらず広い周波数範囲で正確に動作するデューティ検出回路及びその制御方法を提供することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態に係るデューティ検出回路の構成を示す回路図である。

図１に示すように、本実施形態に係るデューティ検出回路１００は、ＤＬＬ回路よって生成される内部クロック信号であるRCLK信号及びFCLK信号を受け、この内部クロック信号（以下、単にクロック信号という）のデューティ比に応じた電圧レベル（DB信号及びREF信号）を生成する主回路部１１０と、主回路部１１０の出力を増幅するアンプ１２０と、アンプ１２０の出力をラッチするラッチ回路１３０と、主回路部１１０内のキャパシタを充電（プリチャージ）するためのプリチャージ部１４０と、主回路部１１０内のキャパシタの充放電を許可するためのトランスファ制御部１５０とを備えている。

図２は、主回路部１１０及びその周辺を抜き出して示す回路図である。

図２に示すように、主回路部１１０は、信号線S1に接続された第１及び第３のキャパシタC1及びC3と、信号線S2に接続された第２及び第４のキャパシタC2及びC4と、RCLK信号及びFCLK信号を受けてスイッチングする第１乃至第４の積分トランジスタTr1乃至Tr4と、電源VDDと積分トランジスタTr1及びTr3のソースとの間に挿入された第１のバイアストランジスタTr5と、積分トランジスタTr2及びTr4のソースとグランドGNDとの間に挿入された第２のバイアストランジスタTr6とを備えている。

キャパシタC1及びC3の一端はともに信号線S1に接続されており、キャパシタC1の他端はグランドGNDに接続され、キャパシタC3の他端は電源VDDに接続されているため、信号線S1の電位はキャパシタC1及びC3の充放電状態によってVDDからゼロまでの間の電位をとることができる。同様に、キャパシタC2及びC4の一端はともに信号線S2に接続されており、キャパシタC2の他端はグランドGNDに接続され、キャパシタC4の他端は電源VDDに接続されているため、信号線S2の電位はキャパシタC2及びC4の充放電状態によってVDDからゼロまでの間の電位をとることができる。信号線S1，S2の電位はそれぞれREF信号及びDB信号としてアンプ１２０に供給される。

積分トランジスタTr1及びTr2は、キャパシタC1及びC3を交互に充放電させるスイッチであり、積分トランジスタTr1及び積分トランジスタTr2の共通ドレインが信号線S1の一端に接続されている。積分トランジスタTr1はＰチャネルＭＯＳトランジスタ（以下、単にPchトランジスタという）、積分トランジスタTr2はNチャネルＭＯＳトランジスタ（以下、単にNchトランジスタという）で構成されている。積分トランジスタTr1及びTr2のゲートにはRCLK信号が共通に供給される。

積分トランジスタTr3及びTr4は、キャパシタC2及びC4を交互に充放電させるスイッチであり、積分トランジスタTr3及び積分トランジスタTr4の共通ドレインが信号線S2の一端に接続されている。積分トランジスタTr3はPchトランジスタ、積分トランジスタTr4はNchトランジスタで構成されている。積分トランジスタTr3及びTr4のゲートにはFCLK信号が共通に供給される。

バイアストランジスタTr5及びTr6は、バイアス電流I1，I2を流すためのトランジスタである。バイアストランジスタTr5はPchトランジスタであり、そのゲートには常にBiasP信号が印加されているため、バイアストランジスタTr5はコモンソース電流I1を流す定電流源として働く。バイアストランジスタTr6はNchトランジスタであり、そのゲートには常にBiasN信号が印加されているため、バイアストランジスタTr6はコモンソース電流I2を流す定電流源として働く。本実施形態においては、キャパシタの放電量を充電量よりも大きくするため、バイアストランジスタTr6のコモンソース電流I2をバイアストランジスタTr5のコモンソース電流I1よりも少し大きく設定している。より具体的には、I1：I2＝２：３としている。

以上のような構成を有するデューティ検出回路１００の主回路部１１０においては、キャパシタC1，C3、積分トランジスタTr1，Tr2、及びバイアストランジスタTr5，Tr6からなる回路がRCLK信号に対する積分回路を構成しており、キャパシタC2，C4、積分トランジスタTr3，Tr4、及びバイアストランジスタTr5，Tr6からなる回路がFCLK信号に対する積分回路を構成している。

図３は、プリチャージ部１４０及びその周辺を抜き出して示す回路図である。

プリチャージ部１４０は、主としてキャパシタC1及びC2をプリチャージするための第１及び第２のプリチャージトランジスタTr7及びTr8で構成されている。詳細は後述するが、本実施形態においては、プリチャージトランジスタTr7 及びTr8がNchトランジスタで構成されている。信号線S1，S2はそれぞれプリチャージトランジスタTr7及びTr8を介して電源VDDに接続されているため、これらプリチャージトランジスタTr7及びTr8のゲートにPreT信号が供給されてオン状態になると、信号線S1，S2にそれぞれ接続されたキャパシタC1，C2は、いずれも電源VDDからプリチャージトランジスタTr7及びTr8のしきい値電圧（Vt）を引いた電位（VDD−Vt）まで充電される。逆に、キャパシタC3，C4については両端の電位がVtに充電される。なお、キャパシタC3，C4の充電レベルは常にキャパシタC1，C2と相補の関係となることから、以後の説明ではキャパシタC1，C2の状態についてのみ説明し、キャパシタC3，C4の状態については説明を省略する。

プリチャージトランジスタTr7，Tr8にNchトランジスタを用いたのは以下の理由による。従来のように、デューティ検出動作においてキャパシタを放電させるだけであれば、Pchのプリチャージトランジスタを用いることによって、電源VDDの最大レベルまでプリチャージすることが好ましい。しかし、本実施形態のようにキャパシタの放電のみならず充電も行う場合には、デューティ検出動作がたとえキャパシタの電荷の引抜きから始まるようにしていたとしても、クロック信号のデューティ比を５０％に合わせていく過程の中で、最初に少しだけ電荷が充電された後、電荷の引抜きが始まるという現象が発生することがある。このような場合に、キャパシタのプリチャージレベルを電源VDDの最大レベルに設定していると、この少しだけ電位が上昇する部分を取り込めなくなってしまうおそれがある。そこで本実施形態においては、DB信号及びREF信号のプリチャージレベルをともに電源VDDよりもNchトランジスタのしきい値一段分だけ落としたレベル、つまりVDD−Vtとすることで、そのような不具合を解消したものである。

なお、プリチャージ部１４０のトランジスタTr9及びTr10は、２つの信号線S1及びS2を短絡することによってチャージバランスを取るために設けられている。トランジスタTr9はNchトランジスタで構成されており、そのゲートにはPreT信号が入力される。トランジスタTr10はPchトランジスタで構成されており、そのゲートにはPreT信号がインバータINV1を介して入力される。

図４は、トランスファ制御部１５０及びその周辺を抜き出して示す回路図である。

トランスファ制御部１５０は、信号線S1，S2に接続されたキャパシタC1乃至C4（図１等参照）の充放電を許可するための活性化トランジスタTr11乃至Tr14で構成されている。活性化トランジスタTr11，Tr12はともに信号線S1上に設けられている。活性化トランジスタTr11はNchトランジスタで構成され、活性化トランジスタTr12はPchトランジスタで構成されている。活性化トランジスタTr11のゲートには活性化信号であるRActT信号が入力され、トランジスタTr12のゲートにはRActT信号がインバータINV2を介して入力される。これにより、RActT信号がアクティブ（ハイレベル）となるタイミングで信号線S1がイネーブル状態となり、積分トランジスタTr1，Tr2のスイッチング動作を通じてキャパシタC1，C3の充放電が行われる。

一方、活性化トランジスタTr13，Tr14はともに信号線S2上に設けられている。活性化トランジスタTr13はNchトランジスタで構成され、活性化トランジスタTr14はPchトランジスタで構成されている。活性化トランジスタTr13のゲートには活性化信号であるFActT信号が入力され、活性化トランジスタTr14のゲートにはFActT信号がインバータINV3を介して入力される。これにより、FActT信号がアクティブ（ハイレベル）となるタイミングで信号線S2がイネーブル状態となり、積分トランジスタTr3，Tr4のスイッチング動作を通じてキャパシタC1，C3の充放電が行われる。このように、トランスファ制御部１５０は、キャパシタC1，C3の充放電とキャパシタC2，C4の充放電をそれぞれ独立して制御可能なように構成されている。

ここで、活性化トランジスタTr11及びTr12がオンとなる期間（RCLKサンプリング期間）は、RActT信号がアクティブ（ハイレベル）となる期間であり、クロック信号の周期Ｔの整数倍（＝ｎＴ：ｎは自然数）に設定することが好ましい。RCLKサンプリング期間が短すぎるとキャパシタC1を十分に放電させることができず、DB信号とREF信号との電位差を確保することができないからであり、RCLKサンプリング期間が長すぎるとREF信号の電位が低下しすぎてしまい、REF信号の電位がアンプ１２０の動作範囲外となるおそれがあるからである。したがって、RCLKサンプリング期間は以上を考慮して適切な値に設定する必要があり、本実施形態においては２Ｔに設定されている。同様に、FCLKサンプリング期間も、クロック信号の周期Ｔの整数倍に設定することが好ましく、本実施形態においては２Ｔに設定されている。そして、信号線S1，S2の少なくとも一方が活性化している期間を「積分動作期間」として定義すれば、本実施形態の積分動作時間は２．５Ｔとなっている。

さらに、本実施形態においては、FActT信号をRActT信号よりも半周期遅れてアクティブとし、FCLKサンプリング期間をRCLKサンプリング期間から半周期遅れで開始させている。FCLKサンプリング期間の開始タイミングを半周期遅らせたのは以下の理由による。キャパシタC1及びC2は、それぞれRCLK信号及びFCLK信号に同期して充放電されるのであるが、RCLKサンプリング期間とFCLKサンプリング期間を一致させると、キャパシタC1及びC2の一方は放電動作からスタートし、他方は充電動作からスタートすることになる。その結果、サンプリング期間のスタート直後において、チャージレベルの違いからバイアストランジスタTr5及びTr6のドレインソース間電圧VDSも変化し、これがバイアス電流I1，I2に影響を与えることでキャパシタC1及びC2の電荷の抜け方が変わってしまい、正確な判定ができないおそれがある。

図５（ａ）乃至（ｄ）は、FCLKサンプリングを半周期遅らせた理由をさらに詳細に説明するための波形図である。

図５（ａ）に示すように、RCLK信号及びFCLK信号のサンプリングを同時に開始する場合には、キャパシタC1では電荷の引抜きから始まり、キャパシタC2では電荷のチャージから始まることになる。ここで、キャパシタC1，C2の充電速度を規定するコモンソース電流（バイアス電流）I1及び放電速度を規定するコモンソース電流I2は、バイアストランジスタTr5，Tr6のゲートソース間電圧VGSによって定められる。しかし、VGSよりも小さいとはいえ、コモンソース電流はバイアストランジスタのドレインソース間電圧VDSの影響を受けて変動する。

詳細には、図５（ｂ）に示すように、電荷が一度チャージされてから引き抜かれるキャパシタC2の出力であるDB信号では、VDSが増加するため、コモンソース電流IGSも増加するのに対し、最初から電荷が引き抜かれるキャパシタC1の出力であるREF信号では、VDSが増加しないため、コモンソース電流IDSは増加しない。このように、キャパシタC1，C2から電荷を最初に引き抜く際のチャージレベルの違いから、VDSが変化し、これによりIDSも変化することで、電荷の引抜き条件が変わってしまい、正確な判定ができないという不具合が発生する。

これに対し、図５（ｃ）に示すように、RCLKサンプリング期間とFCLKサンプリング期間の開始タイミングを半周期ずらす場合には、キャパシタC1，C2ともに電荷の引抜きから始まることになる。この場合、図５（ｄ）に示すように、両方ともVDSが同じレベルであるため、コモンソース電流IDSの差異も生じない。このように、本実施形態においては、キャパシタC1，C2から電荷を最初に引き抜く際のチャージレベルの変動を防止し、電荷の引抜き条件を同一にして正確な判定を可能にするため、FCLKサンプリング期間の開始タイミングをRCLKサンプリング期間よりもクロック半周期分だけ遅らせているのである。

そして、図1に示したように、主回路部１１０の最終的な出力は、キャパシタC2及びC4に接続された信号線S2の電位であるDB信号と、キャパシタC1及びC3に接続された信号線S1の電位であるREF信号の電位差となる。つまり、この主回路部１１０は、RCLK信号がハイレベルとなる期間と、FCLK信号がハイレベルとなる期間との差を電圧変換する差動回路と考えることができる。これらの電位差がアンプ１２０によって増幅され、さらにラッチ回路１３０によってラッチされることにより、１ビットのデジタル信号であるDCC信号（デューティ補正信号）が得られる。そして図９にも示した通り、このDCC信号はＤＬＬ回路内のディレイカウンタ制御部に入力され、ディレイカウンタ制御部はこれに基づきディレイカウンタを制御して、RCLK信号及びFCLK信号のデューティ比を５０％に近づける。このようなデューティ検出動作は、ＤＬＬ回路が動作している期間中において繰り返し実行される。

以上のような構成を有するデューティ検出回路１００の動作について、動作波形図である図６を参照しながら詳細に説明する。

図６に示すように、まずタイミングt₁においてPreT信号がアクティブ（ハイレベル）になると、プリチャージトランジスタTr7乃至Tr10がすべてオン状態になるため、電源VDDからの電荷の供給が開始される。このときFActT信号及びRActT信号はともにインアクティブ（ローレベル）であり、活性化トランジスタTr11乃至Tr14はいずれもオフ状態となっているため、トランジスタTr2又はTr4及びTr6を経由してグランドGNDへ抜ける電流経路は遮断されている。よって電源VDDからの電荷はすべてキャパシタC1乃至C4に流れ、これによりキャパシタC1、C2がプリチャージされる。その後、タイミングt₂においてPreT信号がインアクティブ（ローレベル）になるとプリチャージトランジスタTr7乃至Tr10がすべてオフ状態となり、電源VDDからの電荷の供給が終了する。

次に、タイミングt₃においてRActT信号がアクティブ（ハイレベル）になると、活性化トランジスタTr11、Tr12がともにオン状態となるので、キャパシタC1の充放電が開始される。このとき、RCLK信号がアクティブ（ハイレベル)である期間に積分トランジスタTr1がオフ、かつ積分トランジスタTr2がオンとなることから、キャパシタC1に蓄えられた電荷が放電される。また、RCLK信号がインアクティブ（ローレベル)である期間に積分トランジスタTr1がオン、かつ積分トランジスタTr2がオフとなることから、キャパシタC1に電荷が充電される。このように、キャパシタC1はRCLK信号に応じて充放電を交互に繰り返す。ただし、充電側のコモンソース電流I1よりも、放電側のコモンソース電流I2の電流量を大きく設定しているので、充放電を繰り返していくとキャパシタC1の電荷量は徐々に減少していくことになる。

次に、タイミングt₃からRCLK信号（又はFCLK信号）の半周期遅れのタイミングt₄においてFActT信号がアクティブ（ハイレベル）の状態になると、活性化トランジスタTr13、Tr14がともにオン状態となるので、キャパシタC1と同様に、キャパシタC2の充放電が開始される。このとき、FCLK信号がアクティブ（ハイレベル)である期間に積分トランジスタTr3がオフ、かつ積分トランジスタTr4がオンとなることから、キャパシタC2に蓄えられた電荷が放電される。また、FCLK信号がインアクティブ（ローレベル)である期間に積分トランジスタTr3がオン、かつ積分トランジスタTr4がオフとなることから、キャパシタC2に電荷が充電される。このように、キャパシタC2はFCLK信号に応じて充放電を交互に繰り返す。ただし、充電側のコモンソース電流I1よりも、放電側のコモンソース電流I2の電流量を大きく設定しているので、充放電を繰り返していくとキャパシタC2の電荷量は徐々に減少していくことになる。

ここで、RCLK信号とFCLK信号は相補の信号であることから、キャパシタC2が充電されているときキャパシタC1は放電され、C1が放電されているときキャパシタC2は充電され、充放電は交互に行われることになる。そして、一定期間（本例では２Ｔ期間）が経過したタイミングt₅においてRActT信号がインアクティブ（ローレベル）に変化し、次いで半周期遅れのタイミングt₆においてFActT信号がインアクティブ（ローレベル）に変化することにより全体の積分動作期間が終了し、キャパシタC1，C2の充放電動作が完了する。

その後、タイミングt_６においてJdgT信号がアクティブ（ハイレベル）となり、そのタイミングでアンプ１２０がDB信号及びREF信号を取り込むので、それらの電位差がラッチ回路１３０に取り込まれる。そして、ラッチ回路１３０の出力はDCC信号としてＤＬＬ回路内のディレイカウンタ制御部に供給される。以上の動作はＤＬＬ回路が動作している期間中において繰り返し実行され、これにより、ＤＬＬ回路はクロック信号のデューティ比をほぼ５０％に安定させることが可能となる。

以上説明したように、本実施形態のデューティ検出回路１００によれば、RCLK信号及びFCLK信号がアクティブのときにキャパシタC1，C2の放電を行うのみならず、RCLK及びFCLKがインアクティブのときにキャパシタC1，C2の充電も行い、キャパシタC1，C2の充電と放電とを交互に行うようにしたため、判定時におけるDB信号及びREF信号の大幅なレベル変動を抑制することができる。また、キャパシタの充放電はDB信号とREF信号との電位差を拡大する方向に作用するため、デューティ比が５０％からわずかにずれている程度であってもDB信号とREF信号との電位差を大きくすることができる。すなわち、判定時におけるDB信号及びREF信号の大幅なレベル低下を抑えつつ、両者の電位差を十分に確保することができる。

また、本実施形態によれば、RCLK信号のサンプリング期間とFCLK信号のサンプリング期間を半周期ずらしたので、キャパシタC2，C1の充放電条件に実質的な差が生じることもない。したがって、DB信号及びREF信号の電位として、デューティを反映した正確な電位を得ることが可能となる。

また、本実施形態によれば、プリチャージ部１４０のトランジスタTr７，Tr8にNchトランジスタを用い、プリチャージ時におけるキャパシタC1，C2のプリチャージレベルを電源VDDの最大レベルよりも低いレベルに設定したので、デューティ検出動作よってキャパシタC1，C2が充電されてプリチャージ当初のレベルよりも電位が上昇したとしても飽和することがない。

図７は、キャパシタC1乃至C4の他の実施形態を示す回路図である。

図７に示すように、キャパシタC1乃至C4としてはゲート容量を用いることが好ましく、そのうちキャパシタC1，C2についてはNchゲート容量、C3，C4についてはPchゲート容量を用いることが好ましい。本実施形態においては、キャパシタの放電のみならず充電も行うため、DB信号やREF信号の電位は大きく変動し、場合によってはマイナスに触れる瞬間がある。このように電位が下がりすぎるとNchゲート容量のチャネルがオフになってしまい、容量としての能力が大幅に低下する。そこで、その様な場合にPchゲート容量が補助的に機能するようにして、Nchゲート容量の欠点を補完するようにしたものである。

図８は、トランスファ制御部の他の実施形態を示す回路図である。なお、図４の場合と同様、FCLK信号側のトランスファ制御部の回路構成は、RCLK信号側の回路構成と同一であるため、ここではRCLK信号側についてのみ説明し、FCLK信号側の説明は省略する。

図８に示すように、本実施形態においては、RCLK信号がトランスファ制御部１６０を介してトランジスタTr1，Tr2に入力される点が図４のトランスファ制御部１５０と異なっている。このトランスファ制御部１６０は、主としてORゲート１６１とANDゲート１６２で構成されており、ORゲート１６１の出力端がトランジスタTr1のゲートに、またANDゲート１６２の出力端がトランジスタTr2のゲートにそれぞれ接続されている。ORゲート１６１にはRCLK信号及びその遅延信号が入力されるとともに、RActT信号がインバータINV4を介して入力される。なお、RCLK信号の遅延信号は遅延回路１６３によって生成される。そして、これらの論理和がトランジスタTr1のゲートに供給される。そのため、RCLK信号とRActT信号の立ち下がりエッジがわずかにずれたとしても、互いのタイミングを合わせてゲートを開くことができる。一方、ANDゲート１６２にはRCLK信号及びその遅延信号が入力されるとともに、RActT信号が直接入力される。そして、これらの論理積がトランジスタTr2のゲートに供給される。そのため、RCLK信号とRActT信号の立ち上がりエッジがわずかにずれたとしても、互いのタイミングを合わせてゲートを開くことができる。

以上説明したように、本実施形態のトランスファ制御部１６０によれば、RCLK信号とRActT信号との間のタイミング並びにFCLK信号とFActT信号との間のタイミングを正確に取ることができるので、積分動作を誤動作なく実行することができ、高精度なデューティ検出を行うことができる。また、信号線S1及びS2の途中にトランスファ制御部を設ける必要がなくなることから、DB信号及びREF信号の電位として、デューティを反映したより正確な電位を得ることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、電荷の引抜から開始する場合について説明したが、電荷のチャージから開始してもよい。その際、プリチャージレベルの設定においてキャパシタの充放電のバランスを考慮すべきであり、例えばバイアス電流I1，I2が等しい場合にはプリチャージレベルをVDD／２とすればよい。

また、上記実施形態においては、信号線S2に２つのキャパシタC2，C4が接続され、信号線S1にも２つのキャパシタC1，C3が接続されているが、キャパシタC3，C4を削除しても構わない。キャパシタC3，C4を削除した場合には、積分動作期間におけるキャパシタC1，C2の充電量によってデューティ誤差が検出されることになる。

また、上記実施形態においては、第１及び第２のキャパシタC1，C2の電位差を検出し、これに基づいてデューティ補正信号を生成するためのデューティ補正信号生成部が、アンプ１２０及びラッチ回路１３０で構成されている場合について説明したが、デューティ補正信号生成部の構成はこれに限られるものでなく、種々の形態をとることができる。

図１は、本発明の好ましい実施の形態に係るデューティ検出回路の構成を示す回路図である。 図２は、主回路部１１０の構成を詳細に示す回路図である。 図３は、プリチャージ部１４０の構成を詳細に示す回路図である。 図４は、トランスファ制御部１５０の構成を詳細に示す回路図である。 図５（ａ）乃至（ｄ）は、FCLKサンプリング期間の開始タイミングをRCLKサンプリング期間から半周期遅らせた理由をさらに詳細に説明するための波形図である。 図６は、デューティ検出回路１００の動作を説明するための波形図である。 図７は、キャパシタC1乃至C4の他の実施形態を示す回路図である。 図８は、トランスファ制御部の他の実施形態を示す回路図である。 図９は、ＤＬＬ回路の構成を概略的に示すブロック図である。 図１０（ａ）及び（ｂ）は、ＤＬＬ回路によるデューティ補正を説明するための波形図であり、（ａ）はデューティ補正がある場合、（ｂ）はデューティ補正がない場合を示している。 図１１は、従来のデューティ検出回路の構成を示す略ブロック図である。 図１２は、従来のデューティ検出回路２００の動作を説明するための波形図である。 図１３（ａ）及び（ｂ）は、従来のデューティ検出回路の問題点を説明するための波形図である。 図１４（ａ）及び（ｂ）は、従来のデューティ検出回路の問題点を説明するための波形図である。

符号の説明

１００，２００ デューティ検出回路
１１０，２１０ 主回路部
１２０，２２０ アンプ
１３０，２３０ ラッチ回路
１４０，２４０ プリチャージ部
１５０，１６０，２５０ トランスファ制御部
１６１ ＯＲゲート
１６２ ＡＮＤゲート
１６３ 遅延回路
９００ ＤＬＬ回路
９０１ クロックレシーバ
９０２ クロック制御部
９０３ ディレイカウンタ
９０４ データ出力部
９０５ データ出力部レプリカ
９０６ デューティ検出回路
９０７ 位相比較判定部
９０８ ディレイカウンタ制御部
C1〜C4 キャパシタ
C21，C22 キャパシタ
GND グランド
I1，I2 バイアス電流（コモンソース電流）
INV1〜INV4 インバータ
S1，S2 信号線
Tr1〜Tr4，Tr26，Tr27 積分トランジスタ
Tr5，Tr6，Tr28 バイアストランジスタ
Tr7〜Tr10 プリチャージトランジスタ
Tr11〜Tr14，Tr24，Tr25 活性化トランジスタ
Tr21〜Tr23 プリチャージトランジスタ

Claims (15)

1. クロック信号のデューティを検出し、これに基づいてデューティ補正信号を生成するデューティ検出回路であって、
   前記クロック信号のハイレベル期間において放電され且つローレベル期間において充電される第１のキャパシタと、前記クロック信号のハイレベル期間において充電され且つローレベル期間において放電される第２のキャパシタとを少なくとも含み、前記クロック信号に同期して前記第１及び第２のキャパシタを交互に充放電させる主回路部と、
   前記第１及び第２のキャパシタの電位差を検出し、これに基づいて前記デューティ補正信号を生成するデューティ補正信号生成部を備え、
   前記主回路部は、
   前記クロック信号のローレベル期間において前記第１のキャパシタの充電を許可する第１の積分トランジスタと、
   前記クロック信号のハイレベル期間において前記第１のキャパシタの放電を許可する第２の積分トランジスタと、
   前記クロック信号のハイレベル期間において前記第２のキャパシタの充電を許可する第３の積分トランジスタと、
   前記クロック信号のローレベル期間において前記第２のキャパシタの放電を許可する第４の積分トランジスタと、
   前記第１及び第３の積分トランジスタに流れるバイアス電流量を規定することによって前記第１及び第２のキャパシタの充電速度を設定する第１のバイアストランジスタと、
   前記第２及び第４の積分トランジスタに流れるバイアス電流量を規定することによって前記第１及び第２のキャパシタの放電速度を設定する第２のバイアストランジスタを含むことを特徴とするデューティ検出回路。
2. 前記第１及び第３の積分トランジスタ並びに前記第１のバイアストランジスタはＰチャネルＭＯＳトランジスタで構成され、
   前記第２及び第４の積分トランジスタ並びに前記第２のバイアストランジスタはＮチャネルＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のデューティ検出回路。
3. 前記第２のバイアストランジスタによる前記バイアス電流量が前記第１のバイアストランジスタによる前記バイアス電流量よりも大きく設定されていることを特徴とする請求項１又は２に記載のデューティ検出回路。
4. 前記第１のバイアストランジスタによる前記バイアス電流と前記第２のバイアストランジスタによる前記バイアス電流との比が２：３に設定されていることを特徴とする請求項３に記載のデューティ検出回路。
5. 前記クロック信号に同期した所定のタイミングで前記第１及び第２のキャパシタの充放電を許可するトランスファ制御部をさらに備えていることを特徴とする請求項１乃至４のいずれか１項に記載のデューティ検出回路。
6. 前記トランスファ制御部は、前記クロック信号の周期の整数倍の間だけ前記第１及び第２のキャパシタの充放電を許可することを特徴とする請求項５に記載のデューティ検出回路。
7. 前記トランスファ制御部は、少なくとも前記クロック信号及びその遅延信号並びに活性化信号によって生成される論理信号に基づいて前記第１及び第２のキャパシタの充放電を許可することを特徴とする請求項６に記載のデューティ検出回路。
8. 前記トランスファ制御部は、前記第１のキャパシタの充放電と前記第２のキャパシタの充放電を独立して許可可能に構成されていることを特徴とする請求項５乃至７のいずれか１項に記載のデューティ検出回路。
9. 前記トランスファ制御部は、前記第１のキャパシタの充放電を許可する期間と前記第２のキャパシタの充放電を許可する期間とを、前記クロック信号の半周期分ずらすことを特徴とする請求項８に記載のデューティ検出回路。
10. 前記トランスファ制御部は、前記第１のキャパシタの充放電を開始してから前記クロック信号の半周期分遅れて前記第２のキャパシタの充放電を開始させることを特徴とする請求項９に記載のデューティ検出回路。
11. 所定の電源のレベルよりも低いレベルで前記第１及び第２のキャパシタをプリチャージするプリチャージ部をさらに備えていることを特徴とする請求項１乃至１０のいずれか１項に記載のデューティ検出回路。
12. 前記プリチャージ部は、前記所定の電源と前記第１のキャパシタとの間に接続された第１のプリチャージトランジスタと、前記所定の電源と前記第２のキャパシタとの間に接続された第２のプリチャージトランジスタとを含み、前記第１及び第２のプリチャージトランジスタはともにＮチャネルＭＯＳトランジスタで構成されていることを特徴とする請求項１１に記載のデューティ検出回路。
13. 前記第１のキャパシタに対応して設けられた第３のキャパシタと、前記第２のキャパシタに対応して設けられた第４のキャパシタをさらに備え、
    前記第１及び第２のキャパシタは、NチャネルＭＯＳゲート容量で構成され、
    前記第３及び第４のキャパシタは、ＰチャネルＭＯＳゲート容量で構成されていることを特徴とする請求項１乃至１２のいずれか１項に記載のデューティ検出回路。
14. 前記デューティ補正信号生成部は、
    前記第１及び第２のキャパシタの電位差を増幅するアンプと、
    前記アンプの出力に基づいて前記デューティ補正信号を生成するラッチ回路を含んでいることを特徴とする請求項１乃至１３のいずれか１項に記載のデューティ検出回路。
15. 請求項１乃至８のいずれか１項に記載のデューティ検出回路の制御方法であって、
    前記クロック信号に同期した所定のタイミングで前記第１のキャパシタの充放電を開始させ、
    前記第１のキャパシタの充放電の開始時点から前記クロック信号の半周期遅れのタイミングで前記第２のキャパシタの充放電を開始させることを特徴とするデューティ検出回路の制御方法。

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