JP4072061B2

JP4072061B2 - 無線受信機用ｄｃオフセット補正方式

Info

Publication number: JP4072061B2
Application number: JP2002570426A
Authority: JP
Inventors: ラーマン、マヒブール; ティ．トーマス、クリストファー; シュワイカート、ロバート; ミッテル、ジェイムズ; シー．ザセカンドパウエル、クリントン
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2001-03-05
Filing date: 2002-02-20
Publication date: 2008-04-02
Anticipated expiration: 2022-02-20
Also published as: KR100682773B1; US20020151289A1; CN1457556A; JP2004519918A; CN1215687C; WO2002071636A1; KR20020093125A; EP1368901A1; US6560447B2

Description

【０００１】
発明の背景
発明の分野
本発明は、一般的に電子回路に関し、特に、ＤＣオフセット補正回路に関する。
【０００２】
従来技術
現在、製品設計者が絶えず挑んでいることは、より小型でより精巧で又より高性能の電子通信デバイスを創造することである。この小型で高度な性能を実現するために、直接変換及び超低域中間周波数（ＶＬＩＦ）受信機回路が、無線機構造に用いられることが多い。
【０００３】
直接変換すなわち超低域中間周波数受信機に対する前方利得経路は、かなりの電力及び／又は電圧利得を有する。前方利得経路の増幅器には、これらの出力段において増幅されるそれぞれの差動入力段や電流ミラー等からの何らかの静的すなわち直流（ＤＣ）オフセットがある。このＤＣオフセットは、無線周波数（ＲＦ）フロントエンドから復調器バックエンドへの前方利得経路において次第に劣化する信号ダイナミックレンジとして顕在化する。従って、ＤＣオフセット補正方式は、前方利得経路内における各ブロックの信号ダイナミックレンジを確実に最適に維持することが必要である。これができない場合、１つ以上の前方利得ブロックが入力信号をクリッピングして重大な帯域内高調波歪みを生成する。
【０００４】
ＤＣオフセット補正ループは、直接変換受信機の本質的な要件であると考えられる。従来、連続時間（ＣＴ）アナログＤＣオフセット補正ループが用いられている。無線通信システムにおいて利用され又ＣＴアナログＤＣオフセット補正ループを用いる従来の受信機１０を図１に示す。従来の受信機１０には、アンテナ１２、前置選択器１３、無線周波数（ＲＦ）増幅器１４、無線周波数（ＲＦ）ミキサ１６、中間周波数（ＩＦ）フィルタ１８、中間周波数（ＩＦ）増幅器２０、中間周波数（ＩＦ）ミキサ２２、ローパスフィルタ２４、及びアナログＤＣオフセット回路２６が含まれる。
【０００５】
従来の受信機１０は、アンテナ１２を用いて、デジタル形式又はアナログ形式で無線通信システム３０から送られた無線周波数（ＲＦ）信号２８を受信する。前置選択器１３は、受信されたＲＦ信号２８をフィルタ処理し、これをＲＦ増幅器１４に送信する。次に、ＲＦ増幅器１４は、無線周波数（ＲＦ）信号２８を増幅し、増幅されたＲＦ信号３２を送信する。ＲＦミキサ１６は、例えば、超低域ＩＦ信号すなわちゼロＩＦ信号であり得る中間周波数（ＩＦ）信号３４を生成するために局部発振器３６に接続されている。ＩＦ信号３４の周波数は、無線周波数信号と局部発振器信号との間の周波数間隔である。フィルタ１８は、受信機の選択度を改善し隣接チャネルの干渉を低減するために、ＩＦ信号３４の疑似成分を除去するだけでなく、フィルタ処理されたＩＦ信号３８を生成する。
【０００６】
フィルタ１８に接続される中間周波数（ＩＦ）増幅器２０を用いて、フィルタ処理されたＩＦ信号３８を増幅することによって、増幅されたＩＦ信号４０が生成される。次に、ＩＦミキサ２２は、基準周波数４２を用いて、増幅ＩＦ信号４０のミキシングを行ないベースバンドまで戻して、ベースバンド信号４４を生成する。ＩＦフィルタ２４は、ベースバンド信号４４をフィルタ処理し、出力信号４６を生成する。この出力信号４６は、復調等の後続処理のためにバックエンド４８に送信される。アナログＤＣオフセット回路２６は、出力信号４６のアナログ補正のために、バックエンド４８とＩＦミキサとの間に接続される。
【０００７】
図１における従来の受信機等のアナログ手法の場合、オフセット値は、広帯域幅モードですぐに補正されるが、アナログ補正回路は、それ自体非常に精密でなければならない。オフセット値が補正範囲を超えることにより又はベースバンド利得が過大であることにより補正システムが非線形状態になった場合、この補正はスルーレートの制限を受け、そのループの必要な補正サイクルタイムを満足しないことがある。更に、ループ分析によれば、このようなＣＴアナログＤＣオフセットループが前方利得経路において高域応答を生成し、この高域端は、数十Ｈｚから数百Ｈｚの範囲にあることが分かる。補正ループの帯域幅が大き過ぎる場合、例えば、周波数変調（ＦＭ）音声用途で３０ヘルツ（Ｈｚ）よりも大きい場合、（不要な）入力信号に追従する傾向がある。しかしこれが除去されると、前方利得経路において信号ダイナミックレンジの対応する損失とクリッピングが生じる。直接変換受信機の場合、この高域端によって、所望の信号帯域幅に“空域”が生成され、これによって、有限ビット誤り率（ＢＥＲ）が最低値となる。超低域中間周波数（ＶＬＩＦ）受信機用途において、ループ補正帯域幅は、情報帯域幅の下半分が０Ｈｚより大きい限り更に大きくすることができる。例えば、ＶＬＩＦの欧州移動体通信規格（ＧＳＭ）対応の集積回路におけるループ補正帯域幅は、通常１０ｋキロヘルツ（ｋＨｚ）から１９０ｋＨｚである。しかしながら、ＤＣオフセット補正ループのアナログ成分が変動すると歪みが生じ、この歪みが、前方利得経路にリークして無線性能をも低下させる。アナログ手法にはこれらの問題があるため、技術者の目がデジタル手法を向くようになった。
【０００８】
デジタル手法を用いると、アナログ手法に優る多くの利点が得られる。これらの利点には、精度の高い再現性、ループ帯域幅調整の容易さ、温度、プロセス、及び電圧変動に依存しない性能等が挙げられる。また、デジタル手法を用いると、動的ループ、開始及び停止時間、初期条件等を完全に制御することが可能である。
必要なことは、粗いＤＣオフセット値や細かいＤＣオフセット値を効率的且つ経済的な方法で除去するためのデジタル補正手法である。
【０００９】
発明の詳細な説明
図２において、本発明に基づき動作する受信機５０の機能ブロック図を示す。受信機５０には、受信機アンテナ５２、無線周波数（ＲＦ）フロントエンド５４、及びベースバンドバックエンド５６が含まれる。
【００１０】
この受信機５０は、受信機アンテナ５２を用いて、デジタル形式又はアナログ形式で無線通信システム３０から送信される無線周波数（ＲＦ）信号２８を受信する。受信機アンテナ５２は、ＲＦフロントエンド５４に接続される。好適には、ＲＦフロントエンド５４には、受信機無線周波数（ＲＦ）増幅器５８と、受信機無線周波数（ＲＦ）ミキサ６０と、受信機局部発振器６２と、受信機中間周波数（ＩＦ）増幅器６４と、が含まれる。ＲＦ増幅器５８は、ＲＦ信号２８の周波数帯域内の所望の部分を選択した後、その所望の部分を増幅し、これによって所望の信号７２を生成する。ＲＦミキサ６０は、ＲＦ増幅器５８の出力部に接続され、又受信機局部発振器６２の出力部にも接続される。ＲＦミキサ６０は、受信機局部発振器６２により生成された局部発振器信号７６を用いて、所望の信号７２をベースバンド信号７４に変換する。受信機ＩＦ増幅器６４は、ＲＦミキサ６０の出力部に接続され、ベースバンド信号７４を受信する。受信機ＩＦ増幅器６４は、プログラム可能なＩＦ利得を提供してベースバンド信号７４を増幅することによって、ＩＦ増幅器出力７８を生成する。
【００１１】
このＩＦ増幅器出力７８の信号は、ベースバンドバックエンド５６への入力信号である。好適には、ベースバンドバックエンド５６には、アンチエイリアスフィルタ６５と、アナログ−デジタル（Ａ／Ｄ）変換器６６と、ＤＣオフセット補正回路６８と、デジタル−アナログ（Ｄ／Ａ）変換器７０と、が含まれる。アンチエイリアスフィルタ６５は、受信機ＩＦ増幅器６４の出力部に接続され、ＩＦ増幅器出力７８を受信する。好適には、アンチエイリアスフィルタ６５は、帯域外周波数の減衰を行なう単極フィルタであり、これによってアンチエイリアスフィルタ出力７９を生成する。アナログ−デジタル変換器６６は、アンチエイリアスフィルタ６５の出力部に接続され、アンチエイリアスフィルタ出力７９を受信する。アナログ−デジタル変換器６６は、何らかの等価なアナログ−デジタル変換器でもよいことを当業者は認識されるであろう。アナログ−デジタル変換器６６は、ＩＦ増幅器出力７８をアナログ形式からデジタル形式に変換する。アナログ−デジタル変換器６６は、Ｎビットのデジタル分解能を有するデジタル信号８０にＩＦ増幅器出力７８を変換し、所望の信号のデジタル検出を可能にする。デジタル復調の実行に加えて、１つの実施形態において、ベースバンドバックエンドには、アナログ−デジタル変換器６６の後に続いて、デジタル自動周波数制御（ＡＦＣ）回路（図示せず）とデジタル自動利得制御（ＡＧＣ）回路（図示せず）と、が含まれる。これらの回路を利用する際の欠点は、ベースバンドスペクトルにおいてＤＣオフセット値が強くなる可能性が高いことにより受信機５０の性能が低下することである。
【００１２】
従って、検波器、ＡＦＣ、又はＡＧＣ回路に到達する前にこのＤＣ成分を除去するための対策を提供することが強く望まれる。本発明には、フィードバック又はフィードフォワードの何れかの方法で動作し得るプログラム可能な回路であるＤＣオフセット補正回路６８を用いた方法が含まれる。ＤＣオフセット補正回路６８の１つの目的は、クリッピングを防止し、又、アンチエイリアスフィルタ６５とアナログ−デジタル変換器６６のダイナミックレンジを保持することである。更に、ＤＣオフセット補正回路６８は、ＤＣオフセット値を最小限に抑え、それによって信号が変動する条件の下でも受信機性能を最大限に発揮させる。
【００１３】
ＤＣオフセット補正回路６８は、アナログ−デジタル変換器６６の出力部に接続され、デジタル信号８０を受信する。ＤＣオフセット補正回路６８は、平均ＤＣオフセット値を計算してこれを補正し、それによって第１オフセット補正信号８２を生成し、第１オフセット補正信号８２は、デジタル−アナログ変換器７０に入力される。また、ＤＣオフセット補正回路６８は、第２オフセット補正信号８４を生成し、第２オフセット補正信号８４はデジタル受信機回路に供給される。
【００１４】
フィードバック経路は、周期的なウォームアップシーケンス時（すなわち、バッテリ節約サイクルの後）用いられ、受信機５０がオフ状態の間、ＲＦフロントエンド５４の温度、プロセス、及び電圧変動により生じ得る粗いＤＣオフセット値を除去する。このような粗いＤＣオフセット値を除去する主な理由は、アンチエイリアスフィルタ６５とアナログ−デジタル変換器６６のダイナミックレンジを確実に保持するためである。指定されたフィードバック経路には、デジタル−アナログ（Ｄ／Ａ）変換器７０を用いた、第１オフセット補正信号８２のアナログ形式への変換が含まれ、好適には、デジタル−アナログ（Ｄ／Ａ）変換器７０は、ＭビットＤ／Ａ変換器であり、これによってアナログ信号８６が生成される。“Ｍ”は、デジタル−アナログ変換器７０のビット幅として定義される。次に、アナログ信号８６を用いて、受信機ＩＦ増幅器６４の出力部においてシングルエンド信号又は差動信号にＤＣバイアスをかける。更に、フィードフォワードＤＣオフセット補正経路を用いて、フィードバック経路が予め補正していない残留ＤＣオフセット値を除去し、また、受信機５０がオンの間、動的ＤＣオフセット値を除去する。後者のタイプの動的ＤＣオフセットは、ミキサＬＯ自動受信により生じ得る。また、ＤＣオフセット補正回路６８への入力としてアナログ−デジタル変換器６６の出力を用いることによって、ＤＣオフセット補正回路６８は即座にＤＣオフセット値を得る。このことによって、従来技術回路よりも一桁高い性能が得られる。
【００１５】
図２に例示し又本明細書中で説明する受信機５０は、エリア効率が良く、高利得で、高速のＤＣオフセット補正ループを含む無線通信システム用の電子回路を備える。本発明において、受信機ＩＦ増幅器６４に第２オフセット補正信号８４をフィードバックすることによって、利得補償用の新たなハードウェアを必要としない。更に、ＤＣオフセット補正回路利得は、受信機ＩＦ増幅器６４の利得に依存しない。
【００１６】
図３は、本発明に基づく図２のＤＣオフセット補正回路６８におけるハードウェア構造の１つの実施形態を示す。ＤＣオフセット補正回路６８は、プログラム可能な３ｄＢ端周波数（すなわち帯域幅）の低コスト無限インパルス応答（ＩＩＲ）型高域フィルタである。好適には、３ｄＢ高域端周波数を極めて経済的に調整できるため、ＩＩＲ型フィルタが用いられる。他の選択肢として、ＤＣオフセット補正回路６８は、有限インパルス応答（ＦＩＲ）回路でもよい。ＤＣオフセット補正回路６８は、本発明に基づき、上記フィルタ又はその等価品を用いて、機能し得ることを当業者は認識されるであろう。
【００１７】
好適には、ＤＣオフセット補正回路６８には、プログラム可能な量だけデジタル信号８０を右にシフト（すなわちスケールダウン）するフィードバックループ８８が含まれる。好適には、このフィードバックループ８８には、シフタ９０、端数処理器９４、及び積分器９８が含まれる。このプログラム可能な量は、高域フィルタの端周波数に直接関係する。“Ｌ”の値によって、与えられたシステムの最大許容右シフト量が定義される。端数処理器９４は、シフトされた信号９２を含むシフタ９０の出力を受信する。端数処理器９４は、右シフタの“Ｎ＋Ｌ”ビット出力をＮビットに端数処理し、切捨てた場合発生し得る影響の大きいＤＣ成分を除去する。次に、端数処理器９４の出力である端数処理された信号９６は、積分器９８で平均化され、これによって平均ＤＣオフセット値１００が生成される。第１減算器１０２は、デジタル信号８０から平均ＤＣオフセット値１００を減算する。
【００１８】
右シフト量が大きくなることは、閉ループの時定数が大きくなることに相当し、故に端周波数が低くなることに相当する。従って、フィードバック経路で実行される右シフトの量は、帯域幅とは逆比例の関係にある。図３に示すように本発明に基づくＤＣオフセット補正回路６８の伝達関数は、次の通りである。
【００１９】
Ｈ（Ｚ）＝（１−Ｚ^−１）／｛１−（１−２^−ｎ）Ｚ^−１｝
ここで“ｎ”は、右シフトビットの数を示す。従って、この“ｎ”項によって、プログラム可能な方法で高域フィルタ３ｄＢ端周波数が定義される。与えられたシステムにおいてサポートされる“ｎ”の最大値は、図３のパラメータ“Ｌ”に対応することに留意されたい。
【００２０】
更に、好適には、図３のＤＣオフセット補正回路６８には、粗ＤＣオフセット補正経路１０４が含まれる。粗ＤＣオフセット補正経路１０４は、受信機ウォームアップシーケンス時、最初に実行の対象になる。好適には、粗ＤＣオフセット補正経路１０４には、端数処理クリッピング回路１０６と、第２減算器１１０と、マルチプレクサ１１６と、ＤＣ調整回路１１８と、が含まれる。ＤＣフィルタが、所望の補正精度を提供するように落ち着いた後、フィードバックループ８８において得られた平均ＤＣオフセット値１００は、端数処理クリッピング回路１０６に入力される。端数処理クリッピング回路１０６は、平均ＤＣオフセット値１００に対して端数処理とクリッピングを行なって、Ｎビットの精度からＭビット（デジタル−アナログ変換器７０の精度）にする。通常Ｎは、最も実用的な用途において、Ｍよりも大きく、これによって端数処理クリッピング済信号１０８を生成する。第２減算器１１０は、前の粗ＤＣオフセット補正サイクルにおいて得られた前の粗ＤＣオフセット補正値１１２から端数処理クリッピング済信号１０８を減算して新ＤＣバイアス値１１４を計算する。この減算が必要な理由は、新しい（又は次の）ＤＣバイアス値を計算する場合、ＲＦフロントエンド５４の現ＤＣバイアス値を考慮しなければならないためである。減算器出力（新ＤＣバイアス値１１４）は、デジタル−アナログ変換器７０に直接供給されない。
【００２１】
１つの動作モードにおいて、減算器からの全Ｍビット出力（新ＤＣバイアス値１１４）は、第１オフセット補正信号８２として、マルチプレクサ（ＭＵＸ）１１６を介して、ＲＦフロントエンド５４における受信機ＩＦ増幅器６４の全動作ダイナミックレンジをＤＣバイアスするために提供される。この種類の調整は、受信機５０が最初にオン状態にされた時（すなわち、コールドスタート・ウォームアップシーケンス時）に用いられる。
【００２２】
第２の動作モードにおいて、新ＤＣバイアス値１１４は、最初にＤＣ調整回路１１８に入力される。ＤＣ調整回路１１８は、プログラム可能な微細なＤＣ調整を行なって、調整された信号１２０をマルチプレクサ１１６に入力する。このタイプの微調整は、バッテリ節約期間後の通常モードのウォームアップ時実行される。微調整を行なう目的は、より精確な（すなわち微細な）ＤＣ補正調整を行なうことである。また、ＤＣオフセット値は、殆どの無線プロトコルにおいて、通常のバッテリ節約期間の後、温度や電圧変動によってそれほど変化するとは考えられない。更に、バッテリ節約期間後の補正ステップの規模を制限すると、ループ動作がよりローバストな混合モードになる。
【００２３】
図４から９は、図３のＤＣオフセット補正回路６８における幾つかのプログラム可能な高域フィルタ端による周波数応答を示す。指定した図の全ての応答に対応する“ｎ”の値（右シフトの量）は、それぞれ、２，６，１０である。“ｎ”の値が大きくなることは、その結果生じる帯域幅が小さくなることに相当する。図４は、２．２ＫＨｚ端（ｎ＝２）によるＤＣフィルタ応答の大きさを表す。図５は、２．２ＫＨｚ端（ｎ＝２）によるＤＣフィルタ応答の位相を表す。図６は、４９３Ｈｚ端（ｎ＝６）によるＤＣフィルタ応答の大きさを表す。図７は、４９３Ｈｚ端（ｎ＝６）によるＤＣフィルタ応答の位相を表す。図８は、７Ｈｚ端（ｎ＝１０）によるＤＣフィルタ応答の大きさを表す。図９は、７Ｈｚ端（ｎ＝１０）によるＤＣフィルタ応答の位相を表す。
【００２４】
ＤＣオフセット補正回路６８には、幾つかの動作モードがある。粗ＤＣ補正モードにおいて、温度やプロセス及び電圧変動により生じ得る大きいＤＣオフセット値は、ＲＦフロントエンド５４への粗ＤＣオフセット補正経路１０４を用いて初期的に減算される。前述のように、このことは、デジタル−アナログ変換器７０で保持された前の粗ＤＣオフセット補正値１１２から新ＤＣバイアス値１１４を減算することによって実現される。幾つかの用途において、デジタル−アナログ変換の精度を最大限にする場合、デジタル−アナログ変換器７０のダイナミックレンジは、ＩＦ増幅器出力７８のダイナミックレンジより小さくすることができる。従って、コールドスタート・ウォームアッププロセス時、ＩＦ増幅器出力７８の全ダイナミックレンジに適応するために、粗ＤＣオフセット補正を複数回実行する必要な場合がある。
【００２５】
図１０は、複数回の粗ＤＣオフセット補正を含む図３のＤＣオフセット補正回路６８を用いた図２の受信機５０のコールドスタート・ウォームアッププロセスを示すフローチャートである。ステップ１２２において、デジタル−アナログ変換器７０は、その中間点（すなわち、ＩＦ増幅器出力部において印加ＤＣバイアスが存在しない点）に設定される。次に、ステップ１２４において、ＲＦ増幅器５８と受信機ＩＦ増幅器６４を最小利得に設定してＲＦフロントエンド５４をミュート状態にする。このことによって、ＤＣオフセット補正アルゴリズムが、アンテナにおいてＤＣ成分を持つ強い信号を誤って追従することが確実に無くなる。次に、ステップ１２６において、粗ＤＣ補正を実行する。このことは、デジタル−アナログ変換器７０において保持された前の粗ＤＣオフセット補正値１１２から新ＤＣバイアス値１１４を減算することによって実現される。粗ＤＣ補正ステップの継続時間（Ｔ_粗）は、デジタル−アナログ変換器７０のＬＳＢ／２分解能を維持するのに充分な程長くなければはならない。ＬＳＢは、デジタル−アナログ変換器７０の出力において最下位ビットの大きさに対応する電圧である。本来、この期間は、粗ＤＣ補正プロセスの開始時、ＤＣオフセット値が最悪の場合、指定された精度を実現するためのＤＣフィルタ自体の設定時間である。次に、ステップ１２８において、デジタル−アナログ変換器７０は、新ＤＣバイアス値１１４が書き込まれ（すなわち更新され）、次の粗ＤＣ補正ステップの完了までこの値に保持される。次に、ステップ１３０において、ＤＣループ設定時間が存在する。これは、ＲＦフロントエンド５４を介したＤＣフィードバックループの設定時間を考慮するための粗ＤＣ補正間の期間（Ｔ_ループ）である。ＤＣフィルタは、ループ設定の間、如何なる誤ったＤＣも追従しないように、設定時間中にクリアされる。次に、ステップ１３２において、所望の回数の粗ＤＣ補正が完了したか否か判断する。所望の回数の粗ＤＣ補正が完了していない場合、ステップ１２６に戻り、開始条件として前の実行で得られたＤＣオフセット値を用いて粗ＤＣ補正を行なう。コールドスタート・ウォームアップ期間中、粗ＤＣオフセット補正を複数回連続して実行する目的は、最終実行の終わりにＬＳＢ／２の補正精度を確実に実現するためである。連続して実行する度に補正すべきＤＣの量が小さくなる。所望の回数の粗ＤＣ補正が完了している場合、ステップ１３４に進み、最終実行からのＤＣオフセット値が保持される。この最終ＤＣオフセット補正精度は、ＬＳＢ／２となる。
【００２６】
最初のコールドスタート・ウォームアップが完了した後、受信機５０は、通常動作モードに入る。このモードにおいて、初期的には、フレーム同期に至るまで、無線通信システム３０の送信機とは非同期の状態である。通常動作モード中、受信機５０は、バッテリの寿命を最大にするために、通常、（同期モードにおいて）周期的に又は（非同期モードにおいて）特定の条件によってオフ状態になる。受信機５０が周期的にオフ状態になる期間は、バッテリ節約期間と呼ぶ。
【００２７】
図１１は、図３のＤＣオフセット補正回路６８を用いた図２における受信機５０の通常モード中のウォームアッププロセスを示すフローチャートである。具体的には、図１１は、本発明に基づく、通常動作モード中におけるバッテリ節約期間直後のＤＣ補正ウォームアップシーケンスを示す。ステップ１３６において、起動時、デジタル−アナログ変換器７０の出力は、初期的には、前の粗ＤＣオフセット補正値１１２に保持されるが、この値は、前のウォームアップシーケンス中それにロードされたＤＣオフセット値である。次に、ステップ１３８において、ＲＦ増幅器５８と受信機ＩＦ増幅器６４は、最小利得に設定され、ＲＦフロントエンド５４がミュート状態になる。このことによって、確実に、ＤＣオフセット補正アルゴリズムは、アンテナにおいてＤＣ成分を持つ強い信号を誤って追従しなくなる。次に、ステップ１４０において、粗帯域幅ＤＣ補正が実行される。通常、これには、２キロヘルツ（ＫＨｚ）端が用いられる。このことは、デジタル−アナログ変換器７０に保持された前の粗ＤＣオフセット補正値１１２から端数処理クリッピング済信号１０８を減算することにより実現される。粗ＤＣ補正ステップの継続時間（Ｔ_粗）は、デジタル−アナログ変換器７０の（ＬＳＢ／２）分解能を維持するために充分な程長くなければならない。この期間は、本質的には、粗ＤＣ補正プロセスの開始時、ＤＣオフセット値が最悪な場合、指定された精度を実現するためのＤＣフィルタ自体の設定時間である。次に、ステップ１４２において、デジタル−アナログ変換器７０のＬＳＢ／２精度まで補正するための充分な時間（Ｔ_粗）が経過した後、＋／−Δの微調整が可能になる。このような微調整のみを可能にする目的は、通常、このような微細な量のＤＣオフセットを補正する場合、これらの領域における変換の直線性がより大きいため、アナログフィードバックのＤＣ補正プロセスが、より一層精確なためである。他の理由としては、ＲＦフロントエンド５４が粗補正ステップ中にミュート状態になっても、大きな干渉信号が侵入して粗ＤＣステップがそれを追従する可能性がそれでも存在するためである。この望ましくない事象は、フレーム全体のデータを欠落させることがある。また、ＤＣオフセット値は、通常動作モードにおいて、バッテリ節約期間の後、温度や電圧の変動によりさほど変化しないと予想される。また、このことは、デジタル−アナログ変換器７０が、初期的に、前に取得したＤＣオフセット値に設定される理由でもある。従って、要約すると、粗ＤＣ補正ステップは、このステップにおいて許容される補正量を制限する場合、更にローバストである。それにもかかわらず、この動作モードにおいて大きなＤＣオフセットが急激に生じた場合、このオフセットは、連続ウォームアップシーケンス中と同様に、残りのＤＣウォームアッププロセス中も体系的に除去される。次に、ステップ１４４において、デジタル−アナログ変換器７０には、第１オフセット補正信号８２が読込まれる。ＲＦフィードバックに基づく粗ＤＣ補正が完了した後は、指定されたウォームアップシーケンスの残りに対するデジタル−アナログ変換器７０による更なる更新は許されない。次に、ステップ１４６において、ＤＣループ設定時間が存在する。これは、ＲＦフロントエンド５４を介した混合モードＤＣフィードバックの設定時間である。ＤＣフィルタは、ループ設定の間、如何なる誤ったＤＣも追従しないように、設定時間中にクリアされる。
【００２８】
ＤＣ補正の残りは、デジタル信号のフィードフォワード経路で行なわれる。次に、ステップ１４８において、粗補正後のフィードバックループの設定時間に続き、ＤＣフィルタは、充分な長さの時間の間、広帯域幅モードに設定される。このステップの目的は、制限されたＤＣ補正精度ＤＡＣによる如何なる残留ＤＣをも補正して除去することである。特に、その目的は、アナログ−デジタル変換器６６の（ＬＳＢ／２）分解能に残留ＤＣを補正して除去することである。また、このステップによって、アナログフィードバック経路（すなわち、デジタル−アナログ変換器７０及び受信機ＩＦ増幅器６４）の非直線性によるあらゆるＤＣが除去される。
【００２９】
次に、ステップ１５０において、新たなＤＣオフセット補正をＤＣ中帯域幅補正ステップで実行する。１つのステップにおいて、広帯域幅モード（すなわち１ＫＨｚ）から狭帯域幅モード（すなわち７ＫＨｚ）へ急激に切り替えない理由は、これによって、ＤＣフィルタのフィードバック経路において大きなオーバーシュートリップルが生じ得るためであることを留意されたい。リップルが大きいと、狭帯域幅モードでは落ち着くまでに非常に長い時間がかかることがあるため望ましくない。中間的な中帯域幅モードを介して狭帯域幅モードに達する段階的な移行を行なうのは、このような理由からである。受信機５０において、中帯域幅モード中、ＡＧＣ（自動利得制御）とＡＦＣ（自動周波数制御）を実行することが可能である。次に、ステップ１５２において、フレーム同期パターンが検出されたか否かチェックする。フレーム同期パターンが検出されていない場合、ステップ１５０に戻り、中帯域幅補正モードの実行を継続する。ステップ１５４において、フレーム同期パターンが検出されている場合、フレームデータ受信中の自動受信により生じ得るあらゆるダイナミックＤＣオフセットを除去するために、帯域幅を狭帯域幅モードに切り替えることが可能である。
【００３０】
本発明は、明細書中で説明したように、例えば、感度に対しては影響の無いプロセス、温度、及び電圧の変動によるＤＣオフセット成分を低減するための電子回路を提供する。
【００３１】
本発明は、好適な実施形態に関して説明したが、本発明から逸脱せず様々な変形や修正を行ない得ることは、当業者には明白であろう。従って、全てのこのような変形や修正は、添付の請求項により定義される本発明の精神と範囲内にあるものと見なす。
【図面の簡単な説明】
【図１】アナログＤＣオフセット補正ループを用いた従来の受信機を示すブロック図。
【図２】ＤＣオフセット補正回路を用いた受信機を示す機能ブロック図。
【図３】本発明に基づく図２におけるＤＣオフセット補正回路のハードウェア構造の一実施形態を示す図。
【図４】図３のＤＣオフセット補正回路における幾つかのプログラム可能な高域フィルタ端の１つによる周波数応答を示す図。
【図５】図３のＤＣオフセット補正回路における幾つかのプログラム可能な高域フィルタ端の１つによる周波数応答を示す図。
【図６】図３のＤＣオフセット補正回路における幾つかのプログラム可能な高域フィルタ端の１つによる周波数応答を示す図。
【図７】図３のＤＣオフセット補正回路における幾つかのプログラム可能な高域フィルタ端の１つによる周波数応答を示す図。
【図８】図３のＤＣオフセット補正回路における幾つかのプログラム可能な高域フィルタ端の１つによる周波数応答を示す図。
【図９】図３のＤＣオフセット補正回路における幾つかのプログラム可能な高域フィルタ端の１つによる周波数応答を示す図。
【図１０】図３のＤＣオフセット補正回路を用いた図２の受信機のコールドスタートウォームアッププロセスを示すフローチャート。
【図１１】図３のＤＣオフセット補正回路を用いた図２の受信機の通常モード時におけるウォームアッププロセスを示すフローチャート。

Claims

無線通信システム内において、ＤＣオフセット補正方式を用いて、無線周波数信号を受信し処理するための受信機であって、
無線周波数信号を受信するための受信機アンテナと、
前記受信機アンテナに接続された無線周波数フロントエンドであって、
前記無線周波数信号の周波数帯域内の所望の部分を選択して前記所望の部分を増幅し、これによって所望の信号を生成するための受信機無線周波数増幅器、
局部発振器信号を生成するための受信機局部発振器、
前記ＲＦ増幅器の出力部に接続され、また、前記局部発振器信号を用いて、前記所望の信号をベースバンド信号に変換するための前記局部発振器の出力部に接続された受信機無線周波数ミキサ、及び
プログラム可能な中間周波数利得を提供して、前記ベースバンド信号を増幅し、これによって中間周波数増幅器出力を生成するための前記無線周波数ミキサの出力部に接続された受信機中間周波数増幅器、
が含まれる前記無線周波数フロントエンドと、
前記無線周波数フロントエンドに接続されたベースバンドバックエンドであって、
前記中間周波数増幅器出力を受信し、また複数の周波数帯域を減衰させ、
これによってアンチエイリアスフィルタ出力を生成するためのアンチエイリアスフィルタ、
前記アンチエイリアスフィルタ出力をアナログ形式からデジタル形式に変換し、これによってデジタル信号を生成するために前記アンチエイリアスフィルタの出力部に接続されたアナログ−デジタル変換器、
前記デジタル信号を受信し、また平均ＤＣオフセット値を計算しそれを補正し、これによってオフセット補正信号を生成するために前記アナログ−デジタル変換器の出力部に接続されたＤＣオフセット補正回路、及び
前記オフセット補正信号をアナログ形式に変換して、アナログ信号を生成するために前記ＤＣオフセット補正回路の出力部に接続されたデジタル−アナログ変換器であって、前記アナログ信号は、前記受信機中間周波数増幅器の出力部において前記中間周波数増幅器出力にＤＣバイアスを加えるために前記受信機中間周波数増幅器に供給される、前記デジタル−アナログ変換器、
が含まれる前記ベースバックエンドと、
を備え、前記ＤＣオフセット補正回路は、
プログラム可能な量だけデジタル信号をシフトするためのフィードバックループと、
粗ＤＣオフセット補正を実行するために前記フィードバックループに接続された粗ＤＣオフセット補正経路とを含むことを特徴とする受信機。
請求項１に記載の受信機であって、前記フィードバックループは、
前記プログラム可能な量だけ前記デジタル信号をシフトし、これによってシフトされた信号を生成するためのシフタと、
前記シフトされた信号に対して端数処理を実行し、これによって端数処理された信号を生成するために前記シフタに接続された端数処理器と、
前記端数処理された信号を平均化し、これによって平均ＤＣオフセット値を生成するために前記端数処理器に接続された積分器と、
前記デジタル信号から前記平均ＤＣオフセット値を減算するために前記積分器に接続された第１減算器と、
を備えることを特徴とする受信機。
請求項１に記載の受信機であって、前記粗ＤＣオフセット補正経路は、
前記平均ＤＣオフセット値に対して端数処理とクリッピング処理を行ない、これによって端数処理クリッピング済信号を生成するための端数処理クリッピング回路と、
前の粗ＤＣオフセット補正信号から前記端数処理クリッピング済信号を減算し、これによって新ＤＣバイアス値を生成するために前記端数処理クリッピング回路に接続された第２減算器と、
前記新ＤＣバイアス値を多重処理するために前記第２減算器に接続されたマルチプレクサと、
を備えることを特徴とする受信機。
請求項３に記載の受信機であって、前記粗ＤＣオフセット補正経路には、更に
前記第２減算器に接続されたＤＣ調整回路であって、前記新ＤＣバイアス値に対して微細なＤＣ調整を行なった後、調整された信号を前記マルチプレクサに入力する前記ＤＣ調整回路が含まれることを特徴とする受信機。
無線通信システム内の無線周波数信号を受信し処理するための受信機内において、ＤＣオフセット補正を行なうためのＤＣオフセット補正回路であって、
プログラム可能な量だけデジタル信号をシフトするためのフィードバックループであって、
前記プログラム可能な量だけ前記デジタル信号をシフトし、これによってシフトされた信号を生成するためのシフタと、
前記シフトされた信号に対して端数処理を実行し、これによって端数処理された信号を生成するために前記シフタに接続された端数処理器と、
前記端数処理された信号を平均化し、これによって平均ＤＣオフセット値を生成するために前記端数処理器に接続された積分器と、
前記デジタル信号から前記平均ＤＣオフセット値を減算するために前記積分器に接続された第１減算器と、
を備えるフィードバックループと、
粗ＤＣオフセット補正を実行するために前記フィードバックループに接続された粗ＤＣオフセット補正経路と、
を備えることを特徴とするＤＣオフセット補正回路。
無線通信システム内の無線周波数信号を受信し処理するための受信機内において、ＤＣオフセット補正を行なうためのオフセット補正回路であって、
プログラム可能な量だけデジタル信号をシフトするためのフィードバックループと、
粗ＤＣオフセット補正を実行するために前記フィードバックループに接続された粗ＤＣオフセット補正経路であって、
前記平均ＤＣオフセット値に対して端数処理とクリッピング処理を行ない、これによって端数処理クリッピング済信号を生成するための端数処理クリッピング回路と、
前の粗ＤＣオフセット補正信号から前記端数処理クリッピング済信号を減算し、これによって新ＤＣバイアス値を生成するために前記端数処理クリッピング回路に接続された第２減算器と、
前記新ＤＣバイアス値を多重処理するために前記第２減算器に接続されたマルチプレクサと、
を備える粗ＤＣオフセット補正経路と、
を備えることを特徴とするＤＣオフセット補正回路。
請求項６に記載のＤＣオフセット補正回路であって、前記粗ＤＣオフセット補正経路には、更に、
前記第２減算器に接続されたＤＣ調整回路であって、前記新ＤＣバイアス値に対して微細なＤＣ調整を行なった後、前記調整された信号を前記マルチプレクサに入力する前記ＤＣ調整回路が含まれることを特徴とするＤＣオフセット補正回路。