JP4059874B2 - 整流回路 - Google Patents

Description

本発明は整流回路に関し、特に電圧を整流する整流回路に関する。

現在、システムの小型化、携帯化に伴い、低電圧で動作する整流回路の重要性が増してきている。例えば、電源として電池を持つことができないＩＣカードやＩＤチップでは、照射される電波エネルギーから電力を取り出す。そして、低電圧で動作する整流回路によって電圧低下を防ぎ、より広い交信可能範囲を実現するようにしている。整流回路には、２端子間の電圧の大小関係に応じてオン／オフするダイオードやＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられている（例えば、非特許文献１，２参照）。

図１７は、ダイオード接続したＮＭＯＳトランジスタの回路図である。図に示すようにＮＭＯＳのトランジスタＭ１０１は、ゲートとドレインが接続されている。ここで、ドレインの電圧を電圧Ｖａ、ソースの電圧を電圧Ｖｂとし、トランジスタＭ１０１のしきい値電圧をしきい値電圧Ｖｔｈｎとする。この場合、次の式（１）を満たしたとき、ドレインからソース方向に電流が流れる。

Ｖａ≧Ｖｂ＋Ｖｔｈｎ …（１）
すなわち、ドレインの電圧Ｖａが、ソースの電圧Ｖｂに対し、しきい値電圧Ｖｔｈｎ分高くなったとき、トランジスタＭ１０１はオンし、電流が流れる。一方、ドレインの電圧Ｖａが、ソースの電圧Ｖｂに対し、しきい値電圧Ｖｔｈｎ分高くなければ、トランジスタＭ１０１はオフし、電流は流れない。

図１８は、ダイオード接続したＰＭＯＳトランジスタの回路図である。図に示すようにＰＭＯＳのトランジスタＭ１０２は、ゲートとドレインが接続されている。ここで、ソースの電圧を電圧Ｖａ、ドレインの電圧を電圧Ｖｂとし、トランジスタＭ１０２のしきい値電圧をしきい値電圧Ｖｔｈｐとする。この場合、次の式（２）を満たしたとき、ソースからドレイン方向に電流が流れる。

Ｖａ≧Ｖｂ＋Ｖｔｈｐ …（２）
すなわち、ソースの電圧Ｖａが、ドレインの電圧Ｖｂに対し、しきい値電圧Ｖｔｈｐ分高くなったとき、トランジスタＭ１０２はオンし、電流が流れる。一方、ソースの電圧Ｖａが、ドレインの電圧Ｖｂに対し、しきい値電圧Ｖｔｈｐ分高くなければ、トランジスタＭ１０２はオフし、電流は流れない。

なお、ダイオードでは、アノードの電圧がカソードの電圧に対して順方向電圧Ｖｆ以上になったとき電流が流れる。
このように、整流回路では、スイッチ（トランジスタ、ダイオード）をオンするためのしきい値電圧が存在するため、整流時の導通損失が生じる。この導通損失は、しきい値電圧を小さくすることで改善することができる。しきい値電圧を小さくするということは、小信号入力に対するスイッチのオン／オフ判断の精度を向上させることを意味する。しきい値電圧を小さくするには、ダイオードにおいては、順方向電圧の低いショットキーダイオードを、ＭＯＳトランジスタでは、低しきい値のものを使用することになる。
Uto Karthaus et al,"Fully Integrated Passive UHF RFID Transponder IC with 16.7uW Minimum RF Input Power",IEEE J.Solid-State Circuits,Vol.38,p.1602-1608,Oct 2003 南任靖雄著、「電子回路とアナログＩＣ」、工学図書株式会社、ｐ．１７４

しかし、整流回路を半導体集積回路で構成する場合、ショットキーダイオードや低しきい値電圧のＭＯＳトランジスタを実現するには、プロセス工程を追加することになり、コストアップにつながるという問題点があった。

また、他のダイオードやＭＯＳトランジスタとプロセスが異なるため、素子のばらつきが発生するという問題点があった。
本発明はこのような点に鑑みてなされたものであり、プロセス工程によらないで低しきい値電圧を実現し、コストおよび素子のばらつきを低減することができる整流回路を提供することを目的とする。

本発明では上記問題を解決するために、図１に示すような電圧を整流する整流回路において、トランジスタＭ１と、トランジスタＭ１のゲートにドレインおよびソースとなる２つのノードＮ１，Ｎ２の一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器１１と、を有することを特徴とする整流回路が提供される。

このような整流回路によれば、しきい値電圧発生器１１によって、トランジスタＭ１のゲートにしきい値電圧の近傍の電圧を出力する。これによって、プロセス工程によらずしきい値電圧発生器１１の出力する電圧によって、トランジスタＭ１のソース−ドレイン間を流れ始める電流のしきい値電圧を小さくすることができる。

本発明の整流回路では、プロセス工程によらないで、しきい値電圧の近傍の電圧をトランジスタのゲートに出力することによって、トランジスタのソース−ドレイン間を流れ始める電流のしきい値電圧を小さくするようにした。これによって、コストおよび素子のばらつきを低減することができる。

次に、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係る整流回路の回路図である。図に示すＮＭＯＳのトランジスタＭ１は、しきい値電圧Ｖｔｈｎ１を有している。トランジスタＭ１のドレインおよびソースとなるノードＮ１，Ｎ２のノードＮ２には、整流される電圧Ｖａが入力され、ノードＮ１には、整流された電圧Ｖｂが出力される。

しきい値電圧発生器１１は、トランジスタＭ１のゲートとノードＮ１とに接続されている。しきい値電圧発生器１１は、ノードＮ１の電圧に対し、しきい値電圧Ｖｔｈｎ１分上がった電圧から、しきい値電圧Ｖｔｈｎ１に対し十分小さい電圧ΔＶｔｈｎ分下がった電圧Ｖｔｈｌを生成し、トランジスタＭ１のゲートに出力している。

この回路において、電圧Ｖａが電圧Ｖｂより低い場合、電子はノードＮ２からノードＮ１へ流れる方向となり、ノードＮ２がソースとなる。従って、トランジスタＭ１のゲートの電圧が、ノードＮ２の電圧Ｖａよりしきい値電圧Ｖｔｈｎ１分高ければ、トランジスタＭ１はオンし、ノードＮ１からノードＮ２へ電流が流れる。ところで前述したように、トランジスタＭ１のゲートには、ノードＮ１に対しトランジスタＭ１のしきい値電圧Ｖｔｈｎ１分高く、電圧ΔＶｔｈｎ分低い電圧Ｖｔｈｌが入力されている。従って、電圧Ｖａが、電圧Ｖｂに対して電圧ΔＶｔｈｎ分下がるとトランジスタＭ１がオンする。すなわち、電圧Ｖａが、電圧Ｖｂに対して電圧ΔＶｔｈｎ以上下がったとき、ノードＮ２とトランジスタＭ１のゲートには、しきい値電圧Ｖｔｈｎ１以上の電圧が印加され、トランジスタＭ１がオンする。

電圧Ｖａが電圧Ｖｂより高い場合は、電子はノードＮ１からノードＮ２へ流れる方向となるので、ノードＮ１がソースとなる。トランジスタＭ１のゲートには、しきい値電圧発生器１１によって、ノードＮ１に対しトランジスタＭ１のしきい値電圧Ｖｔｈｎ１分高く、電圧ΔＶｔｈｎ分低い電圧Ｖｔｈｌが入力されているので、トランジスタＭ１はオンしない。

このように、しきい値電圧発生器１１によって、トランジスタＭ１のゲートにしきい値電圧Ｖｔｈｎ１より電圧ΔＶｔｈｎ分低い電圧Ｖｔｈｌを入力するようにした。これによって、プロセス工程によらず電圧を発生する回路によって、しきい値電圧Ｖｔｈｎ１を電圧ΔＶｔｈｎに小さくすることができ、コストおよび素子のばらつきを低減することができる。なお、電圧ΔＶｔｈｎが小さいほど、トランジスタＭ１をオンするしきい値電圧が小さくなる。

しきい値電圧発生器１１の詳細について説明する。
図２は、図１のしきい値電圧発生器の詳細な回路を示した回路図である。図において、図１と同じものには同じ符号を付し、その説明を省略する。図に示すように、ノードＮ１には、ダイオード接続されたＮＭＯＳのトランジスタＭ２と抵抗Ｒ１の直列回路が接続されている。トランジスタＭ２と抵抗Ｒ１の接続点は、トランジスタＭ１のゲートと接続されている。トランジスタＭ２と抵抗Ｒ１の直列回路には、整流された電圧Ｖｂを一定に保つためのコンデンサＣ１が並列に接続されている。なお、トランジスタＭ２と抵抗Ｒ１の接続点をノードＮ３、抵抗Ｒ１のトランジスタＭ２と接続されていない側をノードＮ４とする。また、図に示す整流回路は、１つの半導体集積回路に形成され、トランジスタＭ１，Ｍ２は、トランジスタＭ１のしきい値電圧Ｖｔｈｎ１が、トランジスタＭ２のしきい値電圧Ｖｔｈｎ２より少し大きくなるように（電圧ΔＶｔｈｎ分大きくなるように）、ゲート長およびゲート幅が形成される。トランジスタＭ１，Ｍ２は、しきい値電圧Ｖｔｈｎ１，Ｖｔｈｎ２の値が大きく異ならないため、ゲート長およびゲート幅も大きく異ならず、同一のプロセス工程で形成可能である。

ノードＮ４には、トランジスタＭ２をオンするようにノードＮ１より高い電圧が印加される。これによって、ノードＮ４からノードＮ１方向に電流が流れ、ノードＮ３の電圧は、ダイオード接続されたトランジスタＭ２によって、ノードＮ１に対ししきい値電圧Ｖｔｈｎ２分高くなる。そして、トランジスタＭ１のゲートには、ノードＮ１に対してしきい値電圧Ｖｔｈｎ２分高い電圧が入力される。

ノードＮ２の電圧ＶａがノードＮ１の電圧Ｖｂに対し、電圧ΔＶｔｈｎ分下がったとき、ノードＮ２とトランジスタＭ１のゲート間に、しきい値電圧Ｖｔｈｎ１の電位差が印加される。これによって、トランジスタＭ１はオンし、トランジスタＭ１のしきい値電圧Ｖｔｈｎ１を電圧ΔＶｔｈｎに小さくすることができる。

具体的数値を用いて図２の動作を説明する。トランジスタＭ１，Ｍ２のしきい値電圧Ｖｔｈｎ１，Ｖｔｈｎ２をそれぞれ０．６Ｖ，０．５Ｖとする。電圧Ｖｂを０Ｖとする。なお、電圧ΔＶｔｈｎは０．１Ｖである。

ノードＮ２の電圧Ｖａが−０．１Ｖ以下の場合、電子の流れる方向は、ノードＮ２からノードＮ１の方向であり、ノードＮ２がソースとなる。トランジスタＭ１のゲートには、ダイオード接続されたトランジスタＭ２によって０．５Ｖの電圧が入力されているので、ノードＮ２とトランジスタＭ１のゲートの電位差は、０．６Ｖ以上となり、トランジスタＭ１はオンする。これによって、電流は、ノードＮ１からノードＮ２方向へ流れる。

一方、電圧Ｖａが−０．１Ｖ〜０Ｖの間になると、ノードＮ２とトランジスタＭ１のゲートの電位差は、しきい値電圧Ｖｔｈｎ１の０．６Ｖより小さくなり、トランジスタＭ１はオフする。さらに、電圧Ｖａが０Ｖより大きくなると、電子の流れる方向は、ノードＮ１からノードＮ２方向となり、ノードＮ１がソースとなる。トランジスタＭ１のゲートには、ノードＮ１の０Ｖの電圧に対し、トランジスタＭ２によって、０．５Ｖの電圧が入力されているため、トランジスタＭ１はオフ状態である。

このように、トランジスタＭ１は、ノードＮ２の電圧がノードＮ１に対し０．６Ｖ以上低くならなくても、電圧ΔＶｔｈｎが０．１Ｖ以上低くなることによってオンする。このようにして、トランジスタＭ１をオンするしきい値電圧を小さくすることができる。

図３は、図２の回路に減衰器を付加した回路図である。図において、図２と同じものには同じ符号を付し、その説明を省略する。図に示すように、トランジスタＭ２と抵抗Ｒ１の接続点には、トランジスタＭ１のゲートと接続された減衰器１２が接続されている。

ノードＮ４には、トランジスタＭ２をオンするようにノードＮ１より高い電圧が印加される。これによって、ノードＮ３からノードＮ１方向に電流が流れ、ノードＮ３の電圧は、ダイオード接続されたトランジスタＭ２によってノードＮ１に対し、しきい値電圧Ｖｔｈｎ２分高くなる。減衰器１２は、ノードＮ３の電圧を電圧ΔＶｄｅ減衰し、トランジスタＭ１のゲートに出力する。すなわち、トランジスタＭ１は、ノードＮ２の電圧ＶａがノードＮ１の電圧Ｖｂに対して、電圧ΔＶｔｈｎと電圧ΔＶｄｅとを加算した電圧分下がったときにオンする。

トランジスタＭ１，Ｍ２のしきい値電圧Ｖｔｈｎ１，Ｖｔｈｎ２が非常に近い値の場合、トランジスタＭ１にリーク電流が流れる恐れがある。そこで、減衰器１２によってトランジスタＭ１のゲートに入力する電圧をより下げることによって、リーク電流を抑制し、整流効率を高める。

具体的数値を用いて図３の動作を説明する。トランジスタＭ１，Ｍ２のしきい値電圧Ｖｔｈｎ１，Ｖｔｈｎ２をそれぞれ０．６Ｖ、０．５Ｖとする。減衰器１２は、ノードＮ４の電圧を０．１Ｖ減衰してトランジスタＭ１のゲートに出力するとする。また、電圧Ｖｂを０Ｖとする。よって、ノードＮ３の電圧は、トランジスタＭ２によって、０．５Ｖとなる。トランジスタＭ１のゲートには、減衰器１２によって、０．４Ｖの電圧が入力される。

ノードＮ２の電圧Ｖａが−０．２Ｖ以下の場合、電子の流れる方向は、ノードＮ２からノードＮ１の方向となり、ノードＮ２がソースとなる。トランジスタＭ１のゲートには、０．４Ｖの電圧が入力されているので、ノードＮ２とトランジスタＭ１のゲートの電位差は、０．６Ｖ以上となり、トランジスタＭ１はオンする。これによって、電流は、ノードＮ１からノードＮ２方向へ流れる。

一方、電圧Ｖａが−０．２Ｖ〜０Ｖの間になると、ノードＮ２とトランジスタＭ１のゲートの電位差は、０．６Ｖより小さくなり、トランジスタＭ１はオフする。さらに、電圧Ｖｂが０Ｖより大きくなると、電子の流れる方向は、ノードＮ１からノードＮ２方向となり、ノードＮ１がソースとなる。トランジスタＭ１のゲートには、ノードＮ１の０Ｖの電圧に対し、トランジスタＭ２、減衰器１２によって、０．４Ｖの電圧が入力されているため、トランジスタＭ１はオフ状態である。

このように、減衰器１２がない場合、トランジスタＭ１は、ノードＮ２の電圧がノードＮ１に対し、０．１Ｖ以上低くなってオンするが、図３の場合、減衰器１２によって、０．２Ｖ以上低くなってオンする。すなわち、減衰器１２によって、トランジスタＭ１のゲートに入力する電圧を下げることにより、トランジスタＭ１をオンするしきい値電圧を大きくすることができる。

なお、減衰器１２を用いる場合は、トランジスタＭ１，Ｍ２を、しきい値電圧が同じになるように半導体集積回路に形成することができる。減衰器１２によって、トランジスタＭ１をオンするしきい値電圧を決めることができるからである。これによって、設計、製造がより容易となる。

減衰器１２の詳細について説明する。
図４は、図３の減衰器の詳細な回路を示した回路図である。図において、図３と同じものには同じ符号を付し、その説明を省略する。図に示すように、ノードＮ３とトランジスタＭ１のゲートの間に抵抗Ｒ２が接続されている。また、トランジスタＭ１のゲートとノードＮ１の間に抵抗Ｒ３が接続されている。抵抗Ｒ２，Ｒ３が図２の減衰器１２に対応する。

トランジスタＭ１のゲートには、電流がほとんど流れない。従って、トランジスタＭ１のゲートの電圧は、抵抗Ｒ２，Ｒ３の抵抗比によって決まる。例えば、前述の数値の例では、ノードＮ３の電圧は０．５Ｖ、ノードＮ１の電圧は０Ｖである。従って、トランジスタＭ１のゲートの電圧が０．４Ｖとなるように、抵抗Ｒ２，Ｒ３の抵抗値を決めればよい。

このように、ノードＮ１とノードＮ３の間の電圧を抵抗Ｒ２，Ｒ３で分圧することによって、容易に減衰器１２を構成することができ、整流回路の設計、製造が容易である。
ところで、整流回路がＩＣカードやＩＤタグに適用された場合、電力供給するリーダライタとの距離によっては、入力される電圧Ｖａが非常に小さくなる。この場合、図３，４の整流回路では、減衰器１２によって、トランジスタＭ１をオンするしきい値電圧が大きくなっているため、電圧Ｖａを整流できない場合が生じる。そこで、入力される電圧Ｖａが小さい場合、減衰器１２を不活性化し、ノードＮ３の電圧を直接トランジスタＭ１のゲートに入力するようにする。

図５は、減衰器を制御する回路の回路図である。図において、図４と同じものには同じ符号を付し、その説明を省略する。図に示すように、ノードＮ１と抵抗Ｒ３の間にＮＭＯＳのトランジスタＭ３が接続されている。トランジスタＭ３のゲートは、ノードＮ４に接続されている。

ノードＮ４には、電圧Ｖｂに比例した電圧が入力される。トランジスタＭ３は、電圧Ｖａが小さくなって、トランジスタＭ１がオフする電圧となるときにオフし、抵抗Ｒ３とノードＮ１の接続を切り離す。すなわち、電圧Ｖａが小さくなってトランジスタＭ１がオフするとき、ダイオード接続されたトランジスタＭ２のしきい値電圧Ｖｔｈｎ２をトランジスタＭ１のゲートに減衰せずに入力し、トランジスタＭ１をオンするしきい値電圧を小さくする。これによって、入力される電圧Ｖａが小さくなっても整流することができ、ＩＣカードやＩＣタグの交信可能範囲を広くすることができる。

次に、トランジスタＭ１のゲートに入力する電圧Ｖｔｈｌについて説明する。
図６は、ダイオード接続されたトランジスタの電圧−電流特性を示した図である。図の横軸のＶＧＳは、ゲート−ソース間の電圧を示し、縦軸のＩＤはドレイン電流を示す。ダイオード接続されたトランジスタは、図に示すようにしきい値電圧Ｖｔｈｎを超えるまで、ドレイン電流が流れない。そこで、図１〜５で示したように、トランジスタＭ１のゲートにしきい値電圧Ｖｔｈｎ１より電圧ΔＶｔｈｎ分低い電圧を入力し、トランジスタＭ１をオンするしきい値を小さくする。トランジスタＭ１のゲートに入力する電圧は、しきい値電圧Ｖｔｈｎ１に限りになく近い値が好ましいが、漏れ電流などによってオンしないよう、余裕をみて、しきい値電圧Ｖｔｈｎの９５％位になるようにするのが好ましい。また、トランジスタＭ１のゲートに入力する電圧の下限は、あまり低くすると、トランジスタＭ１をオンするしきい値電圧が大きくなってしまうため、しきい値電圧Ｖｔｈｎ１の５０％位が好ましい。

次に、本発明の第２の実施の形態を、図面を参照して詳細に説明する。第１の実施の形態では、ＮＭＯＳのトランジスタについて説明したが、第２の実施の形態では、ＰＭＯＳのトランジスタの場合について説明する。

図７は、第２の実施の形態に係る整流回路の回路図である。図に示すＰＭＯＳのトランジスタＭ１１は、しきい値電圧Ｖｔｈｐ１を有している。トランジスタＭ１１のドレインおよびソースとなるノードＮ１１，Ｎ１２のノードＮ１２には、整流される電圧Ｖａが入力され、ノードＮ１１には、整流された電圧Ｖｂが出力される。

しきい値電圧発生器２１は、トランジスタＭ１１のゲートとノードＮ１１とに接続されている。しきい値電圧発生器２１は、ノードＮ１１の電圧に対し、しきい値電圧Ｖｔｈｐ１分下がった電圧から、しきい値電圧Ｖｔｈｐ１に対し十分小さい電圧ΔＶｔｈｐ分上がった電圧Ｖｔｈｈを生成し、トランジスタＭ１１のゲートに出力している。

この回路において、電圧Ｖａが電圧Ｖｂより高い場合、正電荷はノードＮ１２からノードＮ１１へ流れる方向となり、ノードＮ１２がソースとなる。従って、トランジスタＭ１１のゲートの電圧が、ノードＮ１２の電圧Ｖａよりしきい値電圧Ｖｔｈｐ１分低ければ、トランジスタＭ１１はオンし、ノードＮ１２からノードＮ１１へ電流が流れる。ところで前述したように、トランジスタＭ１１のゲートには、ノードＮ１１に対しトランジスタＭ１１のしきい値電圧Ｖｔｈｐ１分低く、電圧ΔＶｔｈｐ分高い電圧Ｖｔｈｈが入力されている。従って、電圧Ｖａが、電圧Ｖｂに対して電圧ΔＶｔｈｐ分上がるとトランジスタＭ１１がオンする。すなわち、電圧Ｖａが、電圧Ｖｂに対して電圧ΔＶｔｈｐ以上上がったとき、ノードＮ１２とトランジスタＭ１１のゲートには、しきい値電圧Ｖｔｈｐ１以上の電圧が印加され、トランジスタＭ１１がオンする。

電圧Ｖａが電圧Ｖｂより低い場合は、正電荷はノードＮ１１からノードＮ１２へ流れる方向となるので、ノードＮ１１がソースとなる。トランジスタＭ１１のゲートには、しきい値電圧発生器２１によって、ノードＮ１１に対しトランジスタＭ１１のしきい値電圧Ｖｔｈｐ１分低く、電圧ΔＶｔｈｐ分高い電圧Ｖｔｈｈが入力されているので、トランジスタＭ１１はオンしない。

このように、しきい値電圧発生器２１によって、トランジスタＭ１１のゲートにしきい値電圧Ｖｔｈｐ１より電圧ΔＶｔｈｐ分高い電圧Ｖｔｈｈを入力するようにした。これによって、プロセス工程によらず回路によって、しきい値電圧Ｖｔｈｐ１を電圧ΔＶｔｈｐに小さくすることができ、コストおよび素子のばらつきを低減することができる。なお、電圧ΔＶｔｈｐが小さいほど、トランジスタＭ１をオンするしきい値電圧が小さくなる。

しきい値電圧発生器２１の詳細について説明する。
図８は、図７のしきい値電圧発生器の詳細な回路を示した回路図である。図において、図７と同じものには同じ符号を付し、その説明を省略する。図に示すように、ノードＮ１１には、ダイオード接続されたＰＭＯＳのトランジスタＭ１２と抵抗Ｒ１１の直列回路が接続されている。トランジスタＭ１２と抵抗Ｒ１１の接続点は、トランジスタＭ１１のゲートと接続されている。トランジスタＭ１２と抵抗Ｒ１１の直列回路には、整流された電圧Ｖｂを一定に保つためのコンデンサＣ１１が並列に接続されている。なお、トランジスタＭ１２と抵抗Ｒ１１の接続点をノードＮ１３、抵抗Ｒ１１のトランジスタＭ１２と接続されていない側をノードＮ１４とする。また、図に示す整流回路は、１つの半導体集積回路に形成され、トランジスタＭ１１，Ｍ１２は、トランジスタＭ１１のしきい値電圧Ｖｔｈｐ１が、トランジスタＭ１２のしきい値電圧Ｖｔｈｐ２より少し大きくなるように（電圧ΔＶｔｈｐ分大きくなるように）、ゲート長およびゲート幅が形成される。トランジスタＭ１１，Ｍ１２は、しきい値電圧Ｖｔｈｐ１，Ｖｔｈｐ２の値が大きく異ならないため、ゲート長およびゲート幅も大きく異ならず、同一のプロセス工程で形成可能である。

ノードＮ１４には、トランジスタＭ１２をオンするようにノードＮ１１より低い電圧が印加される。これによって、ノードＮ１１からノードＮ１４方向に電流が流れ、ノードＮ１３の電圧は、ダイオード接続されたトランジスタＭ１２によって、ノードＮ１１に対ししきい値電圧Ｖｔｈｐ２分低くなる。そして、トランジスタＭ１１のゲートには、ノードＮ１１に対してしきい値電圧Ｖｔｈｐ２分低い電圧が入力される。

ノードＮ１２の電圧ＶａがノードＮ１１の電圧Ｖｂより、電圧ΔＶｔｈｐ分上がったとき、ノードＮ１２とトランジスタＭ１１のゲート間に、しきい値電圧Ｖｔｈｐ１の電位差が印加される。これによって、トランジスタＭ１１はオンし、トランジスタＭ１１のしきい値電圧Ｖｔｈｐ１を電圧ΔＶｔｈｐに小さくすることができる。

具体的数値を用いて図８の動作を説明する。トランジスタＭ１１，Ｍ１２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｐ２をそれぞれ１．１Ｖ，１．０Ｖとする。電圧Ｖｂを２Ｖとする。なお、電圧ΔＶｔｈｐは０．１Ｖである。

ノードＮ１２の電圧Ｖａが２．１Ｖ以上の場合、正電荷の流れる方向は、ノードＮ１２からノードＮ１１の方向であり、ノードＮ１２がソースとなる。トランジスタＭ１１のゲートには、ダイオード接続されたトランジスタＭ１２によって１．０Ｖの電圧が入力されているので、ノードＮ１２とトランジスタＭ１１のゲートの電位差は、１．１Ｖ以上となり、トランジスタＭ１１はオンする。これによって、電流は、ノードＮ１２からノードＮ１１方向へ流れる。

一方、電圧Ｖａが２．１Ｖ〜２Ｖの間になると、ノードＮ１２とトランジスタＭ１１のゲートの電位差は、しきい値電圧Ｖｔｈｐ１の１．１Ｖより小さくなり、トランジスタＭ１１はオフする。さらに、電圧Ｖａが２Ｖより小さくなると、正電荷の流れる方向は、ノードＮ１１からノードＮ１２方向となり、ノードＮ１１がソースとなる。トランジスタＭ１１のゲートには、ノードＮ１１の２Ｖの電圧に対し、トランジスタＭ１２によって、１．０Ｖの電圧が入力されているため、トランジスタＭ１１はオフ状態である。

このように、トランジスタＭ１１は、ノードＮ１２の電圧がノードＮ１１に対し１．１Ｖ以上高くならなくても、電圧ΔＶｔｈｐが０．１Ｖ以上高くなることによってオンする。このようにして、トランジスタＭ１１をオンするしきい値電圧を小さくすることができる。

図９は、図８の回路に減衰器を付加した回路図である。図において、図８と同じものには同じ符号を付し、その説明を省略する。図に示すように、トランジスタＭ１２と抵抗Ｒ１１の接続点には、トランジスタＭ１１のゲートと接続された減衰器２２が接続されている。

ノードＮ１４には、トランジスタＭ１２をオンするようにノードＮ１１より低い電圧が印加される。これによって、ノードＮ１１からノードＮ１３方向に電流が流れ、ノードＮ１３の電圧は、ダイオード接続されたトランジスタＭ１２によってノードＮ１１に対し、しきい値電圧Ｖｔｈｐ２分低くなる。減衰器２２は、トランジスタＭ１１のゲートの電圧を電圧ΔＶｄｅ減衰し、ノードＮ１３に出力する。すなわち、トランジスタＭ１１は、ノードＮ１２の電圧ＶａがノードＮ１１の電圧Ｖｂに対して、電圧ΔＶｔｈｐと電圧ΔＶｄｅとを加算した電圧分上がったときにオンする。

トランジスタＭ１１，Ｍ１２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｐ２が非常に近い値の場合、トランジスタＭ１１にリーク電流が流れる恐れがある。そこで、減衰器２２によってトランジスタＭ１１のゲートに入力する電圧をより上げることによって、リーク電流を抑制し、整流効率を高める。

具体的数値を用いて図９の動作を説明する。トランジスタＭ１１，Ｍ１２のしきい値電圧Ｖｔｈｐ１，Ｖｔｈｐ２をそれぞれ１．１Ｖ、１．０Ｖとする。減衰器２２は、トランジスタＭ１１のゲートの電圧を０．１Ｖ減衰してノードＮ１３に出力するとする。また、電圧Ｖｂを２Ｖとする。よって、ノードＮ１３の電圧は、トランジスタＭ１２によって、１．０Ｖとなる。トランジスタＭ１１のゲートには、減衰器２２によって、１．１Ｖの電圧が入力される。

ノードＮ１２の電圧Ｖａが２．２Ｖ以上の場合、正電荷の流れる方向は、ノードＮ１２からノードＮ１１の方向となり、ノードＮ１２がソースとなる。トランジスタＭ１１のゲートには、１．１Ｖの電圧が入力されているので、ノードＮ１２とトランジスタＭ１１のゲートの電位差は、１．１Ｖ以上となり、トランジスタＭ１１はオンする。これによって、電流は、ノードＮ１２からノードＮ１１方向へ流れる。

一方、電圧Ｖａが２．２Ｖ〜２Ｖの間になると、ノードＮ１２とトランジスタＭ１１のゲートの電位差は、１．１Ｖより小さくなり、トランジスタＭ１１はオフする。さらに、電圧Ｖａが２Ｖより小さくなると、正電荷の流れる方向は、ノードＮ１１からノードＮ１２方向となり、ノードＮ１１がソースとなる。トランジスタＭ１１のゲートには、ノードＮ１１の２Ｖの電圧に対し、トランジスタＭ１２、減衰器２２によって、１．１Ｖの電圧が入力されているため、トランジスタＭ１１はオフ状態である。

このように、減衰器２２がない場合、トランジスタＭ１２は、ノードＮ１２の電圧がノードＮ１に対し、０．１Ｖ以上高くなってオンするが、図９の場合、減衰器２２によって、０．２Ｖ以上高くなってオンする。すなわち、減衰器２２によって、トランジスタＭ１のゲートに入力する電圧を上げることにより、トランジスタＭ１１をオンするしきい値電圧を大きくすることができる。

なお、減衰器２２を用いる場合は、トランジスタＭ１１，Ｍ１２を、しきい値電圧が同じになるように半導体集積回路に形成することができる。減衰器２２によって、トランジスタＭ１１をオンするしきい値電圧を決めることができるからである。これによって、設計、製造がより容易となる。

減衰器２２の詳細について説明する。
図１０は、図９の減衰器の詳細な回路を示した回路図である。図において、図９と同じものには同じ符号を付し、その説明を省略する。図に示すように、ノードＮ１３とトランジスタＭ１１のゲートの間に抵抗Ｒ１２が接続されている。また、トランジスタＭ１１のゲートとノードＮ１１の間に抵抗Ｒ１３が接続されている。抵抗Ｒ１２，Ｒ１３が図９の減衰器２２に対応する。

トランジスタＭ１１のゲートには、電流がほとんど流れない。従って、トランジスタＭ１１のゲートの電圧は、抵抗Ｒ１２，Ｒ１３の抵抗比によって決まる。例えば、前述の数値の例では、ノードＮ１３の電圧は１．０Ｖ、ノードＮ１１の電圧は２Ｖである。従って、トランジスタＭ１１のゲートの電圧が１．１Ｖとなるように、抵抗Ｒ１２，Ｒ１３の抵抗値を決めればよい。

このように、ノードＮ１１とノードＮ１３の間の電圧を抵抗Ｒ１２，Ｒ１３で分圧することによって、容易に減衰器２２を構成することができ、整流回路の設計、製造が容易である。

次に、入力される電圧Ｖａと整流された電圧Ｖｂと抵抗Ｒ１２，Ｒ１３の関係について説明する。
図１１は、整流結果を示した図である。図には、図１０のノードＮ１２，Ｎ１４間に入力される電圧Ｖａの波形Ａ１が示してある。また、ノードＮ１１，Ｎ１４間から出力される電圧Ｖｂの波形Ｂ１〜Ｂ３が示してある。波形Ｂ１は、抵抗Ｒ１２，Ｒ１３の抵抗比が１：９のときの波形、波形Ｂ２は、抵抗Ｒ１２，Ｒ１３の抵抗比が５：５のときの波形、波形Ｂ３は、抵抗Ｒ１２，Ｒ１３の抵抗比が１０：０のときの波形を示している。

波形Ｂ１〜Ｂ３に示すように、抵抗Ｒ１２の抵抗Ｒ１３に対する抵抗比が小さいほど、電圧Ｖｂの電圧値は大きくなる。すなわち、トランジスタＭ１１のゲートに入力される電圧が、しきい値電圧Ｖｔｈｎ１に近くなるほど、トランジスタＭ１をオンするしきい値電圧が小さくなるため、導通損失が小さくなり電圧Ｖｂが大きくなる。

ところで、整流回路がＩＣカードやＩＤタグに適用された場合、電力供給するリーダライタとの距離によっては、入力される電圧Ｖａが非常に小さくなる。この場合、図９，１０の整流回路では、減衰器２２によって、トランジスタＭ１１をオンするしきい値電圧が大きくなっているため、電圧Ｖａを整流できない場合が生じる。そこで、入力される電圧Ｖａが小さい場合、減衰器２２を不活性化し、ノードＮ１３の電圧を直接トランジスタＭ１１のゲートに入力するようにする。

図１２は、減衰器を制御する回路の回路図である。図において、図１０と同じものには同じ符号を付し、その説明を省略する。図に示すように、ノードＮ１１と抵抗Ｒ１３の間にＰＭＯＳのトランジスタＭ１３が接続されている。トランジスタＭ１３のゲートは、ノードＮ１４に接続されている。

ノードＮ１４には、電圧Ｖａに比例した電圧が入力される。トランジスタＭ１３は、電圧Ｖａが小さくなって、トランジスタＭ１１がオフする電圧となるときにオフし、抵抗Ｒ１３とノードＮ１１の接続を切り離す。すなわち、電圧Ｖａが小さくなってトランジスタＭ１１がオフするとき、ダイオード接続されたトランジスタＭ１２のしきい値電圧Ｖｔｈｐ２を減衰せずにトランジスタＭ１１のゲートに入力し、トランジスタＭ１１をオンするしきい値電圧を小さくする。これによって、入力される電圧Ｖａが小さくなっても整流することができ、ＩＣカードやＩＣタグの交信可能範囲を広くすることができる。

次に、図１〜５，７〜１０，１２で示した整流回路を適用した整流器について説明する。
図１３は、第１、第２の実施の形態に係る整流回路を適用した半波２倍圧の整流器の回路図である。図に示すように、整流回路３１，３２は、直列に接続されている。入力端子ａと整流回路３１，３２の接続点の間には、コンデンサＣ２１が接続されている。入力端子ｂと出力端子ｄは共通となっており、出力端子ｃ，ｄの間には、コンデンサＣ２２が接続されている。

整流回路３１は、図１〜５で示した第１の実施の形態に係る整流回路である。整流回路３２は、図７〜１０，１２で示した第２の実施の形態に係る整流回路である。整流回路３１は、入力端子ａの電圧が入力端子ｂより低いとき電流を流し、コンデンサＣ２１を充電する。整流回路３２は、入力端子ａの電圧が出力端子ｃより高いとき電流を流し、コンデンサＣ２１に充電されている電圧をコンデンサＣ２２に充電する。これによって、出力端子ｃ，ｄには、入力端子ａ，ｂの２倍の電圧が出力される。

このように、第１、第２の実施の形態に係る整流回路を半波２倍圧の整流器に用いることによって、しきい値電圧による導通損失を低減することができる。また、小さな電圧が入力されても整流することができる。

図１４は、第１、第２の実施の形態に係る整流回路を適用した半波４倍圧の整流器の回路図である。図に示すように、整流回路４１，４２は、直列に接続されている。入力端子ａと整流回路４１，４２の接続点の間には、コンデンサＣ３１が接続されている。入力端子ｂと出力端子ｄは共通となっており、整流回路４１，４２の間には、コンデンサＣ３３が並列に接続されている。

整流回路４３，４４は、整流回路４２に直列に接続されている。コンデンサＣ３１と整流回路４３，４４の接続点の間には、コンデンサＣ３２が接続されている。整流回路４３，４４の間には、コンデンサＣ３３と直列接続されるコンデンサＣ３４が並列に接続されている。

ところで、図の整流回路４１，４２とコンデンサＣ３１，Ｃ３３は、図１３の整流器に対応している。整流回路４３，４４とコンデンサＣ３２，Ｃ３４は、図１３の整流器に対応している。図１４では、整流回路４１，４２とコンデンサＣ３１，Ｃ３３とから構成される整流器の正極側出力に、整流回路４３，４４とコンデンサＣ３２，Ｃ３４から構成される整流器の負極側出力が直列に接続されているので、出力端子ｃ，ｄには、入力端子ａ，ｂの４倍の電圧が出力される。

このように、第１、第２の実施の形態に係る整流回路を半波４倍圧の整流器に用いることによって、しきい値電圧による導通損失を低減することができる。また、小さな電圧が入力されても整流することができる。

図１５は、第１，第２の実施の形態に係る整流回路を適用した両極性整流器の回路図である。図に示すように、整流回路５１，５２は、直列に接続されている。入力端子ａと整流回路５１，５２の接続点の間には、コンデンサＣ４１が接続されている。入力端子ｂと出力端子ｄは共通となっており、出力端子ｃ，ｄの間には、コンデンサＣ４３が並列に接続されている。

整流回路５３，５４は、整流回路５１に直列に接続されている。入力端子ａと整流回路５３，５４の接続点の間には、コンデンサＣ４２が接続されている。出力端子ｄ，ｅの間には、コンデンサＣ４４が並列に接続されている。

ところで、図の整流回路５１，５２とコンデンサＣ４１，Ｃ４３は、図１３の整流器に対応している。整流回路５３，５４とコンデンサＣ４２，Ｃ４４は、図１３の整流器に対応している。図１５では、整流回路５１，５２とコンデンサＣ４１，Ｃ４３から構成される整流器の負極側出力に、整流回路５３，５４とコンデンサＣ４２，Ｃ４４から構成される整流器の負極側出力が直列に接続されているので、出力端子ｃには、入力端子ａ，ｂの２倍の正の電圧が出力され、出力端子ｅには、入力端子ａ，ｂの２倍の負の電圧が出力される。

このように、第１、第２の実施の形態に係る整流回路を両極性整流器に用いることによって、しきい値電圧による導通損失を低減することができる。また、小さな電圧が入力されても整流することができる。

なお、図１３，１４では、半波２倍圧、半波４倍圧の整流器について説明したが、もちろん、第１，第２の実施の形態に係る整流回路を半波ｎ倍圧（ｎは正の整数）の整流器に適用することができる。

また、図１５では、２つの整流回路を組み合わせた両極性整流器について説明したが、もちろん、２以上を組み合わせて多出力にすることもできる。例えば、整流回路５１，５２とコンデンサＣ４１，Ｃ４３から構成される整流器に、新たな整流器を図１４で示したように直列に接続すればよい。

次に、図１３〜１５で示した整流器を適用したＩＣカードについて説明する。
図１６は、ＩＣカードのブロック図である。図に示すように、ＩＣカードは、アンテナ６１、変調器６２、整流器６３、シャントレギュレータ６４、復調器６５、およびデジタル信号処理部６６を有している。

アンテナ６１は、リーダライタとデータの送受信をする。変調器６２は、デジタル信号処理部６６によって処理されたデータを変調し、アンテナ６１を介してリーダライタにデータを送信する。整流器６３には、図１３〜１５の整流器が適用される。整流器６３は、リーダライタより供給される高周波エネルギーから高周波電力を取り出して直流電源（直流電圧）に変換し、変調器６２、シャントレギュレータ６４、復調器６５、およびデジタル信号処理部６６に出力する。シャントレギュレータ６４は、電源電圧が一定となるように制御する。デジタル信号処理部６６は、リーダライタとデータの送受信を行い、所定のデジタル処理を行う。

アンテナ６１によって受信される電力（電圧）は、リーダライタとの距離によって変化する。ＩＣカードとリーダライタとの距離が遠く、アンテナ６１から取り出される電圧が小さくても、整流器６３の整流回路のしきい値電圧は小さいため、電圧を十分に整流することができる。このように、高周波エネルギーから高周波電力を取り出し、直流電源に変換する場合において、電力の効率変換を向上することができる。

なお、上記では、ＩＣカードについて説明したが、ＩＤタグ等の自ら電源を持たない装置にも図１３〜１５に示す整流器を適用することができる。
また、第１，第２の実施の形態において、トランジスタＭ１，Ｍ２，Ｍ１１，Ｍ１２をＭＯＳトランジスタ（ＭＯＳ−ＦＥＴ）としたが、ＭＥＳ（Metal Semiconductor）−ＦＥＴ、ＭＩＳ（Metal Insulator Silicon）−ＦＥＴ，バイポーラトランジスタで構成することもできる。

（付記１） 電圧を整流する整流回路において、
トランジスタと、
前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器と、
を有することを特徴とする整流回路。

（付記２） 前記しきい値電圧発生器は、ダイオード接続された電圧発生トランジスタによって、前記近傍の電圧を出力することを特徴とする付記１記載の整流回路。
（付記３） 前記電圧発生トランジスタは、前記トランジスタと同一の製造プロセスによって形成されることを特徴とする付記２記載の整流回路。

（付記４） 前記電圧発生トランジスタは、前記トランジスタとゲート長またはゲート幅を変えることによって、前記近傍の電圧を出力するようにすることを特徴とする付記２記載の整流回路。

（付記５） 前記近傍の電圧を前記しきい値電圧から離れるように変更して前記ゲートに出力する電圧変更回路を有することを特徴とする付記１記載の整流回路。
（付記６） 前記電圧変更回路は、抵抗によって前記近傍の電圧を分圧し、前記しきい値電圧から離れるように変更することを特徴とする付記５記載の整流回路。

（付記７） 前記電圧変更回路は、整流される電圧の電圧値に応じて活性化および不活性化されることを特徴とする付記５記載の整流回路。
（付記８） 電圧を半波ｎ倍圧する半波ｎ倍圧整流器において、
トランジスタと前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器とを有する電圧を整流する整流回路と、
を有することを特徴とする半波ｎ倍圧整流器。

（付記９） 両極性の電圧を出力する両極性整流器において、
トランジスタと前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器とを有する電圧を整流する整流回路と、
を有することを特徴とする両極性整流器。

（付記１０） 無線によって電力が供給され動作する電子機器において、
トランジスタと前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器とを有する電圧を整流する整流回路と、
を有することを特徴とする電子機器。

（付記１１） 前記トランジスタは、ＭＯＳＦＥＴであることを特徴とする付記１記載の整流回路。
（付記１２） 前記トランジスタは、ＭＥＳＦＥＴであることを特徴とする付記１記載の整流回路。

（付記１３） 前記トランジスタは、ＭＩＳＦＥＴであることを特徴とする付記１記載の整流回路。
（付記１４） 前記トランジスタは、バイポーラトランジスタであることを特徴とする付記１記載の整流回路。

第１の実施の形態に係る整流回路の回路図である。 図１のしきい値電圧発生器の詳細な回路を示した回路図である。 図２の回路に減衰器を付加した回路図である。 図３の減衰器の詳細な回路を示した回路図である。 減衰器を制御する回路の回路図である。 ダイオード接続されたトランジスタの電圧−電流特性を示した図である。 第２の実施の形態に係る整流回路の回路図である。 図７のしきい値電圧発生器の詳細な回路を示した回路図である。 図８の回路に減衰器を付加した回路図である。 図９の減衰器の詳細な回路を示した回路図である。 整流結果を示した図である。 減衰器を制御する回路の回路図である。 第１、第２の実施の形態に係る整流回路を適用した半波２倍圧の整流器の回路図である。 第１、第２の実施の形態に係る整流回路を適用した半波４倍圧の整流器の回路図である。 第１，第２の実施の形態に係る整流回路を適用した両極性整流器の回路図である。 ＩＣカードのブロック図である。 ダイオード接続したＮＭＯＳトランジスタの回路図である。 ダイオード接続したＰＭＯＳトランジスタの回路図である。

符号の説明

Ｍ１，Ｍ２，Ｍ１１，Ｍ１２ トランジスタ
Ｒ１〜Ｒ３，Ｒ１１〜Ｒ１３ 抵抗
Ｃ１，Ｃ１１ コンデンサ
１１，２１ しきい値電圧発生器
１２，２２ 減衰器

Claims (14)

1. 電圧を整流する整流回路において、
   トランジスタと、
   前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器と、
   を有することを特徴とする整流回路。
2. 前記しきい値電圧発生器は、ダイオード接続された電圧発生トランジスタによって、前記近傍の電圧を出力することを特徴とする請求項１記載の整流回路。
3. 前記電圧発生トランジスタは、前記トランジスタと同一の製造プロセスによって形成されることを特徴とする請求項２記載の整流回路。
4. 前記電圧発生トランジスタは、前記トランジスタとゲート長またはゲート幅を変えることによって、前記近傍の電圧を出力するようにすることを特徴とする請求項２記載の整流回路。
5. 前記近傍の電圧を前記しきい値電圧から離れるように変更して前記ゲートに出力する電圧変更回路を有することを特徴とする請求項１記載の整流回路。
6. 前記電圧変更回路は、抵抗によって前記近傍の電圧を分圧し、前記しきい値電圧から離れるように変更することを特徴とする請求項５記載の整流回路。
7. 前記電圧変更回路は、整流される電圧の電圧値に応じて活性化および不活性化されることを特徴とする請求項５記載の整流回路。
8. 前記トランジスタおよび前記電圧発生トランジスタはＮチャネル型ＭＯＳトランジスタであり、前記電圧発生トランジスタは、前記整流回路の第１ノードと、前記整流回路の前記第１ノードの電位よりも高い電位が供給される第２ノードとの間に接続されることを特徴とする請求項２記載の整流回路。
9. 前記トランジスタおよび前記電圧発生トランジスタはＰチャネル型ＭＯＳトランジスタであり、前記電圧発生トランジスタは、前記整流回路の第１ノードと、前記整流回路の前記第１ノードの電位よりも低い電位が供給される第２ノードとの間に接続されることを特徴とする請求項２記載の整流回路。
10. 第１ソース、第１ドレインおよび第１ゲート電極を有するＮチャネル型整流トランジスタと、
    第２ソース、第２ドレインおよび第２ゲート電極を有するＮチャネル型電圧発生トランジスタと、を有し、
    前記第２ドレインは、前記第１ソースまたは前記第１ドレインに接続され、前記第１ゲートと前記第２ゲートと前記第２ソースとが相互に接続され、前記第２ドレインは第１ノードに接続され、前記第２ソースは、抵抗素子を介して第２ノードに接続され、前記第２ノードには前記第１ノードの電位よりも高い電位が供給されることを特徴とする整流回路。
11. 第１ソース、第１ドレインおよび第１ゲート電極を有するＰチャネル型整流トランジスタと、
    第２ソース、第２ドレインおよび第２ゲート電極を有するＰチャネル型電圧発生トランジスタと、を有し、
    前記第２ソースは、前記第１ソースまたは前記第１ドレインに接続され、前記第１ゲートと前記第２ゲートと前記第２ドレインとが相互に接続され、前記第２ソースは第１ノードに接続され、前記第２ドレインは、抵抗素子を介して第２ノードに接続され、前記第２ノードには前記第１ノードの電位よりも低い電位が供給されることを特徴とする整流回路。
12. 電圧を半波ｎ倍圧する半波ｎ倍圧整流器において、
    トランジスタと前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器とを有する電圧を整流する整流回路と、
    を有することを特徴とする半波ｎ倍圧整流器。
13. 両極性の電圧を出力する両極性整流器において、
    トランジスタと前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器とを有する電圧を整流する整流回路と、
    を有することを特徴とする両極性整流器。
14. 無線によって電力が供給され動作する電子機器において、
    トランジスタと前記トランジスタのゲートにドレインおよびソースとなる２つのノードの一方を基準としたしきい値電圧の近傍の電圧を出力するしきい値電圧発生器とを有する電圧を整流する整流回路と、
    を有することを特徴とする電子機器。

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