JP4054634B2

JP4054634B2 - 半導体装置

Info

Publication number: JP4054634B2
Application number: JP2002246565A
Authority: JP
Inventors: 修一橋立
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-08-27
Filing date: 2002-08-27
Publication date: 2008-02-27
Anticipated expiration: 2022-08-27
Also published as: US20040043734A1; KR20040018906A; KR100993542B1; US7263120B2; JP2004086555A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルオーディオのような、ＰＣから一定の送受信周波数でデータをダウンロード・アップロードするためのシリアル送受信手段（ＵＳＢ制御回路）と、データ伸長処理などを行うデジタル信号処理回路（ＤＳＰ回路）で処理したデータを一定の送受信周波数でシリアル送受信を行うＩ／Ｆ回路と、を搭載した半導体装置に好適な回路構成、クロック制御方法に関する。
【０００２】
【従来の技術】
近年、周辺装置として携帯可能なデジタルオーディオプレーヤなどの需要が急増している。このような周辺装置は、主制御部となるマクロコントローラユニット（ＭＣＵ）、外部メモリに蓄えられたオーディオデータを書込み／読出しするためのＦｌａｓｈメモリコントローラ、外部メモリから読み出したデータをデコード／デクリプト処理するためのＤＳＰ回路、ＤＳＰ回路で処理したデータをＡＤＣ／ＤＡＣシステムへオーディオ出力するＩ／Ｆ回路（ＳＡＩ回路：ＳｅｒｉａｌＡｕｄｉｏＩｎｔｅｒｆａｃｅ）、ＰＣと接続しＦｌａｓｈメモリなどの外部メモリへデータをダウンロード／アップロードするためのＵＳＢコントローラを兼ね備えている。
【０００３】
この周辺装置では、音楽データの再生、著作権保護、ダウンロード、表示を行い、ＤＳＰ回路部では、音楽データの再生におけるデータデコードとそのデータ出力、イコライザ／ボリューム制御を行う。
【０００４】
この周辺装置は携帯可能であるがゆえに、電池で駆動される。従って、電池消耗を抑えるためにこれらの周辺機能を１チップ化し、消費電流を小さく抑える必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のように多機能化、ＤＳＰ回路の動作周波数高速化はデジタルオーディオプレーヤのハイパフォーマンスを実現するためには不可欠であり、多機能化によるゲート規模の増加、動作周波数の高速化によって消費電流が増加してしまう。
【０００６】
ＤＳＰ回路でデコード処理されたデータをチップ外部のＤＡＣシステムへ出力するためのオーディオ用クロックのクロック発生回路は、ＭＰＥＧ１ＬＡＹＥＲ３、ＭＰＥＧ２ＬＡＹＥＲ３、ＭＰＥＧ２．５に対応するため、専用の周波数が決められている。ＵＳＢ回路では、１２ＭＨｚのシリアル通信を行うため、内部の制御回路では４８ＭＨｚの固定クロックを必要としている。したがって、クロック系統は少なくとも２系統以上必要となり、ＰＬＬ、ＯＳＣ発振回路で消費する電流が大きくなる。
【０００７】
従って、周辺装置全体（デジタルオーディオプレーヤ全体）として更なる低消費電力化が求められる。特にＤＳＰ回路を使用して音楽データの再生動作をしている間はＤＳＰ回路部が非常に高い周波数で動作するために電池の消耗が激しい。従って、消費電力が改善された半導体装置が望まれていた。
【０００８】
この発明は、消費電力を低減することが出来る半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するために、統一規格で決められた周波数のクロックを送受信クロックとして使用するデータ送受信回路を複数搭載した半導体装置において、データ送受信回路別に、ＯＳＣ発振回路、クロック発生回路を設け、複数のデータ送受信回路内部のＯＳＣ発振回路及びクロック発生回路の電源供給をデータ送受信回路毎に別個に遮断することにより、当該データ送受信回路へのクロックの供給を停止させるようにしている。
【００１０】
【発明の実施形態】
以下、本発明の実施形態を図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
図１は本発明の第１の実施の形態における半導体装置１００１の概略構成図である。この半導体装置は主に、ＰＣからデータをダウンロード・アップロードするため、ＵＳＢ制御部１００２とクロックを生成するクロック生成部（１００５−１００８）と、ＤＳＰ回路１００４と、主制御部（ＭＣＵ）を含む外部メモリＩ／Ｆ回路などの周辺回路１００３と、ＤＳＰ回路によって処理されたデータをチップ外部のＤＡＣ１０１２、ＡＤＣ１０１３システムへ入出力するシリアルＩ／Ｆ回路（ＳＡＩ回路）１００９によって構成されている。
【００１２】
本半導体装置はその制御をＭＣＵ回路によって行い、例えば音楽再生動作は、ＭＣＵとその他周辺回路１００３に含まれる外部メモリＩ／Ｆ回路から入力されるデータをＭＣＵ回路の制御の下にＤＳＰ回路１００４へ転送し、ＤＳＰ回路でデータを高速に処理したあとＳＡＩ回路１００９から外部のＤＡＣ１０１２システムへ出力する、という動作を行う。
【００１３】
ＤＳＰ回路１００４は非常に高速動作を要求されており、ＤＳＰ回路１００４のみ閾値の低いトランジスタを生成して高速動作を実現している。
【００１４】
クロック発生回路は２系統備えられており、メインクロック用のＯＳＣ０クロック生成部（１００５、１００６）と、オーディオクロック用ＯＳＣ２クロック生成部（１００７、１００８）にわかれる。これらのクロック生成部は、それぞれ外部に発振子１０１０、１０１１を接続して、または、直接クロックを入力して使用する。
【００１５】
ＯＳＣ０クロック発生部の構成を図２に示す。
ＯＳＣ０クロック発生部は、ＯＳＣ０発振回路２００１、ＰＬＬ０（２００２）、分周回路（２００３−２００７）、ＯＳＣ０クロック制御回路２００８から構成される。ＯＳＣ０発振回路２００１から出力されたクロック信号（ｃｌｏｃｋｏｓｃ０：８ＭＨｚ）はＰＬＬ０（２００２）の入力に接続され、３０倍に逓倍される。３０倍に逓倍された２４０ＭＨｚのクロックから、分周回路により６０ＭＨｚ、３０ＭＨｚ、１５ＭＨｚ、７．５ＭＨｚ、４８ＭＨｚのクロック信号を生成する。
【００１６】
生成されたクロックはそれぞれ、ＤＳＰ回路（６０ＭＨｚ）、ＵＳＢ制御部（３０ＭＨｚ）、ＭＣＵとその他の周辺回路（３０ＭＨｚ、１５ＭＨｚ、７．５ＭＨｚ）で使用される。ＯＳＣ０発振回路２００１、ＰＬＬ０（２００２）は、ＭＣＵ回路の供給クロックを生成しているため、通常動作時に必ず動作させる必要がある。停止させるのはチップ全体の停止モード時のみである。
【００１７】
ＯＳＣ２クロック発生部（図３参照）は、ＯＳＣ２発振回路３００１、ＰＬＬ２（３００２、３００３）、分周回路（３００４−３００７）、ＯＤＣ２クロック制御回路３００８から構成される。ＯＳＣ２クロック入力端子から入力されたクロック信号（ｃｌｏｃｋｏｓｃ２：１６．９３４４ＭＨｚ又は１１．２８９６ＭＨｚ）は、原振のままＳＡＩ回路１００９で使用するか、ＰＬＬ２（３００２、３００３）、分周回路（３００４−３００７）を介して生成した複数の周波数のなかから選択して使用する。出力する周波数は原振が１６．９３４４ＭＨｚの発振子を使用して、１８．４３２ＭＨｚ、１２．２８８ＭＨｚを生成する。また、１１．２８９６ＭＨｚの発振子を使用して、１２．２８８ＭＨｚ、８．１９２ＭＨｚのクロック信号を生成する。
【００１８】
この実施の形態ではＯＳＣ２クロック発生部にＰＬＬを２個使用しているが、１個で構成することも可能である。生成されたクロックはＳＡＩ回路１００９及び外部ＡＤＣ／ＤＡＣ１０１２、１０１３システムのクロックとして使用される。
【００１９】
このようにメインクロック用のＯＳＣ０クロック生成部（１００５、１００６）とオーディオクロック用のＯＳＣ２クロック生成部（１００７、１００８）の回路をＯＳＣ発振回路も含めて分離することで、オーディオ用クロックを一時使用しない場合にＯＳＣ２発振回路３００１、ＯＳＣ２系ＰＬＬ２（３００２、３００３）、その周りの分周回路（３００４−３００７）をパワーダウンさせることができるため消費電流を大幅に削減できる。
【００２０】
ＯＳＣ０クロック発生部１００５、ＯＳＣ２クロック発生部１００８は図２のマルチプレクサ（２００９−２０１３）、図３のマルチプレクサ（３００９、３０１０）部分で、外部リセット信号ｒｅｓｎからＯＳＣ０制御回路２００８で生成されたクロック切換え信号ｓｅｌｏｓｃによって出力するクロックを切換える構成になっている。外部リセット前後のクロック波形を図４に示す。
【００２１】
リセット中、ＯＳＣ０制御回路により外部リセット信号（ｒｅｓｎ）によって生成されたｓｅｌｏｓｃ信号により、各クロック（図２中のｃｌｋ７ｐ５、ｃｌｋ１５、ｃｌｋ３０、ｃｌｋｄｓｐ、ｃｌｋｕｓｂ、ｃｌｋａｄｃ、ｃｌｋｄａｃ）はＯＳＣ０，ＯＳＣ２の源振クロックを選択する。リセット中は半導体装置１００１内部の各回路をイニシャライズするためにクロック入力が必要であるが、ＰＬＬから出力した高速のクロックを全回路に同時に与えるとクロック動作による電流を消費することになるため、また、分周回路をリセットするため、周波数の低いＯＳＣ０、ＯＳＣ２の原振を利用しリセット中のイニシャライズ時の電流を抑えている。
【００２２】
リセット解除後は、周波数の高いＰＬＬからのクロックへ切り換るが、リセット解除後初期のパワーを削減するためにゲート規模の大きく、クロック周波数の高いＤＳＰ回路のクロックはハード的に停止させる（その後にソフト制御によりクロック供給可能）。
【００２３】
本半導体装置には、様々な機能が搭載されており、各機能のクロックをクロック発生部の出力から分岐させているために、常時、または一時的に使用しない機能があればそのクロックをソフト的に停止させることができる。
【００２４】
クロックをソフト的に停止させる回路構成図を図５に示す。図中のＭＣＵ回路部５００９からクロック制御レジスタ部５０１０に書込みを行うことでクロックＧａｔｅｄブロック（５００５−５００７）を制御し、クロック発生部で生成したクロックを停止制御する。ただし、ＭＣＵ回路部５００９、クロック制御レジスタ部５０１０の供給クロックは常時動作する（ＭＣＵ部、クロック制御レジスタ部などのクロック停止制御に関しては後に述べる）。クロックＧａｔｅｄブロック内の回路は、図６（ａ）のようにラッチ回路６００１とＡＮＤ素子６００２から構成される。クロックＧａｔｅｄブロック（５００５−５００７）と各回路（５００８、５０１１、５０１２）の間のクロック信号には、その間にクロック波形の立ち上がり時間、立ち下がり時間（クロックスキュー）を短くするため、また、同一クロックにおいて各ＦＦまでのクロック発生回路部からの到達時間の差（クロックスキュー）を縮めるために多数のクロック用ドライバを挿入している。従って、動作させる必要のないクロックを停止させることにより、その回路のゲート駆動による消費電流を削減できるほか、その機能のクロックドライバの消費する電流も削減できる。
【００２５】
図６（ｂ）は、クロックＧａｔｅｄブロックの中の回路の別の例を示したもので、ラッチ回路＋ＯＲ素子で構成しており、”Ｈｉｇｈ”レベルでクロックを停止させたい場合に有効である。
【００２６】
本発明の半導体装置のもつパワー制御モードには大きくわけて、通常動作モードの他にＨＡＬＴ、ＳＴＯＰ、ＳＬＥＥＰモードがある。ＨＡＬＴモードではＭＣＵ部内のクロックが停止し、その他のクロックは動作する。ＭＣＵのクロックが停止するために半導体装置内部でのデータ転送はできないが各機能単体では動作可能なモードである。
【００２７】
ＳＴＯＰモードでは、ＭＣＵ部内のクロックが停止するほか、クロック発生部の全クロックが停止する。半導体装置内部の全クロックが停止するが、ＤＳＰ回路部の電源はＯＮ状態のため、リーク電流が残留する。
【００２８】
ＳＬＥＥＰモードでは、ＳＴＯＰモードと同様の停止制御のほかにＤＳＰ回路の電源を遮断する。ＳＴＯＰモードで残留しているＤＳＰ回路部でのリーク電流を遮断する。
【００２９】
消費電流の大きさではＳＬＥＥＰ＜ＳＴＯＰ＜ＨＡＬＴの順になる。
【００３０】
ここでは、本発明に関係するクロックを停止制御するＳＴＯＰ／ＳＬＥＥＰモードのうち、ＳＴＯＰモードの停止回路はＳＬＥＥＰモードに含まれるため、ＳＬＥＥＰモードを説明する。
【００３１】
ＳＬＥＥＰモードの説明のため、ＤＳＰ回路のＰｏｗｅｒ制御回路構成を図７に示す。図５でも示したクロック発生部７００１、クロックＧａｔｅｄブロック７００２でＤＳＰ回路部のクロックを生成し、ＭＣＵ部からのレジスタ書込みでソフト的にクロック制御レジスタ・ＤＳＰ制御レジスタ７００３でＤＳＰ回路部用クロックの停止制御およびＤＳＰのパワーダウン制御を行う。ＤＳＰ回路７００５の内部はＤＳＰをパワーダウンするためのＰＭＯＳのスイッチ素子７００４があり、ＤＳＰ回路の本体７００６の電源供給を制御する。ＤＳＰ回路の本体７００６だけは高速化のためトランジスタ閾値を下げている。ＤＳＰ回路の本体７００６は電源が遮断され、その出力信号は不定電圧レベル状態となるため貫通電流防止回路７００８を付加している。
【００３２】
貫通電流防止回路例を図８に示す。ＤＳＰ回路のパワーダウンによってｄｓｐｏｕｔ０，ｄｓｐｏｕｔ１が電圧レベル不定になるために、パワーダウンにする前にｗｒｐをレジスタ制御によって予め”１”にしておき、ｗｒｐｄｓｐｏｕｔ０，ｗｒｐｄｓｐｏｕｔ１が不定にならないようにしている。ｄｓｐｏｕｔ０はＤＳＰ回路パワーダウン時”０”にしたい信号に、ｄｓｐｏｕｔ１はＤＳＰパワーダウン時”１”にしたい信号に使用する。
【００３３】
ＳＬＥＥＰモードへの移行手順を図９に示す。
先ず、ＤＳＰ制御レジスタのＲＳＴＤＳＰＮビットに“０”を書き込む。ｒｓｔｄｓｐｎ信号が“Ｌｏｗ”レベルとなり、ＤＳＰ回路はＲＥＳＥＴ状態となる。次に同レジスタのＷＲＰＤＳＰビットに“１”を書き込む。
【００３４】
ＷＲＰＤＳＰビットを“１”にすることでｗｒｐｄｓｐ信号が“１”となり、ＤＳＰ回路の全出力に接続された貫通電流防止回路が働き、ＤＳＰ回路の出力が中間電位（フローティング）でも貫通電流が発生しないように設定される。次に同レジスタのＳＬＰＤＳＰビットに“１”を書き込む。これによりｓｌｐｄｓｐ信号が“１”になり、ＤＳＰ回路へ供給されている電源は遮断され、低消費電力化が実現される。ｓｌｐｄｓｐ信号が“１”になることでも貫通電流防止回路が働くようになっている。これは、通常仕様ではありえないが、チップのデバッグ中、ソフトのバグによってＷＲＰＤＳＰビットを設定せずにｓｌｐｄｓｐを“１”に設定し、貫通電流によってトランジスタが破壊するのを防ぐためである。
【００３５】
ＤＳＰのパワーダウンが完了後、チップ全体のクロックを停止する設定をするが、その前にＳＬＥＥＰモードから復帰するための外部割込みを有効にする設定をおこなう。その後、ＭＣＵ部にあるＳＴＯＰレジスタに“１”を書込み、ｓｔｏｐａｃｋ信号が“１”となることで（図５）、ＳＬＥＥＰモードへ入り、全クロックが停止する。
【００３６】
次に、ＳＬＥＥＰモードからの復帰の手順を示す。
ＳＬＥＥＰモードからの復帰は、外部リセット、または、ＳＬＥＥＰモードへ移行するまえに設定により許されている外部割込みによって起こる。
【００３７】
外部リセットの場合は、リセットによってＤＳＰ制御レジスタのＲＳＴＤＳＰＮビットは“０”（ＤＳＰ回路リセット状態）、ＷＲＰＤＳＰビットは“０”、ＳＰＬＤＳＰビットは“０”（ＤＳＰ回路電源供給状態）となり、電源供給された状態に移行する。
【００３８】
外部割込みによる復帰の場合は、外部割込み信号を受けるとＭＣＵ部よりｓｔｏｐａｃｋがデアサートされ、ＯＳＣ０発振回路、ＯＳＣ０クロック発生部が動作開始する。ＯＳＣ０クロック発生部は、ＯＳＣ発振回路、ＰＬＬが安定するまではクロックが出力されない回路になっており、クロックが安定したあと各回路へクロックが供給される。その後ＤＳＰ回路を使用する場合は、ＤＳＰ制御レジスタのＳＬＰＤＳＰビットに“０”を書き込む（ＤＳＰ電源ＰｏｗｅｒＯｎ）、ＤＳＰ回路部の電源が安定するまで、タイマなどを利用してＷＡＩＴする。同レジスタのＷＲＰＤＳＰビットに“０”を書込み、同レジスタＲＳＴＤＳＰＮビットを“１”にすることでリセット解除をおこなう。あとは、ＤＳＰ内部の設定を行ってＤＳＰ回路の動作開始になる。
【００３９】
このようにＤＳＰのＰｏｗｅｒ制御をソフト制御にすることで、回路設計段階では見積もりにくいＤＳＰ回路部のＰｏｗｅｒＯｎ時の電源安定時間を実デバイス評価によるデータから決められる利点や、この制御を他の製品に流用した場合のＰｏｗｅｒＯｎ時の電源安定時間の変化があっても回路変更をする必要がない利点などがある。
【００４０】
［第２の実施の形態］
第１の実施の形態では、ＵＳＢ回路１０００２のクロック、ＤＳＰ回路部１０００４のクロック、ＭＣＵとその他周辺回路のクロックは、ＯＳＣ０クロック発生部１０００５で生成したクロックを供給し、ＳＡＩ回路のクロックをＯＳＣ２クロック発生部１０００８で供給したが、第２の実施の形態のようにＤＳＰ回路部１０００４のクロック、ＭＣＵとその他周辺回路のクロックにＯＳＣ２クロック発生部１０００８で生成したクロックを供給し、ＯＳＣ０クロック発生部をＵＳＢ専用にする構成もある。
【００４１】
ＵＳＢはＰＣと接続し、ダウンロード・アップロードする場合にしか使用しないため、ＵＳＢに供給するクロックの発生部をこのように独立させることで、ＵＳＢを使用しない場合にＯＳＣ０発振回路１０００６、ＯＳＣ０クロック発生部１０００５を停止させることができ、大幅な消費電流削減ができる。ＵＳＢを使用しない場合とは、デジタルオーディオプレーヤをＰＣとの接続をはずして、音楽再生する場合などにあたる。
【００４２】
尚、本発明は、前述の実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能である。例えば、第１の実施の形態における図７のＤＳＰ回路のＰｏｗｅｒ制御回路中のＰｏｗｅｒＯＮ／ＯＦＦのスイッチ素子７００４はＰＭＯＳによる構成であるが、図１１のようにＮＭＯＳ１２００４で構成することも可能であり、ＰＭＯＳのリーク量よりもＮＭＯＳのリーク量の方が小さい場合に消費電流を低減させる効果がある。また、レイアウトパターン面積も小さくすることが可能である。
【００４３】
また、図７のＤＳＰ回路のＰｏｗｅｒ制御回路中のＰｏｗｅｒＯＮ／ＯＦＦのスイッチ素子７００４はＰＭＯＳのみによる構成であるが、図１２のように電源側をＰＭＯＳ１３００４、ＧＮＤ側をＮＭＯＳ１３０１２で構成することも可能である。この場合、レイアウト面積は大きくなるが、ＰＭＯＳ、ＮＭＯＳ片方で構成するよりもリーク電流を小さくすることが可能である。
【００４４】
更に、第１の実施の形態における図８の貫通電流防止回路は、図１３のようなトランスファゲートとラッチ回路を組み合わせて実現することも可能である。
【００４５】
【発明の効果】
以上詳細に説明したように、本発明の半導体装置によれば、統一規格で決められた周波数のクロックを送受信クロックとして使用するデータ送受信回路を複数搭載した半導体装置において、前記データ送受信回路別に、ＯＳＣ発振回路、クロック発生回路を設け、前記複数のデータ送受信回路内部のＯＳＣ発振回路及びクロック発生回路の電源供給をデータ送受信回路毎に別個に遮断することにより、当該データ送受信回路へのクロックの供給を停止させる構成としたので、消費電力の増加を抑制することが可能であり、高速動作のデジタル信号処理回路など多数の回路を搭載した半導体装置全体の消費電力を低減することが可能な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の概略構成図である。
【図２】ＯＳＣ０クロック発生部の構成図である。
【図３】ＯＳＣ２クロック発生部の構成図である。
【図４】外部リセット時のクロック動作波形図である。
【図５】クロックＧａｔｅｄ制御の説明図である。
【図６】クロックＧａｔｅｄ制御回路の一例を示す図である。
【図７】ＤＳＰ回路のＰｏｗｅｒ制御回路の構成図である。
【図８】貫通電流防止回路例１である。
【図９】ＳＬＥＥＰモードへの移行手順を示す図である。
【図１０】本発明第２の実施の形態におけるの半導体装置の概略構成図である。
【図１１】ＤＳＰ回路のＰｏｗｅｒ制御回路の別の構成例を示す図である。
【図１２】ＤＳＰ回路のＰｏｗｅｒ制御回路の別の構成例を示す図である。
【図１３】貫通電流防止回路例２である。
【符号の説明】
１００１半導体装置
１００２ＵＳＢ制御部
１００３周辺回路
１００４ＤＳＰ回路
１００５ＯＳＣ０クロック発生部
１００６ＯＳＣ０発信回路
１００７ＯＳＣ２発信回路
１００８ＯＳＣ２クロック発生部
１００９ＳＡＩ回路
１０１０、１０１１発振子
１０１２ＤＡＣ
１０１３ＡＤＣ

Claims

統一規格で決められた周波数のクロックに基づいて動作するデータ送受信回路を含む複数のデータ送受信回路を搭載した半導体装置において、
前記データ送受信回路別に、発振回路及び該発振回路からのクロックに基づき対応するデータ送受信回路へ供給するためのクロック信号を出力するクロック発生回路を設け、
前記半導体装置には、前記複数のデータ送受信回路へのクロック信号の供給を個別に停止するよう制御するクロック制御部と、
前記複数のデータ送受信回路の１つであるデジタル信号処理回路に対する電源電圧の供給を遮断する電源電圧遮断回路と、を設け、
前記クロック発生回路は前記発振回路からのクロックをＰＬＬ回路によって逓倍し、該逓倍されたクロックを分周回路にて分周することで半導体装置内部の回路で必要なクロック周波数を有するクロック信号を生成するクロック生成回路と、前記データ送受信回路に対するリセット時には前記発振回路からのクロックを選択的に出力し、該データ送受信回路に対するリセットの解除後には前記クロック生成回路にて生成されたクロックを選択的に出力する選択回路と、を有することを特徴とする半導体装置。
統一規格で決められた周波数のクロックに基づいて動作するデータ送受信回路を含む複数のデータ送受信回路を搭載した半導体装置において、
前記データ送受信回路別に、発振回路及び該発振回路からのクロックに基づき対応するデータ送受信回路へ供給するためのクロック信号を出力するクロック発生回路を設け、
前記半導体装置には、前記複数のデータ送受信回路へのクロック信号の供給を個別に停止するよう制御するクロック制御部と、
前記複数のデータ送受信回路の１つであるデジタル信号処理回路に対する電源電圧の供給を遮断する電源電圧遮断回路と、
前記デジタル信号処理回路の出力に接続されるインターフェース回路に貫通電流防止回路と、
を設けたことを特徴とする半導体装置。
請求項１記載の半導体装置において、前記デジタル信号処理回路の出力に接続されるインターフェース回路に貫通電流防止回路を設けたことを特徴とする半導体装置。
請求項２または請求項３記載の半導体装置において、前記デジタル信号処理回路の電源遮断時に同時に前記貫通電流防止回路を動作させるように制御することを特徴とする半導体装置。
請求項１〜４のいずれか１つに記載の半導体装置において、前記リセットの解除後で、前記選択回路にて前記データ送受信回路の各々へ供給するクロックとして前記データ生成回路からのクロックに切換えた際に、前記デジタル信号処理回路へのクロックの供給を停止することを特徴とする半導体装置。
請求項１〜４のいずれか１つに記載の半導体装置において、前記リセットの解除後に、前記データ送受信回路それぞれの機能別にクロックの供給を停止可能としたことを特徴とする半導体装置。
請求項１〜６のいずれか１つに記載の半導体装置において、前記クロック制御部は、前記複数のデータ送受信回路各々に対応するクロック停止信号をそれぞれ出力するレジスタと、前記クロック停止信号に応じて、対応するデータ送受信回路における前記クロック発生回路から出力されるクロックの供給を停止するゲート回路と、を設けたことを特徴とする半導体装置。
請求項１〜７のいずれか１つに記載の半導体装置において、前記デジタル信号処理回路は、他のデータ送受信回路のトランジスタより閾値の低いトランジスタにて構成されたものであることを特徴とする半導体装置。