JP3923600B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置を駆動するために使用する薄膜トランジスタ及びこの薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、多結晶シリコンや、非結晶シリコンすなわちアモルファスシリコンは、ＣＶＤ(Chemical Vapor Deposition) 法などにより透明基板上に成膜が可能であることから、液晶表示装置を駆動する薄膜トランジスタ(Thin Film Transistor ：以下、ＴＦＴと称する) への応用が盛んに行われている。
【０００３】
アモルファスシリコンを活性層に用いたＴＦＴは、液晶表示装置の表示部を画素毎に駆動するスイッチング素子として利用されている。しかしながら、アモルファスシリコンは、キャリアの移動度、すなわち応答速度が小さいために、画素毎のスイッチング素子を駆動するための駆動回路に適用することが困難であり、同一のガラス基板上にスイッチング素子と駆動回路とを一体形成することができない。このため、液晶表示装置の小型化が難しいという問題点がある。
【０００４】
そこで、アモルファスシリコンより移動度の大きな多結晶シリコンを活性層に用いたＴＦＴを利用した液晶表示装置が開発されている。この多結晶シリコンを用いたＴＦＴは、画素毎のスイッチング素子だけでなく、このスイッチング素子を動作させる駆動回路（おもにＣＭＯＳトランジスタから構成される）にも適用が可能であることから同一のガラス基板上に形成することが可能となり、液晶表示装置の小型化が可能となる。
【０００５】
しかしながら、多結晶シリコンは、以下のような問題点を有しいている。
第１の問題点としては、移動度が大きいため、アバランシェによる増倍作用が大きく、ソース・ドレイン間の電圧で容易にドレイン電流の増倍現象が起こり、ドレイン電流が大きく流れ、ＴＦＴ特性を劣化させるという点である。第２の問題点としては、光が照射された際に、ポリシリコン内部に存在する多くの欠陥を介して、ＴＦＴのオフ時にリーク電流が流れる点である。これに対しては、欠陥をＨで不活性化することで低減する試みもなされているが、十分に、リーク電流を下げることはできない。
【０００６】
これらの問題点を解決するために、図１６に示したような構造のＴＦＴが提案されている。すなわち、このＴＦＴは、ｎ型ＴＦＴ５ａと、ｐ型ＴＦＴ５ｂとを有している。それぞれのＴＦＴは、ガラス基板５０上にアンダーコート層５３を介して形成された半導体層、ゲート酸化膜５５を介して形成されたゲート電極５６、ゲート電極を覆う酸化シリコン膜５７、及び半導体層にコンタクトされた電極５８を有している。ｎ型ＴＦＴ５ａの半導体層における少なくともドレイン領域は、不純物濃度が高い高濃度領域５１と、低い低濃度領域５２とを含んでいる。この低濃度領域５２（lightly doped drain ：以下、ＬＤＤと称する）は、ドレイン端の電界を下げるためにドレイン領域の端部に形成され、高濃度領域５１の不純物と同じ型の不純物を含んでいる。一方、ｐ型ＴＦＴ５ｂの半導体層は、ｎ型ＴＦＴ５ａの高濃度領域５１と同一の不純物を含み、且つ略同一の濃度の領域５４を有している。
【０００７】
このような構造のＴＦＴにおいて、ガラス基板上のアンダーコート層上にパターニングされた半導体層には、まず、一様に不純物を注入した後、ＬＤＤを形成する領域をフォトレジストで覆い、再び不純物を注入することにより、高濃度領域及びＬＤＤを形成する。
【０００８】
【発明が解決しようとする課題】
上述したような方法では、ＬＤＤを形成する領域の半導体層をフォトレジストで覆う工程が必要となる。すなわち、半導体層に不純物を注入した後に、全面にフォトレジストを成膜し、マスクを介して露光する。そして、このフォトレジストを現像することにより、ＬＤＤを形成すべき領域のみにフォトレジストを残し、再び、不純物を注入する。そして、残っているフォトレジストを除去することでＬＤＤと高濃度領域を形成している。
【０００９】
このように、ＬＤＤを形成するために、フォトレジストをパターニングする工程が必要となり、製造工程が複雑になるとともに、コストが増大するといった問題が生ずる。
【００１０】
また、ＬＤＤの形成精度は、フォトレジストの形成精度に依存している。そのため、フォトレジストを露光する際に使用されるマスクの厳密な位置合わせ精度が要求される。フォトレジストを露光する露光装置の精度、及びマスクの精度上、２μｍ以下の短いＬＤＤを形成することが困難である。
【００１１】
このように、加工精度上、ＬＤＤの長さを制御することが困難であるといった問題が生ずる。
この発明は、上述した事情を鑑みなされたものであって、超微細領域をエッチング技術を使わず自己整合的に形成することにより、製造コストの低減が可能であるとともに、加工精度を向上できる薄膜トランジスタ及びこの薄膜トランジスタの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、上記問題点に基づきなされたものであって、
請求項１に記載の発明によれば、
絶縁体によって形成された第１平坦部に対して突出して形成されているとともに、前記第１平坦部から所定の高さに形成された第２平坦部、及び前記第１平坦部と第２平坦部とをつなぐ側壁部を有する突起部をパターニングする工程と、
前記絶縁体の第１平坦部及び前記突起部を第１絶縁膜で覆う工程と、
前記第１絶縁膜を介して前記突起部の第２平坦部、側壁部、及び前記絶縁体の第１平坦部の略直上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を第２絶縁膜で覆う工程と、
前記第２絶縁膜を介して前記第２平坦部の略直上に導電膜をパターニングする工程と、
前記絶縁体の第１平坦部の法線方向から不純物を入射させ、前記第１平坦部の略直上に位置する前記多結晶シリコン膜に第１不純物領域を形成するとともに、前記突起部の側壁部の略直上に位置する前記多結晶シリコン膜に前記第１不純物領域より低濃度の第２不純物領域を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法が提供される。
【００１３】
請求項２に記載の発明によれば、
絶縁体によって形成された第１平坦部に対して突出して形成されているとともに、前記第１平坦部から所定の高さに形成された第２平坦部、及び前記第１平坦部と第２平坦部とをつなぐ側壁部を有する突起部をパターニングする工程と、
前記絶縁体の第１平坦部及び前記突起部を第１絶縁膜で覆う工程と、
前記第１絶縁膜を介して前記突起部の第２平坦部、側壁部、及び前記絶縁体の第１平坦部の略直上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を第２絶縁膜で覆う工程と、
前記第２絶縁膜を介して前記第２平坦部の略直上に導電膜をパターニングする工程と、
ｐ型薄膜トランジスタを形成するべき位置の前記多結晶シリコン膜及び前記導電膜をレジストで覆う工程と、
前記絶縁体の第１平坦部の法線方向から不純物を入射させ、前記第１平坦部の略直上に位置する前記多結晶シリコン膜に第１不純物領域を形成する工程と、
前記突起部の側壁部の法線方向から不純物を入射させ、前記側壁部の略直上に位置する前記多結晶シリコン膜に前記第１不純物領域より低濃度の第２不純物領域を形成する工程と、
前記レジストを除去する工程と、
ｎ型薄膜トランジスタを形成するべき位置の前記第１及び第２不純物領域が形成された多結晶シリコン膜と前記導電膜とをレジストで覆う工程と、
前記第１平坦部と前記側壁部とのなす角の略中間の位置から不純物を入射させ、多結晶シリコン膜に略均一な濃度の不純物領域を形成する工程と、
前記レジストを除去する工程と
を有することを特徴とする薄膜トランジスタの製造方法が提供される。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明に係る薄膜トランジスタ及びこの薄膜トランジスタの製造方法の実施の形態について説明する。
図１は、この発明に係る薄膜トランジスタの構造の一例を概略的に示す断面図である。
【００１６】
図１に示したように、この実施の形態に係る薄膜トランジスタ、すなわちＣＭＯＳ型のＴＦＴは、ｎ型ＴＦＴ１ａと、ｐ型ＴＦＴ１ｂとを有している。
これらのＴＦＴ１ａ、１ｂは、絶縁性基板、例えばガラス基板１１上に成膜された絶縁膜としての窒化シリコン膜１２上に形成されている。それぞれのＴＦＴ１ａ、１ｂは、窒化シリコン膜１２上に略台形型の島状にパターニングされた例えば膜厚３００ｎｍのビスマス・サーメット１３、このビスマスサーメット１３及びガラス基板１１を被覆する例えば膜厚１００ｎｍの絶縁膜としての酸化シリコン膜１４、及びこの酸化シリコン膜１４上に形成された例えば膜厚５０ｎｍの多結晶シリコン膜１５を有している。
【００１７】
ビスマス・サーメット１３は、遮光性が良好であるとともに、導電性が少なく、ガラス基板１１の裏面側から活性領域２０に光が照射されることを防止する機能を有している。
【００１８】
多結晶シリコン膜１５は、ビスマス・サーメット１３のほぼ直上に位置する活性領域２０、及びこの活性領域２０の両側に位置する伝導領域を含んでいる。ｎ型ＴＦＴ１ａにおける伝導領域は、活性領域２０の両端に位置するとともに不純物となるイオンが低濃度でドープされた層、すなわち低濃度領域（以下、ＬＤＤと称する）１６と、このＬＤＤ１６の両端に位置するとともにＬＤＤ１６と同一の不純物が高濃度でドープされた層、すなわち高濃度領域１７とを有している。また、ｐ型ＴＦＴ１ｂにおける伝導領域は、ｎ型ＴＦＴ１ａにおける高濃度領域１７とほぼ同一の不純物濃度のドープ層、すなわち高濃度領域１８からなっている。
【００１９】
この多結晶シリコン膜１５は、図１に示したように、酸化シリコン膜１４を介して、島状にパターニングされたビスマス・サーメット１３を跨ぐように形成されている。つまり、ビスマス・サーメット１３は、略平坦に成膜された窒化シリコン膜１２から突出して形成されている。ビスマス・サーメット１３の側面は、窒化シリコン膜に対して急峻な角度を成す、すなわちガラス基板の法線に対して小さな角度で傾斜するように形成されている。
【００２０】
そして、多結晶シリコン膜１５は、ビスマス・サーメット１３の略直上からその側面、及び窒化シリコン膜１２の直上に至るまで形成されている。
多結晶シリコン膜１５におけるビスマス・サーメット１３の略直上には、活性領域２０が形成され、ビスマス・サーメット１３の側面の略直上には、ＬＤＤ１６が形成され、そして、窒化シリコン膜１２の略直上には、高濃度領域１７、１８が形成されている。
【００２１】
これらの伝導領域は、活性領域２０を挟んで一方がソース領域、他方がドレイン領域として機能する。そして、この多結晶シリコン膜１５は、ゲート絶縁膜１９によって被覆されている。このゲート絶縁膜１９は、例えば酸化シリコンによって形成され、その好適な膜厚は約１００ｎｍ以下であり、ＣＶＤ法を用いて形成される。
【００２２】
ゲート絶縁膜１９上における活性領域２０のほぼ直上には、ゲート電極１０１が形成されている。このゲート電極１０１は、例えばモリブデン（Ｍｏ）及びタングステン（Ｗ）の合金からなる金属膜によって形成され、その膜厚は、例えば２５０ｎｍである。このゲート電極１０１は、酸化シリコンによって形成された絶縁膜１０３によって覆われている。
【００２３】
また、多結晶シリコン膜１５における高濃度領域１７は、アルミニウム電極１０４にコンタクトされ、ソース領域にコンタクトされたアルミニウム電極がソース電極として機能し、ドレイン領域にコンタクトされたアルミニウム電極がドレイン電極として機能する。
【００２４】
次に、図１に示したような構造のＴＦＴを製造する製造方法について図２乃至図１２を参照して説明する。
まず、図２に示すように、大型のガラス基板１１上に、プラズマＣＶＤ法により窒化シリコン膜１２を成膜した後、スパッタ法を用いてビスマス・サーメット１３を３００ｎｍの膜厚で成膜する。その後、写真食刻法により、ビスマス・サーメット１３上に所定パターンのフォトレジストを形成した後、反応性イオンエッチング法によりビスマス・サーメット１３を島状にパターニングする。この時、島状に形成されたビスマス・サーメット１３の側壁は、ガラス基板１１に対して、急峻な角度で形成され、その角度は、例えば、ガラス基板１１に対して８０度である。
【００２５】
続いて、図３に示すように、プラズマＣＶＤ法により、窒化シリコン膜１２上、及びビスマス・サーメット１３上に、酸化シリコン膜１４を１００ｎｍの膜厚で成膜する。そして、この酸化シリコン膜１４上にアモルファスシリコン１１５を成膜した後、エキシマレーザを照射してアニールすることにより、多結晶シリコン膜を形成する。この時、多結晶シリコン膜は、窒化シリコン膜１２上に突出して形成されたビスマス・サーメット１３の形状に倣うように形成されている。
【００２６】
続いて、図４に示すように、多結晶シリコン膜１５における活性領域及び伝導領域に相当する部分上をフォトレジストで覆った後、化学ドライエッチング法、すなわちＣＤＥ法により、この多結晶シリコン膜１５をエッチングする。そして、多結晶シリコン膜１５を覆っていたフォトレジストを除去した後、ＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ法により、酸化シリコン膜１９を１００ｎｍの膜厚で成膜する。
【００２７】
続いて、図５に示すように、スパッタ法により、酸化シリコン膜１９上に、モリブデン及びタングステンの合金１０１１を２５０ｎｍの膜厚で形成する。そして、この合金１０１１の表面にアルミニウム１０２を５０ｎｍ程度の膜厚で被着する。そして、ネガ型のフォトレジスト１００をアルミニウム１０２の全面に塗布した後、全面を紫外線光により露光する。この時、低粘度のフォトレジスト１００を用いて平坦化を行った後に全面露光を行うと、凸部、すなわち島状のビスマス・サーメット１３が形成されている略直上に位置するフォトレジスト１００が強く硬化する。
【００２８】
そして、この状態で現像すると、図６に示すように、凸部の上に位置するフォトレジスト１００のみが残る（ｄ）。
そして、図７に示すように、このフォトレジスト１００が残った状態でアルミニウム１０２及びモリブデン−タングステン合金１０１１をＣＤＥ法によってエッチングして除去した後に、残っているフォトレジスト１００を剥離することにより、ゲート電極１０１が形成される。さらに、ゲート電極１０１の表面に成膜されているアルミニウム１０２をエッチングで除去する。
【００２９】
続いて、図８に示すように、ｐ型ＴＦＴを形成するべき領域をフォトレジスト１１０で被覆し、ｎ型ＴＦＴを形成するべき領域に不純物を導入するため、イオンドーピング法を用いて不純物、すなわちイオンを注入する。まず、ガラス基板１１に対して垂直な方向、すなわちガラス基板１１の法線に平行な方向からイオンを入射し、酸化シリコン膜１９を介して多結晶シリコン膜１５におけるソース領域及びドレイン領域１７に不純物を注入する。ｎ型のＴＦＴを形成する場合には、例えば、ホスフィンガス（ＰＨ3 ）を原料ガスとして用いたイオンを不純物として使用する。イオン注入量は、例えば５×１０15／ｃｍ2 であり、加速電圧は、例えば６０ｋＶでイオン注入を行う。この工程では、ガラス基板１１の法線方向からイオンを入射させるため、ガラス基板１１に沿って平坦に形成された多結晶シリコン膜１５に対して積極的にイオンを注入している。多結晶シリコン膜１５において、ゲート電極１０１の直下に位置しているために、ほとんどイオンの注入を受けない領域は、活性領域２０として機能する。
【００３０】
続いて、図９に示すように、イオンの入射角を換え、ビスマス・サーメット１３の側面の法線に略平行な方向、例えば、ガラス基板１１の法線に対して２０度傾けた方向から、再度同一のイオンを注入する。このときの加速電圧は、例えば１００ｋＶであり、イオン注入量は、例えば７×１０13／ｃｍ2 である。この工程では、ビスマス・サーメット１３の側面に沿って形成された多結晶シリコン膜１５に対して積極的にイオンを注入するとともに、イオン注入量を上述した工程より少なくすることにより、ＬＤＤ１６を形成している。この時、ガラス基板側をガラス基板の法線を中心として回転させて、イオンを注入している。
【００３１】
その後、アッシング法によりｐ型ＴＦＴを形成すべき領域を覆っているフォトレジスト１１０を剥離する。
続いて、図１０に示すように、ｎ型ＴＦＴを形成するべき領域をフォトレジスト１１１で被覆し、ｐ型ＴＦＴを形成すべき領域に不純物を注入する。ｐ型のＴＦＴを形成する場合には、例えば、ジボラン（Ｂ2 Ｈ6 ）を原料ガスとして用いたイオンを不純物として使用する。この工程では、イオンの入射角は、多結晶シリコン膜のガラス基板に対して平行に形成された平坦部分と、ビスマス・サーメット１３の側面に沿って形成された傾斜部分とのなす角の略中間となる角度が選択される。このようなイオン入射角度を選択することにより、一度のイオン注入工程で多結晶シリコン膜の平坦部分と傾斜部分とに略均一な不純物濃度の領域を形成することができる。この実施の形態では、イオンの入射角は、例えば、ガラス基板１１の法線方向から２０度傾けた方向が選択されている。このときの加速電圧は、例えば７０ｋＶであり、イオン注入量は、例えば１×１０16／ｃｍ2 である。なお、この工程でも、ガラス基板側をガラス基板の法線を中心として回転させて、イオンを注入している。このようにして、多結晶シリコン膜に、比較的、不純物濃度が高く、且つ略均一な不純物濃度のソース領域及びドレイン領域１８を形成することができる。多結晶シリコン膜において、ゲート電極１０１の直下に位置しているためにほとんどイオンの注入を受けない領域は、活性領域２０として機能する。
【００３２】
その後、アッシング法により、ｎ型ＴＦＴを形成すべき領域を覆っているフォトレジスト１１１を剥離する。
このようにして多結晶シリコン膜に不純物を注入した後、６００℃で１時間、窒素雰囲気中に保持して、不純物を活性化させる。
【００３３】
続いて、図１１に示すように、ＣＶＤ法により、酸化シリコン膜１０３を４００ｎｍの膜厚で全面に成膜する。この酸化シリコン膜１０３は、ゲート電極１０１の変質を防ぐとともに、多結晶シリコン膜に形成されたソース領域及びドレイン領域への電極を接続する時にソース・ドレイン領域とゲート電極１０１との短絡を防ぐ役割をなしている。
【００３４】
その後、図１２に示すように、ソース・ドレイン領域の直上に位置する酸化シリコン膜１９及び１０３にコンタクトホールを開け、アルミニウム１０４をスパッター法により成膜した後、ソース領域及びドレイン領域にコンタクトしているアルミニウム１０４のみを電極として残し、エッチングにより除去する。そして、ソース領域にコンタクトしたアルミニウム電極は、ソース電極として機能し、また、ドレイン領域にコンタクトしたアルミニウム電極は、ドレイン電極として機能する。
【００３５】
上述したように、図２乃至図１２に示したような工程により、ＴＦＴの製造が終了する。
このようにして製造されたＴＦＴにおける、多結晶シリコン膜１５は、ソース領域及びドレイン領域を有している。そして、このＴＦＴのソース領域及びドレイン領域は、ガラス基板１１上の窒化シリコン膜１２から突出して形成されたビスマス・サーメット１３の略直上に位置する活性領域２０と、活性領域２０の両側に位置しているとともに窒化シリコン膜１２上の酸化シリコン膜１４に沿って平坦に形成された平坦部分１７と、活性領域及び平坦部分に連続して形成されているとともにビスマス・サーメット１３の側面に沿ってガラス基板１１に対して傾斜して形成された傾斜部分１６とからなる。
【００３６】
そして、ＴＦＴ、特にｎ型ＴＦＴにおいて、傾斜部分１６には、平坦部分１７より不純物濃度が低い低濃度領域、すなわちＬＤＤ１６が形成されている。
このＬＤＤ１６は、多結晶シリコン膜における傾斜部分に形成されるので、不純物としてのイオンをガラス基板１１の法線に対してわずかに傾けた角度、好ましくは傾斜部分の斜面の法線方向から注入することによって形成することができる。また、高濃度領域は、多結晶シリコン膜における平坦部分に形成されるので、ガラス基板１１の法線方向からイオンを注入することによって形成することができる。
【００３７】
したがって、イオン注入量、及び傾斜部分に対するイオン入射角を制御することにより、自己整合的にＬＤＤ及び高濃度領域を形成することができる。このため、従来のように、ＬＤＤを形成する領域をフォトレジストで覆ってからイオンを注入するといった工程は必要なくなり、製造工程数を削減可能であるとともに、製造コストを低減することが可能となる。また、ＬＤＤの長さは、イオン注入する角度、及び多結晶シリコン膜の傾斜部分の傾斜角を適宜好ましい値に選択することにより、制御することが可能となり、加工精度を向上することができる。
【００３８】
このようなＬＤＤが活性領域と高濃度領域との間に形成されることにより、ｎ型ＴＦＴのドレイン部にかかる電界を緩和し、リーク電流を低減し、電界によるＴＦＴ特性の劣化を減らすことができる。
【００３９】
ところで、上述した実施の形態では、ｎ型のＴＦＴにおいて、ソース領域とドレイン領域とのそれぞれにＬＤＤ１６及び高濃度領域１７を形成するために、２回のイオン注入工程が必要であったが、ここでは、１回のイオン注入工程でＬＤＤ１６及び高濃度領域１７を形成する方法について説明する。
【００４０】
図１３には、不純物が入射される角度に対する注入不純物濃度の関係を示す図である。すなわち、不純物としてのイオンを注入する工程では、イオンは、平行に近い軌跡で入射される。このため、イオンを入射させる酸化シリコン膜１４への入射角を選ぶと、酸化シリコン膜１４の実効的な膜厚が変化し、この酸化シリコン膜１４を通過する距離が変化する。すなわち、酸化シリコン膜１４に対して垂直な方向、つまり酸化シリコン膜１４の法線方向からイオンを入射させた場合に、イオンが通過する酸化シリコン膜１４の距離は、酸化シリコン膜１４の法線から所定の角度傾けてイオンを入射させた場合にイオンが通過する酸化シリコン膜１４の距離より短い。つまり、実効的な膜厚がイオンの入射角度によって異なる。
【００４１】
このため、酸化シリコン膜１４を通過して多結晶シリコン膜１５に到達するイオンの量も異なり、イオン通過距離が短い場合、すなわち酸化シリコン膜１４の略垂直方向からイオンを注入した場合は、イオン通過距離が長い場合、すなわち酸化シリコン膜１４の法線に対して傾けてイオンを注入した場合より、多くのイオンが注入される。つまり、不純物濃度が高くなる。
【００４２】
図１３に示したように、酸化シリコン膜１４に対して垂直にイオンを注入した場合、多結晶シリコン膜における不純物濃度は、１×１０20／ｃｍ3 であり、酸化シリコン膜１４に対して６０度傾いた位置、すなわち酸化シリコン膜１４の法線に対して３０度傾いた位置からイオンを注した場合、不純物濃度は、１×１０18／ｃｍ3 であった。このように、不純物濃度に２桁の差があれば、それぞれＬＤＤ及び高濃度領域として十分に機能することが可能である。
【００４３】
このように、同一の条件でイオンの入射角度のみを変えることにより、異なる不純物濃度の領域を同時に形成することが可能となる。
そこで、多結晶シリコン膜１５の平坦部分は、ガラス基板１１に沿って平行に形成し、傾斜部分は、ガラス基板１１に対して６０度の角度、すなわちガラス基板の法線に対して３０度となるように形成する。そして、ガラス基板の法線方向からイオンを注入する。これにより、同一のイオン注入工程で、平坦部分には、１×１０20／ｃｍ3 の不純物濃度の高濃度領域１７が形成され、傾斜部分には、１×１０18／ｃｍ3 の不純物濃度のＬＤＤ１６が同時に形成できる。
【００４４】
この方式では、ｎ型ＴＦＴのソース領域及びドレイン領域にイオンを注入する過程において、イオンを入射させる入射角、及び多結晶シリコン膜の傾斜部分の角度を適宜選択することにより、１度のイオン注入工程で高濃度領域と、低濃度領域（ＬＤＤ）を同時に形成することができる。
【００４５】
このため、図９に示したような２回目のイオン注入工程が不要となり、さらに製造工程数を削減することが可能となる。
また、上述した実施の形態では、ゲート電極としてモリブデン−タングステンの合金を使用したが、図１４に示すように、多結晶シリコン４１によって形成されてもよい。この場合、ゲート電極をパターニングする際に、多結晶シリコン膜４１上にポジ型のフォトレジスト４２を塗布した後、ガラス基板１１の裏面から光を入射させて露光する。このようにすることで、ビスマス・サーメット１３がマスクとなる。露光されたフォトレジスト４２が除去された後、エッチングすることにより、図１５に示すように、ビスマス・サーメット１３と略同じ大きさのゲート電極４１を自己整合的に形成することができる。
【００４６】
上述したように、この薄膜トランジスタ及びこの薄膜トランジスタの製造方法によれば、従来では困難であったＬＤＤ構造を精度良く作製することが可能となる。また、電極形成のためのレジストパターン形成のために必要なマスク合わせ工程が減り、製造コストを低減するのに有用である。さらに、ＬＤＤ構造を精度良く形成することが可能となり、駆動能力の大きく、信頼性の高いＴＦＴを提供することができる。
【００４７】
【発明の効果】
以上説明したように、この発明によれば、超微細領域をエッチング技術を使わず自己整合的に形成することにより、製造コストの低減が可能であるとともに、加工精度を向上できる薄膜トランジスタ及びこの薄膜トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、この発明に係る薄膜トランジスタの構造の一例を概略的に示す断面図である。
【図２】図２は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図３】図３は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図４】図４は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図５】図５は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図６】図６は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図７】図７は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図８】図８は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図９】図９は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１０】図１０は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１１】図１１は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１２】図１２は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１３】図１３は、不純物が入射される角度に対する注入不純物濃度の関係を示す図である。
【図１４】図１４は、ゲート電極として多結晶シリコンを使用した構造の薄膜トランジスタを製造する一工程を示す図である。
【図１５】図１５は、ゲート電極として多結晶シリコンを使用した構造の薄膜トランジスタを製造する一工程を示す図である。
【図１６】図１６は、従来の薄膜トランジスタの構造の一例を示す図である。
【符号の説明】
１１…ガラス基板
１２…窒化シリコン膜
１３…ビスマス・サーメット
１４…酸化シリコン膜
１５…多結晶シリコン膜
１６…低濃度領域
１７…高濃度領域
１８…ｐ型高濃度領域
１９…酸化シリコン膜
１０１…ゲート電極
１０３…酸化シリコン膜
１０４…Ａｌ電極
４１…多結晶シリコン
【発明の属する技術分野】
この発明は、液晶表示装置を駆動するために使用する薄膜トランジスタ及びこの薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、多結晶シリコンや、非結晶シリコンすなわちアモルファスシリコンは、ＣＶＤ(Chemical Vapor Deposition) 法などにより透明基板上に成膜が可能であることから、液晶表示装置を駆動する薄膜トランジスタ(Thin Film Transistor ：以下、ＴＦＴと称する) への応用が盛んに行われている。
【０００３】
アモルファスシリコンを活性層に用いたＴＦＴは、液晶表示装置の表示部を画素毎に駆動するスイッチング素子として利用されている。しかしながら、アモルファスシリコンは、キャリアの移動度、すなわち応答速度が小さいために、画素毎のスイッチング素子を駆動するための駆動回路に適用することが困難であり、同一のガラス基板上にスイッチング素子と駆動回路とを一体形成することができない。このため、液晶表示装置の小型化が難しいという問題点がある。
【０００４】
そこで、アモルファスシリコンより移動度の大きな多結晶シリコンを活性層に用いたＴＦＴを利用した液晶表示装置が開発されている。この多結晶シリコンを用いたＴＦＴは、画素毎のスイッチング素子だけでなく、このスイッチング素子を動作させる駆動回路（おもにＣＭＯＳトランジスタから構成される）にも適用が可能であることから同一のガラス基板上に形成することが可能となり、液晶表示装置の小型化が可能となる。
【０００５】
しかしながら、多結晶シリコンは、以下のような問題点を有しいている。
第１の問題点としては、移動度が大きいため、アバランシェによる増倍作用が大きく、ソース・ドレイン間の電圧で容易にドレイン電流の増倍現象が起こり、ドレイン電流が大きく流れ、ＴＦＴ特性を劣化させるという点である。第２の問題点としては、光が照射された際に、ポリシリコン内部に存在する多くの欠陥を介して、ＴＦＴのオフ時にリーク電流が流れる点である。これに対しては、欠陥をＨで不活性化することで低減する試みもなされているが、十分に、リーク電流を下げることはできない。
【０００６】
これらの問題点を解決するために、図１６に示したような構造のＴＦＴが提案されている。すなわち、このＴＦＴは、ｎ型ＴＦＴ５ａと、ｐ型ＴＦＴ５ｂとを有している。それぞれのＴＦＴは、ガラス基板５０上にアンダーコート層５３を介して形成された半導体層、ゲート酸化膜５５を介して形成されたゲート電極５６、ゲート電極を覆う酸化シリコン膜５７、及び半導体層にコンタクトされた電極５８を有している。ｎ型ＴＦＴ５ａの半導体層における少なくともドレイン領域は、不純物濃度が高い高濃度領域５１と、低い低濃度領域５２とを含んでいる。この低濃度領域５２（lightly doped drain ：以下、ＬＤＤと称する）は、ドレイン端の電界を下げるためにドレイン領域の端部に形成され、高濃度領域５１の不純物と同じ型の不純物を含んでいる。一方、ｐ型ＴＦＴ５ｂの半導体層は、ｎ型ＴＦＴ５ａの高濃度領域５１と同一の不純物を含み、且つ略同一の濃度の領域５４を有している。
【０００７】
このような構造のＴＦＴにおいて、ガラス基板上のアンダーコート層上にパターニングされた半導体層には、まず、一様に不純物を注入した後、ＬＤＤを形成する領域をフォトレジストで覆い、再び不純物を注入することにより、高濃度領域及びＬＤＤを形成する。
【０００８】
【発明が解決しようとする課題】
上述したような方法では、ＬＤＤを形成する領域の半導体層をフォトレジストで覆う工程が必要となる。すなわち、半導体層に不純物を注入した後に、全面にフォトレジストを成膜し、マスクを介して露光する。そして、このフォトレジストを現像することにより、ＬＤＤを形成すべき領域のみにフォトレジストを残し、再び、不純物を注入する。そして、残っているフォトレジストを除去することでＬＤＤと高濃度領域を形成している。
【０００９】
このように、ＬＤＤを形成するために、フォトレジストをパターニングする工程が必要となり、製造工程が複雑になるとともに、コストが増大するといった問題が生ずる。
【００１０】
また、ＬＤＤの形成精度は、フォトレジストの形成精度に依存している。そのため、フォトレジストを露光する際に使用されるマスクの厳密な位置合わせ精度が要求される。フォトレジストを露光する露光装置の精度、及びマスクの精度上、２μｍ以下の短いＬＤＤを形成することが困難である。
【００１１】
このように、加工精度上、ＬＤＤの長さを制御することが困難であるといった問題が生ずる。
この発明は、上述した事情を鑑みなされたものであって、超微細領域をエッチング技術を使わず自己整合的に形成することにより、製造コストの低減が可能であるとともに、加工精度を向上できる薄膜トランジスタ及びこの薄膜トランジスタの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、上記問題点に基づきなされたものであって、
請求項１に記載の発明によれば、
絶縁体によって形成された第１平坦部に対して突出して形成されているとともに、前記第１平坦部から所定の高さに形成された第２平坦部、及び前記第１平坦部と第２平坦部とをつなぐ側壁部を有する突起部をパターニングする工程と、
前記絶縁体の第１平坦部及び前記突起部を第１絶縁膜で覆う工程と、
前記第１絶縁膜を介して前記突起部の第２平坦部、側壁部、及び前記絶縁体の第１平坦部の略直上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を第２絶縁膜で覆う工程と、
前記第２絶縁膜を介して前記第２平坦部の略直上に導電膜をパターニングする工程と、
前記絶縁体の第１平坦部の法線方向から不純物を入射させ、前記第１平坦部の略直上に位置する前記多結晶シリコン膜に第１不純物領域を形成するとともに、前記突起部の側壁部の略直上に位置する前記多結晶シリコン膜に前記第１不純物領域より低濃度の第２不純物領域を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法が提供される。
【００１３】
請求項２に記載の発明によれば、
絶縁体によって形成された第１平坦部に対して突出して形成されているとともに、前記第１平坦部から所定の高さに形成された第２平坦部、及び前記第１平坦部と第２平坦部とをつなぐ側壁部を有する突起部をパターニングする工程と、
前記絶縁体の第１平坦部及び前記突起部を第１絶縁膜で覆う工程と、
前記第１絶縁膜を介して前記突起部の第２平坦部、側壁部、及び前記絶縁体の第１平坦部の略直上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を第２絶縁膜で覆う工程と、
前記第２絶縁膜を介して前記第２平坦部の略直上に導電膜をパターニングする工程と、
ｐ型薄膜トランジスタを形成するべき位置の前記多結晶シリコン膜及び前記導電膜をレジストで覆う工程と、
前記絶縁体の第１平坦部の法線方向から不純物を入射させ、前記第１平坦部の略直上に位置する前記多結晶シリコン膜に第１不純物領域を形成する工程と、
前記突起部の側壁部の法線方向から不純物を入射させ、前記側壁部の略直上に位置する前記多結晶シリコン膜に前記第１不純物領域より低濃度の第２不純物領域を形成する工程と、
前記レジストを除去する工程と、
ｎ型薄膜トランジスタを形成するべき位置の前記第１及び第２不純物領域が形成された多結晶シリコン膜と前記導電膜とをレジストで覆う工程と、
前記第１平坦部と前記側壁部とのなす角の略中間の位置から不純物を入射させ、多結晶シリコン膜に略均一な濃度の不純物領域を形成する工程と、
前記レジストを除去する工程と
を有することを特徴とする薄膜トランジスタの製造方法が提供される。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明に係る薄膜トランジスタ及びこの薄膜トランジスタの製造方法の実施の形態について説明する。
図１は、この発明に係る薄膜トランジスタの構造の一例を概略的に示す断面図である。
【００１６】
図１に示したように、この実施の形態に係る薄膜トランジスタ、すなわちＣＭＯＳ型のＴＦＴは、ｎ型ＴＦＴ１ａと、ｐ型ＴＦＴ１ｂとを有している。
これらのＴＦＴ１ａ、１ｂは、絶縁性基板、例えばガラス基板１１上に成膜された絶縁膜としての窒化シリコン膜１２上に形成されている。それぞれのＴＦＴ１ａ、１ｂは、窒化シリコン膜１２上に略台形型の島状にパターニングされた例えば膜厚３００ｎｍのビスマス・サーメット１３、このビスマスサーメット１３及びガラス基板１１を被覆する例えば膜厚１００ｎｍの絶縁膜としての酸化シリコン膜１４、及びこの酸化シリコン膜１４上に形成された例えば膜厚５０ｎｍの多結晶シリコン膜１５を有している。
【００１７】
ビスマス・サーメット１３は、遮光性が良好であるとともに、導電性が少なく、ガラス基板１１の裏面側から活性領域２０に光が照射されることを防止する機能を有している。
【００１８】
多結晶シリコン膜１５は、ビスマス・サーメット１３のほぼ直上に位置する活性領域２０、及びこの活性領域２０の両側に位置する伝導領域を含んでいる。ｎ型ＴＦＴ１ａにおける伝導領域は、活性領域２０の両端に位置するとともに不純物となるイオンが低濃度でドープされた層、すなわち低濃度領域（以下、ＬＤＤと称する）１６と、このＬＤＤ１６の両端に位置するとともにＬＤＤ１６と同一の不純物が高濃度でドープされた層、すなわち高濃度領域１７とを有している。また、ｐ型ＴＦＴ１ｂにおける伝導領域は、ｎ型ＴＦＴ１ａにおける高濃度領域１７とほぼ同一の不純物濃度のドープ層、すなわち高濃度領域１８からなっている。
【００１９】
この多結晶シリコン膜１５は、図１に示したように、酸化シリコン膜１４を介して、島状にパターニングされたビスマス・サーメット１３を跨ぐように形成されている。つまり、ビスマス・サーメット１３は、略平坦に成膜された窒化シリコン膜１２から突出して形成されている。ビスマス・サーメット１３の側面は、窒化シリコン膜に対して急峻な角度を成す、すなわちガラス基板の法線に対して小さな角度で傾斜するように形成されている。
【００２０】
そして、多結晶シリコン膜１５は、ビスマス・サーメット１３の略直上からその側面、及び窒化シリコン膜１２の直上に至るまで形成されている。
多結晶シリコン膜１５におけるビスマス・サーメット１３の略直上には、活性領域２０が形成され、ビスマス・サーメット１３の側面の略直上には、ＬＤＤ１６が形成され、そして、窒化シリコン膜１２の略直上には、高濃度領域１７、１８が形成されている。
【００２１】
これらの伝導領域は、活性領域２０を挟んで一方がソース領域、他方がドレイン領域として機能する。そして、この多結晶シリコン膜１５は、ゲート絶縁膜１９によって被覆されている。このゲート絶縁膜１９は、例えば酸化シリコンによって形成され、その好適な膜厚は約１００ｎｍ以下であり、ＣＶＤ法を用いて形成される。
【００２２】
ゲート絶縁膜１９上における活性領域２０のほぼ直上には、ゲート電極１０１が形成されている。このゲート電極１０１は、例えばモリブデン（Ｍｏ）及びタングステン（Ｗ）の合金からなる金属膜によって形成され、その膜厚は、例えば２５０ｎｍである。このゲート電極１０１は、酸化シリコンによって形成された絶縁膜１０３によって覆われている。
【００２３】
また、多結晶シリコン膜１５における高濃度領域１７は、アルミニウム電極１０４にコンタクトされ、ソース領域にコンタクトされたアルミニウム電極がソース電極として機能し、ドレイン領域にコンタクトされたアルミニウム電極がドレイン電極として機能する。
【００２４】
次に、図１に示したような構造のＴＦＴを製造する製造方法について図２乃至図１２を参照して説明する。
まず、図２に示すように、大型のガラス基板１１上に、プラズマＣＶＤ法により窒化シリコン膜１２を成膜した後、スパッタ法を用いてビスマス・サーメット１３を３００ｎｍの膜厚で成膜する。その後、写真食刻法により、ビスマス・サーメット１３上に所定パターンのフォトレジストを形成した後、反応性イオンエッチング法によりビスマス・サーメット１３を島状にパターニングする。この時、島状に形成されたビスマス・サーメット１３の側壁は、ガラス基板１１に対して、急峻な角度で形成され、その角度は、例えば、ガラス基板１１に対して８０度である。
【００２５】
続いて、図３に示すように、プラズマＣＶＤ法により、窒化シリコン膜１２上、及びビスマス・サーメット１３上に、酸化シリコン膜１４を１００ｎｍの膜厚で成膜する。そして、この酸化シリコン膜１４上にアモルファスシリコン１１５を成膜した後、エキシマレーザを照射してアニールすることにより、多結晶シリコン膜を形成する。この時、多結晶シリコン膜は、窒化シリコン膜１２上に突出して形成されたビスマス・サーメット１３の形状に倣うように形成されている。
【００２６】
続いて、図４に示すように、多結晶シリコン膜１５における活性領域及び伝導領域に相当する部分上をフォトレジストで覆った後、化学ドライエッチング法、すなわちＣＤＥ法により、この多結晶シリコン膜１５をエッチングする。そして、多結晶シリコン膜１５を覆っていたフォトレジストを除去した後、ＥＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ法により、酸化シリコン膜１９を１００ｎｍの膜厚で成膜する。
【００２７】
続いて、図５に示すように、スパッタ法により、酸化シリコン膜１９上に、モリブデン及びタングステンの合金１０１１を２５０ｎｍの膜厚で形成する。そして、この合金１０１１の表面にアルミニウム１０２を５０ｎｍ程度の膜厚で被着する。そして、ネガ型のフォトレジスト１００をアルミニウム１０２の全面に塗布した後、全面を紫外線光により露光する。この時、低粘度のフォトレジスト１００を用いて平坦化を行った後に全面露光を行うと、凸部、すなわち島状のビスマス・サーメット１３が形成されている略直上に位置するフォトレジスト１００が強く硬化する。
【００２８】
そして、この状態で現像すると、図６に示すように、凸部の上に位置するフォトレジスト１００のみが残る（ｄ）。
そして、図７に示すように、このフォトレジスト１００が残った状態でアルミニウム１０２及びモリブデン−タングステン合金１０１１をＣＤＥ法によってエッチングして除去した後に、残っているフォトレジスト１００を剥離することにより、ゲート電極１０１が形成される。さらに、ゲート電極１０１の表面に成膜されているアルミニウム１０２をエッチングで除去する。
【００２９】
続いて、図８に示すように、ｐ型ＴＦＴを形成するべき領域をフォトレジスト１１０で被覆し、ｎ型ＴＦＴを形成するべき領域に不純物を導入するため、イオンドーピング法を用いて不純物、すなわちイオンを注入する。まず、ガラス基板１１に対して垂直な方向、すなわちガラス基板１１の法線に平行な方向からイオンを入射し、酸化シリコン膜１９を介して多結晶シリコン膜１５におけるソース領域及びドレイン領域１７に不純物を注入する。ｎ型のＴＦＴを形成する場合には、例えば、ホスフィンガス（ＰＨ3 ）を原料ガスとして用いたイオンを不純物として使用する。イオン注入量は、例えば５×１０15／ｃｍ2 であり、加速電圧は、例えば６０ｋＶでイオン注入を行う。この工程では、ガラス基板１１の法線方向からイオンを入射させるため、ガラス基板１１に沿って平坦に形成された多結晶シリコン膜１５に対して積極的にイオンを注入している。多結晶シリコン膜１５において、ゲート電極１０１の直下に位置しているために、ほとんどイオンの注入を受けない領域は、活性領域２０として機能する。
【００３０】
続いて、図９に示すように、イオンの入射角を換え、ビスマス・サーメット１３の側面の法線に略平行な方向、例えば、ガラス基板１１の法線に対して２０度傾けた方向から、再度同一のイオンを注入する。このときの加速電圧は、例えば１００ｋＶであり、イオン注入量は、例えば７×１０13／ｃｍ2 である。この工程では、ビスマス・サーメット１３の側面に沿って形成された多結晶シリコン膜１５に対して積極的にイオンを注入するとともに、イオン注入量を上述した工程より少なくすることにより、ＬＤＤ１６を形成している。この時、ガラス基板側をガラス基板の法線を中心として回転させて、イオンを注入している。
【００３１】
その後、アッシング法によりｐ型ＴＦＴを形成すべき領域を覆っているフォトレジスト１１０を剥離する。
続いて、図１０に示すように、ｎ型ＴＦＴを形成するべき領域をフォトレジスト１１１で被覆し、ｐ型ＴＦＴを形成すべき領域に不純物を注入する。ｐ型のＴＦＴを形成する場合には、例えば、ジボラン（Ｂ2 Ｈ6 ）を原料ガスとして用いたイオンを不純物として使用する。この工程では、イオンの入射角は、多結晶シリコン膜のガラス基板に対して平行に形成された平坦部分と、ビスマス・サーメット１３の側面に沿って形成された傾斜部分とのなす角の略中間となる角度が選択される。このようなイオン入射角度を選択することにより、一度のイオン注入工程で多結晶シリコン膜の平坦部分と傾斜部分とに略均一な不純物濃度の領域を形成することができる。この実施の形態では、イオンの入射角は、例えば、ガラス基板１１の法線方向から２０度傾けた方向が選択されている。このときの加速電圧は、例えば７０ｋＶであり、イオン注入量は、例えば１×１０16／ｃｍ2 である。なお、この工程でも、ガラス基板側をガラス基板の法線を中心として回転させて、イオンを注入している。このようにして、多結晶シリコン膜に、比較的、不純物濃度が高く、且つ略均一な不純物濃度のソース領域及びドレイン領域１８を形成することができる。多結晶シリコン膜において、ゲート電極１０１の直下に位置しているためにほとんどイオンの注入を受けない領域は、活性領域２０として機能する。
【００３２】
その後、アッシング法により、ｎ型ＴＦＴを形成すべき領域を覆っているフォトレジスト１１１を剥離する。
このようにして多結晶シリコン膜に不純物を注入した後、６００℃で１時間、窒素雰囲気中に保持して、不純物を活性化させる。
【００３３】
続いて、図１１に示すように、ＣＶＤ法により、酸化シリコン膜１０３を４００ｎｍの膜厚で全面に成膜する。この酸化シリコン膜１０３は、ゲート電極１０１の変質を防ぐとともに、多結晶シリコン膜に形成されたソース領域及びドレイン領域への電極を接続する時にソース・ドレイン領域とゲート電極１０１との短絡を防ぐ役割をなしている。
【００３４】
その後、図１２に示すように、ソース・ドレイン領域の直上に位置する酸化シリコン膜１９及び１０３にコンタクトホールを開け、アルミニウム１０４をスパッター法により成膜した後、ソース領域及びドレイン領域にコンタクトしているアルミニウム１０４のみを電極として残し、エッチングにより除去する。そして、ソース領域にコンタクトしたアルミニウム電極は、ソース電極として機能し、また、ドレイン領域にコンタクトしたアルミニウム電極は、ドレイン電極として機能する。
【００３５】
上述したように、図２乃至図１２に示したような工程により、ＴＦＴの製造が終了する。
このようにして製造されたＴＦＴにおける、多結晶シリコン膜１５は、ソース領域及びドレイン領域を有している。そして、このＴＦＴのソース領域及びドレイン領域は、ガラス基板１１上の窒化シリコン膜１２から突出して形成されたビスマス・サーメット１３の略直上に位置する活性領域２０と、活性領域２０の両側に位置しているとともに窒化シリコン膜１２上の酸化シリコン膜１４に沿って平坦に形成された平坦部分１７と、活性領域及び平坦部分に連続して形成されているとともにビスマス・サーメット１３の側面に沿ってガラス基板１１に対して傾斜して形成された傾斜部分１６とからなる。
【００３６】
そして、ＴＦＴ、特にｎ型ＴＦＴにおいて、傾斜部分１６には、平坦部分１７より不純物濃度が低い低濃度領域、すなわちＬＤＤ１６が形成されている。
このＬＤＤ１６は、多結晶シリコン膜における傾斜部分に形成されるので、不純物としてのイオンをガラス基板１１の法線に対してわずかに傾けた角度、好ましくは傾斜部分の斜面の法線方向から注入することによって形成することができる。また、高濃度領域は、多結晶シリコン膜における平坦部分に形成されるので、ガラス基板１１の法線方向からイオンを注入することによって形成することができる。
【００３７】
したがって、イオン注入量、及び傾斜部分に対するイオン入射角を制御することにより、自己整合的にＬＤＤ及び高濃度領域を形成することができる。このため、従来のように、ＬＤＤを形成する領域をフォトレジストで覆ってからイオンを注入するといった工程は必要なくなり、製造工程数を削減可能であるとともに、製造コストを低減することが可能となる。また、ＬＤＤの長さは、イオン注入する角度、及び多結晶シリコン膜の傾斜部分の傾斜角を適宜好ましい値に選択することにより、制御することが可能となり、加工精度を向上することができる。
【００３８】
このようなＬＤＤが活性領域と高濃度領域との間に形成されることにより、ｎ型ＴＦＴのドレイン部にかかる電界を緩和し、リーク電流を低減し、電界によるＴＦＴ特性の劣化を減らすことができる。
【００３９】
ところで、上述した実施の形態では、ｎ型のＴＦＴにおいて、ソース領域とドレイン領域とのそれぞれにＬＤＤ１６及び高濃度領域１７を形成するために、２回のイオン注入工程が必要であったが、ここでは、１回のイオン注入工程でＬＤＤ１６及び高濃度領域１７を形成する方法について説明する。
【００４０】
図１３には、不純物が入射される角度に対する注入不純物濃度の関係を示す図である。すなわち、不純物としてのイオンを注入する工程では、イオンは、平行に近い軌跡で入射される。このため、イオンを入射させる酸化シリコン膜１４への入射角を選ぶと、酸化シリコン膜１４の実効的な膜厚が変化し、この酸化シリコン膜１４を通過する距離が変化する。すなわち、酸化シリコン膜１４に対して垂直な方向、つまり酸化シリコン膜１４の法線方向からイオンを入射させた場合に、イオンが通過する酸化シリコン膜１４の距離は、酸化シリコン膜１４の法線から所定の角度傾けてイオンを入射させた場合にイオンが通過する酸化シリコン膜１４の距離より短い。つまり、実効的な膜厚がイオンの入射角度によって異なる。
【００４１】
このため、酸化シリコン膜１４を通過して多結晶シリコン膜１５に到達するイオンの量も異なり、イオン通過距離が短い場合、すなわち酸化シリコン膜１４の略垂直方向からイオンを注入した場合は、イオン通過距離が長い場合、すなわち酸化シリコン膜１４の法線に対して傾けてイオンを注入した場合より、多くのイオンが注入される。つまり、不純物濃度が高くなる。
【００４２】
図１３に示したように、酸化シリコン膜１４に対して垂直にイオンを注入した場合、多結晶シリコン膜における不純物濃度は、１×１０20／ｃｍ3 であり、酸化シリコン膜１４に対して６０度傾いた位置、すなわち酸化シリコン膜１４の法線に対して３０度傾いた位置からイオンを注した場合、不純物濃度は、１×１０18／ｃｍ3 であった。このように、不純物濃度に２桁の差があれば、それぞれＬＤＤ及び高濃度領域として十分に機能することが可能である。
【００４３】
このように、同一の条件でイオンの入射角度のみを変えることにより、異なる不純物濃度の領域を同時に形成することが可能となる。
そこで、多結晶シリコン膜１５の平坦部分は、ガラス基板１１に沿って平行に形成し、傾斜部分は、ガラス基板１１に対して６０度の角度、すなわちガラス基板の法線に対して３０度となるように形成する。そして、ガラス基板の法線方向からイオンを注入する。これにより、同一のイオン注入工程で、平坦部分には、１×１０20／ｃｍ3 の不純物濃度の高濃度領域１７が形成され、傾斜部分には、１×１０18／ｃｍ3 の不純物濃度のＬＤＤ１６が同時に形成できる。
【００４４】
この方式では、ｎ型ＴＦＴのソース領域及びドレイン領域にイオンを注入する過程において、イオンを入射させる入射角、及び多結晶シリコン膜の傾斜部分の角度を適宜選択することにより、１度のイオン注入工程で高濃度領域と、低濃度領域（ＬＤＤ）を同時に形成することができる。
【００４５】
このため、図９に示したような２回目のイオン注入工程が不要となり、さらに製造工程数を削減することが可能となる。
また、上述した実施の形態では、ゲート電極としてモリブデン−タングステンの合金を使用したが、図１４に示すように、多結晶シリコン４１によって形成されてもよい。この場合、ゲート電極をパターニングする際に、多結晶シリコン膜４１上にポジ型のフォトレジスト４２を塗布した後、ガラス基板１１の裏面から光を入射させて露光する。このようにすることで、ビスマス・サーメット１３がマスクとなる。露光されたフォトレジスト４２が除去された後、エッチングすることにより、図１５に示すように、ビスマス・サーメット１３と略同じ大きさのゲート電極４１を自己整合的に形成することができる。
【００４６】
上述したように、この薄膜トランジスタ及びこの薄膜トランジスタの製造方法によれば、従来では困難であったＬＤＤ構造を精度良く作製することが可能となる。また、電極形成のためのレジストパターン形成のために必要なマスク合わせ工程が減り、製造コストを低減するのに有用である。さらに、ＬＤＤ構造を精度良く形成することが可能となり、駆動能力の大きく、信頼性の高いＴＦＴを提供することができる。
【００４７】
【発明の効果】
以上説明したように、この発明によれば、超微細領域をエッチング技術を使わず自己整合的に形成することにより、製造コストの低減が可能であるとともに、加工精度を向上できる薄膜トランジスタ及びこの薄膜トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、この発明に係る薄膜トランジスタの構造の一例を概略的に示す断面図である。
【図２】図２は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図３】図３は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図４】図４は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図５】図５は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図６】図６は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図７】図７は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図８】図８は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図９】図９は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１０】図１０は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１１】図１１は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１２】図１２は、この発明に係る薄膜トランジスタの製造方法の一工程を示す図である。
【図１３】図１３は、不純物が入射される角度に対する注入不純物濃度の関係を示す図である。
【図１４】図１４は、ゲート電極として多結晶シリコンを使用した構造の薄膜トランジスタを製造する一工程を示す図である。
【図１５】図１５は、ゲート電極として多結晶シリコンを使用した構造の薄膜トランジスタを製造する一工程を示す図である。
【図１６】図１６は、従来の薄膜トランジスタの構造の一例を示す図である。
【符号の説明】
１１…ガラス基板
１２…窒化シリコン膜
１３…ビスマス・サーメット
１４…酸化シリコン膜
１５…多結晶シリコン膜
１６…低濃度領域
１７…高濃度領域
１８…ｐ型高濃度領域
１９…酸化シリコン膜
１０１…ゲート電極
１０３…酸化シリコン膜
１０４…Ａｌ電極
４１…多結晶シリコン
Claims (2)
- 絶縁体によって形成された第１平坦部に対して突出して形成されているとともに、前記第１平坦部から所定の高さに形成された第２平坦部、及び前記第１平坦部と第２平坦部とをつなぐ側壁部を有する突起部をパターニングする工程と、
前記絶縁体の第１平坦部及び前記突起部を第１絶縁膜で覆う工程と、
前記第１絶縁膜を介して前記突起部の第２平坦部、側壁部、及び前記絶縁体の第１平坦部の略直上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を第２絶縁膜で覆う工程と、
前記第２絶縁膜を介して前記第２平坦部の略直上に導電膜をパターニングする工程と、
前記絶縁体の第１平坦部の法線方向から不純物を入射させ、前記第１平坦部の略直上に位置する前記多結晶シリコン膜に第１不純物領域を形成するとともに、前記突起部の側壁部の略直上に位置する前記多結晶シリコン膜に前記第１不純物領域より低濃度の第２不純物領域を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 - 絶縁体によって形成された第１平坦部に対して突出して形成されているとともに、前記第１平坦部から所定の高さに形成された第２平坦部、及び前記第１平坦部と第２平坦部とをつなぐ側壁部を有する突起部をパターニングする工程と、
前記絶縁体の第１平坦部及び前記突起部を第１絶縁膜で覆う工程と、
前記第１絶縁膜を介して前記突起部の第２平坦部、側壁部、及び前記絶縁体の第１平坦部の略直上に多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜を第２絶縁膜で覆う工程と、
前記第２絶縁膜を介して前記第２平坦部の略直上に導電膜をパターニングする工程と、
ｐ型薄膜トランジスタを形成するべき位置の前記多結晶シリコン膜及び前記導電膜をレジストで覆う工程と、
前記絶縁体の第１平坦部の法線方向から不純物を入射させ、前記第１平坦部の略直上に位置する前記多結晶シリコン膜に第１不純物領域を形成する工程と、
前記突起部の側壁部の法線方向から不純物を入射させ、前記側壁部の略直上に位置する前記多結晶シリコン膜に前記第１不純物領域より低濃度の第２不純物領域を形成する工程と、
前記レジストを除去する工程と、
ｎ型薄膜トランジスタを形成するべき位置の前記第１及び第２不純物領域が形成された多結晶シリコン膜と前記導電膜とをレジストで覆う工程と、
前記第１平坦部と前記側壁部とのなす角の略中間の位置から不純物を入射させ、多結晶シリコン膜に略均一な濃度の不純物領域を形成する工程と、
前記レジストを除去する工程と
を有することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15121297A JP3923600B2 (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15121297A JP3923600B2 (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタの製造方法 |
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| Publication Number | Publication Date |
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| JPH10341020A JPH10341020A (ja) | 1998-12-22 |
| JP3923600B2 true JP3923600B2 (ja) | 2007-06-06 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP15121297A Expired - Fee Related JP3923600B2 (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタの製造方法 |
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| Country | Link |
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| JP (1) | JP3923600B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW490713B (en) | 1999-07-22 | 2002-06-11 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| KR101983691B1 (ko) | 2012-08-17 | 2019-05-30 | 삼성디스플레이 주식회사 | 차광 부재 및 이를 포함하는 표시 장치 |
-
1997
- 1997-06-09 JP JP15121297A patent/JP3923600B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10341020A (ja) | 1998-12-22 |
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