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JP3908157B2 - フリップチップ型半導体装置の製造方法 - Google Patents

フリップチップ型半導体装置の製造方法 Download PDF

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JP3908157B2 JP2002343000A JP2002343000A JP3908157B2 JP 3908157 B2 JP3908157 B2 JP 3908157B2 JP 2002343000 A JP2002343000 A JP 2002343000A JP 2002343000 A JP2002343000 A JP 2002343000A JP 3908157 B2 JP3908157 B2 JP 3908157B2
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Description

【０００１】
【発明の属する技術分野】
本発明は多層配線基板上に半導体チップを搭載したフリップチップ型半導体装置及びその製造方法に関し、特に製造コストが低廉であり、多層配線基板の配線パターンのピッチを１０μｍ以下とすることが可能なフリップチップ型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図１６（ａ）及び（ｂ）は従来のフリップチップ型半導体装置１０１を示す側面図である。図１６（ａ）に示すフリップチップ型半導体装置１０１においては、半導体チップ１０２上に外部端子（図示せず）がチップの周辺部又は活性領域上にエリアアレ―配列で形成されており、この外部端子上に、半田、Ａｕ又はＳｎ-Ａｇ系合金等の金属材料により、突起状のバンプ１０３が形成されている。
【０００３】
このフリップチップ半導体装置１０１は、図１６（ｂ）に示すように、多層配線実装基板１０４上に実装される。多層配線実装基板１０４には、電極パッド（図示せず）がフリップチップ型半導体装置１０１のバンプ配列パターンと同一パターンで形成されており、エンドユーザにおいては、このフリップチップ型半導体装置１０１をそのバンプ１０３と前記電極パッドとを整合させて多層配線基板１０４に実装する。このフリップチップ型半導体装置１０１を多層配線基板１０４に実装する際には、バンプ材料として半田を使用した場合は、通常、フラックス（Ｆｌｕｘ）を使用したＩＲリフロー工程で実装される。
【０００４】
しかしながら、従来のフリップチップ型半導体装置１０１は、多層配線実装基板１０４に実装した後、多層配線実装基板１０４とフリップチップ型半導体装置１０１との線膨張係数のミスマッチにより、実装信頼性のうち、特に温度サイクル特性が劣化するという問題点が生じる。このような問題点を解決するために、従来、以下のような対策が施されている。
【０００５】
先ず、多層配線実装基板１０４の線膨張係数をシリコンの線膨張係数に近づけるために、材料としては高価であるＡｌＮ、ムライト又はガラスセラミックス等のセラッミックス系の材料を使用して、線膨張係数のミスマッチを最小限にし、これにより、実装信頼性を向上させるという試みがなされてきた（例えば、特許文献１参照。）。この試みは、実装信頼性の向上という観点では効果があったものの、多層配線基板の材料が高価なセラミックス系材料を使用しているため、一般的にはハイエンドのスーパーコンピューター又は大型コンピューター等に適用用途が限定されてしまう。
【０００６】
これに対して、近年、低廉でかつ線膨張係数が大きい有機系材料を使用した多層配線基板と、半導体チップとの間に、アンダーフィル樹脂を配置して、フリップチップ半導体装置を実装することにより、実装信頼性を向上できる技術が提案されている（例えば、特許文献２参照。）。このように、アンダーフィル樹脂を半導体チップと有機系材料を使用した多層配線基板との間に配置することにより、半導体チップと有機系材料を使用した多層配線基板との間に存在するバンプ接続部分に働くせん断応力を分散させ、実装信頼性を向上させることができる。このように、アンダーフィル樹脂を、半導体チップと有機系材料製の多層配線基板との間に介在させることにより、安価な有機系材料を使用した多層配線基板を使用することが可能となる。
【０００７】
しかしながら、この従来技術においては、アンダーフィル樹脂内にボイドが存在した場合、又は、アンダーフィル樹脂と半導体チップとの界面及びアンダーフィル樹脂と有機系材料を使用した多層配線基板との界面の接着特性が悪い場合には、製品の吸湿リフロー工程で、前記界面の剥離現象が発生して、製品が不良となってしまうという問題点がある。このため、この従来技術により、確実にフリップチップ型半導体装置の低コスト化を推進できるというものではなかった。
【０００８】
また、一般的にフリップチップ型半導体装置の有機系材料を使用した多層配線基板には、バンプ配列パターンの最小ピッチ及びピン数の関係上、ビルドアップ基板と呼ばれる多層配線基板を使用するのが通常である。以下、このビルドアップ基板の製造方法を図１７及び図１８を参照して説明する。図１７（ａ）乃至（ｃ）は、従来のビルドアップ基板の製造方法を工程順に示す断面図であり、図１８（ａ）乃至（ｃ）は、図１７の次の工程を示す断面図である。
【０００９】
先ず、図１７（ａ）において、絶縁性のガラスエポキシ系基材からなるコア基板１１０の両面に１０〜４０μｍ厚の所定厚さのＣｕ箔層１１１が貼りつけられ、更にパターニング処理されている。そして、コア基板１１０にドリル加工等で穴開けした後、孔内にスルーホールめっき処理を施すことにより、貫通スルーホ―ル部１１２が形成されており、これにより、コア基板１１０の表裏両面のＣｕ箔層１１１が電気的に接続されている。この場合に、後工程のプロセス安定性及び基板の品質安定性を考慮して貫通スルーホール部１１２には、通常、絶縁性のスルーホール穴埋め用樹脂１１３が充填されている。
【００１０】
次に、図１７（ｂ）に示すように、コア基板１１０の表裏両面に存在するＣｕ配線パターン上に絶縁性樹脂１１４を配置し、所定の位置にフォトレジスト技術を使用したケミカルエッチング法又はレーザー加工技術等により絶縁性樹脂開口部１１５を形成する。
【００１１】
次に、図１７（ｃ）に示すように、電解Ｃｕめっき処理の給電層及びコア基板上のＣｕ配線パターン部との電気的接続を確保するために、例えば、Ｔｉ又はＣｕ等の金属をスパッタリングすることにより、又はＣｕを無電解めっきすることにより、金属薄膜層１１６を形成する。
【００１２】
その後、図１８（ａ）に示すように、電解Ｃｕめっき処理による配線パターン形成のため、厚さが２０乃至４０μｍ程度のフォトレジスト１１７又はドライフィルムを金属薄膜層１１６上に配置し、露光・現像処理を実施する。
【００１３】
その後、図１８（ｂ）に示すように、金属薄膜層１１６を給電層として電解Ｃｕめっき処理することにより配線パターン部１１８を形成する。
【００１４】
その後、図１８（ｃ）に示すように、フォトレジスト１１７又はドライフィルムを剥離した後、配線パターン部１１８をマスクにして金属薄膜層１１６をウエットエッチングすることにより除去して、配線パターン部１１８を電気的に独立させる。
【００１５】
そして、図１７（ｂ）乃至図１８（ｃ）の工程を繰り返すことにより、必要であれば６層又は８層のメタル構成の多層配線基板を作成することができる。
【００１６】
【特許文献１】
特開２０００−３２３６２０号公報
【特許文献２】
特開２００１−２０３２３７号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、前述のビルドアップ基板の製造方法では、コア基板との熱膨張係数の不一致によるストレス緩和及び接続ビア（Ｖｉａ）部の信頼性等の多層配線基板の信頼性を考慮し、ビルドアップ層配線パターン部の厚さを確保するために、厚さが２０〜４０μｍ程度のフォトレジスト１１７又はドライフィルムを使用する必要性がある。よって、露光・現像工程でのパターン形成性は最小ピッチでも３０μｍ程度しか実現できなかった。結果として、配線パターンピッチが最小でも３０μｍ程度となってしまうため、多層配線基板の高密度性及び基板外形の小型化を推進することができない。また、通常ビルドアップ基板は、約５００ｍｍ×６００ｍｍの大きさの大パネル上にて一括して製品を作製して、最終工程にてカッティング処理を施して単体の多層配線基板を取り出す製造工程を採用するため、多層配線基板単体の外形寸法の小型化を推進することができれば、１パネル当たりの取り数を増加させることができる。しかしながら、現状のビルドアップ基板の製造方法では、前述の配線パターンピッチが最小でも３０μｍ程度にしか縮小できないため、多層配線基板単体の外形寸法を縮小させることができず、多層配線基板のコストを大幅に低減させることが困難であった。
【００１８】
このような多層配線基板の製造方法においては、さらに反りの問題がある。コア基板１１０には反りが存在しており、ビルドアップ配線パターンを形成する露光・現像工程で、コア基板１１０に存在する反りによってレジストパターンの不整合が発生する。このような不整合は、製造歩留まりの低下を招くことになる。
【００１９】
更に、コア基板の反りを抑制させるために、コア基板の表裏両面にビルドアップ層を形成する必要があり、本来必要とはしないビルドアップ配線層まで形成する必要が存在した。その結果、有機系多層配線基板は、必要以上の多層化を強いられることになってしまい、製造歩留を低下させ、これが製造コストの削減を阻止する要因になっている。
【００２０】
本発明はかかる問題点に鑑みてなされたものであって、１０μｍ以下の微細な配線パターンピッチの多層配線基板を高歩留、低コストで製造することができ、かつ必要以上に多層化を強いられず電気特性上有利な薄膜のフリップチップ型半導体装置及びその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係るフリップチップ型半導体装置の製造方法は、少なくとも表裏両面に金属又は合金からなる本体部を有するベース基板の前記表裏両面に、夫々前記ベース基板側の電極パッド部及び外側の外部電極パッド部を含む多層薄膜配線を形成する工程と、前記ベース基板をその表面側と裏面側とに２分割して２個のベース基板一体型配線基板を形成する工程と、前記ベース基板の少なくとも一部を除去して前記電極パッド部を露出させる工程と、前記電極パッド部にバンプ電極を接続するようにして複数個のフリップチップ型半導体チップを前記電極パッド側の前記多層薄膜配線上に搭載する工程と、を有し、前記ベース基板は、表裏両面の金属又は合金からなる本体部の間に、中間金属層が積層された３層構造を有し、前記ベース基板を分離する工程において、前記中間金属層を、前記本体部よりも選択的にエッチングすることにより、前記ベース基板を２個に分離することを特徴とする。
【００２２】
本発明においては、金属又は合金からなるベース基板上に多層薄膜配線を形成するため、多層薄膜配線の平坦性を向上させることができる。このため、１０μｍ以下の微細な配線パターンピッチの多層配線基板を形成することができる。また、ベース基板の表裏両面に多層薄膜配線を形成した後、ベース基板をその表面側と裏面側とに２分割して２個のベ―ス基板一体型配線基板を形成するため、基板の反りの抑制を目的とした多層配線層の形成が不要になり、形成した多層薄膜配線を効率的に使用することができると共に、１回のプロセスで表裏２面に多層薄膜配線を形成することができるため、高歩留且つ低コストでフリップチップ型半導体装置を製造することができる。
【００２３】
本発明に係る他のフリップチップ型半導体装置の製造方法は、少なくとも表裏両面に金属又は合金からなる本体部を有するベース基板の前記表裏両面に、夫々前記ベース基板側の電極パッド部及び外側の外部電極パッド部を含む多層薄膜配線を形成する工程と、前記ベース基板をその表面側と裏面側とに２分割して２個のベース基板一体型配線基板を形成する工程と、前記ベース基板の少なくとも一部を除去して前記電極パッド部を露出させる工程と、前記電極パッド部にバンプ電極を接続するようにして複数個のフリップチップ型半導体チップを前記電極パッド側の前記多層薄膜配線上に搭載する工程と、を有し、前記ベース基板は、表裏両面の金属又は合金からなる本体部の間に、多孔質膜を２枚の中間金属層が挟む３層膜を設けた５層構造を有することを特徴とする。
【００２４】
また、請求項３は、前記多層薄膜配線の前記外部電極パッド部に半田ボールを接合することを特徴とする。更に、請求項４は、前記半導体チップ毎に、前記多層薄膜配線を分離することを特徴とする。
【００２５】
更に、請求項５は、前記電極パッド部を露出させる工程は、前記ベース基板の表面上に前記電極パッド部に整合する領域を被覆しないようにしてフォトレジストを設け、このフォトレジストをマスクとして前記ベース基板をエッチング除去し、ベース基板が一部残存してステッフナー部となるステッフナー一体型多層薄膜配線基板を形成することを特徴とする。
【００２６】
更にまた、請求項６は、前記電極パッド部を露出させる工程は、前記ベース基板の全体を除去して前記電極パッド部が露出したフィルム状の多層薄膜配線を得る工程であり、この工程の後、前記多層薄膜配線における前記ベース基板が除去された側の面における前記電極パッド部に整合する領域を除く領域の少なくとも一部に、ステッフナー部を接合する工程を有することを特徴とする。
【００２７】
更にまた、請求項７は、前記ステッフナー部が金属又は合金により形成されていることを特徴とする。
【００２８】
更にまた、請求項８は、前記半導体チップを搭載後、前記半導体チップと前記ステッフナー部との間及び前記半導体チップと前記多層薄膜配線との間に樹脂を充填することを特徴とする。
【００２９】
更にまた、請求項９は、前記半導体チップには、半導体チップ冷却用のヒートスプレッダーが接合されていることを特徴とする。
【００３０】
更にまた、請求項１０は、前記多層薄膜配線の前記電極パッド部は、前記ベース基板を給電層として電解めっきすることにより形成しためっき層であることを特徴とする請求項１乃至９のいずれか１項に記載のフリップチップ型半導体装置の製造方法。
【００３１】
更にまた、請求項１１は、前記ベース基板は、銅若しくは銅合金又はステンレス鋼製であることを特徴とする。
【００３４】
更にまた、請求項１２は、前記中間金属層に多孔質膜が積層されていることを特徴とする。
【００３５】
更にまた、請求項１４は、前記ベース基板は、表裏両面の金属又は合金からなる本体部の間に、多孔質膜を２枚の中間金属層が挟む３層膜を設けた５層構造を有することを特徴とする。
【００３６】
更にまた、請求項１５は、前記ベース基板は、金属又は合金からなる２枚の単層金属板を重ね、各単層金属板を金属又は合金のピンを打ち抜くことにより相互に固定したものであることを特徴とする。
【００３７】
更にまた、請求項１６は、前記ベース基板は、金属又は合金からなる２枚の単層金属板を重ね、各単層金属板を局部的に溶接することにより相互に固定したものであることを特徴とする。
【００３８】
更にまた、請求項１７は、前記ベース基板は、金属又は合金からなる２枚の単層金属板を重ね、各単層金属板の縁部を機械的に拘束することにより相互に固定したものであることを特徴とする。
【００３９】
更にまた、請求項１８は、前記ベース基板は、金属又は合金からなる２枚の単層金属板を重ね、各単層金属板を接着剤により局部的に接合することにより相互に固定したものであることを特徴とする。
【００４０】
本発明に係るフリップチップ型半導体装置は、一面側に形成された電極パッド部及び他面側に形成された外部電極パッド部を含む多層薄膜配線と、前記多層薄膜配線の前記電極パッド部にバンプ電極が接続するようにして前記多層薄膜配線に搭載されたフリップチップ型半導体チップと、を有し、前記多層薄膜配線は、少なくとも表裏両面に金属又は合金からなる本体部を有するベース基板の前記表裏両面に、夫々前記ベース基板側の電極パッド部及び外側の外部電極パッド部を含む前記多層薄膜配線を形成した後、前記ベース基板をその表面側と裏面側とに２分割し、更に前記ベース基板の少なくとも一部を除去して前記電極パッド部を露出させたものであることを特徴とする。
【００４１】
このフリップチップ型半導体装置において、請求項２０は、前記多層薄膜配線は、前記半導体チップを搭載後、各半導体チップ毎に分離されたものであることを特徴とする。
【００４２】
また、請求項２１は、前記多層薄膜配線における前記半導体チップが搭載されていない領域に前記ベース基板が残存してステッフナー部が形成されており、前記半導体チップと前記ステッフナー部との間及び前記半導体チップと前記多層薄膜配線との間に、絶縁性封止樹脂が設けられていることを特徴とする。
【００４３】
更に、請求項２２は、前記多層薄膜配線の前記外部電極パッドには半田ボールが接合されていることを特徴とする。
【００４４】
更にまた、請求項２３は、前記半導体チップには、これを冷却するヒートスプレッダーが接合されていることを特徴とする。
【００４５】
更にまた、請求項２４は、前記ヒートスプレッダーは、Ｃｕ、Ａｌ、Ｗ、Ｍｏ、Ｆｅ、Ｎｉ及びＣｒからなる金属性材料並びにアルミナ、ＡｌＮ、ＳｉＣ及びムライトからなるセラミック材料からなる群から選択された１種の材料により形成されていることを特徴とする。
【００４６】
更にまた、請求項２５は、前記ヒートスプレッダーは、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂及びナフタレン系樹脂からなる群から選択されたいずれかの樹脂を主成分とし、Ａｇ、Ｐｄ、Ｃｕ、Ａｌ、Ａｕ、Ｍｏ、Ｗ、ダイヤモンド、アルミナ、ＡｌＮ、ムライト、ＢＮ及びＳｉＣからなる群から選択されたいずれかのセラミックを含む熱伝導性接着剤により前記半導体チップに接合されていることを特徴とする。
【００４７】
更にまた、請求項２６は、前記多層薄膜配線は、絶縁性樹脂薄膜の形成及びパターニングと、導電性薄膜の形成及びパターニングにより、形成された多層構造の配線層であることを特徴とする。
【００４８】
更にまた、請求項２７は、前記絶縁性樹脂薄膜は、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂及びナフタレン系樹脂からなる群から選択されたいずれかの樹脂を主成分とするものであることを特徴とする。
【００４９】
更にまた、請求項２８は、前記多層薄膜配線は、前記電極パッド部と、この電極パッド部を覆うように形成され前記電極パッド部に整合する領域の一部に開口部が形成された絶縁性樹脂薄膜と、この絶縁性樹脂薄膜上に形成され前記開口部を介して前記電極パッド部に接続された前記外部電極パッド部と、この外部電極パッド部の端部を覆うソルダーレジスト膜と、を有するメタル２層構造であることを特徴とし、請求項２９は、この多層薄膜配線の合計の膜厚が５２乃至２６６μｍであることを特徴とする。
【００５０】
更にまた、請求項３０は、前記多層薄膜配線は、前記電極パッド部と、第１の絶縁性樹脂薄膜と、配線部と、第２の絶縁性樹脂薄膜と、前記外部電極パッド部と、ソルダーレジスト膜と、を有するメタル３層構造であることを特徴とし、請求項３１は、この多層薄膜配線の合計の膜厚が７７乃至３９６μｍであることを特徴とする。
【００５１】
更にまた、請求項３２は、前記多層薄膜配線は、前記電極パッド部と、第１の絶縁性樹脂薄膜と、第１の配線部と、第２の絶縁性樹脂薄膜と、第２の配線部と、第３の絶縁性樹脂薄膜と、前記外部電極パッド部と、ソルダーレジスト膜と、を有するメタル４層構造であることを特徴とし、請求項３３は、この多層薄膜配線の合計の膜厚が１０２乃至５２６μｍであることを特徴とする。
【００５２】
更にまた、請求項３４は、前記多層薄膜配線は、前記電極パッド部と、第１の絶縁性樹脂薄膜と、第１の配線部と、第２の絶縁性樹脂薄膜と、第２の配線部と、第３の絶縁性樹脂薄膜と、第３の配線部と、第４の絶縁性樹脂薄膜と、前記外部電極パッド部と、ソルダーレジスト膜と、を有するメタル５層構造であることを特徴とし、請求項３５は、この多層薄膜配線の合計の膜厚が１２７乃至６５６μｍであることを特徴とする。
【００５３】
更にまた、請求項３６は、前記多層薄膜配線は、前記電極パッド部と、第１の絶縁性樹脂薄膜と、第１の配線部と、第２の絶縁性樹脂薄膜と、第２の配線部と、第３の絶縁性樹脂薄膜と、第３の配線部と、第４の絶縁性樹脂薄膜と、第４の配線部と、第５の絶縁性樹脂薄膜と、前記外部電極パッド部と、ソルダーレジスト膜と、を有するメタル６層構造であることを特徴とし、請求項３７は、この多層薄膜配線の合計の膜厚が１５２乃至７８６μｍであることを特徴とする。
【００５４】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１乃至図６は本発明の第１の実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。先ず、図１（ａ）に示すように、平坦性が高く、かつ高い機械的強度を有するベース基板１を準備する。このベース基板１の素材は、例えば、ステンレス鋼（ＳＵＳ）及びＣｕ等の金属又は合金からなるものである。
【００５５】
次に、図１（ｂ）に示すように、ベース基板１の両面に、電極パッド部２を形成する。この電極パッド部２の形成は以下のようにして行うことができる。即ち、ベース基板１上にフォトレジストをコーティングして露光及び現像処理を施すことによりレジストパターンを形成し、その後、このレジストに覆われていない部分のベース基板１を給電層として機能させる電解めっき法により、Ａｕ層、Ｎｉ層及びＣｕ層等をベース基板１上に順次形成することにより、例えば３層のめっき層を形成する。そして、前記フォトレジストを除去することにより、所定のパターンの電極パッド部２を形成することができる。このとき、電極パッド部２を形成する（Ａｕ層／Ｎｉ層／Ｃｕ層）の３層めっき層における各層の厚さは、例えば、Ａｕ層を０．３乃至３μｍ、Ｎｉ層を１乃至１０μｍ、Ｃｕ層を１０乃至５０μｍ程度とし、３層めっき層全体の厚さを例えば１１．３乃至６３μｍとする。
【００５６】
次に、図１（ｃ）に示すように、電極パッド部２が形成されている基板１の両面に、電極パッド部２を覆うように絶縁性樹脂薄膜層３を形成する。この絶縁性樹脂薄膜層３の形成は、以下の方法により行うことができる。即ち、液状の絶縁性材料をスピンコーティング法により全面に塗布するか、又はプラズマ表面処理技術を利用したＣＶＤ(Chemical Vapor Deposition)法若しくはＰＶＤ（Physical Vapor Deposition）法を使用して樹脂薄膜層を形成する。また、シート状の絶縁樹脂シートをベース基板１の両面にシートラミネート法を用いて１回の工程により、積層しても良い。なお、絶縁性樹脂薄膜層３は、例えば、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂、ナフタレン系樹脂のいずれかの樹脂を主成分として構成されている。このとき、電極パッド部２上における絶縁性樹脂薄膜層３の厚さは、例えば約２０乃至８０μｍ程度とする。
【００５７】
次に、絶縁性樹脂薄膜層３の電極パッド部２上の部分を選択的に除去し、絶縁性樹脂薄膜の開口部４を形成する。この開口部４は、絶縁性樹脂薄膜層３が感光性材料で形成されている場合には、フォトリソグラフィによる露光及び現像処理によって形成することができる。一方、絶縁性樹脂薄膜層３が非感光性材料で形成されていれば、レーザー加工技術を使用するか、又は、フォトレジストのパターン形成を実施した後、プラズマ表面処理技術を利用したドライエッチング技術により絶縁性樹脂薄膜開口部４を形成することができる。
【００５８】
次に、図１（ｄ）に示すように、絶縁性樹脂薄膜層３上に金属薄膜配線部を形成するために、開口部４を含む全面に、金属薄膜層５を形成する。この金属薄膜層５の形成は、以下のようにして行うことができる。即ち、電極パッド部２との接着金属層として、Ｔｉ、Ｃｒ、Ｃｕ、Ｍｏ若しくはＷ等の金属又はそれらの合金をスパッタリング法等により成膜して薄膜を形成した後、続いて電極材料層として、Ｃｕ、Ａｌ若しくはＮｉ等の金属又はそれらの合金からなる薄膜を、スパッタリング法、ＣＶＤ法又は無電解めっき法等により連続して形成する。このとき、金属薄膜層５の厚さ、即ち、接着金属層及び電極材料層の合計の厚さは、例えば約０．２乃至２μｍとする。
【００５９】
その後、図２（ａ）に示すように、フォトレジストをコーティングした後、所定の配線パターンが抜けるように露光及び現像処理を施し、フォトレジストパタ―ンを形成した後、電解めっき法により、フォトレジストに覆われていない部分の金属薄膜層５上にＣｕ等を形成してＣｕめっき層からなる配線パターンを形成する。その後、フォトレジストを剥離除去し、前記配線パターンをマスクにして下地の金属薄膜層５をエッチング除去することにより、接着金属層、電極材料層及びＣｕめっき層からなる金属薄膜配線部６を形成する（所謂Semi-Additive工法）。この金属薄膜配線部６は隣接する２個の電極パッド部２に接続された部分が相互に電気的に分断されているものである。また、金属薄膜配線部６はＣｕめっき層の分だけ、金属薄膜層５よりも厚いものである。金属薄膜配線部６の厚さ、即ち、接着金属層及び電極材料層からなる金属薄膜層５とＣｕめっき層との合計の厚さは、例えば約５乃至５０μｍとする。
【００６０】
また、金属薄膜配線部６のパターンピッチが２０μｍ以下と極めて微細な場合には、金属薄膜層５をパターニングすることにより、金属薄膜配線部６を形成することができる。即ち、金属薄膜層５にフォトレジストをコーティングして所定の配線パターンが残るように露光・現像処理を施す。その後、ウエットエッチング法又はプラズマ表面処理技術を利用したドライエッチング法により、配線パタ―ンにパターニングされた前記フォトレジストにより覆われていない部分の金属薄膜層５を選択的にエッチング除去する。その後、フォトレジストを除去することにより、金属薄膜配線部６を形成することができる。この場合は、金属薄膜配線部６の厚さは金属薄膜層５と実質的に同一である。
【００６１】
次に、図２（ｂ）、図２（ｃ）及び図３（ａ）に示すように、絶縁性樹脂薄膜層３ａの形成、金属薄膜配線部６ａの形成及び絶縁性樹脂薄膜層３ｂの形成までの工程を、所定のパターンにより繰り返すことにより、予め決められている所定の多層配線構造を形成する。即ち、図３（ａ）に示すように、ベース基板１上に電極パッド部２が形成され、この電極パッド部２に接続された１層目の金属薄膜配線部６が形成され、更に１層目の金属薄膜配線部６に接続された２層目の金属薄膜配線部６ａが形成されており、２層構造の多層金属配線が形成される。
【００６２】
次に、図３（ｂ）に示すように、最外層（最上層）の絶縁性樹脂薄膜層３ｂの上に、上述の金属薄膜配線形成技術を使用して、金属薄膜及びめっき層からなる外部パッド電極部７を所定のパターンで形成する。この外部パッド電極部７のパターンは所定の外部端子電極パターンに対応するものである。このとき、外部パッド電極部７の厚さは電極パッド部２の厚さと同一とし、例えば約１１．３乃至６３μｍの範囲内とする。
【００６３】
その後、図３（ｃ）に示すように、多層配線構造及び外部パッド電極部７を保護するために、ソルダーレジスト膜８を全面に形成する。ソルダーレジスト膜８における外部パッド電極部７上の部分の厚さは、例えば約１０乃至６０μｍとする。次いで、外部パッド電極部７上の部分のソルダーレジスト膜８のみを除去して開口部を設ける。この開口部の形成方法は、以下のとおりである。例えば、ソルダーレジスト膜８が非感光性材料で形成されている場合は、フォトレジストをコーティングした後、露光・現像処理して前記フォトレジストをパターニングし、このフォトレジストのパタ―ンをマスクとして、ウエットエッチング法又はプラズマ表面処理技術を利用したドライエッチング法により、ソルダーレジスト膜８に開口部を形成する。一方、ソルダーレジスト膜８が感光性材料で形成されている場合は、そのまま露光・現像処理を施してソルダーレジスト膜８に開口部を形成しても良い。これにより、ソルダーレジスト膜８は外部パッド電極部７の端部を覆い、外部パッド電極部７を保護することができる。また、図３（ｂ）に示す多層配線構造における絶縁性樹脂薄膜層３、３ａ、３ｂの機械的及び化学的ストレスに対する信頼性が極めて高い場合には、ソルダーレジスト膜８を形成する必要はない。
【００６４】
次に、図４（ａ）に示すように、ベース基板１をその表面に平行に２分割する。
【００６５】
これにより、図４（ｂ）に示すように、ベース基板１上に多層薄膜配線９が形成されたベース基板一体型多層薄膜配線基板１０を２枚得ることができる。なお、このベース基板１を２分割する方法としては、ベース基板１が機械加工特性に優れた金属板により形成されているため、通常の金属板加工用の機械加工装置を用いることにより、容易に２分割することができる。
【００６６】
次に、図４（ｃ）に示すように、分割後のベース基板一体型多層薄膜配線基板１０におけるベース基板１側の表面上にフォトレジスト層１１を形成し、多層薄膜配線９の電極パッド部２の形成領域に整合する基板１の領域が露出するように、フォトレジスト層１１をパターニング処理する。次に、フォトレジスト層１１をマスクとしてベース基板１をケミカルエッチングする。
【００６７】
これにより、図５（ａ）に示すように、多層薄膜配線９の電極パッド部２を露出させる。その後、フォトレジスト層１１を除去することにより、ステッフナー（支持枠）一体型多層薄膜配線基板１２を得ることができる。
【００６８】
ベース基板１のケミカルエッチングは以下のようにして行うことができる。即ち、ベース基板１がＣｕ系の金属材料である場合は、塩化第２銅水溶液又はアンモニア系アルカリエッチャントにより、Ｃｕ系金属材料を選択エッチングすることができる。また、ベース基板１がステンレス（ＳＵＳ）系金属材料である場合は、塩化第２鉄水溶液を使用することにより、ベース基板１を選択エッチングするこができる。この場合に、パッド電極部２の層構成は、表層（形成時の最下層）にＡｕ層が存在するため、前記塩化第２銅水溶液、アンモニア系アルカリエッチャント、及び塩化第２鉄水溶液に対し、化学的に安定で、Ａｕ層が侵されることはない。このため、ベース基板１を選択的にエッチング除去しても、パッド電極部２が消失することはない。
【００６９】
次に、図５（ｂ）に示すように、このステッフナー一体型多層薄膜配線基板１２を上下逆に反転した後、図６（ａ）に示すように、フリップチップ型半導体チップ１３を搭載する。
【００７０】
即ち、図６（ａ）に示すように、フリップチップ型半導体チップ１３を、そのバンプ電極１４を下方にし、多層薄膜配線９の電極パッド部２とバンプ電極１４とを整合させて、ステッフナー一体型多層薄膜配線基板１２上に搭載し、フリップチップ実装処理を施す。この際、フリップチップ型半導体チップ１３のバンプ電極１４がＳｎ及びＰｂ等の金属材料を主成分とする半田であれば、フラックス（Ｆｌｕｘ）を使用した加熱リフロー工程によりフリップチップ実装が可能である。また、バンプ電極１４がＡｕ及びＩｎ等の金属材料を主成分とするものであるならば、熱圧着方式によりフリップチップ実装が可能である。
【００７１】
その後、図６（ｂ）に示すように、フリップチップ半導体チップ１３、フリップチップ接続部分及び多層薄膜配線基板１２を保護する目的で、フリップチップ半導体チップ１３の側面とフリップチップ接合部との間及び多層薄膜配線基板１２の露出領域に、絶縁性封止樹脂１５を配置する。
【００７２】
この絶縁性封止樹脂の配置方法としては、真空封止技術を使用したインジェクション樹脂注入技術、トランスファー封止技術、又は液状アンダーフィル材料を使用した封止技術等を使用することができる。アンダーフィル樹脂としては、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂、又はナフタレン系樹脂のいずれかの樹脂を主成分として構成することができる。
【００７３】
その後、電極パッド部２の反対側の外部電極パッド部７に、外部端子としてＳｎ等の金属材料を主成分とする半田ボール１６を搭載する。この際、外部電極パッド部７にフラックス（Ｆｌｕｘ）を選択的に塗布した後に、半田ボール１６を被着し、ＩＲリフロー工程により加熱処理を施すことにより、半田ボール１６を外部電極パッド部７に搭載することが可能である。
【００７４】
その後、図６（ｃ）に示すように、ダイシングブレード等を使用した切断分離技術により、フリップチップ型半導体装置の個片処理を実施する。これにより、フリップチップ型半導体装置１００を得ることができる。
【００７５】
図６（ｃ）に示すように、本実施形態に係るフリップチップ型半導体装置１００においては、多層薄膜配線９が設けられている。多層薄膜配線９は、ソルダーレジスト膜８、外部電極パッド部７、絶縁性樹脂薄膜層３ｂ、金属薄膜配線部６ａ、絶縁性樹脂薄膜層３ａ、金属薄膜配線部６、絶縁性樹脂薄膜層３、電極パッド部２がこの順に積層されて形成されており、メタル４層構造となっている。そして、外部電極パッド部７は絶縁性樹脂薄膜層３ｂの開口部を介して金属薄膜配線部６ａに接続されており、金属薄膜配線部６ａは絶縁性樹脂薄膜層３ａの開口部を介して金属薄膜配線部６に接続されており、金属薄膜配線部６は絶縁性樹脂薄膜層３の開口部を介して電極パッド部２に接続されている。多層薄膜配線９を構成する各層の厚さは、例えば、ソルダーレジスト膜８が１０乃至６０μｍ、外部電極パッド部７が１１．３乃至６３μｍ、絶縁性樹脂薄膜層３ｂが２０乃至８０μｍ、金属薄膜配線部６ａが５乃至５０μｍ、絶縁性樹脂薄膜層３ａが２０乃至８０μｍ、金属薄膜配線部６が５乃至５０μｍ、電極パッド部２が１１．３乃至６３μｍである。従って、多層薄膜配線９全体の厚さは、例えば、１０２乃至５２６μｍとなっている。
【００７６】
そして、多層薄膜配線９における電極パッド部２には、フリップチップ型半導体チップ１３のバンプ電極１４が接続されており、これにより、多層薄膜配線９における電極パッド部２側の面に、１個のフリップチップ型半導体チップ１３が搭載されている。また、多層薄膜配線９における電極パッド部２側の面におけるフリップチップ型半導体チップ１３が搭載されていない領域の一部には、Ｃｕ系金属材料又はステンレス系金属材料からなるステッフナー（支持枠）が接合されている。このステッフナーは、平板状のベース基板１（図４（ｃ）参照）が選択的に除去されて形成されたものである。更に、多層薄膜配線９とフリップチップ型半導体チップ１３との間、及びステッフナーとフリップチップ型半導体チップ１３との間には、絶縁性封止樹脂１５が充填されている。一方、多層薄膜配線９の外部電極パッド部７には、半田ボール１６が搭載されている。
【００７７】
本実施形態によれば、多層配線基板の製造方法において、多層薄膜配線９の平面度を高く維持することができ、この多層薄膜配線９において内部応力の発生が抑制される。即ち、本実施形態においては、平坦性が高いベース基板１上に多層配線構造（多層薄膜配線９）を形成するので、多層薄膜配線９も平坦性が高く、歪みがなく、内部応力が小さい。このため、多層薄膜配線形成時の熱的安定性が高く、製造歩留が高いと共に、線幅及び線間隙（Line & Space）が夫々１０μｍ以下の微細配線を形成することができる。更に、ベース基板１の両面に多層薄膜配線９を形成し、これにフリップチップ型半導体チップ１３を搭載した後に、ベース基板を２分割してベース基板の表裏で２個の半導体装置を製造しているため、ベース基板１上に形成した多層配線を有効に使用することができ、１回の製造プロセス当たりの生産量が従来の２倍となり、生産性が向上して製造コストが低減する。
【００７８】
なお、本実施形態においては、多層薄膜配線９をメタル４層構造とする例を示したが、多層薄膜配線は、（ソルダーレジスト膜／外部パッド電極部／絶縁性樹脂薄膜層／電極パッド部）からなるメタル２層構造であってもよい。この場合、各層の厚さは前述のとおりなので、多層薄膜配線の合計の厚さは、例えば５２乃至２６６μｍとなる。また、多層薄膜配線は、（ソルダーレジスト膜／外部パッド電極部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／電極パッド部）からなるメタル３層構造であってもよい。この場合、多層薄膜配線の合計の厚さは、例えば７７乃至３９６μｍとなる。更に、多層薄膜配線は、（ソルダーレジスト膜／外部パッド電極部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／電極パッド部）からなるメタル５層構造であってもよい。この場合、多層薄膜配線の合計の厚さは、例えば１２７乃至６５６μｍとなる。更にまた、多層薄膜配線は、（ソルダーレジスト膜／外部パッド電極部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／金属薄膜配線部／絶縁性樹脂薄膜層／電極パッド部）からなるメタル６層構造であってもよい。この場合、多層薄膜配線の合計の厚さは、例えば１５２乃至７８６μｍとなる。
【００７９】
次に、本発明の第２の実施形態について説明する。図７は本発明の第２実施形態に係るフリップチップ型半導体装置を示す断面図である。フリップチップ型半導体チップは、一般的には、多ピンの高速系ロジック系デバイスに適用されることが多く、その際、半導体チップの放熱性をいかに確保するかが課題となる。本第２実施形態は、フリップチップ型半導体装置の熱特性を向上させたものである。
【００８０】
即ち、第２の実施形態においては、フリップチップ型半導体チップ１３の裏面に放熱性接着剤１７を塗布し、かつステッフナー一体型多層薄膜配線基板１２のステッフナーであるベース基板１上に接着剤１８を塗布し、これらの放熱性接着剤１７及び接着剤１８を介して、ヒートスプレッダー１９が接合されている。これにより、半導体チップの放熱性を高めることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００８１】
この放熱用のヒートスプレッダー１９は、Ｃｕ、Ａｌ、Ｗ、Ｍｏ、Ｆｅ、Ｎｉ、又はＣｒ等の金属又はその合金を使用して形成することができる。また、このヒートスプレッダー１９は、アルミナ、ＡｌＮ、ＳｉＣ、ムライト等のセラミック材料により形成することもできる。
【００８２】
更に、放熱性接着剤１７は、例えば、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂、又はナフタレン系樹脂のいずれかの樹脂を主成分とし、この主成分に、Ａｇ、Ｐｄ、Ｃｕ、Ａｌ、Ａｕ、Ｍｏ、Ｗ、ダイヤモンド、アルミナ、ＡｌＮ、ムライト、ＢＮ、ＳｉＣ、等のセラミック材料を含有するものである。
【００８３】
次に、本発明の第３の実施形態について、図８及び図９を参照して説明する。図８（ａ）乃至（ｃ）は本実施形態に係るフリップチップ型半導体装置の製造方法を工程順に示す断面図であり、図９（ａ）及び（ｂ）は図８の次の工程を示す断面図である。図８（ａ）に示すように、本実施形態のベース基板は、２枚の金属層２０とその間に挟まれた中間金属層２１とからなる３層金属クラッド材である。この３層金属クラッド材の構成は、例えば、金属層２０／中間金属層２１／金属層２０が、夫々Ｃｕ／Ａｌ／Ｃｕ、ＳＵＳ／Ａｌ／ＳＵＳ、又はＳＵＳ／Ｃｕ／ＳＵＳである。
【００８４】
次に、図８（ｂ）に示すように、第１の実施形態と同様に、電極パッド部２を３層クラッド材の両面、つまり、金属層２０の両外面に所定のパターンで形成する。
【００８５】
その後、図８（ｃ）に示すように、第１の実施形態と同様に、所定の多層薄膜配線９を３層金属クラッド材の両面、即ち、金属層２０の両外面に形成する。
【００８６】
次に、図９（ａ）に示すように、３層金属クラッド材の中間金属層２１のみを、選択的にケミカルウエットエッチングにより除去し、２枚の金属層２０を相互に分離する。
【００８７】
これにより、図９（ｂ）に示すように、金属層２０上に多層薄膜配線９が形成された基板が２枚得られる。この中間層２１のケミカルウエットエッチングは、３層金属クラッド材の中間金属層２１がＡｌで形成されている場合は、例えば、ＴＭＡＨ水溶液（テトラ・メチル・アンモニウム・ハイドロオキサイド）等のアルカリ水溶液を使用すればよい。また、３層金属クラッド材の中間金属層２１がＣｕで形成されている場合は、塩化第２銅系エッチング液又は硫酸過水系エッチング液を使用すればよい。その後は、第１の実施形態と同様の工程により、所定の半導体装置を得ることができる。これにより、本実施形態においては、前述の第１の実施形態と比較して、より容易且つ短時間に、ベース基板を２分割することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００８８】
次に、本発明の第４の実施形態について、図１０を参照して説明する。図１０は本実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。本第４実施形態は、第３の実施形態の改良であり、３層金属クラッド材の中間金属層２１の選択的エッチング除去をより容易にするものである。
【００８９】
本第４実施形態は、ベース基板として、２層の中間金属層２１間に、液体浸透性が優れた多孔質膜２２を挟み、更に中間金属層２１の外面に金属層２０を設けた５層構成基材を使用する。具体的には、このベース基板は、金属層２０／中間金属層２１／多孔質膜２２／中間金属層２１／金属層２０が、例えば、夫々、Ｃｕ／Ａｌ／多孔質膜／Ａｌ／Ｃｕ、ＳＵＳ／Ａｌ／多孔質膜／Ａｌ／ＳＵＳ又はＳＵＳ／Ｃｕ／多孔質膜／Ｃｕ／ＳＵＳの構成からなる５層構成基材である。なお、多孔質膜２２は例えば多孔質ポリイミドからなる。
【００９０】
このように構成されたベース基板においては、第３実施形態における図９（ａ）の中間金属層を選択的にケミカルエッチングして除去する工程をより容易にする効果がある。具体的には、ケミカルエッチングの際に、多孔質膜２２は液体浸透性が極めて優れているために、ケミカルエッチング液が多孔質膜２２を介してベ―ス基板の中心部まで容易かつ迅速に浸透し、中間金属層２１を容易に除去することができる。このため、Ａｌ又はＣｕ等の金属からなる中間金属層２１のエッチング除去がプロセス的に安定化し、更に、処理時間も短縮される。従って、本第４実施形態は、半導体装置の品質の安定化及びコスト削減に有効である。なお、中間金属層２１は、１枚でもよい。また、１枚の中間金属層２１を２枚の多孔質膜２２が挟むような構造でも良い。
【００９１】
以下、第５乃至第８の実施形態は、第３及び第４の実施形態のように、中間金属層２１を中心部に設けたベース基板を使用することなく、容易にベース基板を２分割できるようにしたものである。
【００９２】
図１１は本発明の第５の実施形態を示す図であり、（ａ）は断面図、（ｂ）は斜視図である。本第５実施形態においては、ベース基板として、Ｃｕ又はステンレス鋼（ＳＵＳ）の２枚の単層の金属板３０を重ね合わせ、この金属板３０の４隅部に金属ピン２３を打ち込むことにより、２枚の単層金属板３０を張り合わせたものである。即ち、２枚の単層の金属板３０を金属ピン２３により、一体化処理している。この２枚重ねの金属板からなるベース基板に対して、前述の各工程により多層薄膜配線９を形成し、その後、金属ピン２３を外して、２枚の金属板３０を分離すればよい。この金属ピン２３は、金属板３０に打ち込むことにより、金属板３０を摩擦接合しているが、この摩擦接合の力の大きさを適切に調節すれば、薄膜形成工程においては両金属板３０が分離しないように保持し、その後、両金属板３０間を引き離すような力を印加することにより、金属ピン２３を金属板３０からはずして、両金属板３０を容易に分離できるようにすることができる。なお、この金属ピン２３を含む４隅部を、金属板３０からなるベース基板の本体から切断分離するようにして、金属板３０を分離しても良い。
【００９３】
次に、図１２を参照して本発明の第６の実施形態について説明する。図１２は本実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。本第６実施形態においては、ベース基板として、Ｃｕ又はステンレス鋼（ＳＵＳ）製の単層の２枚の金属板３０ａを重ね合わせ、金属板３０ａの縁部に溶接金属加工技術を使用して部分的溶接加工部２４を設ける。即ち、重ね合わせた金属板３０ａの縁部をスポット溶接するか、又は金属板３０ａの辺縁に沿って縁部を溶接することにより、両金属板３０ａを接合する。その後、前述の各工程により、多層薄膜配線９を形成し、部分的溶接加工部２４を含む縁部を、金属板からなるベース基板の本体から切断分離すれば、両金属板３０ａを相互に分離することができる。
【００９４】
次に、図１３を参照して、本発明の第７の実施形態について説明する。図１３は本実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。本第７実施形態においては、ベース基板として、Ｃｕ又はステンレス鋼（ＳＵＳ）からなる単層の２枚の金属板３０ｂを重ね、この金属板３０ｂの縁部を断面Ｕ字形の固定冶具３２の凹部に嵌合することにより拘束し、金属板３０ｂを相互に重ねた状態に保持するようにしている。本第７実施形態においては、２枚の金属板３０ｂを、固定治具３２を抜くだけで相互に分離することができる。
【００９５】
次に、図１４を参照して本発明の第８の実施形態について説明する。図１４は本実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。本第８実施形態においては、ベース基板として、Ｃｕ又はステンレス鋼（ＳＵＳ）の単層からなる２枚の金属板３０ｃの縁部に接着剤２５を被着し、この接着剤２５により、２枚の金属板３０ｃを相互に接合している。本第８実施形態においても、多層薄膜配線を形成した後、接着剤２５を剥離すると、２枚の金属板３０ｃを相互に分離することができる。
【００９６】
次に、本発明の第９の実施形態について説明する。図１５（ａ）乃至（ｃ）は、本実施形態に係るフリップチップ型半導体装置の製造方法を工程順に示す断面図である。先ず、前述の第１の実施形態と同様な工程、即ち、図１（ａ）乃至（ｄ）、図２（ａ）乃至（ｃ）、図３（ａ）乃至（ｃ）、図４（ａ）及び（ｂ）に示す工程により、ベース基板１上に多層薄膜配線９が形成されたベース基板一体型配線基板１０を作製する。
【００９７】
次に、図１５（ａ）に示すように、ベース基板１に対して全面ケミカルエッチングを施し、ベース基板１全体を除去する。これにより、図１５（ｂ）に示すように、フィルム化された多層薄膜配線９が得られる。次に、図１５（ｃ）に示すように、このフィルム化された多層薄膜配線９に絶縁性接着剤２６を塗布する。そして、この絶縁性接着剤２６を介して、多層薄膜配線９に金属又は合金からなるステッフナー（金属補強板）２７を接着する。その後、前述の第１の実施形態と同様な工程、即ち、図５（ｂ）及び図６（ａ）乃至（ｃ）に示す工程により、多層薄膜配線９にフリップチップ型半導体チップ１３及び半田ボール１６を搭載し、フリップチップ型半導体装置を作製する。
【００９８】
本実施形態に係るフリップチップ型半導体装置においては、前述の第１の実施形態に係るフリップチップ型半導体装置１００（図６（ｃ）参照）と異なり、ステッフナー２７が、ベース基板１（図４（ｃ）参照）を選択的に除去して形成されたものではなく、ベース基板１が完全に除去された後、絶縁性接着剤２６を介して多層薄膜配線９に接着されたものとなっている。本実施形態に係るフリップチップ型半導体装置の上記以外の構成は、前述の第１の実施形態と同様である。
【００９９】
本実施形態においては、フィルム状の多層薄膜配線９を得ることが可能となるため、このフィルム状の多層薄膜配線９を、ＴＡＢテープ（Tape Automated Bonding Tape）等に代表されるフィルム品を搬送形態とする製造プロセス設備に適用することが容易となる。このように、多層薄膜配線９を、多くの既存の基板関連製造設備に適用することが可能となるため、設備投資費用の削減及び設備仕様の業界標準化を推進し易いという利点が生じ、最終的には製造コストを削減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【０１００】
【発明の効果】
以上説明したように、本発明によれば、高い平坦性を有するベース基板上に多層薄膜配線を形成するため、平面度を高く維持し続けることができ、多層薄膜配線形成時の熱的安定性も優れており、製造歩留が高いと共に、線幅及び線間隙（Line & Space）が夫々１０μｍ以下の微細配線を形成することができる。従来のように、ベース基板の反りが大きい場合は、パターン露光時の焦点深度のばらつきも発生しやすく、結果的に製造プロセスの不安定化要因となり、微細パターン形成性の観点及び製造コストのドラスティックな改善という観点で、技術的に限界がある。
【０１０１】
また、本発明においては、ベース基板の両面に多層薄膜配線を形成し、半導体チップを搭載した後に、ベース基板を２分割してベース基板の表裏で２個の半導体装置を製造することができるので、１回の製造プロセス当たりの生産量は２倍となり、製造効率の大幅な向上が可能となり、結果的に大幅な製造コストの削減が可能となる。
【０１０２】
更に、本発明における多層配線基板の配線パターン形成方法においては、従来技術のビルドアップ基板のように必ずしも金属薄膜配線を１０〜３０μｍ程度に厚く形成する必要もなく、かつ半導体ウエハのメタライズ製造工法及び製造装置を利用できるため、フォトレジストの厚さ及び金属薄膜配線部も１μｍ以下の薄い領域での加工処理を容易に行うことが可能であり、配線パターンの微細化を容易に推進することができる。更にまた、配線パターンの微細化を推進することにより、有機系多層配線基板の高密度化及び多層配線基板単体の外形寸法を縮小させることが可能となるため、コストを大幅に低減することできる。また、ベース基板に金属板を適用するため、従来のプリント回路基板で問題となるゴミの発生も極めて少ないため、製造歩留の向上に非常に有利である。
【０１０３】
更にまた、ベース基板としてウエハ形状のものを使用すれば、ウエハーレベルの加工処理にて各パッケージを製造することが可能となるため、個片状態から各パッケージを製造するパッケージング方法に比べて大幅に工程を削減することができ、コストの大幅な削減が可能となる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｄ）は本発明の第１の実施形態に係るフリップチップ型半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｃ）は図１の次の工程を示す断面図である。
【図３】（ａ）乃至（ｃ）は図２の次の工程を示す断面図である。
【図４】（ａ）乃至（ｃ）は図３の次の工程を示す断面図である。
【図５】（ａ）及び（ｂ）は図４の次の工程を示す断面図である。
【図６】（ａ）乃至（ｃ）は図５の次の工程を示す断面図である。
【図７】本発明の第２の実施形態に係るフリップフロップ型半導体装置の製造方法を示す断面図である。
【図８】（ａ）乃至（ｃ）は本発明の第３の実施形態に係るフリップチップ型半導体装置の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は図８の次の工程を示す断面図である。
【図１０】本発明の第４の実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。
【図１１】本発明の第５の実施形態に係るフリップチップ型半導体装置の製造方法を示す図であり、（ａ）は断面図、（ｂ）は斜視図である。
【図１２】本発明の第６の実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。
【図１３】本発明の第７の実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。
【図１４】本発明の第８の実施形態に係るフリップチップ型半導体装置の製造方法を示す断面図である。
【図１５】（ａ）乃至（ｃ）は、本発明の第９の実施形態に係るフリップチップ型半導体装置の製造方法を工程順に示す断面図である。
【図１６】（ａ）及び（ｂ）は従来のフリップチップ型半導体装置を示す側面図である。
【図１７】（ａ）乃至（ｃ）は従来のビルドアップ基板の製造方法を工程順に示す断面図である。
【図１８】（ａ）乃至（ｃ）は図１７の次の工程を示す断面図である。
【符号の説明】
１；ベース基板
２；電極パッド部
３、３ａ、３ｂ；絶縁性樹脂薄膜層
４；開口部
５；金属薄膜層
６、６ａ；金属薄膜配線部
７；外部電極パッド部
８；ソルダーレジスト膜
９；多層薄膜配線
１０；ベース基板一体型配線基板
１１；フォトレジスト層
１２；ステッフナー一体型多層配線基板
１３；フリップチップ型半導体チップ
１４；バンプ電極
１５；絶縁性封止樹脂
１６；半田ボール
１７；放熱性接着剤
１８；接着剤
１９；ヒートスプレッダー
２０；金属層
２１；中間金属層
２２；多孔質層
２３；金属ピン
２４；部分的溶接加工部
２５；接着剤
２６；絶縁性接着剤
２７；ステッフナー
３０、３０ａ、３０ｂ、３０ｃ；金属板
３２；固定治具
１００；フリップチップ型半導体装置
１０１；フリップチップ型半導体装置
１０２；半導体チップ
１０３；バンプ
１０４；多層配線実装基板
１１０；コア基板
１１１；Ｃｕ箔層
１１２；貫通スルーホ―ル部
１１３；スルーホール穴埋め用樹脂
１１４；絶縁性樹脂
１１５；絶縁性樹脂開口部
１１６；金属薄膜層
１１７；フォトレジスト
１１８；配線パターン部

Claims (12)

  1. 少なくとも表裏両面に金属又は合金からなる本体部を有するベース基板の前記表裏両面に、夫々前記ベース基板側の電極パッド部及び外側の外部電極パッド部を含む多層薄膜配線を形成する工程と、前記ベース基板をその表面側と裏面側とに２分割して２個のベース基板一体型配線基板を形成する工程と、前記ベース基板の少なくとも一部を除去して前記電極パッド部を露出させる工程と、前記電極パッド部にバンプ電極を接続するようにして複数個のフリップチップ型半導体チップを前記電極パッド側の前記多層薄膜配線上に搭載する工程と、を有し、前記ベース基板は、表裏両面の金属又は合金からなる本体部の間に、中間金属層が積層された３層構造を有し、前記ベース基板を分離する工程において、前記中間金属層を、前記本体部よりも選択的にエッチングすることにより、前記ベース基板を２個に分離することを特徴とするフリップチップ型半導体装置の製造方法。
  2. 少なくとも表裏両面に金属又は合金からなる本体部を有するベース基板の前記表裏両面に、夫々前記ベース基板側の電極パッド部及び外側の外部電極パッド部を含む多層薄膜配線を形成する工程と、前記ベース基板をその表面側と裏面側とに２分割して２個のベース基板一体型配線基板を形成する工程と、前記ベース基板の少なくとも一部を除去して前記電極パッド部を露出させる工程と、前記電極パッド部にバンプ電極を接続するようにして複数個のフリップチップ型半導体チップを前記電極パッド側の前記多層薄膜配線上に搭載する工程と、を有し、前記ベース基板は、表裏両面の金属又は合金からなる本体部の間に、多孔質膜を２枚の中間金属層が挟む３層膜を設けた５層構造を有することを特徴とするフリップチップ型半導体装置の製造方法。
  3. 前記多層薄膜配線の前記外部電極パッド部に半田ボールを接合することを特徴とする請求項１又は２に記載のフリップチップ型半導体装置の製造方法。
  4. 前記半導体チップ毎に、前記多層薄膜配線を分離することを特徴とする請求項１乃至３のいずれか１項に記載のフリップチップ型薄膜半導体装置の製造方法。
  5. 前記電極パッド部を露出させる工程は、前記ベース基板の表面上に前記電極パッド部に整合する領域を被覆しないようにしてフォトレジストを設け、このフォトレジストをマスクとして前記ベース基板をエッチング除去し、ベース基板が一部残存してステッフナー部となるステッフナー一体型多層薄膜配線基板を形成することを特徴とする請求項１乃至４のいずれか１項に記載のフリップチップ型半導体装置の製造方法。
  6. 前記電極パッド部を露出させる工程は、前記ベース基板の全体を除去して前記電極パッド部が露出したフィルム状の多層薄膜配線を得る工程であり、この工程の後、前記多層薄膜配線における前記ベース基板が除去された側の面における前記電極パッド部に整合する領域を除く領域の少なくとも一部に、ステッフナー部を接合する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載のフリップチップ型半導体装置の製造方法。
  7. 前記ステッフナー部が金属又は合金により形成されていることを特徴とする請求項６に記載のフリップチップ型半導体装置の製造方法。
  8. 前記半導体チップを搭載後、前記半導体チップと前記ステッフナー部との間及び前記半導体チップと前記多層薄膜配線との間に樹脂を充填することを特徴とする請求項５乃至７のいずれか１項に記載のフリップチップ型半導体装置の製造方法の製造方法。
  9. 前記半導体チップには、半導体チップ冷却用のヒートスプレッダーが接合されていることを特徴とする請求項１乃至８のいずれか１項に記載のフリップチップ型半導体装置の製造方法。
  10. 前記多層薄膜配線の前記電極パッド部は、前記ベース基板を給電層として電解めっきすることにより形成しためっき層であることを特徴とする請求項１乃至９のいずれか１項に記載のフリップチップ型半導体装置の製造方法。
  11. 前記ベース基板は、銅若しくは銅合金又はステンレス鋼製であることを特徴とする請求項１乃至１０のいずれか１項に記載のフリップチップ型半導体装置の製造方法。
  12. 前記中間金属層に多孔質膜が積層されていることを特徴とする請求項１に記載のフリップチップ型半導体装置の製造方法。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3915630B2 (ja) * 2002-08-26 2007-05-16 日立電線株式会社 Ｔａｂテープ及びその製造方法並びにそれを用いた半導体装置
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US6969909B2 (en) * 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
JP2004216385A (ja) * 2003-01-09 2004-08-05 Hitachi Via Mechanics Ltd レーザ穴明け加工方法
TWI315094B (en) * 2003-04-25 2009-09-21 Advanced Semiconductor Eng Flip chip package
US6933173B2 (en) * 2003-05-30 2005-08-23 Texas Instruments Incorporated Method and system for flip chip packaging
JP2007527105A (ja) * 2003-06-06 2007-09-20 ハネウエル・インターナシヨナル・インコーポレーテツド 熱連結システムとその製造方法
TW200507131A (en) 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
TWI224840B (en) * 2003-07-22 2004-12-01 Advanced Semiconductor Eng Method for fabricating flip chip ball grid array package
JP2005064104A (ja) * 2003-08-08 2005-03-10 Hitachi Cable Ltd 発光ダイオードアレイ
US6864165B1 (en) * 2003-09-15 2005-03-08 International Business Machines Corporation Method of fabricating integrated electronic chip with an interconnect device
US7615873B2 (en) * 2004-04-21 2009-11-10 International Rectifier Corporation Solder flow stops for semiconductor die substrates
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
JP4524585B2 (ja) * 2004-06-24 2010-08-18 ソニー株式会社 半導体装置および半導体装置の製造方法
JP4170266B2 (ja) * 2004-07-02 2008-10-22 日本特殊陶業株式会社 配線基板の製造方法
WO2006025084A1 (ja) * 2004-08-30 2006-03-09 Spansion Llc 積層型半導体装置用キャリア構成、この製造方法及び積層型半導体装置の製造方法
US7786591B2 (en) * 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
KR100688744B1 (ko) * 2004-11-15 2007-02-28 삼성전기주식회사 고밀도 인쇄회로기판 및 이의 제조방법
KR100674319B1 (ko) * 2004-12-02 2007-01-24 삼성전기주식회사 얇은 코어층을 갖는 인쇄회로기판 제조방법
JP5653144B2 (ja) * 2004-12-16 2015-01-14 新光電気工業株式会社 半導体パッケージの製造方法
CN100388447C (zh) * 2004-12-20 2008-05-14 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
TWI286807B (en) * 2005-04-26 2007-09-11 Phoenix Prec Technology Corp Carrying structure of electronic component
CN1937217B (zh) * 2005-09-22 2010-04-07 矽统科技股份有限公司 封装结构与其封装方法
JP2007103840A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 電子回路装置の製造方法
JP2007207872A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 配線基板および半導体装置ならびにそれらの製造方法
US8829661B2 (en) * 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method
US7353591B2 (en) * 2006-04-18 2008-04-08 Kinsus Interconnect Technology Corp. Method of manufacturing coreless substrate
US9299634B2 (en) * 2006-05-16 2016-03-29 Broadcom Corporation Method and apparatus for cooling semiconductor device hot blocks and large scale integrated circuit (IC) using integrated interposer for IC packages
US9013035B2 (en) * 2006-06-20 2015-04-21 Broadcom Corporation Thermal improvement for hotspots on dies in integrated circuit packages
KR100851194B1 (ko) * 2006-08-24 2008-08-08 엘지이노텍 주식회사 발광 장치 및 그 제조방법, 백 라이트 장치
JP4840373B2 (ja) * 2008-01-31 2011-12-21 カシオ計算機株式会社 半導体装置およびその製造方法
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法
JP5172404B2 (ja) * 2008-03-13 2013-03-27 日本特殊陶業株式会社 多層配線基板の製造方法、及び多層配線基板の中間製品
JP4862871B2 (ja) * 2008-09-18 2012-01-25 株式会社デンソー 半導体装置
US8067266B2 (en) * 2009-12-23 2011-11-29 Intel Corporation Methods for the fabrication of microelectronic device substrates by attaching two cores together during fabrication
JP5589598B2 (ja) * 2010-06-22 2014-09-17 富士通株式会社 半導体装置の製造方法
US8575755B1 (en) 2010-10-19 2013-11-05 Maxim Integrated Products, Inc. Semiconductor device having mode of operation defined by inner bump assembly connection
US20120188721A1 (en) * 2011-01-21 2012-07-26 Nxp B.V. Non-metal stiffener ring for fcbga
US8945329B2 (en) * 2011-06-24 2015-02-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8440503B1 (en) * 2011-11-16 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for performing reflow in bonding processes
JP5729290B2 (ja) 2011-12-16 2015-06-03 富士通株式会社 半導体装置の製造方法、電子装置の製造方法及び基板
DE102012207598A1 (de) * 2012-05-08 2013-11-14 Continental Automotive Gmbh Verfahren zum elektrischen Kontaktieren eines elektronischen Bauelements als Stapel und elektronisches Bauelement mit einer Kontaktierungsstruktur
WO2014006562A1 (en) * 2012-07-03 2014-01-09 Element Six Technologies Us Corporation Handle for semiconductor-on-diamond wafers and method of manufacture
US8853002B2 (en) 2013-01-04 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for metal bump die assembly
US8941224B2 (en) * 2013-03-29 2015-01-27 Kinsus Interconnect Technology Corp. Package structure of a chip and a substrate
US9209149B2 (en) 2013-11-14 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace structures with high assembly yield
JP6680712B2 (ja) * 2017-03-10 2020-04-15 キオクシア株式会社 半導体装置
US10586751B2 (en) * 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN117174584A (zh) * 2023-11-01 2023-12-05 合肥晶合集成电路股份有限公司 一种半导体结构的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
AU5084998A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for using photoabsorptive coatings to enhance both blind and through micro-via entrance quality
JP3832102B2 (ja) * 1998-08-10 2006-10-11 ソニー株式会社 半導体装置の製造方法
JP2000323620A (ja) 1999-05-11 2000-11-24 Sumitomo Bakelite Co Ltd 半導体搭載用基板とその製造方法及び半導体チップの実装方法
JP4250844B2 (ja) 2000-01-21 2009-04-08 Ｊｓｒ株式会社 半導体装置
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
US6528892B2 (en) * 2001-06-05 2003-03-04 International Business Machines Corporation Land grid array stiffener use with flexible chip carriers

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