JP3904537B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、マスクＲＯＭ(Read Only Memory)等の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置としては、例えばマスクＲＯＭが知られている。マスクＲＯＭとは、製造段階でメモリセルに記憶値を書き込む、読み出し専用の半導体記憶装置である。
【０００３】
図６は、従来のマスクＲＯＭ６００の一構成例を示す回路図である。
【０００４】
図６に示されたように、メモリセルアレイ６１０のメモリセルトランジスタＴ１１，・・・Ｔｎｍは、対応するワード線（ＷＬ１，ＷＬ２，・・・，ＷＬｎのいずれか）にゲートで接続され、且つ、対応するビット線（ＢＬ１，ＢＬ２，・・・，ＢＬｍのいずれか）にドレインで接続されている。また、一部のトランジスタＴ１２，Ｔ２１，・・・のソースは接地されているが、他のトランジスタＴ１１，Ｔ２２，・・・のソースはフローティング状態になっている。このマスクＲＯＭ６００では、ソースの接地／フローティングにより、データが書き込まれる。後述するように、メモリセルトランジスタの読み出し電位をローレベルに設定したい場合、そのメモリセルトランジスタのソースは接地される。逆に、メモリセルトランジスタの読み出し電位をハイレベルに設定したい場合、そのメモリセルトランジスタのソースはフローティング状態に設定される。
【０００５】
例えば、ワード線ＷＬ１を選択するとき、このワード線ＷＬ１の電位はＶＤＤ（すなわちハイレベル）に設定され、他のワード線ＷＬ２〜ＷＬｎの電位は接地電位（すなわちローレベル）に設定される。このため、ワード線ＷＬ１に接続されたメモリセルトランジスタＴ１１，Ｔ１２，・・・Ｔ１ｍはすべてオンし、他のワード線ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタはすべてオフする。
【０００６】
また、例えばビット線ＢＬ１を選択するとき、選択信号Ｓ１としてはローレベルが入力され、他の選択信号Ｓ２〜Ｓｍとしてはハイレベルが入力される。これにより、選択トランジスタ６２０−１はオンし、他の選択トランジスタ６２０−２〜６２０−ｍはオフ状態に維持される。したがって、データ線ＤＬは、ビット線ＢＬ１のみと導通し、他のビット線ＢＬ２〜ＢＬｍとは非導通になる。
【０００７】
プリチャージ回路６３０−１〜６３０−ｍは、それぞれ、対応する選択信号（Ｓ１〜Ｓｍのいずれか）がハイレベルのときにのみ、対応するビット線（ＢＬ１〜ＢＬｍのいずれか）にプリチャージ電位ＶＤＤを印加する。したがって、例えばビット線ＢＬ１が選択された場合、ビット線ＢＬ１には電位ＶＤＤが印加されないが、他のビット線ＢＬ２〜ＢＬｍには電位ＶＤＤが印加される。なお、読み出しの前には、すべてのビット線ＢＬ１〜ＢＬｍは、初期電位ＶＤＤに設定されている。
【０００８】
ここで、メモリセルトランジスタＴ１２の記憶値を読み出したい場合を考える。この場合、ワード線ＷＬ１およびビット線ＢＬ２が選択される。ビット線ＢＬ２が選択されたとき（図７（Ａ）、（Ｂ）のｔ１参照）、プリチャージ回路６３０−２はオフし、他のプリチャージ回路６３０−１，６３０−３〜６３０−ｍはオンする。ここで、メモリセルトランジスタＴ１２のソースは、接地されている。加えて、プリチャージ回路６３０−２はオフしているので、ビット線ＢＬ２に対する電流の供給は行われない。したがって、メモリセルトランジスタＴ１２がオンすると、ビット線ＢＬ２の電位は、徐々に低下する（図７（Ａ）参照）。このため、データ線ＤＬの出力電位も、徐々に低下する。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１１も、オンする。しかしながら、メモリセルトランジスタＴ１１は、ソースがフローティング状態に設定されているので、ビット線ＢＬ１の電位はＶＤＤに維持される（図７（Ｂ）参照）。
【０００９】
一方、メモリセルトランジスタＴ１１の記憶値を読み出したい場合、ワード線ＷＬ１およびビット線ＢＬ１が選択される。ビット線ＢＬ１が選択されたとき（図７（Ｃ）、（Ｄ）のｔ１参照）、プリチャージ回路６３０−１はオフし、他のプリチャージ回路６３０−２〜６３０−ｍはオンする。ここで、メモリセルトランジスタＴ１１のソースは、フローティング状態に設定されている。したがって、メモリセルトランジスタＴ１１がオンしても、ビット線ＢＬ１の電位はＶＤＤに維持される。したがって、ビット線ＢＬ１からデータ線ＤＬには、ハイレベルが出力される（図７（Ｃ）参照）。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１２も、オンする。このため、メモリセルトランジスタＴ１２からは、ビット線ＢＬ２に蓄積された電荷が、グランドに放出される。しかし、プリチャージ回路６３０−２からビット線ＢＬ２に電流が供給されるので、ビット線ＢＬ２の電位は、ＶＤＤよりも若干低い値に安定する（図７（Ｄ）参照）。
【００１０】
このように、マスクＲＯＭ６００では、非選択のビット線は、対応するプリチャージ回路によって、ＶＤＤ近傍の電位に維持される。これは、選択されたビット線の電位低下を防止するためである。
【００１１】
例えば、メモリセルトランジスタＴ１１の記憶値を読み出す場合には、メモリセルトランジスタＴ１２もオンする（上述）。このため、プリチャージ回路６３０−２が設けられていなければ、非選択ビット線ＢＬ２の電位は、徐々に低下する。ビット線ＢＬ２の電位が低下すると、ビット線ＢＬ１，ＢＬ２間のカップリング容量の作用により、ビット線ＢＬ１の電位が低下する場合がある。したがって、非選択ビット線ＢＬ２の電位低下は、選択されたビット線ＢＬ１の誤読み出しを招くおそれがある。
【００１２】
このような理由から、マスクＲＯＭ６００では、プリチャージ回路６３０−１〜６３０−ｍを用いて、非選択ビット線の電位を、基準電位ＶＤＤの近傍値に維持している。
【００１３】
基準電位を発生させる回路としては、例えば下記特許文献１、２に開示されたものが知られている。
【００１４】
【特許文献１】
特開２００２−３２１３９２８号公報
【特許文献２】
特許第２７５３１４４号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１、２で開示された基準電位発生回路には、回路規模が大きいという欠点がある。このため、これらの基準電位発生回路をプリチャージ回路６３０−１〜６３０−ｍに採用すると、マスクＲＯＭ６００全体としての回路規模が非常に大きくなってしまう。
【００１６】
加えて、上述のマスクＲＯＭ６００には、消費電流が非常に大きいという欠点がある。これは、主として、ソースが接地されたメモリセルトランジスタが、非選択の場合にもビット線を放電するためである。
【００１７】
このため、回路規模の小さいプリチャージ回路を用い、消費電力が少ない半導体記憶装置が嘱望されていた。
【００２０】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、互いに異なる電位が印加される第１電源ラインおよび第２電源ラインと、マトリクス状に配置された複数のメモリセルトランジスタを有するメモリセルアレイと、対応する行のメモリセルトランジスタの制御電極にそれぞれ接続された複数のワード線と、対応する列のメモリセルトランジスタの一方の主電極にそれぞれ接続された複数のビット線と、ビット線の電位を選択的に出力するためのデータ線と、対応するビット線に一方の主電極が接続され、データ線に他方の主電極が接続され且つ対応する選択信号を制御電極から入力する選択トランジスタと、対応するビット線に一方の主電極が接続され且つ他方の主電極が電源ラインに接続されたプリチャージトランジスタと選択信号が非選択を示し且つ対応するビット線の電位と第２電源ラインの電位との差が所定値よりも大きいときにのみプリチャージトランジスタをオンさせるプリチャージ制御回路とを有するプリチャージ回路とを備える。
【００２１】
この発明では、選択信号が非選択を示し且つ対応するビット線の電位と電源ラインの電位との差が所定値よりも大きいときにのみビット線のプリチャージを行うように、プリチャージ回路を構成した。これにより、非選択ビット線の電位を低下させることができるので、非選択ビット線からグランドに放出される電流を小さくなり、したがって消費電力が低減される。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態について、この発明をマスクＲＯＭに適用する場合を例に採って説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２３】
第１の実施形態
図１は、第１の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。
【００２４】
図１に示したように、この実施形態に係るマスクＲＯＭ１００は、メモリセルアレイ１１０と、ｎ本のワード線ＷＬ１，ＷＬ２，・・・，ＷＬｎと、ｍ本のビット線ＢＬ１，ＢＬ２，・・・，ＢＬｍと、ｍ個の選択トランジスタ１２０−１，１２０−２，・・・，１２０−ｍと、ｍ個のプリチャージトランジスタ１３０−１，１３０−２，・・・，１３０−ｍと、データ線ＤＬとを備えている。
【００２５】
メモリセルアレイ１１０は、ｎ×ｍ個のメモリセルトランジスタＴ１１〜Ｔｎｍを備えている。これらのメモリセルトランジスタＴ１１〜Ｔｎｍは、マトリクス状に配置されている。この実施形態では、メモリセルトランジスタＴ１１〜Ｔｎｍとして、ｎＭＯＳトランジスタが使用されている。従来のマスクＲＯＭ６００（図６参照）と同様、メモリセルトランジスタＴ１１〜Ｔｎｍには、ソースの接地／フローティングにより、データが書き込まれる。メモリセルトランジスタの読み出し電位がローレベルになるように設定したい場合、そのメモリセルトランジスタのソースは接地される。逆に、メモリセルトランジスタの読み出し電位がハイレベルになるように設定したい場合、そのメモリセルトランジスタのソースはフローティング状態に設定される。
【００２６】
ワード線ＷＬ１〜ＷＬｎは、メモリセルアレイ１１０の行毎に設けられている。これらのワード線ＷＬ１〜ＷＬｎは、対応する行に配置されたメモリセルトランジスタのゲートにそれぞれ接続されている。
【００２７】
ビット線ＢＬ１〜ＢＬｍは、メモリセルアレイ１１０の列毎に設けられている。これらのビット線ＢＬ１〜ＢＬｍは、対応する列に配置されたメモリセルトランジスタのドレインに、それぞれ接続されている。
【００２８】
選択トランジスタ１２０−１〜１２０−ｍは、ビット線ＢＬ１〜ＢＬｍ毎に設けられている。この実施形態では、選択トランジスタ１２０−１〜１２０−ｍとして、ｐＭＯＳトランジスタが使用される。選択トランジスタ１２０−１〜１２０−ｍは、対応するビット線ＢＬ１〜ＢＬｍにソースが接続されており、且つ、データ線ＤＬにドレインが接続されている。また、選択トランジスタ１２０−１〜１２０−ｍのゲートには、対応する選択信号（Ｓ１〜Ｓｍのいずれか）が入力される。
【００２９】
プリチャージトランジスタ１３０−１〜１３０−ｍは、ビット線ＢＬ１〜ＢＬｍ毎に設けられている。この実施形態では、プリチャージトランジスタ１３０−１〜１３０−ｍとして、ｎＭＯＳトランジスタが使用される。プリチャージトランジスタ１３０−１〜１３０−ｍは、対応するビット線ＢＬ１〜ＢＬｍにソースが接続されており、且つ、電源ラインＶＤＤにドレインが接続されている。また、プリチャージトランジスタ１３０−１〜１３０−ｍのゲートには、対応する選択信号（Ｓ１〜Ｓｍのいずれか）が入力される。
【００３０】
次に、図１に示したマスクＲＯＭ１００の動作を説明する。
【００３１】
例えばメモリセルトランジスタＴ１１からの読み出しが行われるとき、ワード線ＷＬ１およびビット線ＢＬ１が選択される。
【００３２】
ワード線ＷＬ１を選択するとき、このワード線ＷＬ１はハイレベルに設定され、他のワード線ＷＬ２〜ＷＬｎの電位はローレベルに設定される。
【００３３】
このため、ワード線ＷＬ１に接続されたメモリセルトランジスタＴ１１，Ｔ１２，・・・Ｔ１ｍはすべてオンし、他のワード線ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタはすべてオフする。
【００３４】
一方、ビット線ＢＬ１を選択するとき、選択信号Ｓ１としてはローレベルが入力され、他の選択信号Ｓ２〜Ｓｍとしてはハイレベルが入力される。
【００３５】
選択トランジスタ１２０−１〜１２０−ｍはｐＭＯＳであるため、ゲート電位がローレベルのときオンし、且つ、ゲート電位がハイレベルのときオフする。したがって、選択信号Ｓ１の電位がローレベル且つ選択信号Ｓ２〜Ｓｍがハイレベルのとき、選択トランジスタ１２０−１はオンするが、他の選択トランジスタ１２０−２〜１２０−ｍはオフ状態に維持される。このため、データ線ＤＬは、ビット線ＢＬ１のみと導通し、他のビット線ＢＬ２〜ＢＬｍとは非導通になる。
【００３６】
一方、プリチャージトランジスタ１３０−１〜１３０−ｍはｎＭＯＳであるため、ゲート電位がハイレベルのときオンし、且つ、ゲート電位がローレベルのときオフする。したがって、選択信号Ｓ１がローレベル且つ選択信号Ｓ２〜Ｓｍがハイレベルのとき、プリチャージトランジスタ１３０−１はオフし且つ他のプリチャージトランジスタ１３０−２〜１３０−ｍはオンする。このため、ビット線ＢＬ１には電位ＶＤＤが印加されず、且つ、他のビット線ＢＬ２〜ＢＬｍには電位ＶＤＤが印加される。なお、読み出しの前には、すべてのビット線ＢＬ１〜ＢＬｍは、初期電位ＶＤＤに設定されている。
【００３７】
このように、この実施形態では、選択トランジスタ１２０−１〜１２０−ｍと逆導電型のトランジスタ（すなわち動作論理が逆のトランジスタ）をプリチャージトランジスタ１３０−１〜１３０−ｍとして採用した。したがって、選択信号Ｓ１〜Ｓｍを、プリチャージトランジスタ１３０−１〜１３０−ｍの制御信号としてそのまま使用することができる。
【００３８】
メモセルトランジスタＴ１１〜Ｔｎｍの記憶値を読み出す際の原理は、従来のマスクＲＯＭ６００の場合と同じであるので（図７参照）、説明を省略する。
【００３９】
以上説明したように、この実施形態に係るマスクＲＯＭ１００によれば、１本のビット線に対して１個のプリチャージトランジスタを設けるだけで、各ビット線ＢＬ１〜ＢＬｍのプリチャージを行うことができる。したがって、マスクＲＯＭ１００全体としての回路規模を非常に小さくすることができる。
【００４０】
加えて、この実施形態によれば、１本のビット線に対して１個のプリチャージトランジスタを設けるだけでよいので、消費電力も小さくなる。
【００４１】
第２の実施形態
図２は、第２の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。図２において、図１と同じ符号を付した構成要素は、図１の場合と同じものを示している。
【００４２】
図２に示したように、この実施形態に係るマスクＲＯＭ２００は、選択トランジスタ２２０−１，２２０−２，・・・，２２０−ｍとしてｎＭＯＳトランジスタを用い、且つ、プリチャージトランジスタ２３０−１，２３０−２，・・・，２３０−ｍとしてｐＭＯＳトランジスタを用いた。
【００４３】
次に、図２に示したマスクＲＯＭ２００の動作を説明する。
【００４４】
例えばメモリセルトランジスタＴ１１からの読み出しが行われるとき、ワード線ＷＬ１およびビット線ＢＬ１が選択される。
【００４５】
第１の実施形態と同様、ワード線ＷＬ１を選択するときには、このワード線ＷＬ１はハイレベルに設定され、他のワード線ＷＬ２〜ＷＬｎはローレベルに設定される。これにより、ワード線ＷＬ１に接続されたメモリセルトランジスタＴ１１，Ｔ１２，・・・Ｔ１ｍはすべてオンし、他のワード線ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタはすべてオフする。
【００４６】
一方、ビット線ＢＬ１を選択するとき、選択信号Ｓ１としてはハイレベルが入力され、他の選択信号Ｓ２〜Ｓｍとしてはローレベルが入力される。すなわち、この実施形態では、選択信号Ｓ１〜Ｓｍの論理が、第１の実施形態の場合と逆になる。
【００４７】
選択トランジスタ２２０−１〜２２０−ｍはｎＭＯＳトランジスタであるため、ゲート電位がハイレベルのときオンし、且つ、ゲート電位がローレベルのときオフする。したがって、選択信号Ｓ１の電位がハイレベル且つ選択信号Ｓ２〜Ｓｍの電位がローレベルのとき、選択トランジスタ２２０−１はオンするが、他の選択トランジスタ２２０−２〜２２０−ｍはオフ状態に維持される。このため、データ線ＤＬは、ビット線ＢＬ１のみと導通し、他のビット線ＢＬ２〜ＢＬｍとは非導通になる。
【００４８】
一方、プリチャージトランジスタ２３０−１〜２３０−ｍはｐＭＯＳトランジスタであるため、ゲート電位がローレベルのときオンし、且つ、ゲート電位がハイレベルのときオフする。したがって、選択信号Ｓ１の電位がハイレベル且つ選択信号Ｓ２〜Ｓｍの電位がローレベルのとき、プリチャージトランジスタ２３０−１はオフし且つ他のプリチャージトランジスタ２３０−２〜２３０−ｍはオンする。このため、ビット線ＢＬ１には電位ＶＤＤが印加されず、且つ、他のビット線ＢＬ２〜ＢＬｍには電位ＶＤＤが印加される。なお、読み出しの前には、すべてのビット線ＢＬ１〜ＢＬｍは、初期電位ＶＤＤに設定されている。
【００４９】
このように、この実施形態では、第１の実施形態と同様、選択トランジスタ２２０−１〜２２０−ｍと逆導電型のトランジスタ（すなわち動作論理が逆のトランジスタ）をプリチャージトランジスタ２３０−１〜２３０−ｍとして採用した。したがって、選択信号Ｓ１〜Ｓｍを、プリチャージトランジスタ２３０−１〜２３０−ｍの制御信号として、そのまま使用することができる。
【００５０】
メモリセルトランジスタＴ１１〜Ｔｎｍの記憶値を読み出す際の原理は、従来のマスクＲＯＭ６００の場合と同じであるので（図７参照）、説明を省略する。
【００５１】
以上説明したように、この実施形態に係るマスクＲＯＭ２００によれば、第１の実施の形態と同様の理由により、マスクＲＯＭ２００全体としての回路規模を非常に小さくすることができ、且つ、消費電力も小さくなる。
【００５２】
第３の実施形態
図３は、第３の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。図３において、図１と同じ符号を付した構成要素は、図１の場合と同じものを示している。
【００５３】
図３に示したように、この実施形態に係るマスクＲＯＭ３００は、プリチャージ回路３３０−１，３３０−２，・・・，３３０−ｍを備えている。
【００５４】
プリチャージ回路３３０−１は、プリチャージトランジスタ３３１−１と、インバータ３３２−１と、ＮＡＮＤゲート３３３−１とを備えている。インバータ３３２−１およびＮＡＮＤゲート３３３−１が、この発明のプリチャージ制御回路に相当する。
【００５５】
プリチャージトランジスタ３３１−１としては、ｐＭＯＳトランジスタが使用される。プリチャージトランジスタ３３１−１は、対応するビット線ＢＬ１にドレインが接続されており、且つ、電源ラインＶＤＤにソースが接続されている。
【００５６】
インバータ３３２−１は、対応するビット線ＢＬ１の電位を反転して、出力する。この実施形態では、インバータ３３２−１の動作しきい値は、ＶＤＤ／２とする。
【００５７】
ＮＡＮＤゲート３３３−１は、対応する選択信号Ｓ１と、インバータ３３２−１の出力電位とを入力する。ＮＡＮＤゲート３３３−１の出力電位は、プリチャージトランジスタ３３１−１のゲートに供給される。
【００５８】
なお、プリチャージ回路３３０−２〜３３０−ｍの構成も、プリチャージトランジスタ３３０−１と同様である。
【００５９】
次に、プリチャージ回路３３０−１〜３３０−ｍの動作について、ビット線ＢＬ１が選択された場合を例に採って説明する。第１の実施形態と同様、ビット線ＢＬ１が選択されるとき、選択信号Ｓ１はローレベルに設定され、且つ、選択信号Ｓ２〜Ｓｍはハイレベルに設定される。
【００６０】
プリチャージ回路３３０−１において、ＮＡＮＤゲート３３３−１には選択信号Ｓ１が入力される。ビット線ＢＬ１が選択されたときの選択信号Ｓ１はローレベルなので、ＮＡＮＤゲート３３３−１の出力電位は、インバータ３３２−１の出力電位に拘わらず、ハイレベルに固定される。したがって、プリチャージトランジスタ３３１−１は、オフする。
【００６１】
一方、プリチャージ回路３３０−２において、プリチャージトランジスタ３３１−２には、選択信号Ｓ２として、ハイレベルが入力される。このとき、ＮＡＮＤゲート３３３−２の出力電位は、インバータ３３２−２の出力電位と同じになる。上述したように、インバータ３３２−２の動作しきい値は、ＶＤＤ／２である。したがって、ビット線ＢＬ２の電位がＶＤＤ／２よりも小さいとき、インバータ３３２−２の出力電位はハイレベルになり、このためＮＡＮＤゲート３３３−２の出力電位はローレベルになる。これにより、プリチャージトランジスタ３３１−２がオンし、ビット線ＢＬ２はプリチャージされる。一方、ビット線ＢＬ２の電位がＶＤＤ／２以上のとき、インバータ３３２−２の出力電位はローレベルになり、したがってＮＡＮＤゲート３３３−２の出力電位はハイレベルになる。このため、プリチャージトランジスタ３３１−２はオフするので、ビット線ＢＬ２はプリチャージされない。このようにして、非選択ビット線ＢＬ２の電位は、ＶＤＤ／２に固定される。
【００６２】
なお、プリチャージ回路３３０−３〜３３０−ｍの動作も、プリチャージ回路３３０−２の動作と同様である。
【００６３】
続いて、この実施形態に係るマスクＲＯＭ３００の全体動作について、図４を用いて説明する。図４（Ａ）〜（Ｄ）において、ｔ１はビット線が選択されたタイミングを示している。
【００６４】
まず、メモリセルトランジスタＴ１２の記憶値を読み出したい場合を考える。この場合、ワード線ＷＬ１およびビット線ＢＬ２が選択される。ビット線ＢＬ２が選択されたとき、プリチャージ回路３３０−２はオフし、他のプリチャージ回路３３０−１，３３０−３〜３３０−ｍはオンする。ここで、メモリセルトランジスタＴ１２のソースは、接地されている。加えて、プリチャージ回路３３０−２はオフしているので、ビット線ＢＬ２に対する電流の供給は行われない。したがって、メモリセルトランジスタＴ１２がオンすると、ビット線ＢＬ２の電位は、ＶＤＤ／２から徐々に低下する。このため、データ線ＤＬの出力電位も、ＶＤＤ／２から徐々に低下する（図４（Ａ）参照）。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１１も、オンする。しかしながら、メモリセルトランジスタＴ１１は、ソースがフローティング状態に設定されているので、ビット線ＢＬ１の電位はＶＤＤ／２に維持される（図４（Ｂ）参照）。
【００６５】
次に、メモリセルトランジスタＴ１１の記憶値を読み出したい場合を考える。この場合、ワード線ＷＬ１およびビット線ＢＬ１が選択される。ビット線ＢＬ１が選択されたとき、プリチャージ回路３３０−１はオフし、他のプリチャージ回路３３０−２〜３３０−ｍはオンする。ここで、メモリセルトランジスタＴ１１のソースは、フローティング状態に設定されている。したがって、メモリセルトランジスタＴ１１がオンしても、ビット線ＢＬ１の電位はＶＤＤ／２に維持される。したがって、ビット線ＢＬ１からデータ線ＤＬには、ハイレベルが出力される（図４（Ｃ）参照）。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１２も、オンする。このため、メモリセルトランジスタＴ１２からは、ビット線ＢＬ２に蓄積された電荷が、グランドに放出される。しかし、プリチャージ回路３３０−２からビット線ＢＬ２に電流が供給されるので、ビット線ＢＬ２の電位は、ＶＤＤ／２に安定する（図４（Ｄ）参照）。
【００６６】
このように、非選択ビット線の電位は、ソースが接地されたメモリセルトランジスタが接続されているか否かに拘わらず、常にＶＤＤ／２に固定される。
【００６７】
以上説明したように、この実施形態に係るマスクＲＯＭ３００によれば、簡単な構成のプリチャージ回路を用いて、非選択ビット線の電位を電源電位ＶＤＤの二分の一にすることができる。したがって、この実施形態では、非選択列のメモリセルトランジスタ（例えばＴ１２）からグランドに流れる電流が従来のマスクＲＯＭ６００（図６参照）よりも小さくなり、これにより、消費電力が低減される。
【００６８】
加えて、この実施形態に係るマスクＲＯＭ３００によれば、非選択ビット線の電位が常にＶＤＤ／２に固定され、従来のマスクＲＯＭ６００のような変動（図７（Ｄ）参照）が生じない。このため、非選択ビット線から見たビット線間のカップリング容量は、各メモリセルトランジスタＴ１１〜Ｔｎｍの記憶値に依らず一定である。したがって、この実施形態に係るマスクＲＯＭ３００では、設計段階において、回路のディメンジョン調整が容易になる。
【００６９】
さらに、非選択ビット線の電位が常にＶＤＤ／２に固定されることにより、選択ビット線からデータ線ＤＬに読み出される電位が、メモリセルトランジスタＴ１１〜Ｔｎｍの記憶値に応じて変動し難くなる。したがって、ハイレベル電位を低下させているにも拘わらず、読み出し値の信頼性はそれほど悪化しない。
【００７０】
なお、この実施形態ではプリチャージ電位をＶＤＤ／２に設定したが、ＶＤＤ／２以外の電位に設定できることはもちろんである。すなわち、ビット線ＢＬ１〜ＢＬｍのプリチャージ電位は、インバータ３３２−１〜３３２−ｍの動作しきい値を調整することによって、任意に設定できる。かかる動作しきい値は、例えばインバータ３３２−１〜３３２−ｍを構成するトランジスタのディメンジョンを変更することによって調整できる。
【００７１】
第４の実施形態
図５は、第４の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。図５において、図２、図３と同じ符号を付した構成要素は、図２、図３の場合と同じものを示している。
【００７２】
図５に示したように、この実施形態に係るマスクＲＯＭ５００は、プリチャージ回路５３０−１，５３０−２，・・・，５３０−ｍを備えている。
【００７３】
プリチャージ回路５３０−１は、プリチャージトランジスタ５３１−１と、ＮＯＲゲート５３２−１とを備えている。ＮＯＲゲート５３２−１は、この発明のプリチャージ制御回路に相当する。
【００７４】
プリチャージトランジスタ５３１−１としては、ｎＭＯＳトランジスタが使用される。プリチャージトランジスタ５３１−１は、対応するビット線ＢＬ１にソースが接続されており、且つ、電源ラインＶＤＤにドレインが接続されている。
【００７５】
ＮＯＲゲート５３２−１は、対応する選択信号Ｓ１と、ビット線ＢＬ１の電位とを入力する。ＮＯＲゲート５３２−１の出力電位は、プリチャージトランジスタ５３１−１のゲートに供給される。この実施形態では、ＮＯＲゲート５３２−１の動作しきい値は、ＶＤＤ／２とする。すなわち、ＮＯＲゲート５３２−１は、少なくとも一方の入力電位がＶＤＤ／２以上のときはローレベルを出力し、両方の入力電位がＶＤＤ／２よりも小さいときはハイレベルを出力する。
【００７６】
なお、プリチャージ回路５３０−２〜５３０−ｍの構成も、プリチャージ回路５３０−１と同様である。
【００７７】
次に、プリチャージ回路５３０−１〜５３０−ｍの動作について、ビット線ＢＬ１が選択された場合を例に採って説明する。
【００７８】
この実施形態では、選択ビット線に対応する選択信号はハイレベル（ＶＤＤ）に設定され、非選択ビット線に対応する選択信号はローレベル（接地電位）に設定される。すなわち、この実施形態では、選択信号Ｓ１〜Ｓｍの論理が、第３の実施形態と逆になる。
【００７９】
プリチャージ回路５３０−１において、ＮＯＲゲート５３２−１には選択信号Ｓ１が入力される。ビット線ＢＬ１が選択されたとき選択信号Ｓ１はハイレベルなので、ＮＯＲゲート５３２−１の出力電位は、ビット線ＢＬ１の電位に拘わらず、ローレベルに固定される。したがって、プリチャージトランジスタ５３１−１は、オフする。
【００８０】
一方、プリチャージ回路５３０−２には、選択信号Ｓ２として、ローレベルが入力される。このとき、ＮＯＲゲート５３２−２の出力電位は、ビット線ＢＬ２の電位によって決定される。すなわち、ビット線ＢＬ２の電位がＶＤＤ／２以上のとき、ＮＯＲゲート５３２−２は、ローレベルを出力する。したがって、プリチャージトランジスタ５３１−２はオフするので、プリチャージは行われない。一方、ビット線ＢＬ２の電位がＶＤＤ／２よりも小さいとき、ＮＯＲゲート５３２−２は、ハイレベルを出力する。したがって、プリチャージトランジスタ５３１−２はオンするので、プリチャージが行われる。このようにして、非選択ビット線ＢＬ２の電位は、ＶＤＤ／２に固定される。
【００８１】
なお、プリチャージ回路５３０−３〜５３０−ｍの動作も、プリチャージ回路５３０−２の動作と同様である。
【００８２】
この実施形態における読み出し時の全体動作は、第３の実施形態と同様であるので、説明を省略する。
【００８３】
このように、この実施形態によれば、第３の実施形態と同様の理由により、消費電力が小さく、且つ、回路のディメンジョン調整が容易な、マスクＲＯＭを提供することができる。
【００８４】
加えて、この実施形態によれば、プリチャージ回路がインバータを必要としない分だけ、第３の実施形態よりもさらに回路規模を小さくすることができる。
【００８５】
なお、第３の実施形態と同様、プリチャージ電位をＶＤＤ／２以外の電位に設定できることは、もちろんである。
【００８６】
【発明の効果】
以上説明したように、この発明によれば、回路規模が小さく且つ消費電力が少ない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図２】第２の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図３】第３の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図４】（Ａ）〜（Ｄ）ともに、第３の実施形態に係る半導体記憶装置の動作を説明するためのグラフである。
【図５】第４の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図６】従来の半導体記憶装置の構成例を概略的に示す回路図である。
【図７】（Ａ）〜（Ｄ）ともに、従来の半導体記憶装置の動作を説明するためのグラフである。
【符号の説明】
１００ マスクＲＯＭ
Ｔ１１〜Ｔｎｍ メモリセルトランジスタ
１２０−１〜１２０−ｍ 選択トランジスタ
１３０−１〜１３０−ｍ プリチャージトランジスタ
ＷＬ１〜ＷＬｎ ワード線
ＢＬ１〜ＢＬｍ ビット線
ＤＬ データ線
【発明の属する技術分野】
この発明は、マスクＲＯＭ(Read Only Memory)等の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置としては、例えばマスクＲＯＭが知られている。マスクＲＯＭとは、製造段階でメモリセルに記憶値を書き込む、読み出し専用の半導体記憶装置である。
【０００３】
図６は、従来のマスクＲＯＭ６００の一構成例を示す回路図である。
【０００４】
図６に示されたように、メモリセルアレイ６１０のメモリセルトランジスタＴ１１，・・・Ｔｎｍは、対応するワード線（ＷＬ１，ＷＬ２，・・・，ＷＬｎのいずれか）にゲートで接続され、且つ、対応するビット線（ＢＬ１，ＢＬ２，・・・，ＢＬｍのいずれか）にドレインで接続されている。また、一部のトランジスタＴ１２，Ｔ２１，・・・のソースは接地されているが、他のトランジスタＴ１１，Ｔ２２，・・・のソースはフローティング状態になっている。このマスクＲＯＭ６００では、ソースの接地／フローティングにより、データが書き込まれる。後述するように、メモリセルトランジスタの読み出し電位をローレベルに設定したい場合、そのメモリセルトランジスタのソースは接地される。逆に、メモリセルトランジスタの読み出し電位をハイレベルに設定したい場合、そのメモリセルトランジスタのソースはフローティング状態に設定される。
【０００５】
例えば、ワード線ＷＬ１を選択するとき、このワード線ＷＬ１の電位はＶＤＤ（すなわちハイレベル）に設定され、他のワード線ＷＬ２〜ＷＬｎの電位は接地電位（すなわちローレベル）に設定される。このため、ワード線ＷＬ１に接続されたメモリセルトランジスタＴ１１，Ｔ１２，・・・Ｔ１ｍはすべてオンし、他のワード線ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタはすべてオフする。
【０００６】
また、例えばビット線ＢＬ１を選択するとき、選択信号Ｓ１としてはローレベルが入力され、他の選択信号Ｓ２〜Ｓｍとしてはハイレベルが入力される。これにより、選択トランジスタ６２０−１はオンし、他の選択トランジスタ６２０−２〜６２０−ｍはオフ状態に維持される。したがって、データ線ＤＬは、ビット線ＢＬ１のみと導通し、他のビット線ＢＬ２〜ＢＬｍとは非導通になる。
【０００７】
プリチャージ回路６３０−１〜６３０−ｍは、それぞれ、対応する選択信号（Ｓ１〜Ｓｍのいずれか）がハイレベルのときにのみ、対応するビット線（ＢＬ１〜ＢＬｍのいずれか）にプリチャージ電位ＶＤＤを印加する。したがって、例えばビット線ＢＬ１が選択された場合、ビット線ＢＬ１には電位ＶＤＤが印加されないが、他のビット線ＢＬ２〜ＢＬｍには電位ＶＤＤが印加される。なお、読み出しの前には、すべてのビット線ＢＬ１〜ＢＬｍは、初期電位ＶＤＤに設定されている。
【０００８】
ここで、メモリセルトランジスタＴ１２の記憶値を読み出したい場合を考える。この場合、ワード線ＷＬ１およびビット線ＢＬ２が選択される。ビット線ＢＬ２が選択されたとき（図７（Ａ）、（Ｂ）のｔ１参照）、プリチャージ回路６３０−２はオフし、他のプリチャージ回路６３０−１，６３０−３〜６３０−ｍはオンする。ここで、メモリセルトランジスタＴ１２のソースは、接地されている。加えて、プリチャージ回路６３０−２はオフしているので、ビット線ＢＬ２に対する電流の供給は行われない。したがって、メモリセルトランジスタＴ１２がオンすると、ビット線ＢＬ２の電位は、徐々に低下する（図７（Ａ）参照）。このため、データ線ＤＬの出力電位も、徐々に低下する。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１１も、オンする。しかしながら、メモリセルトランジスタＴ１１は、ソースがフローティング状態に設定されているので、ビット線ＢＬ１の電位はＶＤＤに維持される（図７（Ｂ）参照）。
【０００９】
一方、メモリセルトランジスタＴ１１の記憶値を読み出したい場合、ワード線ＷＬ１およびビット線ＢＬ１が選択される。ビット線ＢＬ１が選択されたとき（図７（Ｃ）、（Ｄ）のｔ１参照）、プリチャージ回路６３０−１はオフし、他のプリチャージ回路６３０−２〜６３０−ｍはオンする。ここで、メモリセルトランジスタＴ１１のソースは、フローティング状態に設定されている。したがって、メモリセルトランジスタＴ１１がオンしても、ビット線ＢＬ１の電位はＶＤＤに維持される。したがって、ビット線ＢＬ１からデータ線ＤＬには、ハイレベルが出力される（図７（Ｃ）参照）。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１２も、オンする。このため、メモリセルトランジスタＴ１２からは、ビット線ＢＬ２に蓄積された電荷が、グランドに放出される。しかし、プリチャージ回路６３０−２からビット線ＢＬ２に電流が供給されるので、ビット線ＢＬ２の電位は、ＶＤＤよりも若干低い値に安定する（図７（Ｄ）参照）。
【００１０】
このように、マスクＲＯＭ６００では、非選択のビット線は、対応するプリチャージ回路によって、ＶＤＤ近傍の電位に維持される。これは、選択されたビット線の電位低下を防止するためである。
【００１１】
例えば、メモリセルトランジスタＴ１１の記憶値を読み出す場合には、メモリセルトランジスタＴ１２もオンする（上述）。このため、プリチャージ回路６３０−２が設けられていなければ、非選択ビット線ＢＬ２の電位は、徐々に低下する。ビット線ＢＬ２の電位が低下すると、ビット線ＢＬ１，ＢＬ２間のカップリング容量の作用により、ビット線ＢＬ１の電位が低下する場合がある。したがって、非選択ビット線ＢＬ２の電位低下は、選択されたビット線ＢＬ１の誤読み出しを招くおそれがある。
【００１２】
このような理由から、マスクＲＯＭ６００では、プリチャージ回路６３０−１〜６３０−ｍを用いて、非選択ビット線の電位を、基準電位ＶＤＤの近傍値に維持している。
【００１３】
基準電位を発生させる回路としては、例えば下記特許文献１、２に開示されたものが知られている。
【００１４】
【特許文献１】
特開２００２−３２１３９２８号公報
【特許文献２】
特許第２７５３１４４号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１、２で開示された基準電位発生回路には、回路規模が大きいという欠点がある。このため、これらの基準電位発生回路をプリチャージ回路６３０−１〜６３０−ｍに採用すると、マスクＲＯＭ６００全体としての回路規模が非常に大きくなってしまう。
【００１６】
加えて、上述のマスクＲＯＭ６００には、消費電流が非常に大きいという欠点がある。これは、主として、ソースが接地されたメモリセルトランジスタが、非選択の場合にもビット線を放電するためである。
【００１７】
このため、回路規模の小さいプリチャージ回路を用い、消費電力が少ない半導体記憶装置が嘱望されていた。
【００２０】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、互いに異なる電位が印加される第１電源ラインおよび第２電源ラインと、マトリクス状に配置された複数のメモリセルトランジスタを有するメモリセルアレイと、対応する行のメモリセルトランジスタの制御電極にそれぞれ接続された複数のワード線と、対応する列のメモリセルトランジスタの一方の主電極にそれぞれ接続された複数のビット線と、ビット線の電位を選択的に出力するためのデータ線と、対応するビット線に一方の主電極が接続され、データ線に他方の主電極が接続され且つ対応する選択信号を制御電極から入力する選択トランジスタと、対応するビット線に一方の主電極が接続され且つ他方の主電極が電源ラインに接続されたプリチャージトランジスタと選択信号が非選択を示し且つ対応するビット線の電位と第２電源ラインの電位との差が所定値よりも大きいときにのみプリチャージトランジスタをオンさせるプリチャージ制御回路とを有するプリチャージ回路とを備える。
【００２１】
この発明では、選択信号が非選択を示し且つ対応するビット線の電位と電源ラインの電位との差が所定値よりも大きいときにのみビット線のプリチャージを行うように、プリチャージ回路を構成した。これにより、非選択ビット線の電位を低下させることができるので、非選択ビット線からグランドに放出される電流を小さくなり、したがって消費電力が低減される。
【００２２】
【発明の実施の形態】
以下、この発明の実施形態について、この発明をマスクＲＯＭに適用する場合を例に採って説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２３】
第１の実施形態
図１は、第１の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。
【００２４】
図１に示したように、この実施形態に係るマスクＲＯＭ１００は、メモリセルアレイ１１０と、ｎ本のワード線ＷＬ１，ＷＬ２，・・・，ＷＬｎと、ｍ本のビット線ＢＬ１，ＢＬ２，・・・，ＢＬｍと、ｍ個の選択トランジスタ１２０−１，１２０−２，・・・，１２０−ｍと、ｍ個のプリチャージトランジスタ１３０−１，１３０−２，・・・，１３０−ｍと、データ線ＤＬとを備えている。
【００２５】
メモリセルアレイ１１０は、ｎ×ｍ個のメモリセルトランジスタＴ１１〜Ｔｎｍを備えている。これらのメモリセルトランジスタＴ１１〜Ｔｎｍは、マトリクス状に配置されている。この実施形態では、メモリセルトランジスタＴ１１〜Ｔｎｍとして、ｎＭＯＳトランジスタが使用されている。従来のマスクＲＯＭ６００（図６参照）と同様、メモリセルトランジスタＴ１１〜Ｔｎｍには、ソースの接地／フローティングにより、データが書き込まれる。メモリセルトランジスタの読み出し電位がローレベルになるように設定したい場合、そのメモリセルトランジスタのソースは接地される。逆に、メモリセルトランジスタの読み出し電位がハイレベルになるように設定したい場合、そのメモリセルトランジスタのソースはフローティング状態に設定される。
【００２６】
ワード線ＷＬ１〜ＷＬｎは、メモリセルアレイ１１０の行毎に設けられている。これらのワード線ＷＬ１〜ＷＬｎは、対応する行に配置されたメモリセルトランジスタのゲートにそれぞれ接続されている。
【００２７】
ビット線ＢＬ１〜ＢＬｍは、メモリセルアレイ１１０の列毎に設けられている。これらのビット線ＢＬ１〜ＢＬｍは、対応する列に配置されたメモリセルトランジスタのドレインに、それぞれ接続されている。
【００２８】
選択トランジスタ１２０−１〜１２０−ｍは、ビット線ＢＬ１〜ＢＬｍ毎に設けられている。この実施形態では、選択トランジスタ１２０−１〜１２０−ｍとして、ｐＭＯＳトランジスタが使用される。選択トランジスタ１２０−１〜１２０−ｍは、対応するビット線ＢＬ１〜ＢＬｍにソースが接続されており、且つ、データ線ＤＬにドレインが接続されている。また、選択トランジスタ１２０−１〜１２０−ｍのゲートには、対応する選択信号（Ｓ１〜Ｓｍのいずれか）が入力される。
【００２９】
プリチャージトランジスタ１３０−１〜１３０−ｍは、ビット線ＢＬ１〜ＢＬｍ毎に設けられている。この実施形態では、プリチャージトランジスタ１３０−１〜１３０−ｍとして、ｎＭＯＳトランジスタが使用される。プリチャージトランジスタ１３０−１〜１３０−ｍは、対応するビット線ＢＬ１〜ＢＬｍにソースが接続されており、且つ、電源ラインＶＤＤにドレインが接続されている。また、プリチャージトランジスタ１３０−１〜１３０−ｍのゲートには、対応する選択信号（Ｓ１〜Ｓｍのいずれか）が入力される。
【００３０】
次に、図１に示したマスクＲＯＭ１００の動作を説明する。
【００３１】
例えばメモリセルトランジスタＴ１１からの読み出しが行われるとき、ワード線ＷＬ１およびビット線ＢＬ１が選択される。
【００３２】
ワード線ＷＬ１を選択するとき、このワード線ＷＬ１はハイレベルに設定され、他のワード線ＷＬ２〜ＷＬｎの電位はローレベルに設定される。
【００３３】
このため、ワード線ＷＬ１に接続されたメモリセルトランジスタＴ１１，Ｔ１２，・・・Ｔ１ｍはすべてオンし、他のワード線ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタはすべてオフする。
【００３４】
一方、ビット線ＢＬ１を選択するとき、選択信号Ｓ１としてはローレベルが入力され、他の選択信号Ｓ２〜Ｓｍとしてはハイレベルが入力される。
【００３５】
選択トランジスタ１２０−１〜１２０−ｍはｐＭＯＳであるため、ゲート電位がローレベルのときオンし、且つ、ゲート電位がハイレベルのときオフする。したがって、選択信号Ｓ１の電位がローレベル且つ選択信号Ｓ２〜Ｓｍがハイレベルのとき、選択トランジスタ１２０−１はオンするが、他の選択トランジスタ１２０−２〜１２０−ｍはオフ状態に維持される。このため、データ線ＤＬは、ビット線ＢＬ１のみと導通し、他のビット線ＢＬ２〜ＢＬｍとは非導通になる。
【００３６】
一方、プリチャージトランジスタ１３０−１〜１３０−ｍはｎＭＯＳであるため、ゲート電位がハイレベルのときオンし、且つ、ゲート電位がローレベルのときオフする。したがって、選択信号Ｓ１がローレベル且つ選択信号Ｓ２〜Ｓｍがハイレベルのとき、プリチャージトランジスタ１３０−１はオフし且つ他のプリチャージトランジスタ１３０−２〜１３０−ｍはオンする。このため、ビット線ＢＬ１には電位ＶＤＤが印加されず、且つ、他のビット線ＢＬ２〜ＢＬｍには電位ＶＤＤが印加される。なお、読み出しの前には、すべてのビット線ＢＬ１〜ＢＬｍは、初期電位ＶＤＤに設定されている。
【００３７】
このように、この実施形態では、選択トランジスタ１２０−１〜１２０−ｍと逆導電型のトランジスタ（すなわち動作論理が逆のトランジスタ）をプリチャージトランジスタ１３０−１〜１３０−ｍとして採用した。したがって、選択信号Ｓ１〜Ｓｍを、プリチャージトランジスタ１３０−１〜１３０−ｍの制御信号としてそのまま使用することができる。
【００３８】
メモセルトランジスタＴ１１〜Ｔｎｍの記憶値を読み出す際の原理は、従来のマスクＲＯＭ６００の場合と同じであるので（図７参照）、説明を省略する。
【００３９】
以上説明したように、この実施形態に係るマスクＲＯＭ１００によれば、１本のビット線に対して１個のプリチャージトランジスタを設けるだけで、各ビット線ＢＬ１〜ＢＬｍのプリチャージを行うことができる。したがって、マスクＲＯＭ１００全体としての回路規模を非常に小さくすることができる。
【００４０】
加えて、この実施形態によれば、１本のビット線に対して１個のプリチャージトランジスタを設けるだけでよいので、消費電力も小さくなる。
【００４１】
第２の実施形態
図２は、第２の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。図２において、図１と同じ符号を付した構成要素は、図１の場合と同じものを示している。
【００４２】
図２に示したように、この実施形態に係るマスクＲＯＭ２００は、選択トランジスタ２２０−１，２２０−２，・・・，２２０−ｍとしてｎＭＯＳトランジスタを用い、且つ、プリチャージトランジスタ２３０−１，２３０−２，・・・，２３０−ｍとしてｐＭＯＳトランジスタを用いた。
【００４３】
次に、図２に示したマスクＲＯＭ２００の動作を説明する。
【００４４】
例えばメモリセルトランジスタＴ１１からの読み出しが行われるとき、ワード線ＷＬ１およびビット線ＢＬ１が選択される。
【００４５】
第１の実施形態と同様、ワード線ＷＬ１を選択するときには、このワード線ＷＬ１はハイレベルに設定され、他のワード線ＷＬ２〜ＷＬｎはローレベルに設定される。これにより、ワード線ＷＬ１に接続されたメモリセルトランジスタＴ１１，Ｔ１２，・・・Ｔ１ｍはすべてオンし、他のワード線ＷＬ２〜ＷＬｎに接続されたメモリセルトランジスタはすべてオフする。
【００４６】
一方、ビット線ＢＬ１を選択するとき、選択信号Ｓ１としてはハイレベルが入力され、他の選択信号Ｓ２〜Ｓｍとしてはローレベルが入力される。すなわち、この実施形態では、選択信号Ｓ１〜Ｓｍの論理が、第１の実施形態の場合と逆になる。
【００４７】
選択トランジスタ２２０−１〜２２０−ｍはｎＭＯＳトランジスタであるため、ゲート電位がハイレベルのときオンし、且つ、ゲート電位がローレベルのときオフする。したがって、選択信号Ｓ１の電位がハイレベル且つ選択信号Ｓ２〜Ｓｍの電位がローレベルのとき、選択トランジスタ２２０−１はオンするが、他の選択トランジスタ２２０−２〜２２０−ｍはオフ状態に維持される。このため、データ線ＤＬは、ビット線ＢＬ１のみと導通し、他のビット線ＢＬ２〜ＢＬｍとは非導通になる。
【００４８】
一方、プリチャージトランジスタ２３０−１〜２３０−ｍはｐＭＯＳトランジスタであるため、ゲート電位がローレベルのときオンし、且つ、ゲート電位がハイレベルのときオフする。したがって、選択信号Ｓ１の電位がハイレベル且つ選択信号Ｓ２〜Ｓｍの電位がローレベルのとき、プリチャージトランジスタ２３０−１はオフし且つ他のプリチャージトランジスタ２３０−２〜２３０−ｍはオンする。このため、ビット線ＢＬ１には電位ＶＤＤが印加されず、且つ、他のビット線ＢＬ２〜ＢＬｍには電位ＶＤＤが印加される。なお、読み出しの前には、すべてのビット線ＢＬ１〜ＢＬｍは、初期電位ＶＤＤに設定されている。
【００４９】
このように、この実施形態では、第１の実施形態と同様、選択トランジスタ２２０−１〜２２０−ｍと逆導電型のトランジスタ（すなわち動作論理が逆のトランジスタ）をプリチャージトランジスタ２３０−１〜２３０−ｍとして採用した。したがって、選択信号Ｓ１〜Ｓｍを、プリチャージトランジスタ２３０−１〜２３０−ｍの制御信号として、そのまま使用することができる。
【００５０】
メモリセルトランジスタＴ１１〜Ｔｎｍの記憶値を読み出す際の原理は、従来のマスクＲＯＭ６００の場合と同じであるので（図７参照）、説明を省略する。
【００５１】
以上説明したように、この実施形態に係るマスクＲＯＭ２００によれば、第１の実施の形態と同様の理由により、マスクＲＯＭ２００全体としての回路規模を非常に小さくすることができ、且つ、消費電力も小さくなる。
【００５２】
第３の実施形態
図３は、第３の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。図３において、図１と同じ符号を付した構成要素は、図１の場合と同じものを示している。
【００５３】
図３に示したように、この実施形態に係るマスクＲＯＭ３００は、プリチャージ回路３３０−１，３３０−２，・・・，３３０−ｍを備えている。
【００５４】
プリチャージ回路３３０−１は、プリチャージトランジスタ３３１−１と、インバータ３３２−１と、ＮＡＮＤゲート３３３−１とを備えている。インバータ３３２−１およびＮＡＮＤゲート３３３−１が、この発明のプリチャージ制御回路に相当する。
【００５５】
プリチャージトランジスタ３３１−１としては、ｐＭＯＳトランジスタが使用される。プリチャージトランジスタ３３１−１は、対応するビット線ＢＬ１にドレインが接続されており、且つ、電源ラインＶＤＤにソースが接続されている。
【００５６】
インバータ３３２−１は、対応するビット線ＢＬ１の電位を反転して、出力する。この実施形態では、インバータ３３２−１の動作しきい値は、ＶＤＤ／２とする。
【００５７】
ＮＡＮＤゲート３３３−１は、対応する選択信号Ｓ１と、インバータ３３２−１の出力電位とを入力する。ＮＡＮＤゲート３３３−１の出力電位は、プリチャージトランジスタ３３１−１のゲートに供給される。
【００５８】
なお、プリチャージ回路３３０−２〜３３０−ｍの構成も、プリチャージトランジスタ３３０−１と同様である。
【００５９】
次に、プリチャージ回路３３０−１〜３３０−ｍの動作について、ビット線ＢＬ１が選択された場合を例に採って説明する。第１の実施形態と同様、ビット線ＢＬ１が選択されるとき、選択信号Ｓ１はローレベルに設定され、且つ、選択信号Ｓ２〜Ｓｍはハイレベルに設定される。
【００６０】
プリチャージ回路３３０−１において、ＮＡＮＤゲート３３３−１には選択信号Ｓ１が入力される。ビット線ＢＬ１が選択されたときの選択信号Ｓ１はローレベルなので、ＮＡＮＤゲート３３３−１の出力電位は、インバータ３３２−１の出力電位に拘わらず、ハイレベルに固定される。したがって、プリチャージトランジスタ３３１−１は、オフする。
【００６１】
一方、プリチャージ回路３３０−２において、プリチャージトランジスタ３３１−２には、選択信号Ｓ２として、ハイレベルが入力される。このとき、ＮＡＮＤゲート３３３−２の出力電位は、インバータ３３２−２の出力電位と同じになる。上述したように、インバータ３３２−２の動作しきい値は、ＶＤＤ／２である。したがって、ビット線ＢＬ２の電位がＶＤＤ／２よりも小さいとき、インバータ３３２−２の出力電位はハイレベルになり、このためＮＡＮＤゲート３３３−２の出力電位はローレベルになる。これにより、プリチャージトランジスタ３３１−２がオンし、ビット線ＢＬ２はプリチャージされる。一方、ビット線ＢＬ２の電位がＶＤＤ／２以上のとき、インバータ３３２−２の出力電位はローレベルになり、したがってＮＡＮＤゲート３３３−２の出力電位はハイレベルになる。このため、プリチャージトランジスタ３３１−２はオフするので、ビット線ＢＬ２はプリチャージされない。このようにして、非選択ビット線ＢＬ２の電位は、ＶＤＤ／２に固定される。
【００６２】
なお、プリチャージ回路３３０−３〜３３０−ｍの動作も、プリチャージ回路３３０−２の動作と同様である。
【００６３】
続いて、この実施形態に係るマスクＲＯＭ３００の全体動作について、図４を用いて説明する。図４（Ａ）〜（Ｄ）において、ｔ１はビット線が選択されたタイミングを示している。
【００６４】
まず、メモリセルトランジスタＴ１２の記憶値を読み出したい場合を考える。この場合、ワード線ＷＬ１およびビット線ＢＬ２が選択される。ビット線ＢＬ２が選択されたとき、プリチャージ回路３３０−２はオフし、他のプリチャージ回路３３０−１，３３０−３〜３３０−ｍはオンする。ここで、メモリセルトランジスタＴ１２のソースは、接地されている。加えて、プリチャージ回路３３０−２はオフしているので、ビット線ＢＬ２に対する電流の供給は行われない。したがって、メモリセルトランジスタＴ１２がオンすると、ビット線ＢＬ２の電位は、ＶＤＤ／２から徐々に低下する。このため、データ線ＤＬの出力電位も、ＶＤＤ／２から徐々に低下する（図４（Ａ）参照）。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１１も、オンする。しかしながら、メモリセルトランジスタＴ１１は、ソースがフローティング状態に設定されているので、ビット線ＢＬ１の電位はＶＤＤ／２に維持される（図４（Ｂ）参照）。
【００６５】
次に、メモリセルトランジスタＴ１１の記憶値を読み出したい場合を考える。この場合、ワード線ＷＬ１およびビット線ＢＬ１が選択される。ビット線ＢＬ１が選択されたとき、プリチャージ回路３３０−１はオフし、他のプリチャージ回路３３０−２〜３３０−ｍはオンする。ここで、メモリセルトランジスタＴ１１のソースは、フローティング状態に設定されている。したがって、メモリセルトランジスタＴ１１がオンしても、ビット線ＢＬ１の電位はＶＤＤ／２に維持される。したがって、ビット線ＢＬ１からデータ線ＤＬには、ハイレベルが出力される（図４（Ｃ）参照）。また、ワード線ＷＬ１が選択されたとき、メモリセルトランジスタＴ１２も、オンする。このため、メモリセルトランジスタＴ１２からは、ビット線ＢＬ２に蓄積された電荷が、グランドに放出される。しかし、プリチャージ回路３３０−２からビット線ＢＬ２に電流が供給されるので、ビット線ＢＬ２の電位は、ＶＤＤ／２に安定する（図４（Ｄ）参照）。
【００６６】
このように、非選択ビット線の電位は、ソースが接地されたメモリセルトランジスタが接続されているか否かに拘わらず、常にＶＤＤ／２に固定される。
【００６７】
以上説明したように、この実施形態に係るマスクＲＯＭ３００によれば、簡単な構成のプリチャージ回路を用いて、非選択ビット線の電位を電源電位ＶＤＤの二分の一にすることができる。したがって、この実施形態では、非選択列のメモリセルトランジスタ（例えばＴ１２）からグランドに流れる電流が従来のマスクＲＯＭ６００（図６参照）よりも小さくなり、これにより、消費電力が低減される。
【００６８】
加えて、この実施形態に係るマスクＲＯＭ３００によれば、非選択ビット線の電位が常にＶＤＤ／２に固定され、従来のマスクＲＯＭ６００のような変動（図７（Ｄ）参照）が生じない。このため、非選択ビット線から見たビット線間のカップリング容量は、各メモリセルトランジスタＴ１１〜Ｔｎｍの記憶値に依らず一定である。したがって、この実施形態に係るマスクＲＯＭ３００では、設計段階において、回路のディメンジョン調整が容易になる。
【００６９】
さらに、非選択ビット線の電位が常にＶＤＤ／２に固定されることにより、選択ビット線からデータ線ＤＬに読み出される電位が、メモリセルトランジスタＴ１１〜Ｔｎｍの記憶値に応じて変動し難くなる。したがって、ハイレベル電位を低下させているにも拘わらず、読み出し値の信頼性はそれほど悪化しない。
【００７０】
なお、この実施形態ではプリチャージ電位をＶＤＤ／２に設定したが、ＶＤＤ／２以外の電位に設定できることはもちろんである。すなわち、ビット線ＢＬ１〜ＢＬｍのプリチャージ電位は、インバータ３３２−１〜３３２−ｍの動作しきい値を調整することによって、任意に設定できる。かかる動作しきい値は、例えばインバータ３３２−１〜３３２−ｍを構成するトランジスタのディメンジョンを変更することによって調整できる。
【００７１】
第４の実施形態
図５は、第４の実施形態に係るマスクＲＯＭの構成を概略的に示す回路図である。図５において、図２、図３と同じ符号を付した構成要素は、図２、図３の場合と同じものを示している。
【００７２】
図５に示したように、この実施形態に係るマスクＲＯＭ５００は、プリチャージ回路５３０−１，５３０−２，・・・，５３０−ｍを備えている。
【００７３】
プリチャージ回路５３０−１は、プリチャージトランジスタ５３１−１と、ＮＯＲゲート５３２−１とを備えている。ＮＯＲゲート５３２−１は、この発明のプリチャージ制御回路に相当する。
【００７４】
プリチャージトランジスタ５３１−１としては、ｎＭＯＳトランジスタが使用される。プリチャージトランジスタ５３１−１は、対応するビット線ＢＬ１にソースが接続されており、且つ、電源ラインＶＤＤにドレインが接続されている。
【００７５】
ＮＯＲゲート５３２−１は、対応する選択信号Ｓ１と、ビット線ＢＬ１の電位とを入力する。ＮＯＲゲート５３２−１の出力電位は、プリチャージトランジスタ５３１−１のゲートに供給される。この実施形態では、ＮＯＲゲート５３２−１の動作しきい値は、ＶＤＤ／２とする。すなわち、ＮＯＲゲート５３２−１は、少なくとも一方の入力電位がＶＤＤ／２以上のときはローレベルを出力し、両方の入力電位がＶＤＤ／２よりも小さいときはハイレベルを出力する。
【００７６】
なお、プリチャージ回路５３０−２〜５３０−ｍの構成も、プリチャージ回路５３０−１と同様である。
【００７７】
次に、プリチャージ回路５３０−１〜５３０−ｍの動作について、ビット線ＢＬ１が選択された場合を例に採って説明する。
【００７８】
この実施形態では、選択ビット線に対応する選択信号はハイレベル（ＶＤＤ）に設定され、非選択ビット線に対応する選択信号はローレベル（接地電位）に設定される。すなわち、この実施形態では、選択信号Ｓ１〜Ｓｍの論理が、第３の実施形態と逆になる。
【００７９】
プリチャージ回路５３０−１において、ＮＯＲゲート５３２−１には選択信号Ｓ１が入力される。ビット線ＢＬ１が選択されたとき選択信号Ｓ１はハイレベルなので、ＮＯＲゲート５３２−１の出力電位は、ビット線ＢＬ１の電位に拘わらず、ローレベルに固定される。したがって、プリチャージトランジスタ５３１−１は、オフする。
【００８０】
一方、プリチャージ回路５３０−２には、選択信号Ｓ２として、ローレベルが入力される。このとき、ＮＯＲゲート５３２−２の出力電位は、ビット線ＢＬ２の電位によって決定される。すなわち、ビット線ＢＬ２の電位がＶＤＤ／２以上のとき、ＮＯＲゲート５３２−２は、ローレベルを出力する。したがって、プリチャージトランジスタ５３１−２はオフするので、プリチャージは行われない。一方、ビット線ＢＬ２の電位がＶＤＤ／２よりも小さいとき、ＮＯＲゲート５３２−２は、ハイレベルを出力する。したがって、プリチャージトランジスタ５３１−２はオンするので、プリチャージが行われる。このようにして、非選択ビット線ＢＬ２の電位は、ＶＤＤ／２に固定される。
【００８１】
なお、プリチャージ回路５３０−３〜５３０−ｍの動作も、プリチャージ回路５３０−２の動作と同様である。
【００８２】
この実施形態における読み出し時の全体動作は、第３の実施形態と同様であるので、説明を省略する。
【００８３】
このように、この実施形態によれば、第３の実施形態と同様の理由により、消費電力が小さく、且つ、回路のディメンジョン調整が容易な、マスクＲＯＭを提供することができる。
【００８４】
加えて、この実施形態によれば、プリチャージ回路がインバータを必要としない分だけ、第３の実施形態よりもさらに回路規模を小さくすることができる。
【００８５】
なお、第３の実施形態と同様、プリチャージ電位をＶＤＤ／２以外の電位に設定できることは、もちろんである。
【００８６】
【発明の効果】
以上説明したように、この発明によれば、回路規模が小さく且つ消費電力が少ない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図２】第２の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図３】第３の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図４】（Ａ）〜（Ｄ）ともに、第３の実施形態に係る半導体記憶装置の動作を説明するためのグラフである。
【図５】第４の実施形態に係る半導体記憶装置の構成を概略的に示す回路図である。
【図６】従来の半導体記憶装置の構成例を概略的に示す回路図である。
【図７】（Ａ）〜（Ｄ）ともに、従来の半導体記憶装置の動作を説明するためのグラフである。
【符号の説明】
１００ マスクＲＯＭ
Ｔ１１〜Ｔｎｍ メモリセルトランジスタ
１２０−１〜１２０−ｍ 選択トランジスタ
１３０−１〜１３０−ｍ プリチャージトランジスタ
ＷＬ１〜ＷＬｎ ワード線
ＢＬ１〜ＢＬｍ ビット線
ＤＬ データ線
Claims (3)
- 互いに異なる電位が印加される第１電源ラインおよび第２電源ラインと、
マトリクス状に配置され、一方の主電極と前記第１電源ラインとの接続／非接続により記憶値が書き込まれた複数のメモリセルトランジスタを有するメモリセルアレイと、
対応する行の前記メモリセルトランジスタの制御電極にそれぞれ接続された、複数のワード線と、
対応する列の前記メモリセルトランジスタの他方の主電極にそれぞれ接続された、複数のビット線と、
前記ビット線の電位を選択的に出力するためのデータ線と、
対応する前記ビット線に一方の主電極が接続され、前記データ線に他方の主電極が接続され、且つ、対応する選択信号を制御電極から入力する選択トランジスタと、
対応する前記ビット線に一方の主電極が接続され且つ他方の主電極が前記第２電源ラインに接続されたプリチャージトランジスタと、前記選択信号が非選択を示し且つ対応する前記ビット線の電位と前記第２電源ラインの電位との差が所定値よりも大きいときにのみ前記プリチャージトランジスタをオンさせるプリチャージ制御回路とを有するプリチャージ回路と、
を備えることを特徴とする半導体記憶装置。 - 前記プリチャージ制御回路が、
前記ビット線の電位と前記第２電源ラインの電位との差が所定値よりも大きいときにのみハイレベルを出力するインバータと、
前記選択信号が非選択を示し且つ前記インバータの出力がハイレベルであるときに前記プリチャージトランジスタをオンさせるＮＡＮＤゲートと、
を有することを特徴とする請求項１に記載の半導体記憶装置。 - 前記プリチャージ制御回路が、前記選択信号が非選択を示し且つ前記ビット線の電位と前記第２電源ラインの電位との差が所定値よりも大きいときにのみ前記プリチャージトランジスタをオンさせるＮＯＲゲートを有することを特徴とする請求項１に記載の半導体記憶装置。
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