JP3989038B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、千鳥配列方式のボンディングパッドを有する半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
ゲートアレイ方式を採用する論理LSIは、半導体チップの主面の中央部にマトリクス状に配置した多数の基本セルで論理部を構成している。この論理部の外側には、複数の入出力(I/O)バッファ回路が論理部を取り囲むように配置されている。入出力バッファ回路のさらに外側、すなわち半導体チップの最外周部には、外部装置との電気的な接続を取るためのボンディングパッド(外部端子)が複数配置されている。これらのボンディングパッドは、入出力バッファ回路の配列に対応する位置に配置されている。
【0003】
近年、この種のゲートアレイ方式を採用する論理LSIは、ゲート(論理回路)の大規模化に伴う外部端子数の増加に対応するために、ボンディングパッドを半導体チップの外周に沿って2列あるいは3列に配置すると共に、各列間でボンディングパッドの位置を半ピッチずらす千鳥配列方式を採用している。この千鳥配列方式によれば、ボンディングパッドの実効的なピッチが縮小されるため、同一サイズの半導体チップにより多くのボンディングパッドを形成することが可能となる。
【0004】
上記千鳥配列方式のボンディングパッドを備えた論理LSIについては、例えば特開平5−29377号公報に記載されたものがある。
【0005】
この公報に記載された論理LSIは、例えば3層配線構造の場合、ボンディングパッドを半導体チップの外周に沿って2列に配置すると共に、各列間でボンディングパッドの位置を半ピッチずらす千鳥配列方式を採用している。そして、ボンディングパッドを幅の広い第3層目の配線と幅の狭い第2層目の配線の2層で構成し、ボンディングパッドと内部回路とを接続する引き出し配線を第1層目の配線で構成している。
【0006】
2列のボンディングパッドを千鳥状に配置した場合、ボンディングパッドのピッチを狭くしていくと、外側の列のボンディングパッドの引き出し配線の一部と内側の列のボンディングパッドの一部とがオーバーラップするようになる。すると、オーバーラップしたボンディングパッドと引き出し配線との間に結合容量が形成され、引き出し配線の配線遅延が問題となる。
【0007】
しかし、前記公報のように、ボンディングパッドを幅の広い第3層目の配線と幅の狭い第2層目の配線の2層で構成した場合は、ボンディングパッドの一部を構成する幅の広い第3層目の配線と引き出し配線を構成する第1層目の配線との間に2層の層間絶縁膜(第1層目の配線と第2層目の配線とを電気的に分離する第1の層間絶縁膜および第2層目の配線と第3層目の配線とを電気的に分離する第2の層間絶縁膜)が介在することになるため、オーバーラップしたボンディングパッドと引き出し配線との間の結合容量が低減される。また、ボンディングパッドの他の一部を構成する第2層目の配線はその幅が狭いので、引き出し配線とオーバーラップすることはなく、従って、第2層目の配線と引き出し配線との結合容量が問題となることはない。
【0008】
【発明が解決しようとする課題】
前記公報に記載された論理LSIは、ボンディングパッドと内部回路とを接続する引き出し配線を第1層目の配線で構成しているので、半導体素子の微細化に伴って配線が微細化されてくると、引き出し配線の許容電流が小さくなり、このボンディングパッドを電源(Vcc、GND)線や大電流が流れる信号線に接続することができなくなる。
【0009】
その対策として、例えば内側の列のボンディングパッドの引き出し配線を第1層目の配線と第2層目の配線の2層で構成すれば、この引き出し配線の許容電流を大きくすることができる。しかしこの場合、電源(Vcc、GND)線や大電流が流れる信号線に接続できるボンディングパッドは、内側の列のボンディングパッドに限られてしまうため、内部回路とボンディングパッドを接続する配線の引き回しが困難になるという問題が生じる。
【0010】
本発明の目的は、ボンディングパッドのピッチを狭くすることのできる技術を提供することにある。
【0011】
本発明の他の目的は、半導体チップに形成されるすべてのボンディングパッドの電流密度をほぼ同じにすることができる技術を提供することにある。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0013】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
本発明の半導体集積回路装置は、半導体チップの外周部に沿ってボンディングパッドを複数列配置し、内側の列のボンディングパッドと外側の列のボンディングパッドとを千鳥状に配置した、3層以上の配線層を有する半導体集積回路装置において、前記内側の列のボンディングパッドと内部回路とを電気的に接続する第1の引き出し配線を、少なくとも最上層の配線を含む1層または複数層の配線で構成し、前記外側の列のボンディングパッドと内部回路とを電気的に接続する第2の引き出し配線を、前記第1の引き出し配線とは別層の複数層の配線で構成する。
【0015】
例えば配線層が3層の場合は、最上層の第3層目配線で前記第1の引き出し配線を構成し、第2層目配線と第1層目配線とで前記第2の引き出し配線を構成する。また、配線層が5層の場合は、例えば最上層の第5層目配線と第4層目配線とで前記第1の引き出し配線を構成し、第3層目配線と第2層目配線と第1層目配線とで前記第2の引き出し配線を構成する。
【0016】
本発明の半導体集積回路装置は、前記第1の引き出し配線の断面積と前記第2の引き出し配線の断面積をほぼ同じにすることにより、それぞれの引き出し配線を流れる電流の密度がほぼ同じになるようにする。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0018】
(実施の形態1)
本実施の形態の半導体集積回路装置は、3層配線構造を有するCMOS(Complementary Metal Oxide Semiconductor) ゲートアレイである。このCMOSゲートアレイが形成された半導体チップを図1に示す。
【0019】
単結晶シリコンからなる半導体チップ1の主面の中央部には、ゲートアレイの論理部を構成する多数の基本セル2が図のX方向およびY方向に沿ってマトリクス状に配置されている。各基本セル2は、図示しないnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor) およびpチャネル型MISFETを所定数組み合わせて構成されており、各基本セル2内のMISFET間および基本セル2間を論理設計に基づいて結線することにより、所望の論理機能を実現している。
【0020】
上記論理機能を実現するための結線は、CAD(Computer Aided Design) を用いた自動配置配線システム(DA; Design Automation)により行われる。自動配置配線システムは、マクロセルなどを用いて設計、検証された論理回路を半導体チップ1上に自動的にレイアウトすると共に、この論理回路上に仮想的に設定されたX−Y格子座標に配線を自動的にレイアウトして論理回路間を結線する。3層配線構造のゲートアレイでは、例えば第1層目配線と第3層目配線とが主としてX格子座標に配置され、第2層目配線が主としてY格子座標に配置される。本実施の形態のゲートアレイの場合、例えば第1層目配線は信号用配線を構成し、第2層目配線は電源用配線(VccおよびGND)を構成し、第3層目配線は後述するボンディングパッド(外部端子)用の導電層を構成している。第1〜第3層目配線は、例えばアルミニウム(Al)合金からなる。
【0021】
上記論理部の周囲には、複数の入出力(I/O)バッファ回路3が論理部を取り囲むように配置されている。各入出力バッファ回路3は、前記基本セル2と同様、nチャネル型MISFETとpチャネル型MISFETを所定数組み合わせて構成されており、これらのMISFET間の結線パターンを変えることによって、入力バッファ回路、出力バッファ回路または双方向性バッファ回路などの回路機能が形成できるようになっている。
【0022】
上記入出力バッファ回路3の周囲、すなわち半導体チップ1の周辺部には、外部装置との電気的な接続を取るためのボンディングパッド(外部端子)4が複数配置されている。これらのボンディングパッド4は、入出力バッファ回路3の配列に対応する位置に配置されており、各ボンディングパッド4とそれに対応する入出力バッファ回路3とは、後述する引き出し配線を介して電気的に接続されている。
【0023】
本実施の形態のCMOSゲートアレイは、論理回路の大規模化に伴う外部端子数の増加に対応するために、上記ボンディングパッド4を半導体チップ1の各辺に沿って2列に配置すると共に、各列間でボンディングパッド4の位置を半ピッチずらす千鳥配列方式を採用している。
【0024】
また、本実施の形態のCMOSゲートアレイは、上記2列に配置されたボンディングパッド4(ボンディングパッド4Aおよびボンディングパッド4B)を第3層目配線で構成すると共に、内側の列のボンディングパッド4Aとそれに対応する入出力バッファ回路3とを接続する引き出し配線を第3層目配線で構成し、外側の列のボンディングパッド4Bとそれに対応する入出力バッファ回路3とを接続する引き出し配線を第1層目配線と第2層目配線とで構成している。すなわち、本実施の形態のCMOSゲートアレイは、内側の列のボンディングパッド4Aの引き出し配線と、外側の列のボンディングパッド4Bの引き出し配線とを別層の配線で構成している。
【0025】
次に、上記2列に配置されたボンディングパッド4A、4Bとそれらに接続された引き出し配線の構成を具体的に説明する。
【0026】
図2は、内側の列のボンディングパッド4A、入出力バッファ回路3およびそれらを接続する引き出し配線5Aを示す平面図、図3および図4は、同じく斜視図である。これらの図には、ボンディングパッド4A、入出力バッファ回路3および引き出し配線5Aを構成する導電層とそれらを電気的に接続する接続孔のみを示し、導電層を電気的に分離する層間絶縁膜の図示は省略してある。
【0027】
入出力バッファ回路3は、nチャネル型MISFETとpチャネル型MISFETを所定数組み合わせて構成される。入出力バッファ回路3の形成領域には、あらかじめ図5に示すようなパターンを有するフィールド絶縁膜6によって互いに分離された一対の拡散層(n型拡散層7nおよびp型拡散層7p)が形成されると共に、n型拡散層7nの上部にnチャネル型MISFETのゲート電極8nが、p型拡散層7pの上部にpチャネル型MISFETのゲート電極8pがそれぞれX方向(またはY方向)に沿って複数本配置される。これらのゲート電極8n、8pは、例えば多結晶シリコンからなる。また、ゲート電極8nの両側のn型拡散層7nはnチャネル型MISFETのソース領域、ドレイン領域を構成し、ゲート電極8pの両側のp型拡散層7pはpチャネル型MISFETのソース領域、ドレイン領域を構成している。そして、これらのnチャネル型MISFETとpチャネル型MISFETを、信号用配線である第1層目配線9と電源用配線(VccおよびGND)である第2層目配線10とを使い、図2〜図4に示すようなパターンで結線することにより、例えば図6に示すような出力バッファ回路が形成されている。
【0028】
上記入出力バッファ回路3とボンディングパッド4Aとを接続する引き出し配線5Aは、第3層目配線で構成され、ボンディングパッド4Aと一体に形成されている。この引き出し配線5Aと入出力バッファ回路3の第1層目配線9とは、入出力バッファ回路3の一端部において、電源用配線(Vcc、GND)である第2層目配線10と同層のパッド配線10Aを介して電気的に接続されている。第1層目配線9とその上部のパッド配線10Aとは、それらを電気的に分離する第1層間絶縁膜に開孔された接続孔12Aを通じて電気的に接続されている。また、パッド配線10Aとその上部の引き出し配線5Aとは、それらを電気的に分離する第2層間絶縁膜に開孔された接続孔13Aを通じて電気的に接続されている。
【0029】
図7は、外側の列のボンディングパッド4B、入出力バッファ回路3およびそれらを接続する引き出し配線5Bを示す平面図、図8および図9は、同じく斜視図である。前記図2〜図4と同様、これらの図には、ボンディングパッド4B、入出力バッファ回路3および引き出し配線5Bを構成する導電層とそれらを電気的に接続する接続孔のみを示し、導電層を電気的に分離する層間絶縁膜の図示は省略してある。
【0030】
入出力バッファ回路3は、前記内側の列のボンディングパッド4Bに接続された入出力バッファ回路3と同様、nチャネル型MISFETとpチャネル型MISFETを所定数組み合わせて構成されている。そして、これらのnチャネル型MISFETとpチャネル型MISFETを、信号用配線である第1層目配線9と電源用配線(VccおよびGND)である第2層目配線10とを使い、図7〜図9に示すようなパターンで結線することにより、例えば図10に示すような入力バッファ回路が形成されている。入出力バッファ回路3は、結線パターンを変えることにより、例えば前記図6に示すような出力バッファ回路とすることもできる。つまり、入出力バッファ回路3は、論理機能に応じて結線パターンを変えることにより、入力バッファ回路、出力バッファ回路(あるいは双方向性バッファ回路)などの種々の回路機能を形成することができる。
【0031】
上記入出力バッファ回路3とボンディングパッド4Bとを接続する引き出し配線5Bは、信号用配線である第1層目配線9と一体に形成され、入出力バッファ回路3の一端部からボンディングパッド4Bの下部まで延在する配線9Bと、電源用配線(Vcc、GND)である第2層目配線10と同層の配線10Bとで構成されている。配線10Bは配線9Bと同一のパターンで形成され、配線9Bと重なり合うように配置されている。
【0032】
引き出し配線5Bを構成する上記2層の配線9B、10Bは、入出力バッファ回路3の一端部およびボンディングパッド4Bの下部において、それらを電気的に分離する第1層間絶縁膜に開孔された接続孔12Bを通じて電気的に接続されている。また、配線10Bと第3層目配線で構成されたボンディングパッド4Bとは、ボンディングパッド4Bの下部において、それらを電気的に分離する第2層間絶縁膜に開孔された接続孔13Bを通じて電気的に接続されている。
【0033】
図11および図12は、上記のように構成された入出力バッファ回路3、引き出し配線5A、5Bおよびボンディングパッド4A、4Bの3個分の配置を示す斜視図である。
【0034】
次に、上記引き出し配線5A、5Bが形成された領域の半導体チップ1の断面構造を図13(引き出し配線5A、5Bの一端部における断面図)を用いて説明する。
【0035】
単結晶シリコンからなる半導体基板1A上には、酸化シリコンからなる素子分離用のフィールド絶縁膜6が形成されており、このフィールド絶縁膜6の上部には酸化シリコン膜14が形成されている。酸化シリコン膜14は、この領域には形成されていないMISFETとその上部の配線とを電気的に分離する絶縁膜を構成している。
【0036】
上記酸化シリコン膜4の上部には、第1層目配線9および配線9Bが形成されている。図の中央の第1層目配線9は、内側のボンディングパッド4Aの引き出し配線5Aに接続される信号用配線の一端部であり、その両側の2本の配線9B、9Bは、それぞれ外側のボンディングパッド4Bに接続される引き出し配線5Bの一部を構成している。第1層目配線9および配線9Bは、例えば酸化シリコン膜14上にスパッタリング法で堆積したAl合金膜をパターニングして形成する。第1層目配線9および配線9Bの幅、膜厚は、例えば20μm、0.5μmである。
【0037】
上記第1層目配線9および配線9Bの上部には、第1層間絶縁膜15が形成されている。第1層間絶縁膜15は、CVD法で堆積した酸化シリコンからなり、例えばCMP(Chemical Mechanical Polishing; 化学的機械研磨) 法によってその表面が平坦化されている。
【0038】
上記第1層間絶縁膜15の上部には、パッド配線10Aおよび配線10Bが形成されている。パッド配線10Aは、第1層目配線9と内側のボンディングパッド4Aの引き出し配線5Aとを接続するための中間配線であり、配線10Bは、外側のボンディングパッド4Bに接続される引き出し配線5Bの他の一部を構成している。パッド配線10Aおよび配線10Bは、例えば第1層間絶縁膜15上にスパッタリング法で堆積したAl合金膜をパターニングして形成する。パッド配線10Aおよび配線10Bは、下層の第1層目配線9および配線9Bと同じ幅、同じ膜厚で形成されている。
【0039】
パッド配線10Aとその下部の第1層目配線9とは、第1層間絶縁膜15に開孔された複数の接続孔12Aを通じて電気的に接続されている。同様に、配線10Bとその下部の配線9Bとは、第1層間絶縁膜15に開孔された複数の接続孔12Bを通じて電気的に接続されている。これらの接続孔12A、12Bの内部には、例えばタングステン(W)からなるプラグ16が埋め込まれている。プラグ16の埋め込みは、第1層間絶縁膜15上にスパッタリング法(またはCVD法)で堆積したW膜をエッチバックすることにより行う。
【0040】
上記パッド配線10Aおよび配線10Bの上部には、第2層間絶縁膜17が形成されている。第2層間絶縁膜17は、前記第1層間絶縁膜15と同様、CVD法で堆積した酸化シリコンからなり、例えばCMP法によってその表面が平坦化されている。
【0041】
上記第2層間絶縁膜17の上部には、内側のボンディングパッド4Aと一体に構成された引き出し配線5Aが形成されている。引き出し配線5Aは、例えば第2層間絶縁膜17上にスパッタリング法で堆積したAl合金膜をパターニングして形成する。引き出し配線5Aの幅は、引き出し配線5Bを構成する前記配線9Bや配線10Bと同じ(20μm)であるが、膜厚はそれらの2倍(1.0μm)である。
【0042】
ここで、上記引き出し配線5Bを構成する2層の配線9B、10Bのそれぞれの膜厚を0.5μmとした場合、この引き出し配線5Bの実効的な膜厚は、0.5+0.5=1.0μmになる。従って、もう一方の引き出し配線5Aの膜厚を1.0μmとした場合、引き出し配線5Aと引き出し配線5Bの実効的な膜厚は同じ(1.0μm)になる。さらに、引き出し配線5Aと引き出し配線5B(配線9Bおよび配線10B)の幅が同じ(20μm)であるとすれば、引き出し配線5Aと引き出し配線5Bの実効的な断面積も同じ(20μm×1.0μm=20μm2)になる。従って、この場合は表1に示すように、引き出し配線5Aを流れる電流密度と引き出し配線5B(配線9B、10B)を流れる電流密度はほぼ同じになる。
【0043】
【表1】
【0044】
引き出し配線5Aとその下部のパッド配線10Aとは、第2層間絶縁膜17に開孔された複数の接続孔13Aを通じて電気的に接続されている。これらの接続孔13Aの内部には、例えばWからなるプラグ16が埋め込まれている。プラグ16の埋め込みは、第2層間絶縁膜17上にスパッタリング法(またはCVD法)で堆積したW膜をエッチバックすることにより行う。
【0045】
本実施の形態では、パッド配線10Aとその下部の第1層目配線9とを接続する接続孔12Aの真上に接続孔13Aを配置する、いわゆるスタックド・ビア(Stacked Via) 構造を採用している。スタックド・ビア構造は、前述したCMP法による層間絶縁膜の平坦化とWプラグによる接続孔の埋め込みとによって形成する。
【0046】
上記引き出し配線5Aの上部には、パッシベーション膜19が形成されている。パッシベーション膜19は、半導体チップ1の表面保護膜であり、例えばCVD法で堆積した酸化シリコンと窒化シリコンの積層膜で構成されている。
【0047】
以上のように構成された本実施の形態のCMOSゲートアレイによれば、次のような効果が得られる。
【0048】
(1)ボンディングパッド4A、4Bを千鳥配列とし、内側のボンディングパッド4Aの引き出し配線5Aと外側のボンディングパッド4Bの引き出し配線5Bとを別層の配線で構成したことにより、ボンディングパッド4A、4Bのピッチを狭くしても、外側のボンディングパッド4Bの引き出し配線5Bが内側のボンディングパッド4Aに接触することがない。従って、例えば図14に示すように、外側のボンディングパッド4Bの引き出し配線5Bの一部と内側のボンディングパッド4Aの一部をオーバーラップさせることも可能である。
【0049】
内側のボンディングパッド4Aの引き出し配線5Aは、最上層配線である第3層目配線で構成するので、その幅を狭くしても膜厚を厚くすることでエレクトロマイグレーション耐性を確保することができ、大電流を流すことが可能となる。また、外側のボンディングパッド4Bの引き出し配線5Bは2層の配線9B、10Bで構成するので、配線9Bおよび配線10Bの幅を狭くしてもエレクトロマイグレーション耐性を確保することができ、大電流を流すことが可能となる。
【0050】
これにより、引き出し配線5A、5Bの幅およびピッチを狭くすることができるので、ボンディングパッド4A、4Bのピッチを狭くすることができる。従って、同一サイズの半導体チップにより多くのボンディングパッドを形成することができ、外部端子数の多い(多ピンの)大規模CMOSゲートアレイを実現することができる。
【0051】
(2)第3層目配線で構成される引き出し配線5Aの断面積と、第1層目配線および第2層目配線で構成される引き出し配線5Bの断面積を同じにすることができるので、引き出し配線5Aを流れる電流密度と引き出し配線5Bを流れる電流密度をほぼ同じにすることができる。すなわち、半導体チップ1の外周に配置されるすべてのボンディングパッド4の引き出し配線の電流密度をほぼ同じにすることができる。しかも、前述したように、第3層目配線で構成される引き出し配線5Aはその膜厚を厚くすることで、また引き出し配線5Bを2層の配線9B、10Bで構成することでそれぞれ十分な電流密度を確保することができるので、すべてのボンディングパッド4の引き出し配線に大電流を流すことができる。
【0052】
これにより、電源(Vcc、GND)線や大電流が流れる信号線に接続するボンディングパッドを自由に選択することができるので、自動配置配線システムを用いた論理設計の自由度が向上する。すなわち、CADを用いた自動配置配線に要する時間を短縮できるので、ゲートアレイの開発期間を短縮することができる。また、論理回路とボンディングパッドを接続する配線長を短くすることができるので配線遅延を低減でき、高速、高性能のゲートアレイを実現することができる。
【0053】
(実施の形態2)
本実施の形態の半導体集積回路装置は、5層配線構造を有するCMOSゲートアレイであり、前記実施の形態1と同様、ボンディングパッド4A、4Bを千鳥配列とし、内側のボンディングパッド4Aの引き出し配線と外側のボンディングパッド4Bの引き出し配線を別層の配線で構成している。
【0054】
本実施の形態では、内側のボンディングパッド4Aの引き出し配線を第5層目配線と第4層目配線の2層で構成し、外側のボンディングパッド4Bの引き出し配線を第3層目配線と第2層目配線と第1層目配線の3層で構成している。また、ボンディングパッド4A、4Bは、第5層目配線で構成している。
【0055】
図15および図16は、内側の列のボンディングパッド4A、入出力バッファ回路3およびそれらを接続する引き出し配線20Aを示す斜視図である。
【0056】
引き出し配線20Aを構成する2層の配線21A、22Aのうち、第5層目配線である配線22Aは、ボンディングパッド4Aと一体に構成されている。第4層目配線である配線21Aは配線22Aと同一のパターンで形成され、配線22Aと重なり合うように配置されている。配線22Aと配線21Aとは、それらの両端部において、接続孔23Aを通じて電気的に接続されている。
【0057】
上記配線21Aは、第3層目配線であるパッド配線24A、第2層目配線であるパッド配線25Aおよび第1層目配線であるパッド配線26Aを介して入出力バッファ回路3に接続されている。配線21Aとパッド配線24A、パッド配線24Aとパッド配線25A、パッド配線25Aとパッド配線26Aは、それぞれ接続孔27A、28A、29Aを通じて電気的に接続されている。
【0058】
図17および図18は、外側の列のボンディングパッド4B、入出力バッファ回路3およびそれらを接続する引き出し配線20Bを示す斜視図である。
【0059】
引き出し配線20Bを構成する3層の配線24B、25Bおよび26Bは、同一のパターンで形成され、重なり合うように配置されている。第3層目配線である配線24Bと第2層目配線である配線25B、配線25Bと第1層目配線である配線26Bは、それらの両端においてそれぞれ接続孔28B、29Bを通じて電気的に接続されている。また、第5層目配線であるボンディングパッド4Bと引き出し配線20Bとは、ボンディングパッド4Bの下部において、接続孔23Bおよび接続孔27Bを通じて電気的に接続されている。
【0060】
上記のように構成された入出力バッファ回路3、引き出し配線20A、20Bおよびボンディングパッド4A、4Bの3個分の配置を図19に示す。また、入出力バッファ回路3側の一端部における引き出し配線20A、20Bの断面構造を図20に示す。図20の符号30は第3層間絶縁膜、31は第4層間絶縁膜である。第3層間絶縁膜30および第4層間絶縁膜31は、例えばCVD法で堆積した酸化シリコンからなり、それらの表面は、例えばCMP法によって平坦化されている。また、第3層間絶縁膜30に開孔された接続孔27A、27Bの内部、および第4層間絶縁膜32に開孔された接続孔23A、23Bの内部には、例えばWからなるプラグ16が埋め込まれている。
【0061】
ここで、上記引き出し配線20Bを構成する3層の配線24B、25B、26Bのそれぞれの膜厚を0.4μmとした場合、この引き出し配線20Bの実効的な膜厚は、0.4+0.4+0.4=1.2μmになる。このとき、もう一方の引き出し配線20Aを構成する2層の配線21A、22Aのそれぞれの膜厚を0.6μmとすれば、この引き出し配線20Aの実効的な膜厚は、0.6+0.6=1.2μmになり、引き出し配線20A(配線21A、22A)と引き出し配線20B(配線24B、25B、26B)の実効的な膜厚は同じになる。さらに、引き出し配線20Aの幅と引き出し配線20Bの幅が同じであるとすれば、引き出し配線20Aの実効的な断面積と引き出し配線20Bの実効的な断面積も同じになる。従って、この場合は表2に示すように、引き出し配線25Aを流れる電流密度と引き出し配線25Bを流れる電流密度はほぼ等しくなる。
【0062】
【表2】
【0063】
上記のように構成された本実施の形態のCMOSゲートアレイによれば、前記実施の形態1とほぼ同様の効果が得られる。
【0064】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0065】
前記実施の形態では、3層配線構造のゲートアレイおよび5層配線構造のゲートアレイについて説明したが、4層配線構造のゲートアレイや6層以上の配線構造のゲートアレイに適用することもできる。
【0066】
配線層が4層の場合は、内側の列のボンディングパッドに接続する第1の引き出し配線を例えば第4層目配線と第2層目配線とで構成し、外側の列のボンディングパッドに接続する第2の引き出し配線を例えば第3層目配線と第1層目配線とで構成する。このとき、第1の引き出し配線の幅と第2の引き出し配線の幅が同じであるとして、第4層目配線の膜厚と第3層目配線の膜厚を同じにし、第2層目配線の膜厚と第1層目配線の膜厚を同じにすれば、第1の引き出し配線の電流密度と第2の引き出し配線の電流密度をほぼ同じにすることができる。配線層が6層以上の場合は、第1の引き出し配線を構成する配線と第2の引き出し配線を構成する配線の組み合わせは多数考えられる。
【0067】
また、前記実施の形態では、ボンディングパッドを2列に配置した場合について説明したが、3列に配置する場合にも適用することができる。例えば配線層が5層の場合は、図21に示すように、最も内側の列のボンディングパッド4Aの引き出し配線20Aをボンディングパッド4A(第5層目配線)と一体に構成し、中央の列のボンディングパッド4Bの引き出し配線20Bを第4層目配線(配線21B)と第2層目配線(配線25B)とで構成し、最も外側の列のボンディングパッド4Cの引き出し配線20Cを第3層目配線(配線24C)と第1層目配線(配線26C)とで構成すればよい。
【0068】
前記実施の形態ではCMOSゲートアレイについて説明したが、本発明は、エンベデッドアレイ、セルベースICなどの各種特定用途向けICに適用することができる。本発明は、少なくとも3層以上の配線層を有し、ボンディングパッドを千鳥状に配置する多ピンLSIに適用することができる。
【0069】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0070】
(1)本発明によれば、ボンディングパッドと内部回路を接続する引き出し配線の幅およびピッチを狭くすることができるので、ボンディングパッドのピッチを狭くすることができる。これにより、同一サイズの半導体チップにより多くのボンディングパッドを形成することができるので、外部端子数の多い(多ピンの)大規模CMOSゲートアレイを実現することができる。
【0071】
(2)本発明によれば、半導体チップの外周に配置されるすべてのボンディングパッドの引き出し配線の電流密度をほぼ同じにすることができ、しかも、すべてのボンディングパッドの引き出し配線に大電流を流すことができるので、電源(Vcc、GND)線や大電流が流れる信号線に接続するボンディングパッドを自由に選択することができ、自動配置配線システムを用いた論理設計の自由度が向上する。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体集積回路装置が形成された半導体チップの斜視図である。
【図2】本発明の実施の形態1である半導体集積回路装置における内側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す平面図である。
【図3】本発明の実施の形態1である半導体集積回路装置における内側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図4】本発明の実施の形態1である半導体集積回路装置における内側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図5】本発明の実施の形態1である半導体集積回路装置における入出力バッファ回路の平面図である。
【図6】本発明の実施の形態1である半導体集積回路装置における出力バッファ回路の回路図である。
【図7】本発明の実施の形態1である半導体集積回路装置における外側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す平面図である。
【図8】本発明の実施の形態1である半導体集積回路装置における外側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図9】本発明の実施の形態1である半導体集積回路装置における外側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図10】本発明の実施の形態1である半導体集積回路装置における入力バッファ回路の回路図である。
【図11】本発明の実施の形態1である半導体集積回路装置におけるボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図12】本発明の実施の形態1である半導体集積回路装置におけるボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図13】本発明の実施の形態1である半導体集積回路装置における引き出し配線の構成を示す断面図である。
【図14】本発明の実施の形態1である半導体集積回路装置におけるボンディングパッドおよびそれらを接続する引き出し配線の配置の1例を示す平面図である。
【図15】本発明の実施の形態2である半導体集積回路装置における内側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図16】本発明の実施の形態2である半導体集積回路装置における内側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図17】本発明の実施の形態2である半導体集積回路装置における外側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図18】本発明の実施の形態2である半導体集積回路装置における外側の列のボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図19】本発明の実施の形態2である半導体集積回路装置におけるボンディングパッド、入出力バッファ回路およびそれらを接続する引き出し配線を示す斜視図である。
【図20】本発明の実施の形態2である半導体集積回路装置における引き出し配線の構成を示す断面図である。
【図21】本発明の他の実施の形態である半導体集積回路装置におけるボンディングパッドおよび引き出し配線を示す斜視図である。
【符号の説明】
1 半導体チップ
1A 半導体基板
2 基本セル
3 入出力バッファ回路
4 ボンディングパッド(外部端子)
4A ボンディングパッド(外部端子)
4B ボンディングパッド(外部端子)
4C ボンディングパッド(外部端子)
5A 引き出し配線
5B 引き出し配線
6 フィールド絶縁膜
7n n型拡散層
7p p型拡散層
8n ゲート電極
8p ゲート電極
9 第1層目配線
9B 配線
10 第2層目配線
10A パッド配線
10B 配線
12A 接続孔
12B 接続孔
13A 接続孔
13B 接続孔
14 酸化シリコン膜
15 第1層間絶縁膜
16 プラグ
17 第2層間絶縁膜
19 パッシベーション膜
20A 引き出し配線
20B 引き出し配線
20C 引き出し配線
21A 配線
21B 配線
22A 配線
23A 接続孔
23B 接続孔
24A パッド配線
24B 配線
24C 配線
25A パッド配線
25B 配線
26A パッド配線
26B 配線
26C 配線
27A 接続孔
28A 接続孔
29A 接続孔
30 第3層間絶縁膜
31 第4層間絶縁膜
Claims (8)
- 3層以上の配線層を有する半導体集積回路装置であって、
複数の外部端子は、半導体チップの外周部に沿って千鳥状に配置され、
前記千鳥状に配置された外部端子は、内側の列の外部端子と外側の列の外部端子とを有し、
前記内側の列の外部端子は、前記外側の列の外部端子と、入力または出力バッファ回路との間に配置され、
前記内側の列の外部端子と、前記入力または出力バッファ回路とは、第1の引き出し配線によって電気的に接続され、
前記外側の列の外部端子と、前記入力または出力バッファ回路とは、第2の引き出し配線によって電気的に接続され、
前記内側の列の外部端子間において、前記第2の引き出し配線は、複数の配線層を含み、かつ前記第1の引き出し配線とは、互いに異なる配線層で構成され、
前記第1の引き出し配線の電流密度と、前記第2の引き出し配線の電流密度とが等しくなるように、それらの断面積が構成されることを特徴とする半導体集積回路装置。 - 半導体集積回路装置であって、
複数の外部端子は千鳥状に配置され、
前記千鳥状に配置された外部端子は、第1の列の外部端子と、第2の列の外部端子とを有し、
前記第1の列の外部端子は、前記第2の列の外部端子と、入力または出力バッファ回路との間に配置され、
前記第1の列の外部端子と、前記入力または出力バッファ回路とは、第1の引き出し配線によって電気的に接続され、
前記第2の列の外部端子と、前記入力または出力バッファ回路とは、第2の引き出し配線によって電気的に接続され、
前記第2の引き出し配線は、複数の配線層を含み、かつ前記第1の引き出し配線と前記第2の引き出し配線とは、互いに異なる配線層で構成され、
前記第1の引き出し配線の電流密度と、前記第2の引き出し配線の電流密度とが等しくなるように、それらの断面積が構成されることを特徴とする半導体集積回路装置。 - 半導体集積回路装置であって、
第1の列の外部端子と、第2の列の外部端子とが千鳥状に配置され、
前記第1の列の外部端子は、前記第2の列の外部端子と、入力または出力バッファ回路との間に配置され、
前記第1の列の外部端子と、前記入力または出力バッファ回路とは、第1の引き出し配線によって電気的に接続され、
前記第2の列の外部端子と、前記入力または出力バッファ回路とは、第2の引き出し配線によって電気的に接続され、
前記第1の引き出し配線は、前記第2の引き出し配線と別層の配線層で構成され、
前記第2の引き出し配線は、複数の配線層を含み、
前記第1の引き出し配線は、前記第2の引き出し配線よりも上層の配線層で構成され、
前記第1の引き出し配線の断面積は、前記第2の引き出し配線の複数の配線層のそれぞれの断面積よりも大きく構成され、
前記第1の引き出し配線の電流密度と、前記第2の引き出し配線の電流密度とが等しくなるように構成されることを特徴とする半導体集積回路装置。 - 請求項1、2または3記載の半導体集積回路装置において、
前記第1の列の外部端子は、前記第2の引き出し配線の上部を延在するように構成されることを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか一項に記載の半導体集積回路装置において、
前記入力または出力バッファ回路上を電源配線が延在し、
前記電源配線は、前記第2の引き出し配線と同層の配線を含むことを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか一項に記載の半導体集積回路装置において、
前記第1の引き出し配線は、前記第2の引き出し配線よりも上層の配線層を含み、
前記第2の引き出し配線は、複数の配線層を含むことを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか一項に記載の半導体集積回路装置において、
前記第1の引き出し配線を、少なくとも最上層の配線を含む1層または複数層の配線で構成し、
前記第2の引き出し配線を、前記最上層の配線以外であって、前記最上層の配線よりも下層の複数層の配線で構成したことを特徴とする半導体集積回路装置。 - 請求項1〜4のいずれか一項に記載の半導体集積回路装置において、
前記内側の列の外部端子と、前記外側の列の外部端子とがハーフピッチずらされて配置されることを特徴とする半導体集積回路装置。
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