JP3974470B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置に係り、特にＣｕを配線材料に使った多層配線における配線とビアコンタクトのデザインルールに関するもので、例えばＣＭＯＳＬＳＩ（相補性絶縁ゲート型半導体集積回路）に適用されるものである。
【０００２】
【従来の技術】
多層配線構造を有するＬＳＩにおいて、配線とビアコンタクトの低抵抗化および信頼性向上の面から、配線材料として、従来のＡｌに代えてＣｕが用いられるようになってきている。
【０００３】
しかし、Ｃｕを材料として用いた配線およびビアコンタクトが特定のパターンの場合には、その製造工程におけるストレスマイグレーションによるコンタクト不良（信頼性不良）が発生することが判明した。この点を以下に説明する。
【０００４】
図１３は、従来のＣＭＯＳＬＳＩに多層配線を形成する際、Ｃｕを材料として用いた配線およびビアコンタクトのパターンの一例を示す。
【０００５】
９１は下層配線であり、その幅をＷ、長さをＬ、膜厚をＤで示している。９２は上層配線、９２ａは下層配線９１に上層配線９２を接続するためのビアコンタクトである。この場合、Ｗがある値以上の幅が広い下層配線９１に上層配線から単一（１個）のビアコンタクト９２を落とした製品は、高温試験でのストレスマイグレーションによってコンタクト不良が発生することが判明した。
【０００６】
図１４は、図１３中に示した配線およびビアコンタクトを有する多層配線が設けられたＣＭＯＳＬＳＩに対してＳＭ試験（例えば２２５℃、３００時間）を行うことで得られた不良率の配線幅依存性の一例であり、縦軸は累積不良（Cumulative failure (A.U)）、横軸は下層配線の配線幅（Metal Width (μｍ)）を示している。
【０００７】
この特性は、図１３に示したように下層配線９１に単一のビアコンタクト９２ａを接続させ、このような下層配線９１の４００個をビアコンタクト９２ａでチェーン接続した配線チェーンをサンプルとし、Ｌをパラメータ（１０μｍ、２０μｍ、３０μｍ、５０μｍ、１００μｍ）とし、Ｗを変化させた場合の信頼性の不良率を測定した結果を示した。この結果では、Ｌが１０μｍ以上の場合に、Ｗが２μｍを越えると不良が発生し、Ｗが太くなると不良率は上昇している。
【０００８】
図１５は、図１３に示した下層配線９１に対するビアコンタクト９２ａのコンタクト不良に関する不良モデルを示している。ここで、下層配線９１、上層配線９２およびビアコンタクト９２ａは、それぞれＣｕが用いられている。
【０００９】
上記したようなコンタクト不良が発生するメカニズムは次のように考えられる。下層配線（Ｃｕ配線）９１上の層間絶縁膜（図示せず）に対して例えば反応性イオンエッチング(RIE) を用いてビアコンタクトホールを開口すると、ビアコンタクトホールの底面下に、ビアコンタクトホール形成時のエッチングや開口後の熱処理等によりダメージやストレス等が発生する。この結果、後工程でアニールによりＣｕ配線９１のＣｕの結晶粒を成長させる際、前記ダメージやストレス等が発生しているビアコンタクトホールの底面下（ビアコンタクトの底面）にＣｕ配線９１内のボイド(Void)が集約し、コンタクト不良を引き起こす。
【００１０】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、Ｃｕを材料として用いた配線およびビアコンタクトが特定のパターンの場合（幅が広い配線に上層配線から単一のビアコンタクトを落とした場合）には、その製造工程における高熱処理に起因してコンタクト不良（信頼性不良）が発生するという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、Ｃｕを材料として用いた多層配線の配線とビアコンタクトのデザインルールに所定の制限をつけることにより、多層配線の信頼性を向上させることが可能になる半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上にＣｕを主成分とする多層配線が形成された半導体装置であって、前記多層配線中の下層配線に上層配線を接続するビアコンタクトは、前記下層配線の配線幅をＷ、配線長をＬ、膜厚をＤ、前記ビアコンタクトの径をＺで表わすと、前記Ｌが２０μｍ以下の範囲で、前記Ｄが０．２５μｍ、前記Ｚが０．２μｍ以上で、前記Ｗが２μｍ以下の場合は１個設けられ、前記Ｗが２μｍから２０μｍの範囲で、前記Ｌが１０μｍから１００μｍの範囲で、前記Ｄが０．２５μｍ、前記Ｚが０．２μｍの場合は、前記下層配線内のボイドがビアコンタクトホール形成時のエッチングや開口後の熱処理によりダメージやストレスが発生しているビアコンタクト底面部に集約するボイド実効拡散領域内に複数個設けられていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
本発明者らの研究によれば、半導体基板上にＣｕを材料として用いた（主成分とする）配線およびビアコンタクトを有する多層配線が形成された半導体装置において、多層配線中の下層配線に上層配線を接続するためのビアコンタクトのコンタクト不良は、以下に述べるように配線およびビアコンタクトのパターンに依存することが判明した。
【００１５】
（１）コンタクト不良は、下層配線の配線幅または配線膜厚に依存する。
【００１６】
（２）コンタクト不良は、下層配線の端部に幅広の別の同一層配線が連なる場合には、当該同一層配線の配線幅または配線膜厚に依存する。
【００１７】
（３）コンタクト不良は、ビアコンタクトの径に依存する。
【００１８】
（４）コンタクト不良は、下層配線およびビアコンタクトを形成するプロセスの熱工程に依存する。
【００１９】
そこで、本発明では、コンタクト不良を抑制するために次のようなデザインルールを採用する。
【００２０】
（１）下層配線の配線幅または配線膜厚に応じて、下層配線に対するビアコンタクトの個数を変更する。
【００２１】
（２）下層配線に複数のビアコンタクトをコンタクトさせる場合には、複数のビアコンタクトを所定領域内でコンタクト間距離が所定値以下となるように配置する。
【００２２】
（３）下層配線の端部に、下層配線と同一層の配線が連なる場合には、当該同一層の配線の配線幅または配線膜厚に応じて、下層配線に対するビアコンタクトの個数を変更する。
【００２３】
（４）下層配線の幅に応じてビアコンタクトの径を設定する。
【００２４】
＜第１の実施形態＞
図１は、第１の実施形態における多層配線構造を有するＣＭＯＳＬＳＩを概略的に示す断面図である。本例のＣＭＯＳＬＳＩは、例えばＳＯＩ（シリコンオンインシュレータ）タイプであり、Ｃｕを配線材料に使った例えば１１層配線構造を有する。
【００２５】
図中、１１は半導体基板（本例ではＰｗｅｌｌおよびＮｗｅｌｌ）、１２は素子間分離領域（本例ではＳＴＩ）、１３はＭＯＳトランジスタのゲート酸化膜、１４はＭＯＳトランジスタのゲート電極、１５はＭＯＳトランジスタのソース／ドレイン領域、１６は第１層間膜（絶縁膜）、１７はコンタクト（プラグ）、１８は第２層間膜（絶縁膜）、１９は第１層メタル配線、２０は第３層間膜（絶縁膜）、２１はビアコンタクト、２２は第２層メタル配線である。
【００２６】
なお、第３層間膜２０より上層の層間膜（絶縁膜）を２３、第２層メタル配線２２より上層のメタル配線を２４、このメタル配線２４に上層のメタル配線２４を接続するビアコンタクトを２５で示している。
【００２７】
図２乃至図５は、図１のＣＭＯＳＬＳＩの製造工程の一部を示す。
【００２８】
まず、図２に示すように、半導体基板１１に素子間分離領域１２、ＭＯＳトランジスタのゲート酸化膜１３、ゲート電極１４およびソース／ドレイン領域１５を形成する。その後、第１層間膜１６として、リンあるいはボロンを含んだＣＶＤ酸化膜（ＳｉＯ2 ）を形成し、ＣＭＰを用いてＣＶＤ酸化膜を平坦化した後、コンタクト（プラグ）１７を埋め込む。その後、第２層間膜１８を形成し、溝１８ａの加工を行う。
【００２９】
次に、図３に示すように、溝１８ａ内にバリアメタル１９ａを介してＣｕを埋め込んだ後、ＣＭＰを用いて平坦化を行い、第１層メタル配線１９を形成する。この場合、第１層メタル配線１９の一部が前記コンタクト１７の上部に接続されるように、前記第２層間膜１８に対して溝１８ａの加工を行っておく。
【００３０】
次に、図４に示すように、第３層間膜２０を形成し、例えば反応性イオンエッチング(RIE) を用いてビアコンタクトホール２０ａと溝２０ｂの加工を行う。
【００３１】
次に、図５に示すように、ビアコンタクトホール２０ａおよび溝２０ｂ内にバリアメタル２２ａを介してＣｕを埋め込んだ後、ＣＭＰを用いて平坦化を行い、ビアコンタクト２１および第２層メタル配線２２を形成する。この場合、第２層メタル配線２２の一部が前記ビアコンタクト２１の上部に連なるように、前記第３層間膜２０に対してビアコンタクトホール２０ａおよび溝２０ｂの加工を行っておく。その後、上層配線を繰り返し形成するために、図５に示した工程を繰り返す。
【００３２】
図６乃至図９は、図１のＣＭＯＳＬＳＩの多層配線中の任意の下層配線３１に上層配線３２を接続するためのビアコンタクトのパターンの数例を示す。
【００３３】
図６乃至図９において、下層配線３１の大きさは、幅Ｗ、長さＬ、膜厚Ｄ、体積Ｓ（＝ＷＬＤ）で示される。
【００３４】
図６に示すように、Ｗが所定値Ｘ以下の狭い下層配線（またはＳが所定値以下の下層配線）３１に対しては、上層配線３２を接続するビアコンタクトとして、単一（１個）のビアコンタクト３２ａが設けられている。
【００３５】
ここで、配線幅Ｗの所定値Ｘは膜厚Ｄに依存し、Ｄが厚いほどＸを小さく（細く）する必要があり、ビアコンタクト３２ａの径Ｚが大きくなるほどＸを大きく（太く）してよい。Ｌ＝２０μｍ、Ｄ＝０．２５μｍの場合に、図１１を参照して後述する測定結果から、Ｘ＝２μｍ以下であることが判明している。
【００３６】
これに対して、図７に示すように、Ｗが所定値Ｘを越える広い下層配線（またはＳが所定値を越える下層配線）３１に対しては、上層配線３２を接続するビアコンタクトとして、複数個（本例では２個）のビアコンタクト３２ａが所定の領域内で相互間隔が所定間隔ａ以下離れた位置に設けられている。
【００３７】
ここで、前記所定の領域とは、ビアコンタクトホール形成時のエッチングや開口後の熱処理等によりダメージやストレス等が発生しているビアコンタクト底面部にコンタクト不良を引き起こすようにＣｕ配線内のボイド(Void)が集約するボイド実効拡散領域であり、複数個のビアコンタクトのうちで前記ボイドが最も集約したビアコンタクト（リダンダンシビアコンタクト）の底面中心から半径Ｒのほぼ円形領域である。
【００３８】
図１０は、Ｃｕ配線内のボイド実効拡散領域を説明するために示した。ここで、ビアコンタクト３２ａの底面中心からの領域半径Ｒは、拡散係数Ｄと拡散時間Ｔで定義できる。拡散係数Ｄは、Ｃｕプロセスに依存し、本例ではＲ＝２５μｍの場合を示している。
【００３９】
上記したように、複数個（本例では２個）のビアコンタクト３２ａが設けられていると、下層配線３１の熱処理により、下層配線３１内のボイドは、一方のビアコンタクトの底面下と他方のビアコンタクトの底面下とで不均一となるように偏在して集約している。これにより、ボイドが最も集約したビアコンタクトはリダンダンシビアコンタクトとして作用し、残りのビアコンタクトのコンタクト特性の劣化が抑制され、信頼性の低下が抑制されることが判明している。
【００４０】
一方、図８に示すように、Ｗが所定値Ｘ（例えば２μｍ）以下の狭い下層配線（またはＳが所定値以下の下層配線）３１の長さ方向の端部に別の同一層配線３１ａが連なっており、この同一層配線３１ａの配線幅Ｗが所定値Ｘ以下、または上記同一層配線３１ａのＳが所定値以下である場合には、下層配線３１に接続するビアコンタクトとして、単一（１個）のビアコンタクト３２ａが設けられている。
【００４１】
これに対して、図９に示すように、Ｗが所定値Ｘ（例えば２μｍ）以下の狭い下層配線（またはＳが所定値以下の下層配線）３１の長さ方向の端部に別の同一層配線３１ａが連なっており、この同一層配線３１ａの配線幅Ｗが所定値Ｘを越える、または上記同一層配線３１ａのＳが所定値を越える場合には、下層配線３１に接続するビアコンタクトとして、所定の領域内で所定間隔以上離れた位置に複数個（本例では２個）のビアコンタクト３２ａが設けられている。
【００４２】
図８および図９の構造において、下層配線３１に対するビアコンタクト３２ａのコンタクト位置から、下層配線３１に連なる同一層配線３１ａまでの距離Ｔが短い場合には、Ｃｕ配線の熱処理時に、同一層配線３１ａ内のボイドがビアコンタクト３２ａのコンタクト位置に早く集約される。
【００４３】
これに対して、下層配線３１に対するビアコンタクト３２ａのコンタクト位置から、下層配線３１に連なる同一層配線３１ａまでの距離Ｔが長い場合には、Ｃｕ配線の熱処理時に、同一層配線３１ａ内のボイドはビアコンタクト３２ａのコンタクト位置に遅く集約される。
【００４４】
また、下層配線に対するビアコンタクトのコンタクト位置から、下層配線に連なる同一層配線までの距離Ｔが一定である場合は、配線の熱処理時の温度が高いほど、配線内のボイドはビアコンタクトのコンタクト位置に早く集約される。
【００４５】
図１１は、図６または図８に示したように下層配線に１個のビアコンタクトを接続した多層配線が設けられたＣＭＯＳＬＳＩに対してＳＭ試験（例えば２２５℃、３００時間）を行うことで得られた不良率のビアコンタクト径（Via Diameter）依存性の一例を示している。図中、縦軸は縦軸は累積不良（Cumulative failure (A.U)）、横軸はVia diameter (μｍ)を示している。
【００４６】
この特性は、Ｌ＝２０μｍ、Ｄ＝０．２５μｍ、Ｗ≦２μｍの下層配線３１に１個のビアコンタクトをコンタクトさせ、このような下層配線３１の４００個をビアコンタクトでチェーン接続した配線チェーンをサンプルとし、ビアコンタクト径Ｚを変化させた場合の不良率の測定結果を示した。
【００４７】
この結果から、ビアコンタクト径Ｚを０．３〜０．２μｍ以上にすれば、コンタクト不良が発生しないことが分かる。
【００４８】
図１２は、図７または図９に示したように下層配線に２個のビアコンタクトを接続した多層配線が設けられたＣＭＯＳＬＳＩに対してＳＭ試験（例えば２２５℃、３００時間）を行うことで得られた不良率の配線幅依存性の一例であり、縦軸は累積不良（Cumulative failure (A.U)）、横軸は下層配線の配線幅（Metal Width (μｍ)）を示している。
【００４９】
この特性は、Ｄ＝０．２５μｍの下層配線３１に２個のビアコンタクト（それぞれのビア径は０．２μｍ）３２ａをコンタクトさせ、このような下層配線３１の４００個をビアコンタクトでチェーン接続した配線チェーンをサンプルとし、Ｌをパラメータ（１０μｍ、２０μｍ、３０μｍ、５０μｍ、１００μｍ）とし、Ｗを変化させた場合の不良率の測定結果を示した。
【００５０】
この結果によれば、Ｗが２μｍ以下から２０μｍ程度までの広い範囲において、コンタクト不良が発生せず、従来例の説明で図１４に示した不良率の配線幅依存性と比べて不良率が著しく改善されていることが分かる。
【００５１】
なお、本発明は上記した実施の形態に限定されるものではなく、その要旨を脱しない範囲で変更して実施することができる。例えば、層間膜の材料は、Ｓｉ０2 に限定されず、ＦＳＧ（弗素シリケートガラス）、その他の材料でもよく、それらの積層でもよい。
【００５２】
【発明の効果】
上述したように本発明の半導体装置によれば、Ｃｕを材料として用いた多層配線の配線とビアコンタクトのデザインルールに所定の制限をつけることにより、多層配線の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における多層配線構造を有するＣＭＯＳＬＳＩを概略的に示す断面図。
【図２】図１のＣＭＯＳＬＳＩの製造工程の一部を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンの一例を示す斜視図。
【図７】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンの他の例を示す斜視図。
【図８】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンのさらに他の例を示す斜視図。
【図９】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンのさらに他の例を示す斜視図。
【図１０】Ｃｕ配線内のボイド実効拡散領域を説明するための平面図。
【図１１】図６または図８に示した下層配線に１個のビアコンタクトを接続した多層配線を有するＣＭＯＳＬＳＩにおける不良率のビアコンタクト径依存性の一例を示す特性図。
【図１２】図７または図９に示した下層配線に２個のビアコンタクトを接続した多層配線を有するＣＭＯＳＬＳＩにおける不良率の配線幅依存性の一例を示す特性図。
【図１３】従来のＣＭＯＳＬＳＩに多層配線を形成する際、Ｃｕを材料として用いた配線およびビアコンタクトのパターンの一例を示す斜視図。
【図１４】図１３に示した配線およびビアコンタクトを有する多層配線が設けられたＣＭＯＳＬＳＩにおける不良率の配線幅依存性の一例を示す特性図。
【図１５】図１３に示した下層配線に対するビアコンタクトのコンタクト不良に関する不良モデルを示す断面図。
【符号の説明】
３１…下層配線、
３２…上層配線、
３２ａ…ビアコンタクト。
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体装置に係り、特にＣｕを配線材料に使った多層配線における配線とビアコンタクトのデザインルールに関するもので、例えばＣＭＯＳＬＳＩ（相補性絶縁ゲート型半導体集積回路）に適用されるものである。
【０００２】
【従来の技術】
多層配線構造を有するＬＳＩにおいて、配線とビアコンタクトの低抵抗化および信頼性向上の面から、配線材料として、従来のＡｌに代えてＣｕが用いられるようになってきている。
【０００３】
しかし、Ｃｕを材料として用いた配線およびビアコンタクトが特定のパターンの場合には、その製造工程におけるストレスマイグレーションによるコンタクト不良（信頼性不良）が発生することが判明した。この点を以下に説明する。
【０００４】
図１３は、従来のＣＭＯＳＬＳＩに多層配線を形成する際、Ｃｕを材料として用いた配線およびビアコンタクトのパターンの一例を示す。
【０００５】
９１は下層配線であり、その幅をＷ、長さをＬ、膜厚をＤで示している。９２は上層配線、９２ａは下層配線９１に上層配線９２を接続するためのビアコンタクトである。この場合、Ｗがある値以上の幅が広い下層配線９１に上層配線から単一（１個）のビアコンタクト９２を落とした製品は、高温試験でのストレスマイグレーションによってコンタクト不良が発生することが判明した。
【０００６】
図１４は、図１３中に示した配線およびビアコンタクトを有する多層配線が設けられたＣＭＯＳＬＳＩに対してＳＭ試験（例えば２２５℃、３００時間）を行うことで得られた不良率の配線幅依存性の一例であり、縦軸は累積不良（Cumulative failure (A.U)）、横軸は下層配線の配線幅（Metal Width (μｍ)）を示している。
【０００７】
この特性は、図１３に示したように下層配線９１に単一のビアコンタクト９２ａを接続させ、このような下層配線９１の４００個をビアコンタクト９２ａでチェーン接続した配線チェーンをサンプルとし、Ｌをパラメータ（１０μｍ、２０μｍ、３０μｍ、５０μｍ、１００μｍ）とし、Ｗを変化させた場合の信頼性の不良率を測定した結果を示した。この結果では、Ｌが１０μｍ以上の場合に、Ｗが２μｍを越えると不良が発生し、Ｗが太くなると不良率は上昇している。
【０００８】
図１５は、図１３に示した下層配線９１に対するビアコンタクト９２ａのコンタクト不良に関する不良モデルを示している。ここで、下層配線９１、上層配線９２およびビアコンタクト９２ａは、それぞれＣｕが用いられている。
【０００９】
上記したようなコンタクト不良が発生するメカニズムは次のように考えられる。下層配線（Ｃｕ配線）９１上の層間絶縁膜（図示せず）に対して例えば反応性イオンエッチング(RIE) を用いてビアコンタクトホールを開口すると、ビアコンタクトホールの底面下に、ビアコンタクトホール形成時のエッチングや開口後の熱処理等によりダメージやストレス等が発生する。この結果、後工程でアニールによりＣｕ配線９１のＣｕの結晶粒を成長させる際、前記ダメージやストレス等が発生しているビアコンタクトホールの底面下（ビアコンタクトの底面）にＣｕ配線９１内のボイド(Void)が集約し、コンタクト不良を引き起こす。
【００１０】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、Ｃｕを材料として用いた配線およびビアコンタクトが特定のパターンの場合（幅が広い配線に上層配線から単一のビアコンタクトを落とした場合）には、その製造工程における高熱処理に起因してコンタクト不良（信頼性不良）が発生するという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、Ｃｕを材料として用いた多層配線の配線とビアコンタクトのデザインルールに所定の制限をつけることにより、多層配線の信頼性を向上させることが可能になる半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上にＣｕを主成分とする多層配線が形成された半導体装置であって、前記多層配線中の下層配線に上層配線を接続するビアコンタクトは、前記下層配線の配線幅をＷ、配線長をＬ、膜厚をＤ、前記ビアコンタクトの径をＺで表わすと、前記Ｌが２０μｍ以下の範囲で、前記Ｄが０．２５μｍ、前記Ｚが０．２μｍ以上で、前記Ｗが２μｍ以下の場合は１個設けられ、前記Ｗが２μｍから２０μｍの範囲で、前記Ｌが１０μｍから１００μｍの範囲で、前記Ｄが０．２５μｍ、前記Ｚが０．２μｍの場合は、前記下層配線内のボイドがビアコンタクトホール形成時のエッチングや開口後の熱処理によりダメージやストレスが発生しているビアコンタクト底面部に集約するボイド実効拡散領域内に複数個設けられていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
本発明者らの研究によれば、半導体基板上にＣｕを材料として用いた（主成分とする）配線およびビアコンタクトを有する多層配線が形成された半導体装置において、多層配線中の下層配線に上層配線を接続するためのビアコンタクトのコンタクト不良は、以下に述べるように配線およびビアコンタクトのパターンに依存することが判明した。
【００１５】
（１）コンタクト不良は、下層配線の配線幅または配線膜厚に依存する。
【００１６】
（２）コンタクト不良は、下層配線の端部に幅広の別の同一層配線が連なる場合には、当該同一層配線の配線幅または配線膜厚に依存する。
【００１７】
（３）コンタクト不良は、ビアコンタクトの径に依存する。
【００１８】
（４）コンタクト不良は、下層配線およびビアコンタクトを形成するプロセスの熱工程に依存する。
【００１９】
そこで、本発明では、コンタクト不良を抑制するために次のようなデザインルールを採用する。
【００２０】
（１）下層配線の配線幅または配線膜厚に応じて、下層配線に対するビアコンタクトの個数を変更する。
【００２１】
（２）下層配線に複数のビアコンタクトをコンタクトさせる場合には、複数のビアコンタクトを所定領域内でコンタクト間距離が所定値以下となるように配置する。
【００２２】
（３）下層配線の端部に、下層配線と同一層の配線が連なる場合には、当該同一層の配線の配線幅または配線膜厚に応じて、下層配線に対するビアコンタクトの個数を変更する。
【００２３】
（４）下層配線の幅に応じてビアコンタクトの径を設定する。
【００２４】
＜第１の実施形態＞
図１は、第１の実施形態における多層配線構造を有するＣＭＯＳＬＳＩを概略的に示す断面図である。本例のＣＭＯＳＬＳＩは、例えばＳＯＩ（シリコンオンインシュレータ）タイプであり、Ｃｕを配線材料に使った例えば１１層配線構造を有する。
【００２５】
図中、１１は半導体基板（本例ではＰｗｅｌｌおよびＮｗｅｌｌ）、１２は素子間分離領域（本例ではＳＴＩ）、１３はＭＯＳトランジスタのゲート酸化膜、１４はＭＯＳトランジスタのゲート電極、１５はＭＯＳトランジスタのソース／ドレイン領域、１６は第１層間膜（絶縁膜）、１７はコンタクト（プラグ）、１８は第２層間膜（絶縁膜）、１９は第１層メタル配線、２０は第３層間膜（絶縁膜）、２１はビアコンタクト、２２は第２層メタル配線である。
【００２６】
なお、第３層間膜２０より上層の層間膜（絶縁膜）を２３、第２層メタル配線２２より上層のメタル配線を２４、このメタル配線２４に上層のメタル配線２４を接続するビアコンタクトを２５で示している。
【００２７】
図２乃至図５は、図１のＣＭＯＳＬＳＩの製造工程の一部を示す。
【００２８】
まず、図２に示すように、半導体基板１１に素子間分離領域１２、ＭＯＳトランジスタのゲート酸化膜１３、ゲート電極１４およびソース／ドレイン領域１５を形成する。その後、第１層間膜１６として、リンあるいはボロンを含んだＣＶＤ酸化膜（ＳｉＯ2 ）を形成し、ＣＭＰを用いてＣＶＤ酸化膜を平坦化した後、コンタクト（プラグ）１７を埋め込む。その後、第２層間膜１８を形成し、溝１８ａの加工を行う。
【００２９】
次に、図３に示すように、溝１８ａ内にバリアメタル１９ａを介してＣｕを埋め込んだ後、ＣＭＰを用いて平坦化を行い、第１層メタル配線１９を形成する。この場合、第１層メタル配線１９の一部が前記コンタクト１７の上部に接続されるように、前記第２層間膜１８に対して溝１８ａの加工を行っておく。
【００３０】
次に、図４に示すように、第３層間膜２０を形成し、例えば反応性イオンエッチング(RIE) を用いてビアコンタクトホール２０ａと溝２０ｂの加工を行う。
【００３１】
次に、図５に示すように、ビアコンタクトホール２０ａおよび溝２０ｂ内にバリアメタル２２ａを介してＣｕを埋め込んだ後、ＣＭＰを用いて平坦化を行い、ビアコンタクト２１および第２層メタル配線２２を形成する。この場合、第２層メタル配線２２の一部が前記ビアコンタクト２１の上部に連なるように、前記第３層間膜２０に対してビアコンタクトホール２０ａおよび溝２０ｂの加工を行っておく。その後、上層配線を繰り返し形成するために、図５に示した工程を繰り返す。
【００３２】
図６乃至図９は、図１のＣＭＯＳＬＳＩの多層配線中の任意の下層配線３１に上層配線３２を接続するためのビアコンタクトのパターンの数例を示す。
【００３３】
図６乃至図９において、下層配線３１の大きさは、幅Ｗ、長さＬ、膜厚Ｄ、体積Ｓ（＝ＷＬＤ）で示される。
【００３４】
図６に示すように、Ｗが所定値Ｘ以下の狭い下層配線（またはＳが所定値以下の下層配線）３１に対しては、上層配線３２を接続するビアコンタクトとして、単一（１個）のビアコンタクト３２ａが設けられている。
【００３５】
ここで、配線幅Ｗの所定値Ｘは膜厚Ｄに依存し、Ｄが厚いほどＸを小さく（細く）する必要があり、ビアコンタクト３２ａの径Ｚが大きくなるほどＸを大きく（太く）してよい。Ｌ＝２０μｍ、Ｄ＝０．２５μｍの場合に、図１１を参照して後述する測定結果から、Ｘ＝２μｍ以下であることが判明している。
【００３６】
これに対して、図７に示すように、Ｗが所定値Ｘを越える広い下層配線（またはＳが所定値を越える下層配線）３１に対しては、上層配線３２を接続するビアコンタクトとして、複数個（本例では２個）のビアコンタクト３２ａが所定の領域内で相互間隔が所定間隔ａ以下離れた位置に設けられている。
【００３７】
ここで、前記所定の領域とは、ビアコンタクトホール形成時のエッチングや開口後の熱処理等によりダメージやストレス等が発生しているビアコンタクト底面部にコンタクト不良を引き起こすようにＣｕ配線内のボイド(Void)が集約するボイド実効拡散領域であり、複数個のビアコンタクトのうちで前記ボイドが最も集約したビアコンタクト（リダンダンシビアコンタクト）の底面中心から半径Ｒのほぼ円形領域である。
【００３８】
図１０は、Ｃｕ配線内のボイド実効拡散領域を説明するために示した。ここで、ビアコンタクト３２ａの底面中心からの領域半径Ｒは、拡散係数Ｄと拡散時間Ｔで定義できる。拡散係数Ｄは、Ｃｕプロセスに依存し、本例ではＲ＝２５μｍの場合を示している。
【００３９】
上記したように、複数個（本例では２個）のビアコンタクト３２ａが設けられていると、下層配線３１の熱処理により、下層配線３１内のボイドは、一方のビアコンタクトの底面下と他方のビアコンタクトの底面下とで不均一となるように偏在して集約している。これにより、ボイドが最も集約したビアコンタクトはリダンダンシビアコンタクトとして作用し、残りのビアコンタクトのコンタクト特性の劣化が抑制され、信頼性の低下が抑制されることが判明している。
【００４０】
一方、図８に示すように、Ｗが所定値Ｘ（例えば２μｍ）以下の狭い下層配線（またはＳが所定値以下の下層配線）３１の長さ方向の端部に別の同一層配線３１ａが連なっており、この同一層配線３１ａの配線幅Ｗが所定値Ｘ以下、または上記同一層配線３１ａのＳが所定値以下である場合には、下層配線３１に接続するビアコンタクトとして、単一（１個）のビアコンタクト３２ａが設けられている。
【００４１】
これに対して、図９に示すように、Ｗが所定値Ｘ（例えば２μｍ）以下の狭い下層配線（またはＳが所定値以下の下層配線）３１の長さ方向の端部に別の同一層配線３１ａが連なっており、この同一層配線３１ａの配線幅Ｗが所定値Ｘを越える、または上記同一層配線３１ａのＳが所定値を越える場合には、下層配線３１に接続するビアコンタクトとして、所定の領域内で所定間隔以上離れた位置に複数個（本例では２個）のビアコンタクト３２ａが設けられている。
【００４２】
図８および図９の構造において、下層配線３１に対するビアコンタクト３２ａのコンタクト位置から、下層配線３１に連なる同一層配線３１ａまでの距離Ｔが短い場合には、Ｃｕ配線の熱処理時に、同一層配線３１ａ内のボイドがビアコンタクト３２ａのコンタクト位置に早く集約される。
【００４３】
これに対して、下層配線３１に対するビアコンタクト３２ａのコンタクト位置から、下層配線３１に連なる同一層配線３１ａまでの距離Ｔが長い場合には、Ｃｕ配線の熱処理時に、同一層配線３１ａ内のボイドはビアコンタクト３２ａのコンタクト位置に遅く集約される。
【００４４】
また、下層配線に対するビアコンタクトのコンタクト位置から、下層配線に連なる同一層配線までの距離Ｔが一定である場合は、配線の熱処理時の温度が高いほど、配線内のボイドはビアコンタクトのコンタクト位置に早く集約される。
【００４５】
図１１は、図６または図８に示したように下層配線に１個のビアコンタクトを接続した多層配線が設けられたＣＭＯＳＬＳＩに対してＳＭ試験（例えば２２５℃、３００時間）を行うことで得られた不良率のビアコンタクト径（Via Diameter）依存性の一例を示している。図中、縦軸は縦軸は累積不良（Cumulative failure (A.U)）、横軸はVia diameter (μｍ)を示している。
【００４６】
この特性は、Ｌ＝２０μｍ、Ｄ＝０．２５μｍ、Ｗ≦２μｍの下層配線３１に１個のビアコンタクトをコンタクトさせ、このような下層配線３１の４００個をビアコンタクトでチェーン接続した配線チェーンをサンプルとし、ビアコンタクト径Ｚを変化させた場合の不良率の測定結果を示した。
【００４７】
この結果から、ビアコンタクト径Ｚを０．３〜０．２μｍ以上にすれば、コンタクト不良が発生しないことが分かる。
【００４８】
図１２は、図７または図９に示したように下層配線に２個のビアコンタクトを接続した多層配線が設けられたＣＭＯＳＬＳＩに対してＳＭ試験（例えば２２５℃、３００時間）を行うことで得られた不良率の配線幅依存性の一例であり、縦軸は累積不良（Cumulative failure (A.U)）、横軸は下層配線の配線幅（Metal Width (μｍ)）を示している。
【００４９】
この特性は、Ｄ＝０．２５μｍの下層配線３１に２個のビアコンタクト（それぞれのビア径は０．２μｍ）３２ａをコンタクトさせ、このような下層配線３１の４００個をビアコンタクトでチェーン接続した配線チェーンをサンプルとし、Ｌをパラメータ（１０μｍ、２０μｍ、３０μｍ、５０μｍ、１００μｍ）とし、Ｗを変化させた場合の不良率の測定結果を示した。
【００５０】
この結果によれば、Ｗが２μｍ以下から２０μｍ程度までの広い範囲において、コンタクト不良が発生せず、従来例の説明で図１４に示した不良率の配線幅依存性と比べて不良率が著しく改善されていることが分かる。
【００５１】
なお、本発明は上記した実施の形態に限定されるものではなく、その要旨を脱しない範囲で変更して実施することができる。例えば、層間膜の材料は、Ｓｉ０2 に限定されず、ＦＳＧ（弗素シリケートガラス）、その他の材料でもよく、それらの積層でもよい。
【００５２】
【発明の効果】
上述したように本発明の半導体装置によれば、Ｃｕを材料として用いた多層配線の配線とビアコンタクトのデザインルールに所定の制限をつけることにより、多層配線の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における多層配線構造を有するＣＭＯＳＬＳＩを概略的に示す断面図。
【図２】図１のＣＭＯＳＬＳＩの製造工程の一部を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンの一例を示す斜視図。
【図７】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンの他の例を示す斜視図。
【図８】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンのさらに他の例を示す斜視図。
【図９】図１のＣＭＯＳＬＳＩにおける多層配線中の任意の下層配線に上層配線を接続するためのビアコンタクトのパターンのさらに他の例を示す斜視図。
【図１０】Ｃｕ配線内のボイド実効拡散領域を説明するための平面図。
【図１１】図６または図８に示した下層配線に１個のビアコンタクトを接続した多層配線を有するＣＭＯＳＬＳＩにおける不良率のビアコンタクト径依存性の一例を示す特性図。
【図１２】図７または図９に示した下層配線に２個のビアコンタクトを接続した多層配線を有するＣＭＯＳＬＳＩにおける不良率の配線幅依存性の一例を示す特性図。
【図１３】従来のＣＭＯＳＬＳＩに多層配線を形成する際、Ｃｕを材料として用いた配線およびビアコンタクトのパターンの一例を示す斜視図。
【図１４】図１３に示した配線およびビアコンタクトを有する多層配線が設けられたＣＭＯＳＬＳＩにおける不良率の配線幅依存性の一例を示す特性図。
【図１５】図１３に示した下層配線に対するビアコンタクトのコンタクト不良に関する不良モデルを示す断面図。
【符号の説明】
３１…下層配線、
３２…上層配線、
３２ａ…ビアコンタクト。
Claims (3)
- 半導体基板上にＣｕを主成分とする多層配線が形成された半導体装置であって、
前記多層配線中の下層配線に上層配線を接続するビアコンタクトは、前記下層配線の配線幅をＷ、配線長をＬ、膜厚をＤ、前記ビアコンタクトの径をＺで表わすと、前記Ｌが２０μｍ以下の範囲で、前記Ｄが０．２５μｍ、前記Ｚが０．２μｍ以上で、前記Ｗが２μｍ以下の場合は１個設けられ、
前記Ｗが２μｍから２０μｍの範囲で、前記Ｌが１０μｍから１００μｍの範囲で、前記Ｄが０．２５μｍ、前記Ｚが０．２μｍの場合は、前記下層配線内のボイドがビアコンタクトホール形成時のエッチングや開口後の熱処理によりダメージやストレスが発生しているビアコンタクト底面部に集約するボイド実効拡散領域内に複数個設けられていることを特徴とする半導体装置。 - 前記複数個のビアコンタクトが設けられている下層配線は、熱処理により配線内のボイドが、前記複数個のビアコンタクトの各底面下に不均一な状態で集約されていることを特徴とする請求項１記載の半導体装置。
- 前記ボイド実効拡散領域は、複数個のビアコンタクトのうちで前記ボイドが最も集約したビアコンタクトの底面中心から半径Ｒのほぼ円形領域であることを特徴とする請求項１記載の半導体装置。
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