JP3955402B2 - Calibration method of variable delay circuit and variable delay circuit calibrating by this calibration method - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は例えばIC試験装置に用いられるタイミング発生器等に適用することができる可変遅延回路の校正方法及びこの校正方法によって校正動作する可変遅延回路に関する。
【0002】
【従来の技術】
従来よりIC試験装置ではタイミング発生器が設けられ、このタイミング発生器が出力するタイミング信号に従って被試験ICに与える例えば試験パターン信号の立上りのタイミング、立下りのタイミング等を規定している。
IC試験装置では例えば被試験ICに与える試験パターン信号の立上り及び立下りのタイミングを少しずつずらし、被試験ICが正常に動作するタイミングの範囲を測定する等の各種の項目のテストが実施される。このためにタイミング発生器ではタイミングの発生を微細に変化できるように構成されている。
【0003】
図1に可変遅延回路の原理的構成を示す。M個の遅延段DY1〜DYMがM-1 個のマルチプレクサMUX1〜MUXM-1を介して縦続接続され、最終遅延段DYM の出力はマルチプレクサMUXMを介して出力端子OUT に接続されている。これら遅延段DY1〜DYMの遅延量は異なる重み付けがされている。この例ではm段目の遅延段DYm はほぼ同じ遅延量dを有する2m個の遅延素子DEを直列接続することにより重み付けされている。各遅延素子DEは、例えばAND ゲートで構成され、例えば1〜2psecの遅延量を有する。各遅延段DY1〜DYMの出力側と入力側は対応するマルチプレクサMUX1〜MUXMの入力端子AとBにそれぞれ接続され、各マルチプレクサMUX1〜MUXMは2つの入力端子A,Bに与えられる信号のいずれか一方を端子Sに与えられた制御信号c1〜cMに従って選択し、出力する。ここでは制御端子SにH論理を与えることにより入力端子Aを選択した状態に切替わり、L論理を与えると入力端子Bを選択した状態に切替えられるものとする。従って制御入力端子T1 〜TM の全てにL論理を与えるとマルチプレクサMUX1〜MUXMは全て入力端子Bに切替わり、入力端子INと出力端子OUT との間の遅延時間は最小値となる。この最小遅延時間を以下オフセット遅延時間と称することにする。
【0004】
もし理想的に全ての遅延素子DEの遅延量が同じdであれば、図1の可変遅延回路によれば、入力端子INから出力端子OUT に至る全遅延量を遅延量dずつ異なる2M通りに設定することができる。その場合、設定可能な遅延量の範囲は0〜d(2M-1)である。そこで、図2の行Aに示すように、IC試験装置のタイミング発生器におけるタイミング設定に必要とされる遅延分解能(最小遅延単位)をds=dとし、最大遅延量をds(2M-1)とすれば、図1に示す構成により必要とされる最小遅延単位で、必要とされる範囲にわたって所望の遅延量を設定することができる。図2行Aに示すds単位の目盛りをここでは名目遅延目盛りと呼び、その値Ds1, Ds2, Ds3, … を名目遅延値と呼ぶことにする。
【0005】
しかしながら、実際には各遅延素子DEの遅延量dはばらついており、また遅延素子DE以外の部分の接続線による遅延も加算される。そこで、実際には、Nビットの遅延設定信号CSにより名目遅延設定を行うものとすると、可変遅延回路として必要とされる名目遅延分解能dsと名目最大遅延量、即ち最大可変遅延範囲ds(2N-1)に関しては、図2の行Bに示すように、各遅延素子DEの遅延量dをdsより十分小さく、例えば2分の1以下に選び、しかもd(2M-1) となるほぼ最大遅延量が、必要とされる最大遅延量ds(2N-1)より大となるようMの値を決め、Mびっと制御信号CCの2M-1通りの全ての設定についての遅延量を測定し、図2行Aの名目目盛り上の名目遅延値Ds1, Ds2, …と最も誤差が少なくなる遅延量を与える制御信号値CCを予め決め、使用する。
【0006】
ところで前述のように遅延素子DEの遅延量はばらついているので、名目遅延設定値0psed, 10psec, 20psec, 30psec, … に対し、実遅延時間の誤差が最小となるような制御信号値CCを決める必要がある。また、遅延段DY1, DY2, DY3, … を半導体素子等で構成した場合は、温度変化によっても遅延時間が変化する。
このため、従来よりIC試験装置の起動時或は起動から一定時間が経過する毎にテストを中断し、その中断している間に遅延段DY1〜DYMの全ての組み合わせによる遅延時間を測定し、測定された遅延時間の中から名目設定遅延量に対し誤差が最小となる最適な遅延段の組合せ(即ち、制御信号値CC)を求め、名目遅延量に対する実遅延時間の関係ができるだけ線形に近い状態となるように校正している。
【0007】
図3にその一例を示す。図3に示す例では制御信号等に変換器11を設け、この変換器11で名目遅延設定信号CSを、測定によって求めた遅延段の、誤差を最小にする組合せを選択する制御信号値CCに変換し、この変換した制御信号値CCによってマルチプレクサMUX1〜MUXMを制御するように構成した場合を示す。
図4Aに各制御信号CCの値に対応する遅延時間の測定結果の一例を示す。この例では、必要とされる名目最小遅延ステップ(分解能)dsを10psecとし、最大1nsec までの遅延時間を名目10psecのステップで設定可能とする場合とする。各遅延素子DEの遅延量は約2psec であり、M=10ビットの制御信号値CC=(c1,c2,c3,…,c10)によりマルチプレクサMUX1〜MUXMを制御し、制御信号値CSを0から210-1 まで変化させ、遅延時間を測定した場合である。制御信号値CCが7と8及び23と24で遅延時間の大きさが逆になっている。従来はこの遅延時間の測定値が得られた時点で、遅延時間の値を小さい方から大きくなる方向にソーティング(並べ換え)を実行し、図4Bに示すように配列を変更する。ソーティング実行時に各遅延時間を与えた制御信号CCの値も各遅延時間に対応させて並べ換えを行なう。
【0008】
並べ換えされた遅延時間の中から必要な例えばds=10psec の間隔に近い状態で配列される遅延時間を選択し、その選択された遅延時間に付随している制御信号CCの値を順に校正表の名目遅延設定値CS(図4C)に対応して配列させ、このCS対CCの校正表を変換器11に記憶させる。つまり、名目遅延設定信号CSを変換器11に入力すると、この名目遅延設定信号CSの値を制御信号CCに変換して出力させ、制御信号CCによってマルチプレクサMUX1〜MUXMを制御することにより、その時点で最も理想値に近い遅延時間が与えられる。
【0009】
【発明が解決しようとする課題】
上述したように従来は各遅延段DY1〜DYMの遅延時間を測定した後、その遅延時間をソーティングして並べ換えを実行し、並べ換えされた遅延時間の配列の中から、所定のピッチで変化する遅延時間の配列を選択して変換データCCを得る方法を採るから、その処理に時間が掛る欠点がある。
【0010】
つまり、実際のIC試験装置には図3に示した可変遅延回路100 が多数(1500〜2000本)設けられるため、各可変遅延回路の遅延時間を校正するのに時間が掛ることになる。更に、測定した遅延時間の配列と、並べ換え後の遅延時間の配列、その配列の中から所定のピッチで配列される遅延時間の配列をそれぞれ記憶しながら変換データCCを得る処理方法を採るから例えば100本程度の可変遅延回路の遅延時間の校正を同時に処理しようとすると、メモリの記憶領域を大きく占有しないと処理できないことになる。
【0011】
この発明の目的は可変遅延回路の遅延時間の校正を短時間に済ませることができ、また、メモリの領域を広く占有することのない校正方法及び校正動作する可変遅延回路を提供することである。
【0012】
【課題を解決するための手段】
この発明によれば、マルチプレクサを介して縦続接続された異なる重み付けされたM個の遅延段の縦続接続状態を制御信号値により制御して所定の最小名目遅延ステップdsで変化する名目遅延量Dsに対応した校正遅延量を発生させる可変遅延回路の校正方法において、与えられた各制御信号値CCi に対し測定した遅延量Diを可変遅延回路の最小名目遅延ステップdsで割算し、得られた商の整数部の値kと、隣接する2つの名目遅延量Dsk, Dsk+1との第1及び第2誤差Rk=Di-dsk, Rk+1=ds-Rk を算出し、第1誤差Rkが校正表の第k行目に名目設定信号値CS=kに対応して保持されている誤差以下であるか判定し、以下であれば校正表の第k行の欄に計算された上記第1誤差Rkとそれを与えた制御信号値CCi を上書きし、更に上記第2誤差Rk+1が校正表の第k+1 行目に名目設定信号値CS=k+1に対応して保持されている誤差以下であるか判定し、以下であれば上記第k+1 行の欄に計算された上記第2誤差Rk+1とそれを与えた制御信号値CCi を上書きすることを、i=0 からi=2M-1まで実行することにより、上記校正表の第0行から第K行にそれぞれ上記名目遅延量に対し誤差を最小とする制御信号値を名目設定信号値CSに対応して生成する。
【0013】
このように、この発明によれば各制御信号を与え、その制御信号によって設定される可変遅延回路の遅延時間を測定する毎に、誤差が小さくなる制御信号値で校正表を更新していくので、ソーティングの処理を行なう必要がなく、従って遅延時間の校正を短時間に実行することができる。更に、校正表を直接更新するので、データの記憶領域は誤差値と制御信号値を保持する領域だけで済む。更に、名目遅延量を与える名目設定信号値CSi の数Kだけアドレスを設ければよいので、記憶領域の領域は従来より小さくてすむ。
【0014】
【発明の実施の形態】
まず、この発明による校正方法の原理で使用される、2つの隣接する名目遅延値Dsk, Dsk+1に対する測定遅延時間Diの誤差Rk, Rk+1について図5を参照して説明する。図5,行Aに示すように名目遅延ステップds(一定値)毎の名目遅延値Ds1, Ds2, Ds3, … に対し、Mビットの制御信号CCにより設定される、図5,行Bに示すようにdsより十分小さい最小可変遅延ステップd毎の遅延時間Diを測定する。その遅延時間Diを間に含む隣接する名目遅延値Dsk とDsk+1(Dsk≦Di≦Dsk+1とする) に対する誤差Rk, Rk+1をそれぞれ次のようにして求める。
【0015】
k=int[Di/ds] (1)
ここで、int[a/b]はa/b の整数部の値を意味する。
Dsk に対する誤差 :Rk'=Di−dsk (2)
Dsk+1に対する誤差:Rk+1'=Dsk+1−Di=ds−Rk' (3)
なお、制御信号によって設定される可変遅延回路100 の遅延時間の大きさはほぼ制御信号値CCi=i=0, 1, 2, …, 2M-1 の順に大きくなるが、実際に得られる遅延時間Diは理想的な値からずれたばらつきのある遅延を有する遅延段DY1, DY2, …, DYM を組み合わせて行うので、iの値順は、必ずしも全領域でDiの順と一致しない。
【0016】
誤差Rk' はDiをdsで割り算したときの余りでもある。値k(=0, 1, 2, …, K) は名目遅延値Ds0, Ds1, Ds2, …, DsKの番号に対応している。Mビット制御信号CCi で設定可能な可変遅延回路の最小可変遅延ステップをdとすると、Kds<(2M-1)dとなっている。
図6は後述の図10に示す可変遅延回路に適用される、この発明による遅延校正方法の手順を示すフロー図を示する。この発明では、図7に示すようにK+1 個の名目遅延値0, ds, 2ds, 3ds, …, Kdsの名目設定信号値CS=0〜K に対しそれぞれ名目遅延値Dk=kdsと測定遅延値Di間の誤差Rkと、その測定遅延値Diを生じさせた遅延段DY1〜DYMに設定した制御信号値CCi=(c1,c2,…,cM)を書き込むための校正表を予め用意する。即ち、装置内のメモリ(後述の図10におけるメモリ12B)内にCS=k=0, 1, 2,…, Kに対応して誤差Rkと設定制御信号値CCi を書き込む校正表の領域を設定する。また、この実施例では、図3の可変遅延回路において設定した制御信号値CCi に対し、図10に示すような可変遅延回路100 の入出力端子IN, OUT 間の測定された遅延時間をtdi で表し、その測定遅延時間tdi からオフセット遅延時間td0(制御信号値CC0=0を設定したときの測定遅延時間)を除去して得た遅延値Di=tdi-tdoに対し、校正するものとする。
【0017】
ステップS1:校正表の誤差Rの欄には全てのkの値に対応して予めds以上の任意の初期値Rsを書き込んでおく。
ステップS2:i=0 とした時のMビット制御信号CC0=0(=0,0,0,…,0)をマルチプレクサMUX1〜MUXMに設定し、その時の遅延時間をオフセット遅延td0 として測定する。
【0018】
ステップS3:制御信号値CCi を設定し、遅延時間tdi を測定する。
ステップS4:測定遅延値Di=tdi-td0を求める。
ステップS5:測定遅延値Diを名目遅延分解能(最小可変遅延ステップ)dsで割り算し、その商k=int[Di/ds]と余りRk'=Di-kdsを求める。図5に示したように、余りRk' は測定値Diの、CS=k番目の名目遅延値Dsk=kds に対する誤差である。更に、CS=k+1番目の名目遅延値Dsk+1=(k+1)dsに対する誤差Rk+1'=ds-Rk'を求める。
【0019】
ステップS6:校正表のCS=k行目から誤差Rを読み出す。
ステップS7:Rk'≦R かつ0≦k≦K であるか判定する。判定結果がYES であればステップS8に移り、NOであればステップS9に移る。
ステップS8:判定結果がYES であれば、校正表のCS=k行目の誤差の欄に誤差R'を新しい誤差Rとして上書きし、制御信号値の欄に制御信号値CCi を上書きする。
【0020】
ステップS9:校正表のk+1 行目から誤差Rを読み出す。
ステップS10:Rk+1'≦R かつ0≦k+1≦K であるか判定する。判定結果がYESであればステップS11に移り、NOであればステップS12に移る。
ステップS11:判定結果がYES であれば校正表のk+1 行目の誤差の欄に誤差Rk+1' を新しい誤差Rとして上書きし、制御信号値の欄に制御信号値CCi を上書きする。
【0021】
ステップS12:CC=iが2M-1に達したか判定する。達していれば校正処理を終了し、達していなければステップS13に移る。
ステップS13:iを歩進してステップS3に戻る。
以上の校正処理により全てのMビット制御信号値CCi =(c1,c2,…,cM) (i=0, 1, 2, …, I, ただしI=2M-1)に対する遅延時間の測定結果に基づく、誤差を最小とする校正が完了する。その結果、図7の校正表には、0からdsK まで名目遅延分解能ds毎に名目遅延値Dsk に対する誤差が最小となる制御信号値CCi が得られる。通常は遅延分解能dsに比べ遅延素子DEの遅延量dを2分の1以下に選んであり、図7の校正表に示す可変遅延回路の最大遅延範囲をカバーする遅延分解能dsによるステップ数Kに比べ、遅延段DY1〜DYMに対する制御信号値の全設定数2M-1は非常に大きな値となっている。従って、従来の校正方法では、図4Aに示したように、2M-1個の制御信号値の設定に対する遅延時間の測定値を保持する大きなサイズのテーブルが必要であるのに対し、この発明による校正表は非常に小さいサイズのテーブルを必要とするだけである。しかも、この発明では、測定遅延時間をソーティングする必要もなければ、名目遅延分解能dsでサンプリングする必要もない。
【0022】
図8は図6に示した手順に従って行う処理の例である。校正する名目遅延値のステップ(遅延分解能)dsはds=10psec とし、遅延段DY1〜DY5を以下
DY1: 3.1psec
DY2: 4.7psec
DY3: 8.8psec
DY4:14.3psec
DY5:33.1psec
であった場合とする。遅延段DY6〜DYMは任意の値とする。一方、作成する校正表のk=0 行目に保持されるオフセット遅延dof としての誤差Rkは0であるものとする。
【0023】
測定遅延時間Diを10psec割り算し、商の整数部をkとする。測定遅延時間Diの名目遅延値10k(psec) に対する誤差Rk' と名目遅延値10(k+1) に対する誤差Rk+1' が図8の表のそれぞれの欄に示されている。前述のように、この発明の方法により、制御信号値CCi に対し測定された誤差Rk' が校正表のk行目に保持されている誤差Rk以下であれば、校正表のk行目の誤差Rkと制御信号値CCi を測定誤差と制御信号値で更新し、また測定誤差Rk+1' が校正表のk+1 行目に保持されている誤差Rk+1以下であれば、校正表のk+1 行目の誤差Rk+1と制御信号値CCi を測定誤差と制御信号値で更新する。
【0024】
図8において、制御信号値CCi が0〜4においてk=0 であり、CCi=0 での遅延(オフセット遅延)を0と仮定したので、このときの誤差Rk=0と制御信号値CSi が校正表のk=0 行目に保持されている。また、図6のステップS3〜S13をi=0からi=4まで繰り返すことにより、校正表のk+1=1 行目にはRk+1=1.2とCCi=4 が保持されている。CCi=5(即ちi=5)でk=1 となり、誤差Rk'=1.9 を、k=0 の時のRk+1=1.2と比較すると、後者の方が小さいので、校正表のk=1 行目のデータは更新しないが、k+1=2 行目はRk+1'=10(初期値)なのでRk+1'=8.1 とCCi=5 が上書きされる。
【0025】
CCi=5〜10 の測定では、全て誤差Rkは1.2 より大なので校正表のk=1 行目の更新は行われない。一方、k+1=2 行目はCCi=5〜7の測定により順次更新が行われるが、CCi=8 では、測定された誤差Rk+1'=5.7 はが校正表のk+1 行目に保持されているRk+1=3.4より大なので更新は行われない。CCi=9, 10 の測定によりk+1=2 行目では再び更新が生じる。最終的にはCCi=10でRk+1=1.0、CCi=10が校正表のk+1=2 行目に保持される。CCi=11〜14ではk=2 となっており、この間ではいずれも誤差Rk' がすでに2行目に保持されているk=1 の時のデータRk+1=1.0より大となっているので、k=2 行目のデータ(Rk+1=1.0, CCi=10)はk=2 行目に保持されるが、k+1=3 行目には更新が生じる。CCi=15ではk=3 となる。このときの誤差Rk'=0.9 はk=3 行目に保持されているk=2 の時の誤差Rk+1'=2.2 より小なので、校正表のk=3 行目はデータ(Rk=0.9,CCi=15)に更新される。以後、CCi=18までk=3 行目のデータは保持されるが、k+1=4 行目のデータRk+1,CCi は順次更新されている。
【0026】
図8の処理が行われた結果として図9に示す校正表が得られる。なお、図8の表は、図6の校正表を作成する処理過程を説明するために示したものであり、この様な表に対応するメモリ領域は必要でない。必要なメモリ領域は図6の校正表に対応するものであり、この発明の特徴的なことは、図5及び8で説明した比較判定と更新を繰り返し実行することで自動的に図9の校正表が得られることである。
【0027】
図10に上述した校正方法を用いる可変遅延回路100 の実施例を示す。遅延時間測定部13は可変遅延回路100 の入力端子INに与あえられる入力信号と出力端子OUT に出力される信号の時間差を測定して可変遅延回路の遅延時間を測定する。その測定結果を制御器12に入力する。制御器12は例えばマイクロコンピュータにより構成され、演算部12Aとメモリ12Bを有している。メモリ12Bには前述した校正表を作成する領域が設けられている。メモリ12Bにはまた、図6で示した校正方法を実行するためのプログラムが格納されており、演算部12Aは遅延時間測定部13から与えられた測定遅延時間Diに対し、そのプログラムに従って校正処理を実行する。即ち、演算部12Aは予め設定された可変遅延回路100 の最小分解能dsによって遅延時間Diを割算し、整数値kと誤差値Rk, Rk+1を算出する。その算出値と、制御信号CSi の値をメモリ12B内に設けられた図7の校正表に書き込み、校正表を作成する。校正表完成後、この校正表から入力制御信号値CSi (即ちkの値)に対し最も誤差の小さくなる制御信号値CCの関係を読み出し、変換器11に書き込む。
【0028】
図10の可変遅延回路100 を使ってIC試験パターンのタイミングを所望に設定する場合、所望のタイミングを指定する制御信号CSi を端子T1〜TNに与えると、変換器11は対応する制御信号CCを読み出し、マルチプレクサMUX1〜MUXMに与え、精度の高い遅延量の設定が可能である。
【0029】
【発明の効果】
以上説明したように、この発明によれば可変遅延回路の遅延時間の測定と同時に、測定された遅延時間Diを名目遅延ステップdsで割算した整数値kと、2つの隣接名目遅延dsk, ds(k+1)に対する誤差Rk', Rk+1'を求め、測定誤差Rk' が校正表のk行目に保持されている誤差Rk以下であればRk', CCiを新しいデータRk, CCi としてk行目に上書きし、測定誤差Rk+1' が校正表のk+1 行目に保持されている誤差Rk+1以下であれば(Rk+1', CCi)を新しいデータ(Rk+1, CCi) としてk+1 行目に上書きする。この処理によれば、全ての制御信号値CCi についての遅延時間の測定と校正表の更新が終了した段階で必要とする遅延時間の校正が完了しており、従って、従来のように可変遅延回路の各切替状態の遅延時間を測定した後にその遅延時間を小さい順に並べ換えを行なう必要がないから、可変遅延回路が多数存在しても校正動作を短時間に済ませることができる。
【0030】
また、制御器12のメモリ12Bに図9に示す誤差Rkと制御信号CCi をkと対応させて格納するためには、k=0 からk=K までに対応する名目遅延最小ステップdsの数Kだけアドレスを設ければよい。例えば前述のように可変遅延回路により10psecのステップで0から1nsec まで変化させる場合、K=100である。従って、多数の可変遅延回路の校正を実行しても全体で使用する記憶領域も小さくできる。 これに対し、従来法では、Mビットの制御信号値の全ての値に対し測定したデータをメモリに保持する必要があるので、少なくとも2M-1個のアドレスを必要とする。例えばM=10ビットの制御信号の場合、必要なアドレス数は約1000となる。
【図面の簡単な説明】
【図1】従来の可変遅延回路を示すブロック図。
【図2】従来の可変遅延回路の校正方法を説明するための図。
【図3】校正表を有する変換器が設けられた従来の可変遅延回路の例を説明するためのブロック図。
【図4】従来の可変遅延回路の校正方法による処理例を説明するための表。
【図5】この発明において使用される遅延誤差を説明するための図。
【図6】この発明による可変遅延回路の校正処理手順を説明するためのフロー図。
【図7】この発明により作成される校正表を示す図。
【図8】図5の校正方法による処理例を説明するための表。
【図9】図8の処理により作成された校正表の例を示す図。
【図10】この発明によるり可変遅延回路の校正方法によって校正動作を実行する制御器を具備した可変遅延回路の実施例を示すブロック図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a variable delay circuit calibration method that can be applied to, for example, a timing generator used in an IC test apparatus, and a variable delay circuit that performs a calibration operation by this calibration method.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, an IC test apparatus is provided with a timing generator, and for example, the rising timing and falling timing of a test pattern signal to be given to an IC under test are defined in accordance with a timing signal output from the timing generator.
In the IC test apparatus, for example, various test items such as measuring the range of timing at which the IC under test operates normally are performed by gradually shifting the rising and falling timings of the test pattern signal applied to the IC under test. . For this reason, the timing generator is configured so that the timing generation can be finely changed.
[0003]
FIG. 1 shows the basic configuration of the variable delay circuit. M delay stages DY 1 to DY M are cascaded through M-1 multiplexers MUX 1 to MUX M-1, and the output of the final delay stage DY M is connected to an output terminal OUT through a multiplexer MUX M. Has been. The delay amounts of these delay stages DY 1 to DY M are weighted differently. In this example, the m-th delay stage DY m is weighted by serially connecting 2 m delay elements DE having substantially the same delay amount d. Each delay element DE is composed of, for example, an AND gate, and has a delay amount of, for example, 1 to 2 psec. The output side and input side of each delay stage DY 1 to DY M are respectively connected to input terminals A and B of the corresponding multiplexers MUX 1 to MUX M , and each multiplexer MUX 1 to MUX M is connected to two input terminals A and B. One of the given signals is selected according to the control signals c 1 to c M given to the terminal S and output. Here, it is assumed that the input terminal A is switched to the selected state by applying the H logic to the control terminal S, and the input terminal B is switched to the selected state when the L logic is applied. Accordingly, when L logic is applied to all of the control input terminals T 1 to T M , the multiplexers MUX 1 to MUX M are all switched to the input terminal B, and the delay time between the input terminal IN and the output terminal OUT becomes the minimum value. . This minimum delay time is hereinafter referred to as an offset delay time.
[0004]
If the delay amount of all delay elements DE is ideally the same d, according to the variable delay circuit of FIG. 1, the total delay amount from the input terminal IN to the output terminal OUT differs from the delay amount d by 2 M types. Can be set to In this case, the range of delay amount that can be set is 0 to d (2 M −1). Therefore, as shown in row A of FIG. 2, the delay resolution (minimum delay unit) required for timing setting in the timing generator of the IC test apparatus is d s = d, and the maximum delay amount is d s (2 M -1), a desired delay amount can be set over a required range in the minimum delay unit required by the configuration shown in FIG. The scale in units of d s shown in FIG. 2A is called a nominal delay scale, and its values D s1 , D s2 , D s3 ,... Are called nominal delay values.
[0005]
However, actually, the delay amount d of each delay element DE varies, and the delay due to the connection lines other than the delay element DE is also added. Therefore, in practice, assuming that the nominal delay is set by the N-bit delay setting signal CS, the nominal delay resolution d s and the nominal maximum delay amount required as the variable delay circuit, that is, the maximum variable delay range d s ( 2 N -1), as shown in row B of FIG. 2, the delay amount d of each delay element DE is selected to be sufficiently smaller than d s , for example, half or less, and d (2 M -1) The value of M is determined so that the almost maximum delay amount becomes larger than the required maximum delay amount d s (2 N -1), and all the 2 M -1 settings of the M bit control signal CC are determined. , And the control signal value CC that gives the delay amount with the smallest error and the nominal delay values D s1 , D s2 ,... On the nominal scale in FIG.
[0006]
By the way, since the delay amount of the delay element DE varies as described above, the control signal value CC is determined so that the error of the actual delay time is minimized with respect to the nominal
For this reason, the test is interrupted at the time of starting the IC test device or every time a certain time has elapsed since then, and the delay time by all combinations of the delay stages DY 1 to DY M is measured during the interruption. Then, an optimum combination of delay stages (ie, control signal value CC) that minimizes the error with respect to the nominal delay amount is obtained from the measured delay times, and the relationship of the actual delay time to the nominal delay amount is as linear as possible. It is calibrated to be close to.
[0007]
An example is shown in FIG. In the example shown in FIG. 3, a
FIG. 4A shows an example of the measurement result of the delay time corresponding to the value of each control signal CC. In this example, it is assumed that the required nominal minimum delay step (resolution) d s is 10 psec, and the delay time up to 1 nsec can be set in a nominal 10 psec step. The delay amount of each delay element DE is about 2 psec, and the multiplexers MUX 1 to MUX M are controlled by the control signal value CC = (c 1 , c 2 , c 3 ,..., C 10 ) of M = 10 bits. This is a case where the signal time CS is changed from 0 to 2 10 −1 and the delay time is measured. The control signal value CC is 7 and 8, and 23 and 24, and the delay time is reversed. Conventionally, when the measured value of the delay time is obtained, sorting (rearrangement) is performed in a direction in which the delay time value is increased from a smaller value, and the arrangement is changed as shown in FIG. 4B. The value of the control signal CC to which each delay time is given at the time of sorting is also rearranged according to each delay time.
[0008]
From the rearranged delay times, select a delay time that is arranged close to the required interval, for example, d s = 10 psec, and sequentially calibrate the control signal CC values associated with the selected delay time. And the calibration table of CS vs. CC is stored in the
[0009]
[Problems to be solved by the invention]
As described above, after measuring the delay time of each of the delay stages DY 1 to DY M , the delay time is sorted and rearranged, and the change is made at a predetermined pitch from the rearranged delay time array. Since the method of obtaining the conversion data CC by selecting the array of delay times to be used is taken, there is a disadvantage that the processing takes time.
[0010]
That is, since a large number (1500 to 2000) of
[0011]
An object of the present invention is to provide a calibration method and a variable delay circuit capable of performing calibration, which can calibrate the delay time of the variable delay circuit in a short time and do not occupy a large memory area.
[0012]
[Means for Solving the Problems]
According to the present invention, the nominal delay amount D that changes in the predetermined minimum nominal delay step d s by controlling the cascade connection states of the different weighted M delay stages cascaded through the multiplexer by the control signal value. In the variable delay circuit calibration method for generating a calibration delay amount corresponding to s , the measured delay amount D i for each given control signal value CC i is divided by the minimum nominal delay step d s of the variable delay circuit. , the value k of the integer part of the resulting quotient, two adjacent nominal delay amount D sk, first and second error between D sk + 1 R k = D i -d s k, R k + 1 = d s -R k is calculated, and it is determined whether the first error R k is equal to or smaller than the error held in the k-th row of the calibration table in correspondence with the nominal setting signal value CS = k. overwriting the first k calculated in the row of the column the first error R k and the control signal value CC i gave it the calibration table, yet the second error R k + 1 is the calibration table It is determined whether the error is equal to or smaller than the error held corresponding to the nominal setting signal value CS = k + 1 in the (k + 1) th line, and if not, the second calculated in the column of the (k + 1) th line By overwriting the error signal R k + 1 and the control signal value CC i giving it, from i = 0 to i = 2 M −1, from the 0th row to the Kth row of the calibration table, respectively. A control signal value that minimizes an error with respect to the nominal delay amount is generated corresponding to the nominal setting signal value CS.
[0013]
Thus, according to the present invention, each time a control signal is given and the delay time of the variable delay circuit set by the control signal is measured, the calibration table is updated with the control signal value that reduces the error. Therefore, it is not necessary to perform the sorting process, so that the delay time can be calibrated in a short time. Further, since the calibration table is directly updated, the data storage area is only the area for holding the error value and the control signal value. Furthermore, since it is sufficient to provide addresses as many as the number K of nominal setting signal values CS i that give the nominal delay amount, the area of the storage area can be smaller than in the prior art.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
First, errors R k and R k + 1 of the measurement delay time D i with respect to two adjacent nominal delay values D sk and D sk + 1 used in the principle of the calibration method according to the present invention will be described with reference to FIG. explain. As shown in FIG. 5, row A, the nominal delay values D s1 , D s2 , D s3 ,... For each nominal delay step d s (constant value) are set by the M-bit control signal CC. As shown in line B, the delay time D i is measured for each minimum variable delay step d sufficiently smaller than d s . The errors R k and R k + 1 with respect to the adjacent nominal delay values D sk and D sk + 1 (with D sk ≦ D i ≦ D sk + 1 ) including the delay time D i are respectively set as follows: Ask.
[0015]
k = int [D i / d s ] (1)
Here, int [a / b] means the value of the integer part of a / b.
Error with respect to D sk : R k '= D i −d sk (2)
Error with respect to D sk + 1 : R k + 1 '= D sk + 1 −D i = d s −R k ′ (3)
Note that the delay time of the
[0016]
The error R k 'is also the remainder when D i is divided by d s . The values k (= 0, 1, 2,..., K) correspond to the numbers of nominal delay values D s0 , D s1 , D s2 ,. If the minimum variable delay step of the variable delay circuit that can be set by the M-bit control signal CC i is d, Kd s <(2 M −1) d.
FIG. 6 is a flowchart showing the procedure of the delay calibration method according to the present invention applied to the variable delay circuit shown in FIG. In the present invention, K + 1 pieces of
[0017]
Step S1: is written to any initial value R s column above pre d s corresponds to the value of all k is the error R of the calibration table.
Step S2: The M bit control signal CC 0 = 0 (= 0, 0, 0,..., 0) when i = 0 is set in the multiplexers MUX 1 to MUX M, and the delay time at that time is set as the offset delay t d0 Measure as
[0018]
Step S3: A control signal value CC i is set, and a delay time t di is measured.
Step S4: A measurement delay value D i = t di -t d0 is obtained.
Step S5: The measurement delay value D i is divided by the nominal delay resolution (minimum variable delay step) d s , and its quotient k = int [D i / d s ] and the remainder R k ′ = D i −kd s are obtained. As shown in FIG. 5, the remainder R k ′ is an error of the measured value D i from the CS = k-th nominal delay value D sk = kd s . Further, an error R k + 1 ′ = d s −R k ′ with respect to CS = k + 1-th nominal delay value D sk + 1 = (k + 1) d s is obtained .
[0019]
Step S6: The error R is read from the CS = k line of the calibration table.
Step S7: It is determined whether R k ′ ≦ R and 0 ≦ k ≦ K. If the determination result is YES, the process proceeds to step S8, and if NO, the process proceeds to step S9.
Step S8: If the determination result is YES, the error R ′ is overwritten as a new error R in the error column of the CS = k line of the calibration table, and the control signal value CC i is overwritten in the control signal value column.
[0020]
Step S9: Read the error R from the k + 1 line of the calibration table.
Step S10: It is determined whether R k + 1 ′ ≦ R and 0 ≦ k + 1 ≦ K. If the determination result is YES, the process proceeds to step S11, and if NO, the process proceeds to step S12.
Step S11: If the determination result is YES, the error R k + 1 'is overwritten as a new error R in the error column of the k + 1 line of the calibration table, and the control signal value CC i is overwritten in the control signal value column. To do.
[0021]
Step S12: Determine whether CC = i has reached 2 M -1. If it has reached, the calibration process is terminated, and if not, the process proceeds to step S13.
Step S13: Step i and return to step S3.
Through the above calibration process, all M-bit control signal values CC i = (c 1 , c 2 ,..., C M ) (i = 0, 1, 2,..., I, where I = 2 M −1) Based on the time measurement results, the calibration that minimizes the error is completed. As a result, in the calibration table of FIG. 7, the control signal value CC i that minimizes the error relative to the nominal delay value D s k is obtained for each nominal delay resolution d s from 0 to d s K. Usually Yes choose the delay amount d of the delay element DE to less than half compared to the delay resolution d s, the number of steps by the delay resolution d s to cover the maximum delay range of the variable delay circuit shown in calibration table of FIG. 7 compared to K, delay stages DY 1 total set number 2 M -1 control signal values for ~DY M has a very large value. Therefore, in the conventional calibration method, as shown in FIG. 4A, a large-size table is required to hold the measurement value of the delay time for the setting of 2 M −1 control signal values. The calibration table according to only requires a very small size table. Moreover, in the present invention, it is not necessary to sort the measurement delay time, and it is not necessary to sample with the nominal delay resolution d s .
[0022]
FIG. 8 shows an example of processing performed in accordance with the procedure shown in FIG. The nominal delay value step to be calibrated (delay resolution) d s is d s = 10 psec, and delay stages DY 1 to DY 5 are the following
DY 1 : 3.1psec
DY 2 : 4.7psec
DY 3 : 8.8psec
DY 4 : 14.3psec
DY 5 : 33.1psec
If it is. The delay stages DY 6 to DY M are arbitrary values. On the other hand, it is assumed that the error R k as the offset delay d of held in the k = 0 line of the calibration table to be created is zero.
[0023]
The measurement delay time D i to 10psec division, the integer part of the quotient to k. Is shown in each column of the table of FIG. 8 error R k 'error R k + 1 for the nominal delay value 10 (k + 1)' for the nominal delay value 10k measured delay time D i (psec). As described above, by the method of the present invention, if the error R k or less that measured for the control signal value CC i the error R k 'is held in the k-th row of the calibration table, k rows of the calibration table Update eye error R k and control signal value CC i with measurement error and control signal value, and measurement error R k + 1 ′ is less than or equal to error R k + 1 held in the (k + 1) th row of the calibration table If so, the error R k + 1 and the control signal value CC i on the k + 1 line of the calibration table are updated with the measurement error and the control signal value.
[0024]
In FIG. 8, since it is assumed that k = 0 when the control signal value CC i is 0 to 4 and the delay (offset delay) at CC i = 0 is 0, the error R k = 0 and the control signal value at this time are assumed. CS i is held in the k = 0 line of the calibration table. Further, by repeating steps S3 to S13 of FIG. 6 from i = 0 to i = 4, R k + 1 = 1.2 and CC i = 4 are held in the k + 1 = 1 row of the calibration table. . When CC i = 5 (i.e., i = 5) and k = 1, and the error R k '= 1.9 is compared with R k + 1 = 1.2 when k = 0, the latter is smaller. The data of k = 1 row is not updated, but R k + 1 '= 10 (initial value) in k + 1 = 2 row, so R k + 1 ' = 8.1 and CC i = 5 are overwritten.
[0025]
For all measurements with CC i = 5 to 10, the error R k is greater than 1.2, so the k = 1 row in the calibration table is not updated. On the other hand, the k + 1 = 2 line is sequentially updated by the measurement of CC i = 5 to 7, but at CC i = 8, the measured error R k + 1 '= 5.7 is k + in the calibration table. Since it is larger than R k + 1 = 3.4 held in the first line, it is not updated. The update occurs again in the k + 1 = 2th line due to the measurement of CC i = 9,10. Eventually, CC i = 10, R k + 1 = 1.0, and CC i = 10 are held in the k + 1 = 2 row of the calibration table. In CC i = 11 to 14, k = 2, and during this time, the error R k ′ is larger than the data R k + 1 = 1.0 when k = 1, which is already held in the second row. Therefore, the data in the k = 2th row (R k + 1 = 1.0, CC i = 10) is held in the k = 2th row, but the update occurs in the k + 1 = 3th row. When CC i = 15, k = 3. The error R k '= 0.9 at this time is smaller than the error R k + 1 ' = 2.2 when k = 2 held in the k = 3 line, so the k = 3 line in the calibration table is the data (R k = 0.9, CC i = 15). Thereafter, the data in the k = 3th row is held until CC i = 18, but the data R k + 1 and CC i in the k + 1 = 4th row are sequentially updated.
[0026]
As a result of the processing of FIG. 8, the calibration table shown in FIG. 9 is obtained. The table in FIG. 8 is shown for explaining the process of creating the calibration table in FIG. 6, and a memory area corresponding to such a table is not necessary. The necessary memory area corresponds to the calibration table of FIG. 6, and the characteristic feature of the present invention is that the calibration determination of FIG. 9 is automatically performed by repeatedly executing the comparison determination and update described in FIGS. The table is to be obtained.
[0027]
FIG. 10 shows an embodiment of the
[0028]
When the timing of the IC test pattern is set as desired using the
[0029]
【The invention's effect】
As described above, according to the present invention, simultaneously with the measurement of the delay time of the variable delay circuit, the integer value k obtained by dividing the measured delay time D i by the nominal delay step d s and the two adjacent nominal delays d The error R k ′, R k + 1 ′ with respect to s k, d s (k + 1) is obtained, and if the measurement error R k ′ is less than the error R k held in the k-th row of the calibration table, R k If ', CC i is overwritten in row k as new data R k , CC i and measurement error R k + 1 ' is less than or equal to error R k + 1 held in row k + 1 of the calibration table Overwrite (R k + 1 ′, CC i ) as new data (R k + 1 , CC i ) on the ( k + 1 ) th line. According to this process, the delay time calibration for all control signal values CC i and the calibration of the required delay time are completed at the stage where the update of the calibration table is completed. Since it is not necessary to rearrange the delay times in ascending order after measuring the delay time in each switching state of the circuit, the calibration operation can be completed in a short time even if there are many variable delay circuits.
[0030]
Further, in order to store the error R k and the control signal CC i shown in FIG. 9 in association with k in the memory 12B of the
[Brief description of the drawings]
FIG. 1 is a block diagram showing a conventional variable delay circuit.
FIG. 2 is a diagram for explaining a conventional variable delay circuit calibration method;
FIG. 3 is a block diagram for explaining an example of a conventional variable delay circuit provided with a converter having a calibration table.
FIG. 4 is a table for explaining a processing example according to a conventional variable delay circuit calibration method;
FIG. 5 is a diagram for explaining a delay error used in the present invention.
FIG. 6 is a flowchart for explaining the calibration processing procedure of the variable delay circuit according to the present invention;
FIG. 7 is a diagram showing a calibration table created according to the present invention.
8 is a table for explaining a processing example according to the calibration method of FIG.
9 is a diagram showing an example of a calibration table created by the process of FIG.
FIG. 10 is a block diagram showing an embodiment of a variable delay circuit including a controller that performs a calibration operation by the variable delay circuit calibration method according to the present invention;
Claims (8)
(a) 予めメモリ内に誤差とその誤差を与える制御信号値をそれぞれ保持するための欄を有する少なくともK行の校正表を規定し、
(b) 制御信号値CCi により設定された上記可変遅延回路の遅延量Diを測定し、 (c) 測定された遅延量Diを上記最小名目ステップdsで割り算し、その商の整数部kと、その測定遅延量Diの、隣接する2つの名目遅延量Dsk, Dsk+1に対する第1及び第2誤差Rk=Di-dsk, Rk+1=ds-Rkを計算し、
(d) 計算された上記第1誤差Rkが上記校正表の第k行目に保持されている誤差以下であるか判定し、以下であれば上記第k行の欄に計算された上記第1誤差Rkとそれを与えた制御信号値CCi を上書きし、
(e) 計算された上記第2誤差Rk+1が上記校正表の第k+1 行目に保持されている誤差以下であるか判定し、以下であれば上記第k+1 行の欄に計算された上記第2誤差Rk+1とそれを与えた制御信号値CCi を上書きし、
(f) 上記ステップ(b)〜(e)を、i=0からi=2M-1 まで実行することにより、第0行から第K行にそれぞれ上記名目遅延量に対し誤差を最小とする制御信号値を得る。A variable delay circuit for setting a desired delay amount by switching control of cascade connection states of M different weighted delay stages by a desired control signal value CC i from 0 to K is set as a nominal minimum delay step d. Nominal delay amount for each s D sk = d s k, k = 0, 1, 2,..., K, M and K are calibration methods for integers of 2 or more, including the following steps:
(a) Define in advance a calibration table of at least K rows having columns for holding errors and control signal values that give the errors in the memory in advance,
(b) Measure the delay amount D i of the variable delay circuit set by the control signal value CC i , and (c) divide the measured delay amount D i by the minimum nominal step d s , and an integer of the quotient The first and second errors R k = D i -d sk , R k + 1 = d s − of the part k and its measured delay amount D i with respect to two adjacent nominal delay amounts D sk and D sk + 1 Calculate R k
(d) It is determined whether the calculated first error R k is less than or equal to the error held in the k-th row of the calibration table, and if not, the calculated first error R k is calculated in the k-th row column. Overwrite 1 error R k and the control signal value CC i that gave it,
(e) It is determined whether the calculated second error R k + 1 is equal to or less than the error held in the k + 1 line of the calibration table. If not, the column of the k + 1 line is determined. Overwrite the above calculated second error R k + 1 and the control signal value CC i giving it,
(f) Steps (b) to (e) are executed from i = 0 to i = 2 M −1 to minimize the error with respect to the nominal delay amount from the 0th row to the Kth row. Get the control signal value.
Di=tdi−tdo
として得るステップを含む。In the calibration method according to claim 1 or 2, when the variable offset delay a delay time t do between the input and output of the delay circuit when the control signal value CS 0 to divert connect all of the delay stages given In step (b), for each control signal value CS i , the delay time t di between the input and output of the variable delay circuit is measured, and the delay amount D i is expressed by the following equation:
D i = t di −t do
As a step.
異なる重み付けされた遅延量を持つM個の遅延段と、
上記M個の遅延段の出力側にそれぞれ設けられ、それぞれの遅延段への入力と出力とを選択して出力するM個のマルチプレクサと、M個の上記遅延段とマルチプレクサの組は縦続接続されており、
与えられた制御信号に応じて0からKまでの所望の制御信号値を生成し上記マルチプレクサに与えて上記M個の遅延段に最小名目遅延ステップ毎の名目遅延量Dsk=dsk, k=0, 1, 2, …, K、M及びKは2以上の整数、に対応した所望の遅延量を設定する制御信号変換手段と、
上記制御信号値を0からKまで変化させる毎に上記可変遅延回路の入出力間の遅延時間を測定する遅延時間測定手段と、
予め誤差とその誤差を与える制御信号値をそれぞれ保持するための欄を有する少なくともK行の校正表を内部に規定するメモリと、
与えられた各制御信号値CCi に対し、上記遅延時間測定手段によって測定した遅延量Diを上記可変遅延回路の最小名目遅延ステップdsで割算し、得られた商の整数部の値kと、隣接する2つの名目遅延量Dsk, Dsk+1との第1及び第2誤差Rk=Di-dsk, Rk+1=ds-Rk を算出し、上記第1誤差Rkが上記校正表の第k行目に保持されている誤差以下であるか判定し、以下であれば上記第k行の欄に計算された上記第1誤差Rkとそれを与えた制御信号値CCi を上書きし、更に上記第2誤差Rk+1が上記校正表の第k+1 行目に保持されている誤差以下であるか判定し、以下であれば上記第k+1 行の欄に計算された上記第2誤差Rk+1とそれを与えた制御信号値CCi を上書きすることを、i=0からi=Kまで実行することにより、上記校正表の第0行から第K行にそれぞれ上記名目遅延量に対し誤差を最小とする制御信号値を生成し、上記上記校正表のそれぞれの行k、k=0, 1, 2, …, Kに保持されている制御信号値を、校正後の制御信号値として上記制御信号変換手段に格納するする演算手段と、
を含む。A variable delay circuit that generates a calibrated delay corresponding to a nominal delay delay D sk for each minimum nominal delay step d s according to a control signal value,
M delay stages with different weighted delay amounts;
M multiplexers provided on the output sides of the M delay stages, respectively, for selecting and outputting inputs and outputs to the respective delay stages, and a set of M delay stages and multiplexers are cascaded. And
A desired control signal value from 0 to K is generated according to the given control signal, and is supplied to the multiplexer, and the nominal delay amount D sk = d s k, k for each of the minimum nominal delay steps is supplied to the M delay stages. = 0, 1, 2,..., K, M and K are control signal conversion means for setting a desired delay amount corresponding to an integer of 2 or more;
Delay time measuring means for measuring a delay time between input and output of the variable delay circuit each time the control signal value is changed from 0 to K;
A memory for internally defining at least K rows of calibration tables each having a column for holding an error and a control signal value that gives the error in advance;
For each given control signal value CC i , the delay amount D i measured by the delay time measuring means is divided by the minimum nominal delay step d s of the variable delay circuit, and the value of the integer part of the obtained quotient and k, two adjacent nominal delay amount D sk, first and second error between D sk + 1 R k = D i -d s k, calculates a R k + 1 = d s -R k, the It is determined whether the first error R k is equal to or smaller than the error held in the k-th row of the calibration table. If the first error R k is equal to or smaller than the first error R k calculated in the column of the k-th row, The given control signal value CC i is overwritten, and it is further determined whether or not the second error R k + 1 is equal to or smaller than the error held in the (k + 1) th row of the calibration table. By overwriting the second error R k + 1 calculated in the column of k + 1 row and the control signal value CC i giving it, from i = 0 to i = K, the above calibration table is obtained. From the 0th line to the Kth line A control signal value that minimizes the error with respect to the delay amount is generated, and the control signal value held in each row k, k = 0, 1, 2,. Arithmetic means for storing the control signal value in the control signal conversion means;
including.
Di=tdi−tdo
として得る。In the variable delay circuit according to claim 5 or 6, the offset delay a delay time t do between the input and output of the variable delay circuit when the control signal value CC 0 diverting connect all of the delay stages given Then, the delay time measuring means measures the delay time t di between the input and output of the variable delay circuit for each control signal value CC i , and the calculating means calculates the delay amount D i by the following equation:
D i = t di −t do
Get as.
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