JP3947529B2 - 内視鏡画像処理装置 - Google Patents

Description

本発明は、複数の画像データを入力し、画像データを処理し管理する内視鏡画像処理装置に関する。

近年、細長の挿入部を体腔内に挿入し、固体撮像素子等の撮像手段に用いて、体腔内臓器等をモニタ画面により観察し、検査或いは診断することのできる内視鏡装置が広く用いられている。

このような内視鏡装置においては、電子内視鏡等で撮像した内視鏡画像を記録し、後のレビュー等に有効に利用できるように画像ファイル装置を接続してシステムとして使用される状況にあり、使いやすいシステムが望まれている。この種のシステムにおける先行例として、特開平６−３２５１４１号公報の中でオンラインによる内視鏡画像ファイリングシステムが提案されている。

上記システムで処理の核をなすのが画像を入力し画像データの圧縮伸長を行う画像処理装置である。

このような画像入力を行う装置の処理機能として、外部からの映像信号をＡ／Ｄ変換してメモリに取り込みかつ、この画像の映像信号を出力し、同取り込み終了後取り込んだ画像を静止画の映像信号として出力する。

前記装置では、一般に前記メモリとしてデュアルポートＤＲＡＭを使用する。さらにＧＳＰ（グラフィックシステムプロセッサ）によりデュアルポートＤＲＡＭに表示リフレッシュアドレスを与え、デュアルポートＤ−ＲＡＭをリードモードとしてデュアルポートＤＲＡＭ上のデータを静止画としてデュアルポートＤＲＡＭデータ線から出力させる。また画像取り込み時には、デュアルポートＤＲＡＭをライトモードに切り替え、デュアルポートＤＲＡＭデータ線からＡ／Ｄ変換されたデータを入力することで行っていた。

図４９に示すように、上記のデュアルポートＤＲＡＭ３０１は、Ａ／Ｄ回路３０２によりＡ／Ｄ変換されたシリアルデータであるデジタル映像データを入力するシリアルレジスタ３０３と、シリアルレジスタ３０３を介してデジタル映像データを記憶するメモリセル３０４とから構成されている。そして、デジタル映像データは、動画表示のためＤ／Ａ回路３０５でＤ／Ａ変換され図示しない表示手段に直接出力されると共に、シリアルレジスタ３０３を介してメモリセル３０４に記憶される（デジタル映像データの入力時の流れを破線矢印で示す）。メモリセル３０４に記憶されたデジタル映像データは、圧縮等の処理のために装置内においては直接ＧＳＰバスよりアクセスできると共に、静止画を表示する際は、シリアルレジスタ３０３を介してＤ／Ａ回路３０５によりＤ／Ａ変換されて図示しない表示手段で表示するようになっている（静止画出力時のデジタル映像データの流れを実線矢印で示す）。

このようなデュアルポートＤＲＡＭ３０１は、データ入出力にデュアルポートＤＲＡＭ３０１内部のシリアルレジスタ３０３が介されるため、画像取り込みと表示での画像データは、映像信号上、１Ｈ（１水平期間）ずれが生じる。すなわち、図５０に示すように、画像入力時は、Ａ／Ｄ回路３０２からのＹラインのデジタル映像データが期間Ｔ１でデュアルポートＤＲＡＭ３０１内部のシリアルレジスタ３０３に書き込まれ、タイミングＴ２でメモリセル３０４に転送される（シリアルレジスタ３０３←→メモリセル３０４間の転送アドレス発生タイミングを記号”＊”で示す）。

一方、静止画出力時は、Ｙラインのデジタル映像データはタイミングＴ２でメモリセル３０４からシリアルレジスタ３０３に転送され、期間Ｔ３でＤ／Ａ回路２０５に出力される。

この結果、画像取り込みと表示での画像データは、映像信号上、１Ｈ（１水平期間）ずれが生じ、同装置から出力される映像信号の取り込み・静止画切り替え時、表示画像位置が縦方向に変位し、不自然で見ずらい画像となる問題点がある。また、この問題を回避するためＧＳＰの表示リフレッシュ開始アドレスを切り替えの度に変更する方法もあるが、この場合、変更タイミングをＣＰＵが監視しなければならずＣＰＵの負荷になるといった問題がある。

本発明は、上記事情に鑑みてなされたものであり、画像取り込み時においてＣＰＵの負荷を軽減する内視鏡画像処理装置を提供することを目的としている。

本発明の内視鏡画像処理装置は、単一のバスの使用権を持つ制御手段であって、当該バスに接続された画像圧縮手段からメモリ手段に画像圧縮データを当該バスを経由してＤＭＡ転送するよう制御するＤＭＡ転送制御手段と、前記ＤＭＡ転送制御手段とは別に当該バスの使用権を持つＣＰＵと、を有し、前記ＤＭＡ転送制御手段による画像圧縮データの転送の際に、最後の圧縮データ語にデータの詰められていない端数ビットが発生した場合、当該最後の圧縮データ語についてのみ前記ＣＰＵの制御により前記バスを使用して直接転送することを特徴とする。

本発明によれば、画像取り込み時においてＣＰＵの負荷を軽減する内視鏡画像処理装置を提供することができる。

以下、図面を参照しながら本発明の実施例について述べる。

図１ないし図３８は本発明の第１実施例に係わり、図１は内視鏡画像ファイリング装置の構成を示すのブロック図、図２は図１のＦＰＧＡ回路の構成を示すブロック図、図３は図１のＣＰＵに対してのウエイト信号を発生するウエイト発生回路の第１の回路例を示す図、図４は図１のＣＰＵに対してのウエイト信号を発生するウエイト発生回路の第２の回路例を示す図、図５は図１のＶＲＡＭの構成を示すブロック図、図６は図５のＲＧＢ用ＶＲＡＭのデータバスでのデータの対応を示す対応図、図７は図５のＹＵＶ用ＶＲＡＭのデータバスでのデータの対応を示す対応図、図８は図５のＲＧＢ用ＶＲＡＭのアドレスの結線を示す結線図、図９は図５のＹＵＶ用ＶＲＡＭのアドレスの結線を示す結線図、図１０は図１のオーバーレイＶＲＡＭの構成を示すブロック図、図１１は図１０のオーバーレイＶＲＡＭのアドレスの結線を示す結線図、図１２は図１のパソコンと画像圧縮伸長装置との信号の結線を示す結線図、図１３は図１の画像圧縮伸長装置の高速通信Ｉ／Ｆの構成を示す構成図、図１４は図１３の波形整形回路の第１の構成を示す構成図、図１５は図１３の波形整形回路の第２の構成を示す構成図、図１６は図１の画像圧縮伸長回路の構成を示すブロック図、図１７は図１６の画像圧縮伸長ブロックの構成を示すブロック図、図１８は図１７のバスサイズ変換回路の作用を説明する説明図、図１９は図１７の画像圧縮伸長ＬＳＩと画像データを送受信するイメージ線のデータバスでのデータの対応を示す対応図、図２０は図１７の画像圧縮伸長ＬＳＩと圧縮伸長画像データを送受信するデータ線のデータバスでのデータの対応を示す対応図、図２１は図１のＶｐｐ発生回路の構成を示すブロック図、図２２は図１の画像再生セットの構成を示すブロック図、図２３は図２２のオーバーレイＶＲＡＭの構成を示す図１０のデータバスバッファの構成を示すブロック図、図２４は図２３のオーバーレイＶＲＡＭのＣＰＵサイクルにおける双方向バスバッファの波形を示す波形図、図２５は図２２の画像再生セットでのＣＰＵリードサイクルにおけるオーバーレイＶＲＡＭの波形を示す波形図、図２６は図２２の画像再生セットでのＣＰＵライトサイクルの更新時におけるオーバーレイＶＲＡＭの波形を示す波形図、図２７は図２２の画像再生セットでのＣＰＵライトサイクルの非更新時におけるオーバーレイＶＲＡＭの波形を示す波形図、図２８は図１３の波形整形回路に入力されるＣＴＬａ，ＣＴＬｃの波形を示す波形図、図２９は図２８の信号を図１３のローパスフィルタを介したときの波形を示す波形図、図３０は図２９の信号を入力とした図１３のシュミット入力インバータの出力波形を示す波形図、図３１は図１３のパワーオンリセット回路による内部リセットでの画像圧縮伸長装置のＣＰＵのリセット信号、ブート源信号の波形を示す波形図、図３２は図１３のパソコンの高速通信Ｉ／Ｆからの外部制御信号での画像圧縮伸長装置のＣＰＵのリセット信号、ブート源信号の波形を示す波形図、図３３は図１のＤＭＡＣによるのＲＧＢ画素のＤＭＡ転送時のバスデータの波形を示す波形図、図３４は図１の画像圧縮伸長装置が処理する画像の画像画素の座標を示す画像画素座標図、図３５は図１のＤＭＡＣによるのＹ画素のＤＭＡ転送時のバスデータの波形を示す波形図、図３６は図１の内視鏡観測装置のモニタ上の内視鏡画像のインデックスエリアを示す図、図３７は図１の超音波内視鏡観測装置のモニタ上の超音波内視鏡画像のインデックスエリアを示す図、図３８は図１のＤＭＡＣによるのＹＵＶ画素のＤＭＡ転送時のバスデータの波形を示す波形図である。

本実施例の内視鏡画像ファイリング装置は、図１に示すように、内視鏡による内視鏡像を撮像する内視鏡観測装置１ａと、内視鏡による超音波像を得る超音波内視鏡観測装置２と、内視鏡観測装置１ａまたは超音波内視鏡観測装置２からの画像を圧縮伸長処理する画像圧縮伸長装置３ａとがビデオ信号ケーブル９、通信ケーブル１０を介して接続されていて、さらに、画像圧縮伸長装置３ａは、高速通信ケーブル３５ａによりパーソナルコンピュータ（以下、パソコンと略記する）４ａと接続し、セット５ａを構成する。

セット５ａから超音波内視鏡観測装置２を除く内視鏡観測装置１ｂ，画像圧縮伸長装置３ｂ，パソコン４ｂとから構成されるセット５ｂも存在し、各々のセット５ａ，５ｂの中のパソコン４ａ，４ｂがネットワーク線６に接続されている。

さらに、画像圧縮伸長装置３ａ，３ｂにより圧縮された圧縮画像データを記憶管理するファイルサーバ７と、ファイルサーバ７に記憶管理されている圧縮画像データから画像を再生する画像再生セット８とが、同様にネットワーク線６に接続されている。なお、ファイルサーバ７は、ネットワークインターフェースを内蔵するホストコンピュータ３６と磁気ディスク媒体等の記憶装置３７とから構成される（以下、インターフェースをＩ／Ｆと略記する）。

パソコン４ａは、ネットワークモジュラ線３６ａによりネットワーク線６にパソコン４ａを接続するためのネットワークＩ／Ｆ３１ａと、画像圧縮伸長装置３ａと通信を行うための高速通信Ｉ／Ｆ３２ａと、画像データや制御データを格納するハードディスク３４ａとを備え、ネットワークＩ／Ｆ３１ａおよび高速通信Ｉ／Ｆ３２ａはパソコン４ａの拡張スロットに増設されている。ハードディスクＩ／Ｆ３３ａは、ハードディスク３４ａとのインターフェースボードでパソコン４ａの内部スロットに増設されている。なお、高速通信Ｉ／Ｆ３２ａは、全二重で高速のシリアル信号を送受信するものである。パソコン４ｂも同様に構成されている。

以上が内視鏡画像ファイル装置の簡単な説明であり、以降に詳細な構成をさらに説明する。

まず、セット５ａ中の画像圧縮伸長装置３ａは、スイッチ１１、Ａ／Ｄ変換回路１２、Ｄ／Ａ変換回路１３、フィールドメモリ１４、ＣＰＵ１５、ＤＭＡコントローラ（以下、ＤＭＡＣと略記する）１６、ＲＡＭ１７、ＶＲＡＭ１８、オーバーレイＶＲＡＭ１９、通信Ｉ／Ｆ２０，２１、高速通信Ｉ／Ｆ２２、ＦＰＧＡ回路２３、画像圧縮伸長回路２４、Ｖｐｐ発生回路２５、フラッシュメモリ２６で構成されている。

このうち、ＣＰＵ１５、ＤＭＡＣ１６、ＲＡＭ１７、ＶＲＡＭ１８、オーバーレイＶＲＡＭ１９、通信Ｉ／Ｆ２０，２１、高速通信Ｉ／Ｆ２２、ＦＰＧＡ回路２３、画像圧縮伸長回路２４、Ｖｐｐ発生回路２５、フラッシュメモリ２６が同一バス２７で接続されている。また内視鏡観測装置１ａ、超音波内視鏡観測装置２からのビデオ信号はスイッチ１１に入力されている。

また、スイッチ１１とＡ／Ｄ変換回路１２、Ａ／Ｄ変換回路１２とＶＲＡＭ１８とフィールドメモリ１４、フィールドメモリ１４とＤ／Ａ変換回路１３が各映像信号路で結合している。

スイッチ１１は、アナログスイッチからなり２種類のＲ，Ｇ，Ｂ，Ｓ（赤、緑、青、複合同期のセパレート映像信号）入力から１つのＲ，Ｇ，Ｂ，Ｓを選択するものである。

Ａ／Ｄ変換回路１２は、スイッチ１１から出力されるＲ，Ｇ，Ｂビデオ信号をデジタル信号に変換するものである。

Ｄ／Ａ変換回路１３は、フィールドメモリ１４から出力される２４ビットＲ，Ｇ，Ｂデジタルビデオ信号とオーバーレイＶＲＡＭ１９から出力される４ビットオーバーレイデータをスーパーインポーズしてアナログ信号に変換するものであり、オーバーレイ値が００００ｂではフィールドメモリ画像が出力、０００１ｂ〜１１１１ｂではオーバーレイ値に対応するオーバーレイパレット色が出力される。これらのデータは、常時Ｄ／Ａ変換回路１３に入力される。

フィールドメモリ１４は、各２４ビットの入出力線を持ち、Ａ／Ｄ変換回路１２またはＶＲＡＭ１８からの画像データを入力し、フルカラー１フレームの画像を蓄えることのできる容量を持つ。これらのデータは、常時Ｄ／Ａ変換回路１３に入力される。

ＣＰＵ１５は、３２ビットデータバス（ＤＢ３１〜ＤＢ０）を持つマイクロプロセッサで、リセット後のブート源が外部信号で選択可能な機能、ＤＲＡＭのリフレッシュ機能を持つ。

ＤＭＡＣ１６は、ＣＰＵ１５を停止させバス２７を占有するものである。ＲＡＭ１７は、ダイナミックＲＡＭで構成されている。ＶＲＡＭ１８は、スタティックＲＡＭで構成されており、原色のＲＧＢ用、輝度色差のＹＵＶ用にそれぞれ１画素あたり２４ビットフルカラーの記憶容量を持つ。オーバーレイＶＲＡＭ１９は、スタティックＲＡＭで構成されており、１画素４ビットの記憶容量を持つ。

通信Ｉ／Ｆ２０，２１は、ＲＳ２３２Ｃ等で使用される全二重通信信号のシリアル信号とＣＰＵ１５でアクセスするパラレル信号との間の変換を行うものである。高速通信Ｉ／Ｆ２２は、全二重で高速のシリアル信号を送受信するものである。

ＦＰＧＡ回路２３は、後述するいくつかのＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）からなり、通電後ＣＰＵ１５がＦＰＧＡにデータを書き込むこと（コンフィグレーション）により所定の機能を果たすものである。

画像圧縮伸長回路２４は、画像データと画像圧縮データの間の変換処理を行う。Ｖｐｐ発生手段２５は、１２Ｖプログラム電圧の発生、検知を行う。フラッシュメモリ２６は、５Ｖ電源の他に１２Ｖプログラム電圧の供給が必要な種類のフラッシュメモリである。

次に、上記の各ブロックの詳細な構成を説明する。

まず、ＦＰＧＡ回路２３の詳しい説明を行う。

ＦＰＧＡ回路２３は、図２に示すように、複数のＦＰＧＡからなり 用途別に
（１）ＲＧＢ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４１
（２）ＹＵＶ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４２
（３）ＲＧＢ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４３
（４）ＹＵＶ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４４
（５）ＲＧＢ用ＶＲＡＭインデックスカラー画像圧縮伸長ＦＰＧＡ４５
（６）ＲＧＢ用ＶＲＡＭインデックス超音波画像圧縮伸長ＦＰＧＡ４６
（７）オーバーレイ用ＶＲＡＭ制御ＦＰＧＡ４７
（８）フィールドメモリ画像書込表示ＦＰＧＡ４８
（９）ＦＩＦＯメモリ制御ＦＰＧＡ４９
からなる。

主な機能は、
（１）ＲＧＢ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４１：ＲＧＢ用ＶＲＡＭ画像取込・表示時のアドレスの発生
（２）ＹＵＶ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４２：ＹＵＶ用ＶＲＡＭ画像取込・表示時のアドレスの発生
（３）ＲＧＢ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４３：ＲＧＢ用ＶＲＡＭ画像圧縮伸長時のアドレスの発生
（４）ＹＵＶ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４４：ＹＵＶ用ＶＲＡＭ画像圧縮伸長時のアドレスの発生
（５）ＲＧＢ用ＶＲＡＭインデックスカラー画像圧縮伸長ＦＰＧＡ４５：ＲＧＢ用ＶＲＡＭカラーインデックス画像圧縮伸長時のアドレスの発生
（６）ＲＧＢ用ＶＲＡＭインデックス超音波画像圧縮伸長ＦＰＧＡ４６：ＲＧＢ用ＶＲＡＭ超音波インデックス画像圧縮伸長時のアドレスの発生
（７）オーバーレイ用ＶＲＡＭ制御ＦＰＧＡ４７：オーバーレイ用ＶＲＡＭ画像表示のアドレスの発生、表示・ＣＰＵアクセスの切り替え制御信号の発生
（８）フィールドメモリ画像書込表示ＦＰＧＡ４８：フィールドメモリのリード、ライトの制御信号を発生
（９）ＦＩＦＯメモリ制御ＦＰＧＡ４９：画像圧縮伸長回路２４におけるＦＩＦＯメモリと画像圧縮伸長ＬＳＩ間の圧縮データ転送制御信号の発生
である。

この中で２つのＲＧＢ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４１、ＹＵＶ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４２は、それぞれコンフィグレーション時に書き込むデータに、画像取込用、表示用の２種類が存在し、ＣＰＵ１５は画像圧縮伸長装置３ａの動作によりコンフィグレーションするデータを選択し行う。

また、これらの各ＦＰＧＡ４１〜４９は、表１に示すように、ＣＰＵ１５から２つのアドレスが割り付けられており、図３に示すように、このアドレスを入力してそれぞれＣＰＵ１５のウエイト時間に違いを持たせるためのＣＰＵウエイト信号を発生させるウエイト回路５０を有しており、ＣＰＵサイクルタイムに差を持たせるようになっている。
［表１］
┌───────┬──────────┬────────────┐
│ （１６進） │ ０１２０ │ ８１２０ │
├───────┼──────────┼────────────┤
│ＣＰＵ │ │ │
│サイクルタイム│ ２００ｎＳ │ ６００ｎＳ │
├───────┼──────────┼────────────┤
│ 動作状態 │ＦＰＧＡの │ＦＰＧＡ │
│ │コンフィグレーション│アプリケーション回路動作│
└───────┴──────────┴────────────┘
このため、ＣＰＵ１５から各ＦＰＧＡ４１〜４９をアクセスについて、高速アクセス可能なコンフィグレーション時では短いサイクルのアドレス、長いサイクルタイムの必要なコンフィグレーション済みの各ＦＰＧＡ４１〜４９のアプリケーション動作時では長いサイクルタイムのアドレスから参照でき、２つのアクセスを共通させる長いサイクルタイムでアクセスするのに比べ、高速でコンフィグレーション等の処理が可能になる。

またこれは、図４のように各ＦＰＧＡ４１〜４９のコンフィグレーション未／完了を示す端子からのコンフィグレーション未／完了信号をウエイト回路５０を入力させてＣＰＵウエイト信号を発生させることで、ＣＰＵ１５の各ＦＰＧＡ４１〜４９アクセス時、ウエイトを変化させることでも実現できる。

これらのＦＰＧＡ４１〜４９が発生するアドレス線とＣＰＵ１５からのアドレス線は、後述するように、例えばＶＲＡＭ１８のアドレス線に接続され、ＶＲＡＭのアドレスは、ＣＰＵ、複数のＦＰＧＡ４１〜４９からのアドレス線が接続している。このアドレス線は、常に１つのアドレス発生源の信号のみ供給されるよう制御されている。

次に、ＶＲＡＭ１８について説明する。

ＶＲＡＭ１８は、図５に示すように、ＲＧＢ用ＶＲＡＭ６１、ＹＵＶ用ＶＲＡＭ６２、双方向データバスバッファ６３，６４，６５、ＲＧＢ／ＹＵＶ変換双方向マトリックス６６からなる。このＲＧＢ／ＹＵＶ変換双方向マトリックス６６は、ＲＧＢ成分、ＹＵＶ成分それぞれ３つの８ビットポートを持ち、任意の向きでＲＧＢ←→ＹＵＶ間の変換をデジタル的に行うものである。

構成は、双方向データバスバッファ６３，６５、ＲＧＢ用ＶＲＡＭ６１、ＲＧＢ／ＹＵＶ変換双方向マトリックス６６のＲＧＢポートが２４ビット幅の共通のバス６７で接続される。また、双方向データバスバッファ６４、ＹＵＶ用Ｖ−ＲＡＭ６２、ＲＧＢ／ＹＵＶ変換双方向マトリックス６６のＹＵＶポートも２４ビット幅の共通のバス６８で接続される。双方向データバスバッファ６４，６５の他方のポートはバス２７に、双方向データバスバッファ６３の他方のポートは、Ａ／Ｄ変換回路１２、フィールドメモリ１４に接続される。

通常、ＲＧＢ／ＹＵＶ変換双方向マトリックス６６、双方向データバスバッファ６３，６４，６５は、非アクティブになっている。ＲＧＢ用ＶＲＡＭ６１がＣＰＵ１５、ＤＭＡＣ１６等にアクセスされる時は、双方向データバスバッファ６５のみアクティブとなり、ＲＧＢ用ＶＲＡＭ６１のデータ線とバス２７が結合する。この時のバス２７の割付は、図６のようになる。同様にＹＵＶ用ＶＲＡＭ６２がＣＰＵ１５、ＤＭＡＣ１６等にアクセスされる時は、双方向データバスバッファ６４のみアクティブとなり、ＹＵＶ用ＶＲＡＭ６２のデータ線とバス２７が結合する。この時のバス２７の割付は、図７のようになる。

ＲＧＢ用ＶＲＡＭ６１は、図８に示すように、Ｒ用Ｇ用Ｂ用の個別のＳＲＡＭ７１，７２，７３からなる。なお、符号７４はトライステートバッファである。

また、図８は、ＲＧＢ用ＶＲＡＭ６１のアドレス線の接続も示している。同アドレス線は、ＣＰＵ１５からのアドレス線、ＲＧＢ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４１，ＲＧＢ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４３からのアドレス線、ＲＧＢ用ＶＲＡＭインデックスカラー画像圧縮伸長ＦＰＧＡ４５，ＲＧＢ用ＶＲＡＭインデックス超音波画像圧縮伸長ＦＰＧＡ４６からのアドレス線（図２参照）が接続し、トライステートバッファ７４、ＦＰＧＡ回路２３のトライステート制御等で内１つのアドレスが入力されるようになっている。

ＹＵＶ用Ｖ−ＲＡＭ６２も同様に、図９に示すように、Ｙ用Ｕ用Ｖ用の個別のＳＲＡＭ８１，８２，８３からなる。なお、符号８４，８５はトライステートバッファである。

また、図９は、ＹＵＶ用ＶＲＡＭ６２のアドレス線の接続も示している。同アドレス線は、ＣＰＵ１５からのアドレス線、ＹＵＶ用ＶＲＡＭ画像取込／表示ＦＰＧＡ４２からのアドレス線、ＹＵＶ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４４からのアドレス線（図２参照）が接続し、トライステートバッファ８４，８５、ＦＰＧＡ回路２３のトライステート制御等で内１つのアドレスが入力されるようになっている。

図示しないが、これらの各Ｒ，Ｇ，Ｂ，Ｙ，Ｕ，Ｖ用ＳＲＡＭの制御線も同様にＣＰＵ１５、ＤＡＭＣ１６、ＦＰＧＡ４１〜４６（図２参照）の内１つが入力されるようになっている。

また、メモリにＳＲＡＭを使用しているため画像圧縮伸長に伴う画素データの複雑なアドレススキャンに柔軟に対応できる。

次にオーバーレイＶＲＡＭ１９について説明する。

図１０に示すように、オーバーレイＶＲＡＭ１９は、オーバーレイ用ＳＲＡＭａ９１、オーバーレイ用ＳＲＡＭｂ９２、データバスバッファ９３，９４、双方向データバスバッファ９５，９６からなり、実線で示された各データ線は４ビットの線で接続されている。

動作では２つのオーバーレイ用ＳＲＡＭａ９１，オーバーレイ用ＳＲＡＭｂ９２の内、常に一方が表示向け、他方がＣＰＵアクセス向けとして機能する。このため、例えばオーバーレイ用ＳＲＡＭｂ９２が表示向け、オーバーレイ用ＳＲＡＭａ９１がＣＰＵアクセス向けの場合、データバスバッファ９３，９４の内、９４のみアクティブとなる。そしてオーバーレイ用ＶＲＡＭ制御ＦＰＧＡ４７（図２参照）により読み出された４ビットデータがＤ／Ａ変換回路１３に入力される。

この間、ＣＰＵアクセス向けは、オーバーレイ用ＳＲＡＭａ９１となり、ＣＰＵアクセス時、双方向データバスバッファ９５がアクティブとなり、オーバーレイ用ＳＲＡＭａ９１にＣＰＵ１５がリード・ライト等を行う。表示の更新が発生するたびに、ＣＰＵ１５は、この表示・ＣＰＵアクセスの割り振りを交換する。これは表示帰線期間中（水平同期、垂直同期、ブランキング期間等）にＣＰＵ１５の要求からオーバーレイ用ＶＲＡＭ制御ＦＰＧＡ４７（図２参照）によって行われる。

図１１は、オーバーレイ用ＶＲＡＭ１９のアドレス線の接続を示している。なお、符号９７、９８はトライステートバッファである。同アドレス線は、ＣＰＵ１５からのアドレス線、オーバーレイ用ＶＲＡＭ制御ＦＰＧＡ４７からのアドレス線（図２参照）が接続し、トライステートバッファ９７、または９８、ＦＰＧＡ回路２３のトライステート制御等で内１つのアドレスが入力されるようになっている。

フィールドメモリ１４と表示向けオーバーレイ用ＳＲＡＭａ９１またはオーバーレイ用ＳＲＡＭｂ９２は、常にビデオレートでデータが読み出されておりＤ／Ａ変換回路１３でスーパーインポーズ後、アナログ信号に変換されビデオ信号として出力されている。

次に、高速通信Ｉ／Ｆ２２について説明する。

図１２に示すように、高速通信Ｉ／Ｆ２２は、パソコン４ａの高速通信Ｉ／Ｆ３２ａと高速通信ケーブル３５ａを介して接続しており、互いのデータの送受信、電源電圧のモニタが可能である。さらにパソコン４ａ側から高速通信ケーブル３５ａによりＣＴＬａ，ＣＴＬｂ，ＣＴＬｃの制御信号が入力されている。なお、ＣＴＬａ，ＣＴＬｂ，ＣＴＬｃは、外部からのリセット信号が可能な状態に切り替える為の信号で、特に、ＣＴＬａはパソコンから画像圧縮伸長装置にリセットを要求する信号としても機能する。

詳細には、図１３に示すように、パソコン４ａの高速通信Ｉ／Ｆ３２ａにパソコン４ａから制御されるＣＴＬａ，ＣＴＬｂ，ＣＴＬｃの信号を出力するポートが設けられている。高速通信Ｉ／Ｆ２２の内部では、ＣＴＬａ，ＣＴＬｂ，ＣＴＬｃ信号はそれぞれ波形整形回路１００，１０１，１０２に入力され、その出力が演算処理回路１０３に入力される、さらにこの出力がＣＰＵ１５等にリセット信号、ブート源信号として供給されている。またＣＰＵ１５から演算処理回路１０３に、外部制御不可信号線が入力されている。

演算処理回路１０３の内部は、パワーオンリセット回路１０４、フリップフロップ１０５、その他複数の論理回路１０６、１０７、１０８、１０９、１１０から構成される。

ＣＴＬａ，ＣＴＬｂ，ＣＴＬｃは、パソコン４ａの電源ＯＮでそれぞれＨｉｇｈに初期化される。

ＣＰＵ１５は、リセット解除後のブート源の端子の状態により表２で示す動作を開始する。


［表２］
┌────────┬──────────┬──────────┐
│リセット時の │ │ │
│ブート源端子 │ Ｈｉｇｈ │ Ｌｏｗ │
├────────┼──────────┼──────────┤
│リセット解除後の│フラッシュメモリ上の│高速通信Ｉ／Ｆからの│
│ＣＰＵ動作 │データを参照し実行を│データによりメモリ上│
│ │開始する │にデータを展開または│
│ │ │実行を開始する │
└────────┴──────────┴──────────┘
これにより、画像圧縮伸長装置３ａは、電源ＯＮ後にフラッシュメモリ２６のプログラムデータを参照実行する他に、外部からのＣＴＬａ，ＣＴＬｂ，ＣＴＬｃの信号の操作により、高速通信Ｉ／Ｆ２２からのデータをＲＡＭ１７上に展開し実行することができる。

波形整形回路１００，１０１は同じ内部構成からなり、図１４に示すように、シュミット入力バッファ１１１と、抵抗１１２およびコンデンサ１１３からなるローパスフィルタ１１４と、抵抗１１５と、シュミット入力インバータ１１６からなる。波形整形回路１０２の内部構成を図１５に示す。シュミット入力バッファ１２１、ダイオード１２２と抵抗１２３および１２４とコンデンサ１２５からなるローパスフィルタ１２６と、抵抗１２７と、シュミット入力インバータ１２８からなる。

抵抗１１５，１２７は保護抵抗である。抵抗１２３の抵抗値は抵抗１１２の抵抗値より大きく、抵抗１２４の抵抗値は抵抗１１２の抵抗値より小さい。コンデンサ１１３，１２５の容量は同じである。

次に、画像圧縮伸長回路２４の内部を詳しく説明する。画像圧縮伸長回路２４は、図１６に示すように３つの画像圧縮伸長ブロック１３１，１３２，１３３からなる。

画像圧縮伸長ブロック１３１，１３２，１３３は同じ構成であり、詳細に説明すると、図１７に示すように、画像圧縮伸長ブロック１３１（１３２，１３３）は、画像圧縮伸長ＬＳＩ１３４、双方向バスバッファ１３５，１３６、バスサイズ変換回路１３７，１３８、ＦＩＦＯメモリ１３９，１４０、データセレクタ１４１，１４２からなる。画像圧縮伸長ＬＳＩ１３４は、８ビットのイメージ線１４３と２つの８ビットデータ線１４４，１４５を持つ。

バスサイズ変換回路１３７は、時間的に連続する２つの１６ビットデータを結合し１つの３２ビットデータに変換するもので、図１８の（１）のように１語目、２語目の１６ビットデータが３２ビットデータに変換される。なおこの結合順序は、設定により任意で行える。

また、バスサイズ変換回路１３８は、１つの３２ビットデータを時間的に連続する２つの１６ビットデータに変換するもので、図１８の（２）のように１つの３２ビットデータが１語目、２語目の１６ビットデータに変換される。なおこの結合順序は、設定により任意で行える。

データセレクタ１４１、１４２は、２つの８ビットデータを入力し、２つの８ビットデータを出力するもので、ＣＰＵ１５の指定により２つの８ビットデータの対応を入れ替えることもできる。このため画像圧縮伸長ＬＳＩ１３４のデータ線１４４，１４５−バス２７間で図１８の（３）〜（６）等の変換も可能となる。

ＣＰＵ１５、ＤＭＡＣ１６から画像圧縮伸長ＬＳＩ１３４のデータ線へのアクセス路として、双方向バスバッファ１３５，１３６を介する方法、バイトサイズ変換回路１３７，１３８、ＦＩＦＯメモリ１３９，１４０、データセレクタ１４１，１４２を介す方法がある。

３つのブロックに存在するイメージ線１４３は、それぞれバス２７に図１９のように対応して接続している。 一方、画像圧縮伸長ブロック１３１，１３２，１３３の８ビットデータ線１４４，１４５は、それぞれ図１７のようにすべて同様に双方向バスバッファ１３５、１３６を介しバス２７に図２０のように対応して接続している。

なお、これら画像圧縮伸長ブロック１３１，１３２，１３３をまとめて説明した。画像圧縮伸長時、これらイメージ線１４３からデータ入出力は、互いに同期するが、画像圧縮データは、それぞれ独立して流れる。

次に、Ｖｐｐ発生回路２５の内部を詳しく説明する。これは、図２１に示すように、Ｖｐｐ生成回路１５１とＶｐｐ検知回路１５３からなる。Ｖｐｐ生成回路１５１は、画像圧縮装置３ａ内の５Ｖ電源からの５Ｖ電圧をヒューズを介した後、スイッチング回路で１２Ｖ電圧に昇圧する回路からなり、この回路の動作・停止は、ＣＰＵ１５から制御可能となっている。Ｖｐｐ生成回路１５１で昇圧した出力は、Ｖｐｐ検知回路１５３、フラッシュメモリ２６のプログラム電圧端子（Ｖｐｐ端子）に供給される。Ｖｐｐ検知回路１５３は、Ｖｐｐ生成回路１５１からの供給電圧を１／６に分圧する分圧回路１５４と、この分圧回路１５４の出力と基準電圧１５５からの１．９Ｖとを比較し昇圧出力電圧が１１．４Ｖに達しているか検知する比較回路１５６からなり、比較結果は、ＣＰＵ１５から入力ポートを読むことで参照できる。

次に画像再生セット８について説明する。

図２２に示すように、画像再生セット８は、画像圧縮伸長装置３ａとほとんど同じであるので、異なる構成のみ説明し、同一の構成には同じ符号をつけ説明は省略する（図１参照）。

画像再生セット８は、モニタ１６１、１６２が画像伸長装置１６３に接続され、さらに画像伸長装置１６３が高速通信ケーブル３５ａによりパソコン４ａと接続し構成される。

画像再生セット８の内、画像伸長装置１６３は、Ｄ／Ａ変換回路１６６ａ，１６６ｂ、フィールドメモリ１６４，１６５、ＣＰＵ１５、ＤＭＡＣ１６、ＲＡＭ１７、ＶＲＡＭ１８、オーバーレイＶＲＡＭ１６７、高速通信インターフェース２２、ＦＰＧＡ回路２３、画像圧縮伸長回路２４、Ｖｐｐ発生回路２５、フラッシュメモリ２６で構成され、ＣＰＵ１５、ＤＭＡＣ１６、ＲＡＭ１７、ＶＲＡＭ１８、オーバーレイＶＲＡＭ１６７、高速通信Ｉ／Ｆ２２、ＦＰＧＡ回路２３、画像圧縮伸長回路２４、Ｖｐｐ発生回路２５、フラッシュメモリ２６が同一バス２７で接続されている。

また、ＶＲＡＭ１８とフィールドメモリ１６４とフィールドメモリ１６５、フィールドメモリ１６４とＤ／Ａ変換回路１６６ａ、フィールドメモリ１６５とＤ／Ａ変換回路１６６ｂが各映像信号路で結合している。

Ｄ／Ａ変換回路１６６ａ，１６６ｂは、それぞれフィールドメモリ１６４，１６５から出力される２４ビットＲ，Ｇ，Ｂデジタルビデオ信号とオーバーレイＶＲＡＭ１６７から出力される各４ビットオーバーレイデータをスーパーインポーズしてアナログ信号に変換するものである。他は、図１のＤ／Ａ変換回路１３と同様である。

フィールドメモリ１６４，１６５は、１フレームの画像を蓄えることのできる容量を持つ。他は、図１のフィールドメモリ１４と同様である。

オーバーレイＶＲＡＭ１６７は、スタティックＲＡＭで構成されており、４ビット＋４ビットの記憶容量を持つ。図１０に示すように、各部が４ビットではなく８ビット線で接続されている点を除けば、オーバーレイＶＲＡＭ１９と同様である。このオーバーレイＶＲＡＭ１６７の双方向データバスバッファ９５ａ、９６ａは特殊で、さらに内部ブロック図を図２３に示す。

図２３に示すように、オーバーレイ用ＳＲＡＭａ９１は、８ビット幅のデータ線を持つＳＲＡＭからなり、内２つの４ビット線に分けてそれぞれラッチ１７１，１７２、データセレクタ１７３，１７４を介しトライステートバッファ１７５，１７６、バス２７に接続している。

ラッチ１７１，１７２のＤ端子はデータ入力、Ｑ端子はラッチ出力、ＣＬＫ端子はクロック入力である。

データセレクタ１７３，１７４のＡ，Ｂ端子は各入力、Ｓ端子は選択入力、Ｋ端子は出力である（Ｋ＝Ａ＊／Ｓ＋Ｂ＊Ｓ）。Ｇ端子は出力イネーブルである。

トライステートバッファ１７５，１７６のＩ端子は入力、Ｏ端子は出力、ＥＮＡ端子は出力イネーブルである。

各Ｄ，Ｑ，Ａ，Ｂ，Ｋ，Ｉ，Ｏ端子は４ビット線となっている。

またオーバーレイ用ＳＲＡＭａ９１の各４ビットに分けられたデータ線は、各４ビットがそれぞれのＤ／Ａ変換回路１６６ａ，１６６ｂに対応して分けられている。

以上は、双方向データバスバッファ９６ａに関しても同様である。

ＣＰＵ１５がオーバーレイＶＲＡＭ１６７をアクセスする場合の波形を図２４に示す。／ＣＳ、／ＯＥ、／ＷＥは、ＳＲＡＭの一般的な端子でそれぞれチップセレクト、アウトプットイネーブル、ライトイネーブルである。ＣＬＫはＣＰＵアクセスサイクルごとに生成される信号である。なお、記号”／”は負論理を示す。

オーバーレイ用ＳＲＡＭａ９１がＣＰＵアクセス用とすると、１つのＣＰＵアクセスサイクルの間、オーバーレイ用ＳＲＡＭａ９１を前半にリードしデータをラッチ１７１，１７２に記憶して、後半でデータセレクタ１７３，１７４の出力を書き込む動作が行われる。

データセレクタ１７３，１７４のＳ端子は、個別に制御が可能で、図２５に示すように、ＣＰＵリードサイクル時はＬｏｗとなり、ＥＮＡ端子はＨｉｇｈとなってラッチ１７１，１７２に記憶されているリードデータがトライステートバッファ１７５，１７６を介し出力されバス２７に有効データが出力される。

ＣＰＵ１５のライト動作で有効データを更新する場合、図２６に示すように、Ｓ端子はＨｉｇｈとなり、ＣＰＵライトサイクル時は、バス２７からのライトデータがデータセレクタ１７３，１７４を介しオーバーレイ用ＳＲＡＭａ９１に入力される。

更新しない場合、図２７に示すように、Ｓ端子はＬｏｗとなり、ラッチ１７１，１７２で記憶されているリードデータがデータセレクタ１７３，１７４を介しオーバーレイ用ＳＲＡＭａ９１に入力される。

このため、ライトサイクル時２系統のＳ端子を別々に制御することで、８ビットデータ線の内４ビットのみのデータ更新が１つのＣＰＵライトサイクルで可能となる。

フィールドメモリ１６４，１６５とオーバーレイＶＲＡＭ１６７は、常にビデオレートでデータが読み出されておりＤ／Ａ変換回路１６６ａ，１６６ｂで各々スーパーインポーズ後、各々アナログ信号に変換されビデオ信号として出力されている。

次に、このように構成された本実施例の内視鏡画像ファイリング装置の作用について説明する。

画像圧縮伸長装置インストール時、画像圧縮伸長装置３ａが動作するには、まずフラッシュメモリ上にプログラムデータが書かれていなければならない。ここでは、まずこのフラッシュメモリの書き込み動作の説明をする。

表２に示したように、ＣＰＵ１５は、リセット解除後、ブート源の端子の状態により、「ＣＰＵはフラッシュメモリ上のプログラムを読み込み実行する機能」及び、「ＣＰＵはソフトウェアを使用せず、高速通信ケーブルから伝送され高速通信Ｉ／Ｆで受信するプログラムデータをメモリ上に展開し同プログラムの実行を開始する機能」も持つ。

フラッシュメモリ書き込みには、後者の機能を使用する。

動作の概要
図１３に示したように、パソコン４ａからのＣＴＬａ，ＣＴＬｂ，ＣＴＬｃ信号は、高速通信Ｉ／Ｆ２２において波形整形回路１００，１０１，１０２を介して演算処理回路１０３に入力される。論理回路１０８は、ＣＴＬａとフリップフロップ１０５のＱ出力信号が同時に入力された時、ＣＰＵ１５に対してリセット信号を出力し、リセットが行われる。この後パソコン４ａからプログラムデータがブートされる。

次に図１３を参照し、パソコン４ａのＯＮ／ＯＦＦが行われた場合を考える。ＣＴＬａ，ＣＴＬｃ信号は、それぞれ波形整形回路１００，１０２に入力され、波形整形される。図１４及び図１５に示したように、波形整形回路１００，１０２の内部では、入力ＣＴＬａ，ＣＴＬｃ信号をシュミット入力バッファ１１１，１２１により図２８に示すような波形に波形整形する。次に、抵抗１１２とコンデンサ１１３、及び抵抗１２３，１２４とコンデンサ１２５からなるローパスフィルタ１１４、１２５により図２９に示すような波形になる。この時、波形整形回路１０２ではダイオード１２２により、信号が立ち上がる時は抵抗１２３に、信号が立ち下がる時は主に抵抗１２４に電流が流れる。ここで、抵抗１２３，１２４の抵抗値の違いにより、図２９のａ ，ａ ，ｃ ，ｃ に示すように立ち上がり時間、立ち下がり時間が異なる波形となる。最後にシュミット入力インバータ１１６，１２８を通り、信号は図３０の示す波形が出力される。このためフリップフロップ１０５のクロックは一定で、同Ｑ出力は、Ｌｏｗのままである。

画像圧縮伸長装置３ａの電源が入った後は、フリップフロップ１０５は、パワーオンリセット回路１０４により、図３１に示すように、最初Ｌｏｗに初期化されており、外部からＣＰＵ１５のリセット信号、ブート源信号は、変更できずどちらもＨｉｇｈである。

しかし、図３２で示すシーケンスを図２９のａ ，ａ ，ｃ ，ｃ に対して十分長い間隔をおいて時間をかけて信号を切り換え実行することにより、フリップフロップ１０５Ｑ出力がＨｉｇｈにでき、さらにブート源端子がＬｏｗでリセットされる。よって外部高速通信Ｉ／Ｆからのフラッシュメモリ書き込みプログラムデータを展開、実行することもできる。また、この実行後、すぐに外部制御不可信号をＣＰＵ１５が演算処理回路１０３に与えるものとする。

これにより、フリップフロップ１０５Ｑ出力は、再度Ｌｏｗとなり外部からのリセット等の制御が行えなくなる。

よって、パソコン４ａからのＣＰＵ１５のブート後、何らかの原因によってパソコン４ａの電源が切れて、パソコン４ａからのＣＴＬａ，ＣＴＬｂ，ＣＴＬｃ出力信号は一斉にローレベルとなる場合でも、誤って画像圧縮伸長装置３ａのＣＰＵ１５がリセットされることはない。

またパソコン４ａからＣＴＬａ，ＣＴＬｂ，ＣＴＬｃ制御時、波形整形回路１００，１０１，１０２は、ＣＴＬａ，ＣＴＬｂ，ＣＴＬｃに混入した静電気等のノイズを除去する効果もある。

以上、伝送したプログラムデータをＣＰＵ１５が実行し完了するとフラッシュメモリ２６の書き込みが終了する。なお、このフラッシュメモリ２６の書き込み処理を簡単に述べる。図２１を参照すると、まずＣＰＵ１５は、Ｖｐｐ生成回路１５１をＯＮしＶｐｐ検知回路１５３によりＶｐｐ電圧が１１．４Ｖに達しているか確認する。十分なセットアップ時間経過してもＶｐｐ電圧が１１．４Ｖに達しない場合ハードウェアエラーとして処理を終了する。１１．４Ｖに達すれば、ＣＰＵ１５は、フラッシュメモリ２６に対してイレーズコマンド、ライトコマンドを発行して消去、書き込みを行う。この間イレースエラー、ライトエラー等発生した場合、リトライ、Ｖｐｐ電圧の確認等の処理を行う。必要に応じてこのようなエラー歴は、正常なフラッシュメモリエリアに書き込んでもよい。またこの過程でＶｐｐ発生回路１５１がＯＮにもかかわらず、Ｖｐｐ電圧の低下等が確認された場合、Ｖｐｐ生成回路１５１のヒューズ等の故障判断に使用できる。またＶｐｐ生成回路１５１のＯＮ後、Ｖｐｐ電圧をモニタすることにより必要以上のセットアップ時間の待ちを省略でき処理がより高速になる。さらに前記エラー歴を書き込むのは、内視鏡画像ファイルシステム動作中にその操作者の誤った操作、設定等によるシステムエラー情報でもよい。

検査時の動作
動作の概略
以上のインストール（フラッシュメモリ２６の書込）が完了後、内視鏡画像ファイル装置として動作が可能となる。

検査が始まり、内視鏡観測装置１ａまたは、超音波内視鏡観測装置２の図示しない付属のキーボード等から患者ＩＤが入力される（図１参照）。次に、内視鏡観測装置１ａまたは超音波内視鏡観測装置２にレリーズ操作が行われると、その時の画像が画像圧縮伸長装置３ａで圧縮され、ファイルサーバ７に記録されていく。

以下にセット５ａの動作を詳しく説明する。セット５ａに電源が一斉に投入されてからの動きを説明する。

まず、画像圧縮伸長装置３ａに電源が供給されると、ＣＰＵ１５は、フラッシュメモリ２６上のプログラムを実行開始する。この内、最初に初期化ルーチンとして、ＲＡＭ１７、ＶＲＡＭ１８、オーバーレイＶＲＡＭ１９の初期化、ＦＰＧＡ回路２３のコンフィグレーション（表１のアドレス０１２０等のアクセスによる）、画像圧縮伸長回路２４の初期化等を実行する。なおこの時のＦＰＧＡ４１，４２はサイクルタイムの短いアドレスが参照されて画像取込としてのコンフィグレーションが行われる。

また、パソコン４ａに電源が投入されると、通常のパソコン同様、図示しないＣＰＵが自己診断プログラムによるハードウェア診断バス後、ハードディスク３４ａ上にある起動プログラム、ＯＳ、アプリケーションプログラムを内蔵メモリに展開し実行を開始する。

画像圧縮伸長装置３ａは起動後、パソコン４ａに電源が投入されていることをモニタした場合、ある一定時間の憂慮時間を持って、ネットワーク接続確立済みのパソコン４ａと通信が行えるか試み、通信が確立された場合、検査開始可能な状態となる。

検査開始に伴い、内視鏡観測装置１ａまたは、超音波観測装置２の図示しない付属のキーボード等から患者ＩＤが入力される。この時、同観測装置から画像圧縮装置３ａに通信ケーブル１０を介して患者ＩＤが送信される。次に、画像圧縮装置３ａは、このＩＤから患者名等の患者情報を得るため、患者ＩＤと患者情報要求コマンドを高速通信ケーブル３５ａを介して、パソコン４ａに送信する。

パソコン４ａでは、受信した患者ＩＤを元にして、ネットワーク線６を介しファイルサーバ７に存在するデータベースから検索処理を行い、求める患者情報を得る。そして同患者情報を高速通信ケーブル３５ａを介して画像圧縮装置３ａに送信する。

画像圧縮伸長装置３ａでは、得られた患者情報を、通信ケーブル１０を介し内視鏡画像観測装置１ａ、超音波内視鏡観測装置２に送信する。これにより受信された患者情報は、内視鏡観測装置１ａ、超音波内視鏡観測装置２に付随のモニタ画面の所定位置に表示される。ここまでの処理で画像の記録が可能な状態となる。

次に、内視鏡観測装置１ａにレリーズ操作が行われた場合の処理を説明する。

内視鏡観測装置１ａに付随するレリーズ操作手段に操作が行われると、レリーズを意味するコマンドが、通信ケーブル１０を介して、画像圧縮装置３ａに送信される。これは、通信Ｉ／Ｆ２０で受信される。この受信されたデータの存在は、通信Ｉ／Ｆ２０からＣＰＵ１５に結ばれる図示しない割り込み線がアクティブになることにより、ＣＰＵ１５に知らされる。

これによりＣＰＵ１５は、通信Ｉ／Ｆ２０で受信されたデータを読み込み解読することにより、内視鏡観測装置１ａからレリーズ操作が行われたことを認識する。

次に、ＣＰＵ１５は、スイッチ１１を内視鏡観測装置１ａ側に切り替える。これにより、内視鏡観測装置１ａから映像ケーブル９を介して、Ｒ，Ｇ，Ｂ，Ｓ信号を形成する４系統の映像信号スイッチ１１を通り、Ａ／Ｄ変換回路１２に入力される。Ａ／Ｄ変換回路１２には、Ｒ，Ｇ，Ｂの映像信号が入力され各々８ビットのデジタル信号に変換されＲ，Ｇ，Ｂ映像信号が出力される。

またスイッチ１１から出力されたＳ信号は、水平，垂直同期信号に分離され図示しないＰＬＬ回路によりビデオ信号のドットクロックの生成、及びＦＰＧＡ回路２３に使用され、入力される映像信号と取り込みタイミングの基準信号として使用される。またこのクロックは、Ａ／Ｄ変換回路１２の変換クロックとしても使用される。

出力されるＲ，Ｇ，Ｂデジタル信号は、ＶＲＡＭ１８に送られる。

ＣＰＵ１５は、ＦＰＧＡ回路２３を操作することにより、ＶＲＡＭ１８及びフィールドメモリ１４に画像１フレームの取り込みを指示する。これは、図５の双方向データバスバッファ６３、ＲＧＢ／ＹＵＶ変換双方向マトリックス６６がＲＧＢ→ＹＵＶ変換でアクティブとなり、Ａ／Ｄ変換回路１２からのデータがＲＧＢ用ＶＲＡＭ６１に書き込まれる。またＲＧＢ／ＹＵＶ変換双方向マトリックス６６を介してＲＧＢからＹＵＶデータに変換されたデータも同時にＹＵＶ用ＶＲＡＭ６２に書き込まれる。さらに同時にフィールドメモリ１４にも書き込まれる。

その後、ＣＰＵ１５は、ＦＰＧＡ回路２３にリードするデータにより１フレームの取り込み完了を認識する。このため１フレームの時間内で原色ＲＧＢと輝度色差ＹＵＶの両方の画像データが取り込まれる。またフィールドメモリ１４では取り込んだ画像データがＤ／Ａ変換回路１３に出力され、これが静止画として映像ケーブル９を介して内視鏡観測装置１ａに送られる。この画像は、内視鏡観測装置１ａに所定の操作を行うことで内視鏡観測装置１ａに付随するモニタに表示できる。

またこのように画像取り込み、画像フリーズのために別々のメモリを用いることで、ＧＳＰとデュアルポートＤ−ＲＡＭを使用した時に起こる動画−フリーズ画像間での１Ｈ表示ずれが回避される。

また、以上のレリーズに対する処理では、画像を１フレームの間、取り込んだが、レリーズが行われるまで画像を連続して取り込み・フィールドメモリの書き込みを行い、レリーズを受けて同取り込み・同書き込みを停止してもよい。

ところで、ＲＧＢ用Ｖ−ＲＡＭ６１、ＹＵＶ用Ｖ−ＲＡＭ６２は、共に画像データが取り込まれた所で画像の圧縮を行う。

この圧縮には、ＲＧＢ画像、ＹＵＶ画像、インデックス画像の３つの処理があり、以下にそれぞれを説明する。なお、インデックス画像とは、全画面に記録画像を再生するに当たり、多数ある全画面用記録画像の中から１つを指定するために使用される画像であり、具体的には全画面用記録画像の一部の領域を縮小した画像からなり、複数のインデックス画像をモニタに表示し、その中から１つをポインティングすることにより全画面用記録画像を指定することになる。

（１）ＲＧＢ画像圧縮について：
まず適する画像観測装置に対応した、この場合では、ＲＧＢ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４３にカラー画像圧縮動作の設定をし（表１のアドレス８１２０等のサイクルタイムの長い方をアクセスする）、画像圧縮伸長ブロック１３１、１３２、１３３の各画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５、１３６を介して圧縮コマンドを発行する（図１６および図１７参照）。

これにより画像圧縮伸長ＬＳＩ１３４がＤＭＡＣ１６に画像データの要求を行う。これに伴いＤＭＡＣ１６がＣＰＵ１５にバス要求を行い、ＣＰＵ１５からＤＭＡＣ１６にバス２７が渡されると、このＲＧＢ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４３は規則的にアドレスを発生し、図３３のように所定時間バス２７及びイメージ線１４３上に所定画素数の画素データを流す。ＤＭＡＣ１６はこれに合わせて画像圧縮伸長ＬＳＩ１３４に画素データを書き込む信号を発生する。そしてバス２７がＣＰＵ１５に戻される。このＤＭＡ転送は、所定のエリアの圧縮処理が行われるまで何度も行われる。ＣＰＵ１５は、ＦＩＦＯメモリ１３９から空読みしない範囲で圧縮データをＲＡＭ１７に転送する。

この時の２つの１６ビットの同データはバスサイズ変換回路１３７により１つの３２ビットデータとしＦＩＦＯメモリ１３９からＣＰＵ１５に読み出される。ＦＩＦＯメモリ制御ＦＰＧＡ４９は、ＦＩＦＯメモリ１３９−画像圧縮伸長ＬＳＩ１３４間の同データの転送を行う。

以上の動作を続けることにより同データの圧縮が終了する。画像圧縮伸長ＬＳＩ１３４内部に全ての画素データが送られると、このＤＭＡＣ１６のバス要求は停止する。

圧縮動作終了の確認は、ＣＰＵ１５がＦＩＦＯメモリ１３９−画像圧縮伸長ＬＳＩ１３４の転送を停止させ、双方向データバスバッファ１３５、１３６を介して画像圧縮伸長ＬＳＩ１３４のレジスタを参照することにより行う。

画像圧縮データが全てＲＡＭ１７上に転送されたところで、ＣＰＵ１５は、パソコン４ａに画像圧縮データを転送する。パソコン４ａでは、同データをファイルサーバ７に転送記録する。

なお、最後に読んだ圧縮データの内、空データのワードは、ＦＩＦＯメモリ制御ＦＰＧＡ４９をアクセスすることでカウントしたワード長を認識する。

以上のように１つのバスをＣＰＵ１５とＤＭＡＣ１６が共有することで、簡易で安価な装置となる。また特公平４−１２５０８０号公報のように、ＣＰＵバスの他に別のバスを持つ構成に比べ２つのバスに接続可能となるように周辺回路が２系統のバスバッファ等を持つ必要もなくなり、本構成ではＣＰＵバス上の全ての周辺装置を対象として、データ転送することもでき柔軟性の高いものとなる。

（２）ＹＵＶ画像圧縮について：
次に、ＹＵＶ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４４にカラー画像圧縮動作の設定をし、画像圧縮伸長ブロック１３１の画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５、１３６を介して圧縮コマンドを発行する以下の処理は、ＲＧＢ画像の時と同様である。なお、この時ＹＵＶプレーンからＤＭＡ転送する画素数は、Ｙプレーンに関しては全画面の半分、ＵＶプレーンに関しては、全画面分の領域について行う。ただしＵＶプレーンは、２画素につき１画素の割合で間引く。このためＹ，Ｕ，Ｖ画素でのＤＭＡ転送数は同じとなる。

図３４は、説明のため画素数を少なくして画面中の画素を座標で示したものである。この時、１回のＤＭＡ転送で転送されるのは、Ｙ画素では（０，０）（１，０）（２，０）（３，０）次は（４，０）…（７，４）である。Ｕ，Ｖ画素では例えば（０，０）（２，０）（４，０）（６，０）次は（０，１）…（６，９）である。

続いて、ＹＵＶ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４４に残るＹプレーン領域の画像圧縮動作の設定をし、画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５、１３６を介して圧縮コマンドを発行する。

以下の処理も、ＲＧＢ画像の時と同様であるが、図３５に示すように、処理を行うのは、画像圧縮伸長ブロック１３１のみとなる。なお、この時、ＤＭＡ転送される画素データはＹのみとなる。図３４では、Ｙ画素の（０，５）（１，５）（２，５）（３，５）次は（４，５）…（７，９）である。

画像圧縮データが全てＲＡＭ１７上に転送されたところで、ＣＰＵ１５は、パソコン４ａに画像圧縮データを転送する。パソコン４ａでは、同データをファイルサーバ７に転送記録する。

（３）インデックス画像圧縮について：
次に、ＲＧＢ用ＶＲＡＭインデックス画像圧縮伸長ＦＰＧＡ４５に画像圧縮動作の設定をし、画像圧縮伸長ブロック１３１、１３２、１３３の各画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５、１３６を介して圧縮コマンドを発行する。以下の処理は、ＲＧＢ画像の時と同様である。ただし、画像圧縮、ＤＭＡ転送される画素は、図３６で示されるように全画面の一部の領域で、さらに１／３に間引き縮小されるため画素数が少なくなる。インデックスエリアが３８４×３７８で示されるが、１／３で間引かれ１２８×１２６の画素として圧縮される。

画像圧縮データが全てＲＡＭ１７上に転送されたところで、ＣＰＵ１５は、パソコン４ａに画像圧縮データを転送する。パソコン４ａでは、同データをファイルサーバ７に転送記録する。そして最後に画像源の観測装置が内視鏡画像観測装置１ａか超音波内視鏡観測装置２かの識別子も同様に転送記録しておく。

以上の処理が内視鏡観測装置１ａのレリーズが行われるごとに進められる。

次に、超音波内視鏡観測装置２にレリーズ操作が行われた場合の圧縮処理を説明する。

超音波内視鏡観測装置２に付随するレリーズ操作手段に操作が行われると、レリーズを意味するコマンドが、通信ケーブル１０を介して、画像圧縮装置３ａに送信される。これは、通信Ｉ／Ｆ２１で受信される。この受信されたデータの存在は、通信Ｉ／Ｆ２１からＣＰＵ１５に結ばれる図示しない割り込み線がアクティブになることにより、ＣＰＵ１５に知らされる。

これによりＣＰＵ１５は、通信Ｉ／Ｆ２１で受信されたデータを読み込み解読することにより、超音波内視鏡観測装置２からレリーズ操作が行われたことを認識する。

次に、ＣＰＵ１５は、スイッチ１１を超音波内視鏡観測装置２側に切り替える。これにより、超音波内視鏡観測装置２から映像ケーブル９を介して、Ｒ，Ｇ，Ｂ，Ｓ信号を形成する４系統の映像信号もしくは３つに分配されたモノクロコンポジット信号がスイッチ１１を通り、Ａ／Ｄ変換回路１２に入力される。

以下内視鏡観測装置１ａでレリーズが行われた時の処理とほぼ同様なため説明は省略する。

以下の処理で異なる点は、超音波内視鏡画像は、モノクロなため、ＲＧＢ画像圧縮処理で、画像圧縮するプレーンは、Ｒ，Ｇ，Ｂの内１つのみである。

同様に、ＹＵＶ画像圧縮処理で、画像圧縮するプレーンは、Ｙのみである。

ＲＧＢインデックス画像圧縮処理で、画像圧縮するプレーンは、Ｒ，Ｇ，Ｂの内１つのみである。

またこのインデックス画像圧縮時参照する画像エリアは異なり、縮小比率も１／４と変化する。図３７で示すと、インデックスエリアが４８０×４４８で示されるが、１／４で間引かれ１２８×１１２の画素として圧縮される。

このように画像観測装置の種類によりインデックスエリア、縮小比に違いを持たせることで、それぞれ見やすいインデックス画像が得られる。

なお以上の処理の過程で、画像圧縮伸長ＬＳＩ１３４から作られる圧縮データで最後の語がデータ線１４４、１４５幅等に合わず、語中に圧縮データが詰められていないビットが生じた場合、語中の圧縮データが詰められていないビットには適当に何らかのビットデータを詰めて処理する種類の画像圧縮伸長ＬＳＩ１３４では、そのまま最後の語もＦＩＦＯメモリ１３９経由でＣＰＵ１５に読まれる。また同ビットを含む語が生じた場合、同語を画像圧縮伸長ＬＳＩ１３４内で保持する種類のものでは、同語のみ、双方向データバスバッファ１３５、１３６を介しＣＰＵ１５が直接読み出して処理してもよい。もしくは、圧縮が必要な画像領域を超えて圧縮を続け、必要領域分の画像圧縮データが出力されたところで圧縮処理を停止させてもよく、どんな種類の画像圧縮伸長ＬＳＩも使用可能となる。

また今回の画像圧縮伸長装置３ａのブートは、フラッシュメモリ２６から行ったが、インストール時のようにパソコンからプログラムデータをブートデータに送り、行ってもよい。ただし前者のようにフラッシュメモリ２６から行うと、操作者等の操作の誤り等でパソコン４ａの電源の入っていない等でも画像圧縮伸長装置３ａ単体で動作し圧縮画像をフラッシュメモリ２６内に保持することも可能である。

最後に検査終了を意味する操作が内視鏡観測装置に行われ、パソコン４ａからファイルサーバ７に一連の画像圧縮データファイルのクローズ処理が行われる。

次に、このようにファイルサーバ７に記録された圧縮画像を検索再生する処理について説明する。

まず、検査終了後、セット５ａで画像を再生する処理を述べる。

内視鏡観測装置１ａの図示しない付属のキーボード等から検索操作が行われ、さらに患者ＩＤが入力される。すると該当する最新の検査での記録画像のインデックス画像がファイルサーバ７から画像圧縮伸長装置３ａに転送される。これらが画像伸長され、内視鏡画像観測装置１ａのモニタに映像ケーブルを介してこの（内視鏡画像、超音波内視鏡画像等の混在した）インデックス画像が表示される。この内１つをパソコン４ａに付随する図示しないトラックボール等で指定すると、全画面が内視鏡観測装置１ａのモニタ画面に再生される。

以下にセット５ａの再生動作の詳しい説明をする。

内視鏡観測装置１ａの図示しない付属のキーボード等から検索操作及び、患者ＩＤが入力される。この時、同観測装置から画像圧縮装置３ａに通信ケーブル１０を介して検索操作を意味するデータ及び、患者ＩＤが送信される。次に、画像圧縮装置３ａは、検索操作を認識して、ＦＰＧＡ回路２３の画像取込／表示ＦＰＧＡ４１，４２を画像表示としての再コンフィグレーションを行う。また受信したＩＤを高速通信ケーブル３５ａを介して、パソコン４ａに送信する。

パソコン４ａでは、受信した患者ＩＤを元にして、ネットワーク線６を介しファイルサーバ７に存在するデータベースから検索処理を行い、求める患者情報を得る。そして同検査画像のインデックス画像データを高速通信ケーブル３５ａを介して画像圧縮装置３ａに送信する。

以下画像再生の処理は、モニタが１つしかないため画像再生セットに比べ、モニタを共用点を除いて、後述する画像再生セット８での説明と同様である。

ここで、画像再生セット８での検索再生処理を図２２を参照して説明する。

画像再生セット８が起動されると、パソコン４ａではアプリケーションプログラムが実行され、図示しないパソコンモニタがパスワード入力待ち画面となる。パスワードが入力されると、患者ＩＤ、患者情報等を入力するメニュー画面がパソコン画面に表示される。ここで検索したい画像を特定するキーワードをパソコンキーボード、図示しないパソコンマウス等から入力、選択後、検索開始の操作をキーボード等により与える。するとパソコン４ａがファイルサーバ７中のデータベースから特定キーワードと合致する検査を抽出し、抽出された検査リスト情報からなる検査リストが画面に表示する。その中の１つをキーボード等により指示するとパソコン４ａでは、指定された検査のインデックス画像圧縮データを検査開始から１６枚目までを順にファイルサーバ７から読み出し、画像伸長装置１６３に高速通信ケーブル３５ａを介し転送する。さらに画像伸長装置１６３で、インデックス画像の復元が行われ、インデックス画像がモニタ１６１に表示される。さらにその中の１枚をキーボードにより指定すると、全画面が復元され、モニタ１６２に表示される。

以下に画像再生セット８の動作の詳しい説明をする。

パソコン４ａに電源が投入されると、通常のパソコン同様、図示しないＣＰＵが自己診断プログラムによるハードウェア診断パス後、ハードディスク３４ａ上にある起動プログラム、ＯＳ、アプリケーションプログラムを内蔵メモリに展開し実行を開始する。

まず図３１で示した信号をパソコン４ａから画像伸長装置１６３に高速通信Ｉ／Ｆ２２を介して送られ、画像伸長装置１６３を高速通信ケーブル３５ａからプログラムをＲＡＭ１７上に展開し実行させる。このプログラムで、画像伸長装置１６３内のメモリ等のテスト診断後、コンフィグレーション用アドレスでアクセスすることによりＦＰＧＡ回路２３を画像表示可能な状態にコンフィグレーションする。また図示しないパソコン４ａのモニタがパスワード入力待ちとなる。

ここで画像再生のみ可能な権限レベルのパスワードが図示しないパソコンキーボードから入力されると、患者ＩＤ、患者情報等を入力するメニュー画面がパソコン画面に表示される。次に検索したい画像を特定するキーワードをパソコンキーボード、図示しないパソコンマウス等から入力、選択後、検索開始の操作をキーボード等により与える。するとパソコン４ａがファイルサーバ７中のデータベースから特定キーワードと合致する検査を選び出す。

抽出されたいくつかの検査からなる検査リストがパソコン画面に表示される。その中の１つをパソコンキーボード等により指定する。パソコン４ａでは指定された検査のインデックス画像圧縮データを検査開始から１６枚目までをファイルサーバ７から読み出し、画像伸長装置１６３に高速通信ケーブル３５ａを介し転送する。各枚のカラー・超音波画像の識別子も同様に転送する。

高速通信Ｉ／Ｆ２２で受信されたインデックス圧縮画像データは、一旦ＣＰＵ１５によりＲＡＭ１７に蓄えられる。ＣＰＵ１５では、１枚分のインデックス画像圧縮データを蓄積するごとに同データの伸長を行う。これはカラー・超音波の識別子に従い、適するインデックスカラー画像圧縮伸長ＦＰＧＡ４５またはインデックス超音波画像圧縮伸長ＦＰＧＡ４６に伸長する画像の位置を設定し、画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５，１３６を介して復元コマンドを発行する。さらにＣＰＵ１５は、ＲＡＭ１７上の１枚分のインデックス画像データをＦＩＦＯメモリ１４０にあふれない範囲で転送する。この時３２ビットの同データは、バスサイズ変換回路１３８により２つの１６ビットデータとしてＦＩＦＯメモリ１４０に書き込まれる。なお、観測装置が超音波内視鏡観測装置の場合、１色分のデータしかないため、これを３つにコピーしてそれぞれの画像圧縮伸長フロック１３１，１３２，１３３で使用する。

以上の処理から画像圧縮伸長ＬＳＩ１３４の画像伸長が開始される。ＦＩＦＯメモリ制御ＦＰＧＡ４９は、ＦＩＦＯメモリ１４０−画像圧縮伸長ＬＳＩ１３４間の同データの転送を行う。画像圧縮伸長ＬＳＩは、ＦＩＦＯメモリ１４０から受け取った画像データを読み出し内部で復号化等が行われ特定画素数分の画素データが復元される。全ての画像圧縮伸長ＬＳＩ１３４内部で所定数の画素データが復元されるとＤＭＡＣ１６が画像データの転送を開始する。これはＤＭＡＣ１６がＣＰＵ１５にバス要求を行い、ＣＰＵ１５からＤＭＡＣ１６にバス２７が渡されると、図３３のように所定時間バス上に所定画素数の画素データが流れる。このタイミングに合わせてＲＧＢ用ＶＲＡＭインデックス画像圧縮伸長ＦＰＧＡ４５または４６はアドレスを発生し、ＤＭＡＣ１４６はＲＧＢ用ＶＲＡＭ６１の書き込み信号を発生する。バス２７がＣＰＵ１５に戻されるとＣＰＵ１５はＲＡＭ１７からＦＩＦＯメモリ１４０へ同データの転送を再開する。

以上の動作を続けることにより同データの伸長が終了する。伸長終了の確認は、ＣＰＵ１５がＦＩＦＯメモリ１４０−画像圧縮伸長ＬＳＩ１３４間の転送を一時停止させ、双方向バッファ１３５、１３６を介して画像圧縮伸長ＬＳＩ１３４のレジスタを参照することにより行う。このようにＲＧＢ用ＶＲＡＭ６１にインデックス画像展開された後、ＲＧＢ用ＶＲＡＭ用画像表示ＦＰＧＡ４１によりＲＧＢ用ＶＲＡＭ６１から読み出された画像データが双方向データバスバッファ６３を介しフィールドメモリ１６４に転送される。以上の処理がインデックス枚数分行われる。

ここで、この内１つのコマを特定するための１コマを囲う枠をオーバーレイＶＲＡＭ１６７を使用して作成される。まずＣＰＵ１５がＣＰＵアクセス用のオーバーレイ用ＶＲＡＭａ９１またはオーバーレイ用ＶＲＡＭｂ９２の８ｂｉｔデータのうち４ｂｉｔのみをを００００ｂにクリアし、枠とするドット部分のみ０００１ｂを書き込む。そしてＣＰＵアクセスと表示用オーバーレイＶＲＡＭの役割を交換させる。これでモニタ１６１に１つのコマには枠も付いたインデックス画像が表示される。

インデックス画像の内１つのコマを特定するには、パソコンキーボード等によりこの枠を移動し決定する。枠の移動は、前記同様ＣＰＵアクセス用オーバーレイＶＲＡＭの内容を更新し表示側に切り替えることで行う。このようにＣＰＵアクセス用のためだけのオーバーレイＶＲＡＭを設けているため、表示リフレッシュ等による競合なしで高速でＣＰＵアクセスができる。

このようにして１つのインデックスコマが特定され、パソコンキーボード等により指示されると、パソコン４ａは、予め設定されているＲＧＢ画像かＹＵＶ画像かの選択に従い、対応するＲＧＢ画像圧縮データもしくはＹＵＶ画像圧縮データをファイルサーバ７から読み出す。ここでは仮にＲＧＢ画像データが選択されているとして説明する。そしてこのデータを高速通信ケーブル３５ａを介し画像伸長装置１６３に転送する。

ＣＰＵ１５は受信した同データを一旦ＲＡＭ１７に蓄える。そしてＲＧＢ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４３に伸長動作を設定し、画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５，１３６を介して復元コマンドを発行する。以下インデックス画像の復元と同様の処理によりＲＧＢ用ＶＲＡＭ６１に全画像が伸長される。そしてＲＧＢ用ＶＲＡＭ画像表示ＦＰＧＡ４１によりＲＧＢ用ＶＲＡＭ６１から読み出された画像データが双方向データバス６３を介しフィールドメモリ１６５に転送され、特定した画像がモニタ１６２に表示される。

なお、伸長する全画像がＲＧＢ画像データによるもの、ＹＵＶ画像データによるものかは、パソコンの操作により指定変更できる。

以下にＹＵＶ画像データが選択されている場合を説明する。ＲＧＢ画像データの時と同様にＲＡＭ１７上に一旦蓄積され、ＹＵＶ用ＶＲＡＭ画像圧縮伸長ＦＰＧＡ４４に伸長動作を設定し、画像圧縮伸長ＬＳＩ１３４に双方向バスバッファ１３５，１３６を介して復元コマンドを発行する。

以上の処理から画像圧縮伸長ＬＳＩ１３４が画像伸長を開始される。ＦＩＦＯメモリ制御ＦＰＧＡ４９は、ＦＩＦＯメモリ１４０−画像圧縮伸長ＬＳＩ１３４間の同データの転送を行う。画像伸長ＬＳＩ１３４は、ＦＩＦＯメモリ１４０から受け取った画像データを読み出し内部で所定数の復号化等が行われ特定画素数分の画素データが復元される。全ての画像伸長ＬＳＩ１３４内部で画素データが復元されるとＤＭＡＣ１６が画素データの転送を開始する。これはＤＭＡＣ１６がＣＰＵ１５にバス要求を行う。ＣＰＵ１５からＤＭＡＣ１６にバス２７が渡されると、所定時間バス２７上に所定画素数の画素データが流れる。このタイミングに合わせてＤＭＡＣ１６はＹＵＶ用ＶＲＡＭの画像圧縮伸長ＦＰＧＡ４４発生アドレスに書き込み信号を発生する。バス２７がＣＰＵ１５に戻されると、ＣＰＵ１５はＲＡＭ１７からＦＩＦＯメモリ１４９へ同データの転送を再開する。このバス２７上の画素データタイミングは、特殊なため詳しく説明する。

ＵＶは、Ｙと違い１／２に画素が間引かれているため、伸長した画素データは半分しかない。このため図３８で示すようにＹに対してＵＶは、１画素分データをバスに出力する時間をＹに比べ倍とする。このＵＶ１画素分のデータが出力されている間にＹＵＶ用Ｖ−ＲＡＭ画像圧縮伸長ＦＰＧＡ４４は、ＵＶプレーンに関して、２つのアドレス出力し、圧縮伸長されたＵＶ画素と間引かれたＵＶ画素を書き込む。またこれが終わると、残るＹ用Ｓ−ＲＡＭの半分の領域の伸長が行われる。他は、ＲＧＢの時と同様である。

このようにして、ＹＵＶに全画像が伸長される。

そしてＹＵＶ用ＶＲＡＭ用画像表示ＦＰＧＡ４２によりＹＵＶ用ＶＲＡＭ６２から読み出された画像データが双方向データバスバッファ６３、ＲＧＢ／ＹＵＶ変換双方向マトリックス６６がＲＧＢ←ＹＵＶ変換でアクティブとなり、ＹＵＶ用ＶＲＡＭ６２から読み出されたデータがＲＧＢデータに変換され双方向データバスバッファ６３を介してフィールドメモリ１６５に書き込まれ、特定した画像がモニタ１６２に表示される。

この画像再生セット８は、モニタ１６１，１６２の２つモニタを持ち、モニタ１６１にインデックス画像、モニタ１６２に特定された全画像が表示される。この状態で別のインデックス画像を特定する場合、表示する枠のため一方のモニタに対応するオーバーレイＶ−ＲＡＭの更新が発生する。これは、図２３のそれぞれのモニタに対応するＳ，ＥＮＡ信号を図２６，２７のように制御することにより１回のＣＰＵライトサイクルで一方のモニタ側のオーバーレイＶＲＡＭのみ更新でき、処理が簡単になる。

なお前記のパスワード入力時、表３のテーブルデータを予め用意しておき、入力されたパスワードを参照することにより、画像再生及びカルテデータ入力表示が可能な権限レベルであると認識すれば、前記検査リストが画面表示状態から１検査に対応するカルテデータの入力、編集、表示が操作可能になり、検査に対するコメント等が記入閲覧が可能とするようにしてもよい。同様に、画像再生、カルテデータ表示のみ可能な権限レベルのパスワードも設けてもよい。
［表３］
┌────────┬─────────────────┐
│ 作業 │ 登録パスワード │
│ ├─────┬─────┬─────┤
│ │ │ │ │
├────────┼─────┼─────┼─────┤
│画像検索（表示）│ 可 │ 可 │ 可 │
├────────┼─────┼─────┼─────┤
│ カルテ表示 │ 不可 │ 可 │ 可 │
├────────┼─────┼─────┼─────┤
│ カルテ入力 │ 不可 │ 不可 │ 可 │
└────────┴─────┴─────┴─────┘
なお、画像圧縮データのバイトの並びは、扱うコンピュータにより多様に存在する。このためバスサイズ変換回路、データセレクタ等を使用して画像の圧縮・伸長共、任意のバイト並びのデータを的に扱うこともできる。

次に第２実施例について説明する。図３９ないし図４３は本発明の第２実施例に係わり、図３９は画像圧縮伸長装置の構成を示すブロック図、図４０は図３９のＶＲＡＭと圧縮伸長回路のブロック図、図４１は図４０のＶＲＡＭ上のビデオ信号を説明する説明図、図４２は図４０のＶＲＡＭ上に伸長されたＹＵＶビデオ信号を説明する第１の説明図、図４３は図４０のＶＲＡＭ上に伸長されたＹＵＶビデオ信号を説明する第２の説明図である。第２実施例は第１実施例とほとんど同じであるので、異なる構成のみ説明し、同一の構成には同じ符号をつけ説明は省略する。

第２実施例は画像圧縮伸長装置の構成が第１実施例と異なり、特に、図３９に示すように、本実施例の画像圧縮伸長装置２００は、圧縮伸長回路２０１とＶＲＡＭ２０２が第１実施例と異なり、本実施例は、ＵＶのデータを間引くことにより圧縮効率を高めつつ、復元方法を工夫することにより間引かれなくなって画像データを効率よく補うことを特徴としている
続いて、圧縮伸長回路２０１とＶＲＡＭ２０２の構成を図４０を用いて説明する。

図４０に示すように、ＶＲＡＭ２０２は、Ｒ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用ＳＲＡＭ２１４とＲＧＢ／ＹＵＶ変換双方向マトリックス２１５とＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８とから構成される。

一方、圧縮伸長回路２０１は、圧縮伸長ＬＳＩ２１９、２２０、２２１より構成される。

Ａ／Ｄ変換回路１２及びフィールドメモリ１４は、Ｒ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用Ｓ−ＲＡＭ２１４に接続される。

Ｒ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用ＳＲＡＭ２１４は、ＲＧＢ／ＹＵＶ変換双方向マトリックス２１５に接続される。ＲＧＢ／ＹＵＶ変換双方向マトリックス２１５にはＡ／Ｄ変換回路１２及びフィールドメモリ１４も接続されており、信号の入出力を選択できるようになっている。

ＲＧＢ／ＹＵＶ変換双方向マトリックス２１５の他端にはさらにＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８に接続される。デジタル変換されたＲＧＢビデオ信号はＲ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用ＳＲＡＭ２１４よりＲＧＢ／ＹＵＶ変換双方向マトリックス２１５に送出され、ＹＵＶビデオ信号に変換されＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８に送出されるようになっている。また逆にＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８よりＹＵＶビデオ信号をＲＧＢ／ＹＵＶ変換双方向マトリックス２１５に送出し、ＲＧＢビデオ信号に変換してＲ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用ＳＲＡＭ２１４またはフィールドメモリ１４に送出することもできるようになっている。

Ｒ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用Ｓ−ＲＡＭ２１４、Ｙ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８はバス２７に接続され、ＣＰＵ１５よりデータを入出力できるようになっている。

Ｒ用ＳＲＡＭ２１２、Ｙ用ＳＲＡＭ２１６はバス２７上で圧縮伸長ＬＳＩ２１９に接続されビデオ信号の圧縮伸長が行えるようになっている。Ｇ用ＳＲＡＭ２１３、Ｕ用ＳＲＡＭ２１７はバス２７上で圧縮伸長ＬＳＩ２２０に接続されビデオ信号の圧縮伸長が行えるようになっている。Ｂ用ＳＲＡＭ２１４、Ｖ用ＳＲＡＭ２１８はバス２７上で圧縮伸長ＬＳＩ２２１に接続されビデオ信号の圧縮伸長が行えるようになっている。その他の構成は第１実施例と同じである。

以下、本実施例の作用を説明する。

画像圧縮伸長装置２００には、図示しない内視鏡装置が接続されている。内視鏡装置からはＲＧＢビデオ信号がＡ／Ｄ変換回路１２に入力されるようになっている。

使用者が内視鏡装置より記録指示を行うと、通信Ｉ／Ｆ２０より記録指示が入力される。記録指示が入力されるとＣＰＵ１５よりＦＰＧＡ回路２３に画像の取り込み開始指示制御を行い、Ａ／Ｄ変換回路１２よりＲＧＢビデオ信号をＶＲＡＭ２０２のＲ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１２、Ｂ用ＳＲＡＭ２１４に記憶させる。ＲＧＢビデオ信号は同時にＲＧＢ／ＹＵＶ変換双方向マトリックス２１５でＹＵＶビデオ信号に変換され、Ｙ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８に記憶される。

ＲＧＢビデオ信号はＲ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用ＳＲＡＭ２１４に、ＹＵＶビデオ信号はＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８に２次元のデータとしてそれぞれ記憶されており、バス２７を介して圧縮伸長回路２０１に転送されてデータ圧縮される。

データ圧縮はＲＧＢビデオ信号、ＹＵＶビデオ信号の順に行われる。ＦＰＧＡ回路２３よりＣＰＵ１５にバス要求を出し、ＣＰＵ１５でバス要求を受け取りバス２７を解放する。ＤＭＡＣ１６より制御信号を送出し、ＲＧＢビデオ信号をデータとしてバス２７上で転送する。Ｒ用ＳＲＡＭ２１２のデータは圧縮伸長ＬＳＩ２１９へ、Ｇ用ＳＲＡＭ２１３のデータは圧縮伸長ＬＳＩ２２０へ、Ｂ用ＳＲＡＭ２１４は圧縮伸長ＬＳＩ２２１へそれぞれ所定のブロック単位（例えば縦８画素×横８画素）に分割されてブロック転送される。

データのブロック転送が完了するごとに、ＦＰＧＡ回路２３より制御信号が圧縮伸長ＬＳＩ２１９、圧縮伸長ＬＳＩ２２０、圧縮伸長ＬＳＩ２２１それぞれに送出され、データ圧縮が行われる。ＲＧＢビデオ信号を圧縮するため優れた色の再現性が得られる。

ＲＧＢビデオ信号のデータ圧縮が全画面で終了すると、ＹＵＶビデオ信号のデータ圧縮が開始される。ＦＰＧＡ回路２３よりＣＰＵ１５にバス要求を出し、ＣＰＵ１５でバス要求を受け取りバス２７を解放する。ＤＭＡＣ１６より制御信号を送出し、ＹＵＶビデオ信号をデータとしてバス２７上でブロック転送する。Ｙ用ＳＲＡＭ２１６のデータは圧縮伸長ＬＳＩ２１９へ、Ｕ用ＳＲＡＭ２１７のデータは圧縮伸長ＬＳＩ２２０へ、Ｖ用ＳＲＡＭ２１８は圧縮伸長ＬＳＩ２２１へ送出される。ＹＵＶビデオ信号は所定の割合で画素を間引いて転送される。Ｙビデオ信号は所定のブロック（例えば縦８画素×横８画素）に分割し、全画素を順次ブロック転送する。ブロック転送の一例を図４１を用いて示すと次のようになる。

第１回目転送
Ａ１１，Ａ１２，…，Ａ１８、Ａ２１，Ａ２２，…，Ａ２８、…………、
Ａ８１，Ａ８２，…，Ａ８８
第Ｋ回目転送
ＡＸＹ，ＡＸＹ＋１，…，ＡＸＹ＋７、ＡＸ＋１Ｙ，ＡＸ＋１Ｙ＋１，…， ＡＸ＋１Ｙ＋７、……………………、ＡＸ＋７Ｙ，ＡＸ＋７Ｙ＋１，…，
ＡＸ＋７Ｙ＋７
最終ブロック転送
ＡＭ−７Ｎ−７，ＡＭ−７Ｎ−６，…，ＡＭ−７Ｎ、ＡＭ−６Ｎ−７，
ＡＭ−６Ｎ−６，…，ＡＭ−６Ｎ、……………………、ＡＭＮ−７，
ＡＭＮ−６，…，ＡＭＮ
一方、ＵＶビデオ信号は２画素に１画素の割合で間引いてブロック転送する。同様にブロック転送の一例を図４１を用いて示すと次のようになる。

第１回目転送
Ａ１１，Ａ１３，…，Ａ１１５、Ａ２１，Ａ２３，…，Ａ２１５、
……………………、Ａ８１，Ａ８３，…，Ａ８１５
第Ｋ回目転送
ＡＸＹ，ＡＸＹ＋２，…，ＡＸＹ＋１４、ＡＸ＋１Ｙ，ＡＸ＋１Ｙ＋２，
…，ＡＸ＋１Ｙ＋１４、……………………、ＡＸ＋７Ｙ，ＡＸ＋７Ｙ＋２， …，ＡＸ＋７Ｙ＋１４
最終ブロック転送
ＡＭ−７Ｎ−１５，ＡＭ−７Ｎ−１３，…，ＡＭ−７Ｎ−１、
ＡＭ−６Ｎ−１５，ＡＭ−６Ｎ−１３，…，ＡＭ−６Ｎ−１、
……………………、ＡＭＮ−１５，ＡＭＮ−１３，…，ＡＭＮ−１
ＵＶビデオ信号は上記のように２画素に１画素の割合で間引くため圧縮動作回数も１／２で済み、圧縮効率もよくなる。

データのブロック転送が完了するごとに、ＦＰＧＡ回路２３より制御信号が圧縮伸長ＬＳＩ２１９、圧縮伸長ＬＳＩ２２０、圧縮伸長ＬＳＩ２２１それぞれに送出され、データ圧縮が行われる。

ＲＧＢビデオ信号とＹＵＶビデオ信号のＶＲＡＭ２０２から圧縮伸長ＬＳＩへのブロック転送が終了するとバス使用権はＣＰＵ１５に戻される。圧縮伸長回路２０１でデータ圧縮が完了するとＣＰＵ１５はＲＧＢ圧縮データとＹＵＶ圧縮データを順次読み出し、ＲＡＭ１７に転送する。

続けて使用者が内視鏡装置よりデータを入力し画像再生を指示する場合について説明する。使用者は検索時にＲＧＢとＹＵＶのいずれかの圧縮データの一方を選択し、再生できるようになっている。

まずＲＧＢ圧縮データによる再生について説明する。

使用者が内視鏡装置よりデータを入力しＲＧＢ圧縮データによる画像再生を指示する通信Ｉ／Ｆ２０より検索指示が入力される。

ＣＰＵ１５はＲＡＭ１７よりＲＧＢ圧縮データを読み出し、Ｒ圧縮データは圧縮伸長ＬＳＩ２１９へ、Ｇ圧縮データは圧縮伸長ＬＳＩ２２０へ、Ｂ圧縮データは圧縮伸長ＬＳＩ２２１へそれぞれ転送する。

ＲＧＢ圧縮データが転送されるとＦＰＧＡ回路２３より制御信号を送出してデータ伸長を行わせる。１回のデータ伸長を行うと所定のブロック（縦８画素×横８画素）のＲＧＢビデオ信号が得られる。データ伸長が完了するとＦＰＧＡ回路２３よりバス要求をＣＰＵ１５に出しバス２７を解放し、バス権を得る。ＤＭＡＣ１６の制御により圧縮伸長ＬＳＩ２１９、圧縮伸長ＬＳＩ２２０、圧縮伸長ＬＳＩ２２９１からＲ用ＳＲＡＭ２１２、Ｇ用ＳＲＡＭ２１３、Ｂ用ＳＲＡＭ２１４にＲＧＢビデオ信号をブロック転送する。転送が完了したらバス権をＣＰＵ１５に戻す。

全ブロックの画像の伸長が完了したらＶＲＡＭ２０２よりフィールドメモリ１４へ画像を転送する。この時Ａ／Ｄ変換回路１２の出力は停止し、データがぶつからないようにしておく。フィールドメモリ１４に転送が完了するとフィールドメモリ１４の書き込みを一時停止させ、出力画像を静止させる。フィールドメモリ１４より出力されるＲＧＢビデオ信号はＤ／Ａ変換回路１３でアナログ信号に変換され内視鏡装置に出力され、検索画像として観察される。

続けてＹＵＶ圧縮データによる再生について説明する。

使用者が内視鏡装置よりデータを入力しＹＵＶ圧縮データによる画像再生を指示すると通信Ｉ／Ｆ２０より検索指示が入力される。

ＣＰＵ１５はＲＡＭ１７よりＹＵＶ圧縮データを読み出し、Ｙ圧縮データは圧縮伸長ＬＳＩ２１９へ、Ｕ圧縮データは圧縮伸長ＬＳＩ２２０へ、Ｖ圧縮データは圧縮伸長ＬＳＩ２２１へそれぞれ転送する。

ＹＵＶ圧縮データが転送されるとＦＰＧＡ回路２３より制御信号を送出してデータ伸長を行わせる。１回のデータ伸長を行うと所定のブロックのＹＵＶビデオ信号が得られる。データ伸長が完了するとＦＰＧＡ回路２３よりバス要求をＣＰＵ１５に出しバス２７を解放し、バス権を得る。ＤＭＡＣ１６の制御により圧縮伸長ＬＳＩ２１９、圧縮伸長ＬＳＩ２２０、圧縮伸長ＬＳＩ２２からＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８にＹＵＶビデオ信号を転送する。

図４２，図４３を用いてデータ伸長後のブロック転送の方法について説明する。

ＵＶビデオ信号は２画素に１画素の割合で間引いて圧縮されており、転送されるデータは図４２を用いると次のようになる。

第１回目転送
Ａ１１，Ａ１３，…，Ａ１１５、Ａ２１，Ａ２３，…，Ａ２１５、
……………………、Ａ８１，Ａ８３，…，Ａ８１５
第Ｋ′回目転送
ＡＸＹ，ＡＸＹ＋２，…，ＡＸＹ＋１４、ＡＸ＋１Ｙ，ＡＸ＋１Ｙ＋２，
…，ＡＸ＋１Ｙ＋１４、……………………、ＡＸ＋７Ｙ，ＡＸ＋７Ｙ＋２， …，ＡＸ＋７Ｙ＋１４
最終ブロック転送
ＡＭ−７Ｎ−１５，ＡＭ−７Ｎ−１３，…，ＡＭ−７Ｎ−１、
ＡＭ−６Ｎ−１５，ＡＭ−６Ｎ−１３，…，ＡＭ−６Ｎ−１、
…………………、ＡＭＮ−１５，ＡＭＮ−１３，…，ＡＭＮ−１
Ｕビデオ信号、Ｖビデオ信号のブロック数はＹビデオ信号のブロック数の１／２である。ＵＶビデオ信号の全ブロックのブロック転送を１サイクルとし、１サイクル終了した時点でＹビデオ信号のブロック転送は図４２に示すように全画面の１／２が完了した状態である。この時点までのＹビデオ信号のブロック転送は次のようになる。

第１回目転送
Ａ１１，Ａ１２，…，Ａ１８、Ａ２１，Ａ２２，…，Ａ２８、
…………………、Ａ８１，Ａ８２，…，Ａ８８
第Ｋ″回目転送
ＡＸＹ，ＡＸＹ＋１，…，ＡＸＹ＋７、ＡＸ＋１Ｙ，ＡＸ＋１Ｙ＋１，
…，ＡＸ＋１Ｙ＋７、…………………、ＡＸ＋７Ｙ，ＡＸ＋７Ｙ＋１，
…，ＡＸ＋７Ｙ＋７
ブロック転送１／２完了
ＡＬ−７Ｎ−７，ＡＬ−７Ｎ−６，…，ＡＬ−７Ｎ、
ＡＬ−６Ｎ−７，ＡＬ−６Ｎ−６，…，ＡＬ−６Ｎ、
…………………、ＡＬＮ−７，ＡＬＮ−６，…，ＡＬＮ
（Ｌ＝Ｍ／２）
Ｙビデオ信号の残りの１／２のデータ伸長とブロック転送に合わせて、ＵＶビデオ信号の伸長とブロック転送をさらに１サイクル行う。

ここでＵＶビデオ信号のブロック転送は図４３に示すように１サイクル目の転送時とは異なり、ＦＰＧＡ回路２３より出力されるアドレスを１画素シフトさせ圧縮時に間引かれた画素を補う。

Ｙビデオ信号の残り１／２の画像転送は次のようになる。

ブロック転送開始（残り１／２）
ＡＬ＋１１，ＡＬ＋１２，…，ＡＬ＋１８、ＡＬ＋２１，ＡＬ＋２２，…， ＡＬ＋２８、…………………、ＡＬ＋８１，ＡＬ＋８２，…，ＡＬ＋８８
（Ｌ＝Ｍ／２）
最終ブロック転送
ＡＭ−７Ｎ−７，ＡＭ−７Ｎ−６，…，ＡＭ−７Ｎ、ＡＭ−６Ｎ−７，
ＡＭ−６Ｎ−５，…，ＡＭ−６Ｎ、…………………、ＡＭＮ−７，
ＡＭＮ−６，…，ＡＭＮ
全画像の画像の伸長が完了したらＶＲＡＭ２０２内のＹ用ＳＲＡＭ２１６、Ｕ用ＳＲＡＭ２１７、Ｖ用ＳＲＡＭ２１８よりＹＵＶビデオ信号を読み出し、ＲＧＢ／ＹＵＶ変換双方向マトリックス２１５でＲＧＢビデオ信号に変換してフィールドメモリ１４に転送する。この時Ａ／Ｄ変換回路１２の出力は停止し、データがぶつからないようにしておく。フィールドメモリ１４に転送が完了するとフィールドメモリ１４の書き込みを一時停止させ、出力画像を静止させる。フィールドメモリ１４より出力されるＲＧＢビデオ信号はＤ／Ａ変換回路１３でアナログ信号に変換され内視鏡装置に出力され、検索画像として観察される。

その他の作用、効果は第１実施例と同じである。

ところで、上記の各実施例の画像圧縮伸長装置のように、信号処理回路において処理された信号を装置の外部に出力する際、その信号出力端からはノイズが放射されないことが望ましい。しかし信号を処理する過程において少なからずノイズは発生し、回路基板から信号が外部に出力される時にその出力信号にノイズがのってしまう。

出力信号に含まれるノイズを軽減するものとしての従来の技術としては、例えば特開昭６３−３０１５５２号公報に示されているように、コネクタの近傍に疑似分布定数型ノイズフィルタを挿入して放射ノイズを抑制する回路が提案されている。

しかし、コネクタの近傍にノイズフィルタを挿入する方法だと、出力信号のノイズ成分は抑制されるが、信号処理の段階において発生したノイズが装置内に回ってしまうため効果は薄い。

そこで、回路自体の構成を変えずに信号処理の段階において発生したノイズが信号出力端から放射されることを抑制することのできる実施例について説明する。

図４４はノイズの放射を抑制する信号処理装置の第１の実施例の構成を示す構成図、図４５は図４４の回路基板の構成を示す構成図である。

（構成）
図４４は外部の装置との接続により信号の送受信を行う信号処理装置内部の構成を示す。信号処理装置の筐体２５１は導電性の物質でできている。交流電源を供給する外部電源が電源ケーブル２５２を介して安定化電源部２５３に接続されている。安定化電源部２５３の出力は回路基板２５４上に設けられた電源フィルタ２５５に接続され、電源フィルタ２５５の出力は回路基板２５４上に実装された信号処理回路２５６に接続され電源が供給される。安定化電源部２５３のグランドは筐体２５１に接続される。信号処理回路２５６の出力信号を出力するコネクタは回路基板２５４上に実装されるコネクタ２５７ａと装置本体の外装に固定されたコネクタ２５７ｂとに分かれている。コネクタ２５７ａとコネクタ２５７ｂの間は信号線２５７ｃで接続されている。

図４５に示すように、回路基板２５４のグランド層は信号処理回路２５６のグランド層２５８とコネクタ２５７ａのグランド層２５９に分かれており、グランド層２５８、グランド層２５９はそれぞれ信号線２６０、信号線２６１で安定化電源部２５３において共通のグランドに接続される。信号線２６０は電源フィルタ２５５の近傍で接続される。コネクタ２５７ｂのグランドは筐体２５１に接続される。外部装置２６２はコネクタ２５７ｂに接続される。

（作用）
外部電源から供給される交流電源は安定化電源部２５３により直流に変換され、回路基板２５４に供給される。回路基板２５４上に実装された信号処理回路２５６は安定化電源部２５３から電源フィルタ２５５を通り供給された直流電流により駆動し、信号処理回路２５６の出力信号は同じ回路基板２５４上に実装されたコネクタ２５７ａから出力され、装置本体の外装に固定されたコネクタ２５７ｂを通り外部装置２６２に出力される。

〔効果〕
信号処理回路２５６とコネクタ２５７ａ及びコネクタ２５７ｂのグランドが分離されているため、信号処理回路２５６により発生したノイズがグランドを介してコネクタ２５７ａから出力される出力信号にのることが抑制され、放射ノイズも軽減される。また、信号処理回路２５６、コネクタ２５７ａ、コネクタ２５７ｂ各々のグランドが最終的に共通のグランドに接続されているため、グランドレベルはどれも一定に保たれる。

図４６はノイズの放射を抑制する信号処理装置の第２の実施例の構成を示す構成図である。

（構成）
本実施例は、図４６に示すように、ノイズの放射を抑制する信号処理装置の第１の実施例とはコネクタ２５７ａとコネクタ２５７ｂの間をシールドされたケーブル２６３で接続した点と、コネクタ２５７ｂに接続される外部装置２６２のケーブル２６４が外部装置２６２のグランドでシールドされている点が異なる。

（作用）
コネクタ２５７ａから出力される信号処理回路２５６の出力信号はシールドされたケーブル２６３からコネクタ２５７ｂを通り、シールドされたケーブル２６４から外部装置２６２に入力される。

（効果）
出力端であるコネクタ２５７ｂ、ケーブル２６３により放射されるノイズの軽減は、ケーブルをシールドすることにより効果が増大する。

図４７はノイズの放射を抑制する信号処理装置の第３の実施例の構成を示す構成図である。

本実施例は、図４７に示すように、ノイズの放射を抑制する信号処理装置の第１の実施例とは、信号処理回路２５６の出力は回路基板２５４上に実装されたノイズフィルタ２６５を通りコネクタ２５７ａに接続される点が異なる。

（作用）
信号処理回路２５６から出力される出力信号はノイズフィルタ２６５を通りコネクタ２５７ａから出力される。

（効果）
信号処理回路２５６から出力される出力信号はノイズフィルタ２６５を通ることによりノイズが軽減される。かつ信号処理回路２５６とコネクタ２５７ａのグランドが分離されているため、信号処理回路２５６からグランドを介してコネクタ２５７ａにのるノイズも軽減され、放射ノイズも軽減される。

図４８はノイズの放射を抑制する信号処理装置の第３の実施例の構成を示す構成図である。

（構成）
本実施例は、図４８に示すように、ノイズの放射を抑制する信号処理装置の第１の実施例とは、コネクタ２５７は回路基板２５４上に実装され、かつ直接装置の外装に固定され、コネクタ２５７のグランドは筐体２５１に接続される点が異なる。

（作用）
信号処理回路２５６から出力される出力信号はコネクタ２５７を通り直接外部装置２６２に出力される。

（効果）
信号処理回路２５６とコネクタ２５７のグランドが分離されているため、信号処理回路２５６により発生したノイズがグランドを介してコネクタ２５７から出力される出力信号にのることが抑制され、放射ノイズも軽減される。

［付記］
１） ＣＰＵまたはデータ転送回路が使用権を持つバス上に、画像データを記憶するメモリ回路及び前記画像データを信号処理する画像処理回路が並列に接続された画像処理装置において、
前記メモリ回路と前記画像処理回路間のデータ転送は、前記データ転送回路が前記バスの使用権を得て行う
ことを特徴とする画像処理装置。

２） 前記画像処理回路は、前記画像データの圧縮及び伸長を行う画像圧縮伸長回路である
ことを特徴とする付記１の画像処理装置。

３） 前記データ転送回路による前記メモリ回路と前記画像処理回路間で転送される画像データは、画素データである
ことを特徴とする付記２の画像処理装置。

４） ハードウエアリセット信号とリセット許可信号を出力する第１のＣＰＵを有する制御装置と、
前記ハードウエアリセット信号によりハードウエアリセットされる第２のＣＰＵと、前記リセット許可信号を受けて、前記第２のハードウエアリセット動作を制御するリセット制御手段とをを有する被制御装置と
を備えことを特徴とするた画像処理装置。

５） 前記被制御装置は、前記リセット制御手段にリセット不許可信号を出力するリセット不許可信号出力手段を有する
ことを特徴とする付記４の画像処理装置。

６） 複数の画像データを入力し、前記画像データを処理し管理する画像処理装置において、
前記画像データを格納する第１の記憶手段および第２の記憶手段
を備え、
前記第２の記憶手段が前記画像データの静止画像を出力する
ことを特徴とする画像処理装置。

７）前記第１の記憶手段がＳＲＡＭからなる
ことを特徴とする付記６の画像処理装置。

８） 複数の画像データを入力し、前記画像データを処理し管理する画像処理装置において、
前記画像データを格納する第１の記憶手段と、前記第１の記憶手段が格納した前記画像データを格納する第２の記憶手段
を備え、
前記第２の記憶手段が前記画像データの静止画像を出力する
ことを特徴とする画像処理装置。

９）前記第１の記憶手段がＳＲＡＭからなる
ことを特徴とする付記８の画像処理装置。

１０） 第１の画像メモリと第２の画像メモリを有し、
前記第１の画像メモリと前記第２の画像メモリのうち一方を表示リフレッシュ用とし、他方をＣＰＵアクセス用とし、
前記第１の画像メモリと前記第２の画像メモリの役割を帰線期間中等に切り替える制御手段を設けた
ことを特徴とする内視鏡画像処理装置。

１１） １回のＣＰＵメモリライトサイクル中に、１回のメモリのリードと１回の前記メモリのライトを行うシーケンス手段を持ち、
前記ライト時のデータがＣＰＵからのライトデータか、もしくは前記リード時のリードデータかのいずれかを選択するデータ選択手段を設けた
ことを特徴とする内視鏡画像処理装置。

１２） データ選択手段を複数設けた
ことを特徴とする付記１１の内視鏡画像処理装置。

１３） ＲＧＢデータを保存する第１の画像メモリと、前記ＲＧＢデータと輝度色差データとの間でデータを変換し合う変換回路と、前記輝度色差データを保存する第２の画像メモリと、前記第１の画像メモリと前記第２の画像メモリに保存された前記ＲＧＢデータ及び前記輝度色差データを処理する画像処理回路と
を有することを特徴とする内視鏡画像処理装置。

１４） 入力された前記ＲＧＢデータの前記第１の画像メモリへの保存と、入力された前記ＲＧＢデータから前記変換手段から得られた前記輝度色差データの前記第２の画像メモリへの保存とを、同時に行う
ことを特徴とする付記１３の内視鏡画像処理装置。

１５）前記第１及び前記第２の画像メモリがＳＲＡＭからなる
ことを特徴とする付記１３または１４の内視鏡画像処理装置。

１６） 圧縮データバス線を自然数バイト分持つ画像データを圧縮伸長する圧縮伸長手段において、
前記圧縮データバス線とＣＰＵデータバスとの間にデータセレクタまたはバス幅変換手段を設け、前記画像データバイト並びを複数種類に設定する
ことを特徴とする内視鏡画像処理装置。

１７） フラッシュメモリに供給するプログラム電圧が所定の電圧に達しているか判断する検知手段を持つ
ことを特徴とする内視鏡画像処理装置。

１８） フラッシュメモリとは別に、フラッシュメモリに供給するプログラム電圧が所定の電圧に達しているか判断する検知手段を持つ
ことを特徴とする内視鏡画像処理装置。

１９） 親装置から子装置に送られるリセット信号を子装置内の波形整形手段またはハイカットフィルタ手段にて同リセット信号を波形整形する
ことを特徴とする内視鏡画像処理システム。

２０） 複数の登録パスワードに対応した可能作業を示すデータを持ち、ログイン時のパスワードに対応する可能作業を示すデータから作業の可／不可の判断手段を設けた
ことを特徴とする内視鏡画像ファイル装置。

２１） 画像観測装置の種類ごとに設定されている縮小比・抽出領域データからインデックス画像を作成する
ことを特徴とする内視鏡画像処理装置。

２２） ＣＰＵがＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）にアクセスする時のサイクルタイムを、前記ＦＰＧＡの状態（コンフィグレーション未／完了）により、変化させるＣＰＵアクセスウエイト発生手段を持つ
ことを特徴とする内視鏡画像処理装置。

２３） ＣＰＵがＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）にアクセスする時のサイクルタイムが、前記ＦＰＧＡへの複数のアクセスアドレスにより異ならせるＣＰＵアクセスウエイト発生手段を持つ
ことを特徴とする内視鏡画像処理装置。

２４） ＤＭＡ転送により画像圧縮手段からメモリ手段に画像圧縮データを転送する装置において、
最後の圧縮データ語にデータの詰められていない端数ビットが発生した場合、前記語をＣＰＵによりハンドシェーク転送する
ことを特徴とする内視鏡画像処理装置。

２５）ＤＭＡ転送により画像圧縮手段からメモリ手段に画像圧縮データを転送する装置において、
最後の圧縮データ語にデータの詰められていない端数ビットが発生することのないよう、画像圧縮を所定の領域以上行い、最低所定領域画像分の圧縮データを取り出す
ことを特徴とする内視鏡画像処理装置。

２６） ＲＧＢデータを保存する第１の画像メモリと、前記ＲＧＢデータと輝度色差データとの間でデータを変換し合う変換回路と、前記輝度色差データを保存する第２の画像メモリと、前記第１の画像メモリと前記第２の画像メモリに保存された前記ＲＧＢデータ及び前記輝度色差データを処理する画像処理回路と
を有し、
前記第１の画像メモリが前記第１の記憶手段である
ことを特徴とする付記６の画像処理装置。

２７） 入力された前記ＲＧＢデータの前記第１の画像メモリへの保存と、入力された前記ＲＧＢデータから前記変換手段から得られた前記輝度色差データの前記第２の画像メモリへの保存とを、同時に行う
ことを特徴とする付記２６の画像処理装置。

２８）前記第１及び前記第２の画像メモリがＳＲＡＭからなる
ことを特徴とする付記２６または２７の内視鏡画像処理装置。

２９）ＲＧＢデータとＹＵＶデータを入力しＲＧＢデータ及びＹＵＶデータの画像圧縮伸長を行う画像圧縮伸長処理装置において、
ＲＧＢデータまたはＹＵＶデータのいずれかのデータを選択する選択手段と、
ＲＧＢデータ選択時はＲＧＢデータを同じレートで転送し、ＹＵＶ選択時にはＹデータに対し、ＵＶデータを間引いて転送する転送手段と、
転送されたＲＧＢまたはＹＵＶの３種のデータを同時に圧縮するデータ圧縮手段と、
データ伸長時に同じＵＶデータを複数回伸長することにより間引かれたデータを補充する
ことを特徴とする画像圧縮伸長装置。

３０）安定化された電力を供給する電源供給手段と、
前記電源供給手段により駆動され、入力信号を信号処理して出力する信号処理手段と、
前記信号処理手段の出力信号を装置外部に出力する信号出力手段と
を有し、
前記信号処理手段と前記信号出力手段とは、互いにグランドを分離して同一回路基板上に設けられて構成される
ことを特徴とするノイズ抑制信号処理装置。

図１は本発明の第１実施例に係る内視鏡画像ファイリング装置の構成を示すのブロック図 図１のＦＰＧＡ回路の構成を示すブロック図 図１のＣＰＵに対してのウエイト信号を発生するウエイト発生回路の第１の回路例を示す図 図１のＣＰＵに対してのウエイト信号を発生するウエイト発生回路の第２の回路例を示す図 図１のＶＲＡＭの構成を示すブロック図 図５のＲＧＢ用ＶＲＡＭのデータバスでのデータの対応を示す対応図 図５のＹＵＶ用ＶＲＡＭのデータバスでのデータの対応を示す対応図 図５のＲＧＢ用ＶＲＡＭのアドレスの結線を示す結線図 図５のＹＵＶ用ＶＲＡＭのアドレスの結線を示す結線図 図１のオーバーレイＶＲＡＭの構成を示すブロック図 図１０のオーバーレイＶＲＡＭのアドレスの結線を示す結線図 図１のパソコンと画像圧縮伸長装置との信号の結線を示す結線図 図１の画像圧縮伸長装置の高速通信Ｉ／Ｆの構成を示す構成図 図１３の波形整形回路の第１の構成を示す構成図 図１３の波形整形回路の第２の構成を示す構成図 図１の画像圧縮伸長回路の構成を示すブロック図 図１６の画像圧縮伸長ブロックの構成を示すブロック図 図１７のバスサイズ変換回路の作用を説明する説明図 図１７の画像圧縮伸長ＬＳＩと画像データを送受信するイメージ線のデータバスでのデータの対応を示す対応図 図１７の画像圧縮伸長ＬＳＩと圧縮伸長画像データを送受信するデータ線のデータバスでのデータの対応を示す対応図 図１のＶｐｐ発生回路の構成を示すブロック図 図１の画像再生セットの構成を示すブロック図 図２２のオーバーレイＶＲＡＭの双方向バスバッファ内部構成を示すブロック図 図２３のオーバーレイＶＲＡＭのＣＰＵサイクルにおける双方向バスバッファの波形を示す波形図 図２２の画像再生セットでのＣＰＵリードサイクルにおけるオーバーレイＶＲＡＭの波形を示す波形図 図２２の画像再生セットでのＣＰＵライトサイクルの更新時におけるオーバーレイＶＲＡＭの波形を示す波形図 図２２の画像再生セットでのＣＰＵライトサイクルの非更新時におけるオーバーレイＶＲＡＭの波形を示す波形図 図１３の波形整形回路に入力されたＣＴＬａ，ＣＴＬｃの波形を示す波形図 図２８の信号を図１３のローパスフィルタを介したときの波形を示す波形図 図２９の信号を入力とした図１３のシュミット入力インバータの出力波形を示す波形図 図１３のパワーオンリセット回路による内部リセットでの画像圧縮伸長装置のＣＰＵのリセット信号、ブート源信号の波形を示す波形図 図１３のパソコンの高速通信Ｉ／Ｆからの外部制御信号での画像圧縮伸長装置のＣＰＵのリセット信号、ブート源信号の波形を示す波形図 図１のＤＭＡＣによるのＲＧＢ画素のＤＭＡ転送時のバスデータの波形を示す波形図 図１の画像圧縮伸長装置が処理する画像の画像画素の座標を示す画像画素座標図 図１のＤＭＡＣによるのＹ画素のＤＭＡ転送時のバスデータの波形を示す波形図 図１の内視鏡観測装置のモニタ上の内視鏡画像のインデックスエリアを示す図 図１の超音波内視鏡観測装置のモニタ上の超音波内視鏡画像のインデックスエリアを示す図 図１のＤＭＡＣによるのＹＵＶ画素のＤＭＡ転送時のバスデータの波形を示す波形図 本発明の第２実施例に係る画像圧縮伸長装置の構成を示すブロック図 図３９のＶＲＡＭと圧縮伸長回路のブロック図 図４０のＶＲＡＭ上のビデオ信号を説明する説明図 図４０のＶＲＡＭ上に伸長されたＹＵＶビデオ信号を説明する第１の説明図 図４０のＶＲＡＭ上に伸長されたＹＵＶビデオ信号を説明する第２の説明図 ノイズの放射を抑制する信号処理装置の第１の実施例の構成を示す構成図 図４４の回路基板の構成を示す構成図 ノイズの放射を抑制する信号処理装置の第２の実施例の構成を示す構成図 ノイズの放射を抑制する信号処理装置の第３の実施例の構成を示す構成図 ノイズの放射を抑制する信号処理装置の第３の実施例の構成を示す構成図 従来の画像を取り込み静止画を出力するデュアルポートＤＲＡＭの構成を示す構成図 図４９のデュアルポートＤＲＡＭの作用を説明する説明図

符号の説明

１ａ、１ｂ…内視鏡観測装置
２…超音波内視鏡観測装置
３ａ、３ｂ…画像圧縮伸長装置
４ａ、４ｂ…パソコン
５ａ、５ｂ…セット
６…ネットワーク線
７…ファイルサーバ
８…画像再生セット
９…ビデオ信号ケーブル
１０…通信ケーブル
１１…スイッチ
１２…Ａ／Ｄ変換回路
１３…Ｄ／Ａ変換回路
１４…フィールドメモリ
１５…ＣＰＵ
１６…ＤＭＡＣ
１７…ＲＡＭ
１８…ＶＲＡＭ
１９…オーバレイＶＲＡＭ
２０、２１…通信Ｉ／Ｆ
２２，３２ａ…高速通信Ｉ／Ｆ
２３…ＦＰＧＡ回路
２４…画像圧縮伸長回路
２５…Ｖｐｐ発生回路
２６…フラッシュメモリ
２７…バス
３１ａ…ネットワークＩ／Ｆ
３３ａ…ハードディスクＩ／Ｆ
３４ａ…ハードディスク
３６…ホストコンピュータ
３７…記憶装置
代理人 弁理士 伊藤 進

Claims (1)

1. 単一のバスの使用権を持つ制御手段であって、当該バスに接続された画像圧縮手段からメモリ手段に画像圧縮データを当該バスを経由してＤＭＡ転送するよう制御するＤＭＡ転送制御手段と、
   前記ＤＭＡ転送制御手段とは別に当該バスの使用権を持つＣＰＵと、
   を有し、
   前記ＤＭＡ転送制御手段による画像圧縮データの転送の際に、最後の圧縮データ語にデータの詰められていない端数ビットが発生した場合、当該最後の圧縮データ語についてのみ前記ＣＰＵの制御により前記バスを使用して直接転送することを特徴とする内視鏡画像処理装置。

Images