JP3831142B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、チップ内部のデータを外部に出力するオフチップドライバ回路を有する半導体集積回路に係り、特にオフチップドライバ回路におけるデータ出力制御に用いる内部クロックを発生するオフチップドライバ用制御信号発生回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体メモリを始めとする半導体集積回路のＩ／Ｏ部では、近年、外部クロックの立上がりと立ち下がりの両方のエッジに同期してデータの入出力を行なうようにしている。このような方式をＤＤＲ（Double Data Rate）方式と称しており、外部クロックの立上がりと立ち下がりのいずれか一方のエッジに同期してデータの入出力を行う場合に比べて、２倍の速度でデータの入出力を行うことができる。
【０００３】
また、外部クロックの立上がりと立ち下がりの両方のエッジに同期してデータの入出力を行なうために、チップ内部では、外部クロックの立上がりエッジに同期した内部クロックＴｕと、外部クロックの立下がりエッジに同期した内部クロックＴｄと、外部クロックの立上がりと立ち下がりの両エッジに同期した内部クロックＴｗの３種類を発生する。
【０００４】
また、チップのＩ／Ｏ部に設けられているデータ出力回路であるオフチップドライバ（off chip driver、ＯＣＤ）回路において、データの出力制御を行う内部クロックの入力からデータ出力までの遅延時間が大きい場合に、このＯＣＤ回路における上記遅延時間を考慮して上記内部クロックを発生させる必要がある。すなわち、ＯＣＤ回路における遅延時間が無視できない場合には、このＯＣＤ回路の動作を制御するための内部クロックを、ＯＣＤ回路における遅延時間分だけ先行して発生させる必要がある。
【０００５】
ところで、外部クロックに対して内部クロックの同期を取るための同期回路方式は種々考えられているが、なかでも、T.Saeki et al.による「"A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay" ISSCC Digest of technical papers.」で用いられるＳＭＤ（Synchronous Mirror Delay）や特開平１０−６９３２６号公報に開示されているＳＴＢＤ（Synchronous Traced Backward Delay等を含むＳＡＤ（Synchronous Adjustable Delay、同期型調整遅延回路）方式は、同期速度が速く、消費電力が少ないことからよく用いられている。
【０００６】
ここで、特開平１０−６９３２６号公報に開示されているＳＡＤ方式の同期回路の原理について説明する。
【０００７】
図１９はＳＡＤ方式の同期回路のブロック図である。
【０００８】
この同期回路は、入力バッファ１１、ディレイモニタ回路１２、多段縦続接続された複数の単位遅延素子１３で構成された前進パルス用遅延線１４、前進パルス用遅延線１４内の単位遅延素子１３と同数の多段縦続接続された単位遅延素子１５で構成された後退パルス用遅延線１６、前進パルス用遅延線１４内及び後退パルス用遅延線１６内にそれぞれ設けられた単位遅延素子と同数の状態保持回路（図示せず）を有し、前進パルス用遅延線１４におけるパルス遅延状態に応じて後退パルス用遅延線１６におけるパルス遅延動作を制御する制御回路１７、及び後退パルス用遅延線１６からの出力が入力される出力バッファ１８とから構成されている。なお、図１９において、前進パルス用遅延線１４、後退パルス用遅延線１６及び制御回路１７からなる回路はＳＡＤ回路ＳＡＤと称されている。
【０００９】
図２０は、図１９に示した同期回路の動作の一例を示すタイミングチャートである。いま、図２０に示すように周期τを有する外部クロックＣＫが入力バッファ１１に入力された場合を考える。外部クロックＣＫは、入力バッファ１１により波形整形及び増幅され、パルスＣＬＫとして出力される。いま、入力バッファ１１における遅延時間をＤ１とすると、図２０に示すようにパルスＣＬＫは、外部クロックＣＫに対してＤ１だけ遅延する。入力バッファ１１から出力されるパルスＣＬＫは、ディレイモニタ回路１２及びＳＡＤ回路ＳＡＤの制御回路１７に入力される。
【００１０】
ディレイモニタ回路１２は、入力バッファ１１における遅延時間Ｄ１と、出力バッファ１８における遅延時間Ｄ２の和に等しい遅延時間Ａ（＝Ｄ１＋Ｄ２）を持つ。従って、ディレイモニタ回路１２から出力されるパルスは、図２０に示すように、入力バッファ１１から出力されるパルスＣＬＫからＡの期間遅れて、前進パルス用遅延線１４に信号Ｄｉｎとして入力される。
【００１１】
前進パルス用遅延線１４は、前述したように多段縦続接続された複数の単位遅延素子１３で構成されている。そして、次のサイクルのパルスＣＬＫが制御回路１７に入力されるまでの期間、信号Ｄｉｎがこれら多段縦続接続された複数の単位遅延素子１３により順次遅延される。また、後退パルス用遅延線１６は制御回路１７に次のサイクルのパルスＣＬＫが入力された後にこの次のサイクルのパルスＣＬＫを順次遅延するが、その遅延動作は制御回路１７によって制御される。ここで、制御回路１７は、前進パルス用遅延線１４における前進パルスの伝播状態に基づいて、後退パルスの伝播時間が前進パルスの伝播時間と等しくなるように、後退パルス用遅延線１６の動作を制御する。従って、次のサイクルのパルスＣＬＫは、後退パルス用遅延線１６により（τ−Ａ）の時間だけ遅延される。後退パルス用遅延線１６からの出力Ｄｏｕｔは出力バッファ１８によってＤ２の時間だけ遅延され、内部クロックＣＫ′として出力される。
【００１２】
ここで、外部クロックＣＫが入力してから内部クロックＣＫ′が出力されるまでの遅延時間をΔｔｏｔａｌとすると、Δｔｏｔａｌは下記のように表される。
【００１３】
Δｔｏｔａｌ＝Ｄ１＋Ａ＋２（τ−Ａ）＋Ｄ２ … （１）
ここで、Ｄ１＋Ｄ２＝Ａなので、Δｔｏｔａｌは２τとなり、内部クロックＣＫ′は外部クロックＣＫの３クロック目から外部クロックＣＫに同期したものとなる。
【００１４】
また、図１９の同期回路において、後退パルス用遅延線１６における単位遅延素子１５の数を前進パルス用遅延線１４における単位遅延素子１３の数の半数に減らして後退パルス用遅延線１６における遅延時間が前進パルス用遅延線１４における遅延時間の半分になるように設定し、かつディレイモニタ回路１２における遅延時間を図１９の場合の２倍の遅延時間（２Ａ）に設定すると、内部クロックＣＫ′は外部クロックＣＫに対して１８０°シフトしたものとなる。
【００１５】
図２１は、このようなＳＡＤ方式の同期回路を用いて構成した従来のオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックＣＫからこの外部クロックＣＫに同期した内部クロックＴｕを発生する同期回路２１と、外部クロックＣＫからこの外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄを発生する同期回路２２と、上記内部クロックＴｕとＴｄとが入力され内部クロックＴｗを発生するＯＲ回路２３と、上記内部クロックＴｗから外部クロックＣＫの２倍の周波数を持つ内部クロックＴｘを発生する同期回路２４とから構成されている。
【００１６】
上記同期回路２１は、図２２に示すように、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１及び出力バッファ１８で構成されている。この同期回路２１では、ディレイモニタ回路１２はそれぞれ１個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。そして、この同期回路２１からは、外部クロックＣＫに同期した内部クロックＴｕが出力される。
【００１７】
上記同期回路２２は、図２３に示すように、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ２及び出力バッファ１８で構成されている。この同期回路２１では、ディレイモニタ回路１２はそれぞれ２個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。また、ＳＡＤ回路ＳＡＤ２の後退パルス用遅延線１６の単位遅延素子の数は単位遅延素子の数の半数に減らされている。従って、この同期回路２２からは、外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄが出力される。
【００１８】
そして、上記両内部クロックＴｕ、Ｔｄが図２１中のＯＲ回路２３に入力されることにより、外部クロックＣＫの２倍の周波数を持つ内部クロックＴｗが出力される。ただし、このＯＲ回路２３から出力される内部クロックＴｗは、このＯＲ回路２３における信号遅延時間を含んでいるために、オフチップドライバ回路を制御するための制御クロックとして用いることはできない。
【００１９】
そこで、ＯＲ回路２３から出力される内部クロックＴｗを同期回路２４に入力し、ここでＯＲ回路２３における信号遅延時間を補償した内部クロックＴｘを得るようにする。
【００２０】
この同期回路２４は、図２４に示すように、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ３及び出力バッファ１８で構成されている。この場合、ディレイモニタ回路１２はＯＲ回路２３と等価な遅延時間を持つＯＲ回路２５と出力バッファ１８と等価な遅延時間を持つ出力バッファ２６とから構成されている。
【００２１】
図２４に示す同期回路２４では、図２１中のＯＲ回路２３における信号遅延時間と内部クロックＴｘを出力する出力バッファ１８における信号遅延時間とが補償され、外部クロックＣＫの２倍の周波数を持つ内部クロックＴｘが得られる。
【００２２】
ところで、内部クロックＴｘはチップの各部分に分配されるために大きな駆動能力を持っていなければならない。このため、同期回路２４内の出力バッファ１８としては大きなバッファ能力を持つものが必要となり、この出力バッファ１８における遅延時間を補償するためにも、図２４に示すようなＳＡＤ回路を用いた同期回路２４が必要となる。
【００２３】
また、ＯＣＤにおける遅延時間が大きく、外部クロックに対してその遅延量だけ内部クロックＴｘを先行させる必要がある場合にも、この同期回路２４が必要となる。
【００２４】
【発明が解決しようとする課題】
ところで、各同期回路では同期が合っていても、それぞれの同期回路ではオフセットとしての同期誤差が存在している。例えば、図２２中のＳＡＤ回路ＳＡＤ１がΔτ１、図２３中のＳＡＤ回路ＳＡＤ２がΔτ２の同期誤差を含んでいたとする。この場合には、図２５のタイミングチャートに示すように、内部クロックＴｕは、破線で示す同期誤差のない理想の内部クロックＴｕに対してΔτ１の同期誤差が生じる。同様に、内部クロックＴｄについても、同期誤差のない破線で示す理想の内部クロックＴｄに対してΔτ２の同期誤差が生じる。そして、両内部クロックＴｕ、ＴｄのＯＲ論理を取った後の内部クロックＴｗは、周期がτ１とτ２で交互に変動することになる。なお、上記両周期τ１、τ２はそれぞれ次式で表される。
【００２５】
τ１＝（１／２）τ＋（Δτ１−Δτ２） … （２）
τ２＝（１／２）τ−（Δτ１−Δτ２） … （３）
そして、図２５中のＣ１で示される周期τ１の内部クロックＴｗと次のＣ２で示される周期τ２の内部クロックＴｗから、図２４の同期回路２４を用いて、図２５中のＣ３で示される内部クロックＴｘを作ろうとすると、ＳＡＤ回路ＳＡＤ３で同期誤差がない場合の破線で示す理想の内部クロックＴｘに対するクロックＣ３のずれは−Δτ１＋２Δτ２となる。ここで、図２５に示すようにΔτ１とΔτ２のずれが互いに逆方向のずれであるとすると、内部クロックＴｘ（Ｃ３）と理想的なＴｘとの間のずれは非常に大きくなる。
【００２６】
例えば、Δτ１＝Δτ、Δτ２＝−Δτであれば、たとえＳＡＤ回路ＳＡＤ３での同期誤差がないと仮定しても、位相のずれはＳＡＤ回路ＳＡＤ３において３Δτと３倍に増幅される。そしてＳＡＤ回路ＳＡＤ３でさらにΔτの同期誤差が発生すると、４Δτと各ＳＡＤ回路で生じる誤差の４倍の同期誤差が内部クロックＴｘに生じるという問題がある。
【００２７】
このように図２１に示した従来のオフチップドライバ用制御信号発生回路では、同期誤差が各ＳＡＤ回路で増幅される。このため、この増幅された誤差がチップの動作上問題となる場合は、ＳＡＤ回路ＳＡＤ３の代わりにＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay Locked Loop）回路を用いる必要があった。
【００２８】
しかし、ＰＬＬ回路やＤＬＬ回路は、ＳＡＤ回路に比べて消費電力が大きくかつ同期速度が遅いため、全体としての消費電力の増大や同期速度が遅くなるという問題がある。
【００２９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ＰＬＬ回路やＤＬＬ回路を用いずに同期誤差を従来よりも少なくすることができるオフチップドライバ用制御信号発生回路を備えた半導体集積回路を提供することにある。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、出力制御信号に基づいてデータを出力し、出力制御信号からデータ出力までの間に所定の信号遅延時間を有するオフチップドライバ回路と、第１のクロックが入力され、第２のクロックを出力する第１の同期回路と、第３のクロックが入力され、第４のクロックを出力する第２の同期回路と、上記第２のクロックと上記第４のクロックとが入力され、上記オフチップドライバ回路におけるデータ出力動作を制御するための第５のクロックを出力するＯＲ回路とを具備し、上記第１の同期回路は、上記第１のクロックに同期しかつ上記オフチップドライバ回路における信号遅延時間分に加えて上記ＯＲ回路における信号遅延時間分だけ位相が早められたクロックを上記第２のクロックとして出力するように構成されており、前記第２の同期回路は、上記第３のクロックに同期し、上記オフチップドライバ回路における信号遅延時間分に加えて上記ＯＲ回路における信号遅延時間分だけ位相が早められかつ上記第２のクロックとは位相が異なるクロックを上記第４のクロックとして出力するように構成されていることを特徴とする。
【００３２】
【発明の実施の形態】
以下図面を参照してこの発明を実施の形態により説明する。
【００３３】
図１はこの発明の第１の実施の形態に係る半導体集積回路内に設けられたオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックＣＫからこの外部クロックＣＫに同期した内部クロックＴｕを出力する同期回路３１と、外部クロックＣＫからこの外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄを出力する同期回路３２と、上記内部クロックＴｕが入力され、この内部クロックＴｕに同期し、少なくともオフチップドライバ回路における信号遅延時間分だけ位相が早められた内部クロックａＴｘ１を出力する同期回路３３と、上記内部クロックＴｄが入力され、この内部クロックＴｄに同期し、少なくともオフチップドライバ回路における信号遅延時間分だけ位相が早められた内部クロックａＴｘ２を出力する同期回路３４と、上記両内部クロックａＴｘ１及びａＴｘ２が入力されるＯＲ回路３５と、このＯＲ回路３５から出力される内部クロックａＴｘが入力され、内部クロックＴｘを出力する出力バッファ３６とから構成されている。
【００３４】
ここで、上記出力バッファ３６から出力される内部クロックＴｘは、同じ半導体集積回路内に設けられるオフチップドライバ回路におけるデータ出力動作を制御するための制御クロックとして使用される。また、この場合、上記内部クロックＴｘは、外部クロックＣＫの２倍の周波数を有しており、先のＤＤＲ方式による制御クロックとして使用される。
【００３５】
図２は、図１中の同期回路３１の詳細な回路構成を示している。この同期回路３１は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１１及び出力バッファ１８で構成されている。この同期回路３１では、ディレイモニタ回路１２はそれぞれ１個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。また、ＳＡＤ回路ＳＡＤ１１の後退パルス用遅延線１６内には複数の単位遅延素子が設けられている。そして、この同期回路３１からは、外部クロックＣＫに同期した内部クロックＴｕが出力される。
【００３６】
図３は、図１中の同期回路３２の詳細な回路構成を示している。この同期回路３２は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１２及び出力バッファ１８で構成されている。この同期回路３２では、ディレイモニタ回路１２はそれぞれ２個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。
【００３７】
具体的には、ディレイモニタ回路１２は、この同期回路３２における入力バッファ１１とそれぞれ等価な回路構成の２個の入力バッファ３７、３８と、この同期回路３２における出力バッファ１８とそれぞれ等価な回路構成の出力バッファ３９、４０とが縦列接続された構成にされている。
【００３８】
また、ＳＡＤ回路ＳＡＤ１２の後退パルス用遅延線１６の単位遅延素子の数は単位遅延素子の数の半数に減らされている。従って、この同期回路３２からは、外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄが出力される。
【００３９】
図４は、図１中の同期回路３３及び３４の詳細な回路構成を示している。この同期回路３３及び３４は、同期回路３３の入力クロックがＴｕで、同期回路３４の入力クロックがＴｄと入力クロックが異なるだけなのでまとめて説明を行う。
【００４０】
この同期回路３３及び３４は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１３及び出力バッファ１８で構成されている。この同期回路３３及び３４では、ディレイモニタ回路１２はそれぞれ１個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量と、図１中のＯＲ回路３５における信号遅延時間に相当する遅延量と、このＯＲ回路３５の出力が入力される図１中の出力バッファ３６における信号遅延時間に相当する遅延量と、オフチップドライバ回路における信号遅延時間に相当する遅延量の総和の遅延量を持つように設定されている。
【００４１】
具体的には、ディレイモニタ回路１２は、この同期回路３３及び３４における入力バッファ１１と等価な回路構成の入力バッファ４１と、この同期回路３３及び３４における出力バッファ１８と等価な回路構成の出力バッファ４２と、図１中のＯＲ回路３５と等価な回路構成を有し一端が接地されたＯＲ回路４３と、図１中の出力バッファ３６と等価な回路構成の出力バッファ４４と、内部クロックＴｘが供給され、この内部クロックＴｘに基づいてデータ出力動作が制御される図示しないオフチップドライバ回路と等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路４５とが縦列接続された構成にされている。
【００４２】
この同期回路３３及び３４からは、基本的には内部クロックＴｕまたはＴｄに同期した内部クロックａＴｘ１またはａＴｘ２が出力される。
【００４３】
ところが、ディレイモニタ回路１２におけるクロックの伝播経路の途中には、図１中のＯＲ回路３５と等価な回路構成を有し、信号遅延量がこのＯＲ回路３５と実質的に等しいＯＲ回路４３と、出力バッファ３６と等価な回路構成を有し、信号遅延量がこの出力バッファ３６と実質的に等しい出力バッファ４４と、オフチップドライバと等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路４５とが挿入されているので、これら各回路の遅延時間の総和の分だけＳＡＤ回路ＳＡＤ１３に対する入力が遅延され、この結果、出力バッファ１８から出力される内部クロックａＴｘ１またはａＴｘ２は、内部クロックＴｕまたはＴｄに対し、ＯＲ回路３５における信号遅延時間分と出力バッファ４４における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
【００４４】
そして、このようにして得られた内部クロックａＴｘ１及びａＴｘ２が図１中のＯＲ回路３５に入力されることによりクロックａＴｘが得られる。このクロックａＴｘは出力バッファ３６に入力され、この出力バッファ３６から内部クロックＴｘが出力される。
【００４５】
ここで、先の内部クロックａＴｘ１及びａＴｘ２がＯＲ回路３５を通過することにより、予めこのＯＲ回路３５における信号遅延時間分だけ早められていた内部クロックａＴｘ１及びａＴｘ２の位相がその分だけ遅れてクロックａＴｘとなり、クロックａＴｘが出力バッファ３６を通過することにより、予めこの出力バッファ３６における信号遅延時間分だけ早められている内部クロックａＴｘの位相がその分だけ遅れてクロックＴｘとなる。従って、得られる内部クロックＴｘは外部クロックＣＫの２倍の周波数を持ち、かつ外部クロックＣＫに対しオフチップドライバ回路における信号遅延時間だけ位相が早められたものとなる。
【００４６】
すなわち、このクロックＴｘを用いてオフチップドライバ回路におけるデータ出力動作を制御すれば、このオフチップドライバ回路からのデータ出力タイミングは外部クロックＣＫに同期したものとなり、外部クロックＣＫに対してデータ出力動作を遅れなくすることができる。
【００４７】
図５は、上記第１の実施の形態回路における動作の一例を示すタイミングチャートである。ここで、例えば、図２の同期回路３１中のＳＡＤ回路ＳＡＤ１１がΔτ１、図３の同期回路３２中のＳＡＤ回路ＳＡＤ１２がΔτ２の同期誤差を含んでいたとする。この場合には、図５に示すように、内部クロックＴｕは、破線で示す同期誤差のない理想の内部クロックＴｕに対してΔτ１の同期誤差が生じる。同様に、内部クロックＴｄについても、同期誤差のない破線で示す理想の内部クロックＴｄに対してΔτ２の同期誤差が生じる。また、図４に示す一方の同期回路３３では、内部クロックＴｕに含まれる同期誤差Δτ１に対して、ＳＡＤ回路ＳＡＤ１３に含まれる同期誤差（例えばこれをδ３とする）が加算されるのみであるため、その出力クロックａＴｘ１には、破線で示す同期誤差のない理想の内部クロックａＴｘ１に対してΔτ１＋δ３の同期誤差が生じる。
【００４８】
同様に、図４に示す他方の同期回路３４では、内部クロックＴｄに含まれる同期誤差Δτ２に対して、ＳＡＤ回路ＳＡＤ１３に含まれる同期誤差（例えばこれをδ４とする）が加算されるのみであるため、その出力クロックａＴｘ２には、破線で示す同期誤差のない理想の内部クロックａＴｘ２に対してΔτ２＋δ４の同期誤差が生じる。そして、上記クロックａＴｘ１とａＴｘ２は、その後、ＯＲ回路３５によってＯＲ論理が取られ、ＳＡＤ回路を通過しないので、クロックＴｘに含まれる同期誤差は、元々クロックａＴｘ１とａＴｘ２に含まれているΔτ１＋δ３もしくはΔτ２＋δ４となる。
【００４９】
ここで、例えば、各ＳＡＤ回路における同期誤差を従来と同様にΔτとすると、内部クロックＴｘに含まれる同期誤差は高々２Δτとなり、従来に比べて同期誤差を小さくすることができる。
【００５０】
図６はこの発明の第２の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックＣＫから内部クロックａＴｘ１を出力する同期回路５１と、外部クロックＣＫから内部クロックａＴｘ２を出力する同期回路５２と、上記両内部クロックａＴｘ１及びａＴｘ２が入力されるＯＲ回路５３と、このＯＲ回路５３から出力される内部クロックａＴｘが入力され、オフチップドライバ回路を制御するための内部クロックＴｘを出力する出力バッファ５４とから構成されている。
【００５１】
上記一方の同期回路５１は、外部クロックＣＫと同期し、この外部クロックＣＫに対して、ＯＲ回路５３における信号遅延時間分と出力バッファ５４における信号遅延時間分及びオフチップドライバ回路における信号遅延時間分の総和の信号遅延時間分だけ位相が早められた内部クロックａＴｘ１を出力する。
【００５２】
上記他方の同期回路５２は、外部クロックＣＫに対して位相が１８０°シフトした内部クロックと同期し、さらにこの内部クロックＣＫに対して、ＯＲ回路５３における信号遅延時間分と出力バッファ５４における信号遅延時間分及びオフチップドライバ回路における信号遅延時間分の総和の信号遅延時間分だけ位相が早められた内部クロックａＴｘ２を出力する。
【００５３】
図７は、図６中の同期回路５１の詳細な回路構成を示している。この同期回路５１は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ２１及び出力バッファ１８で構成されている。この同期回路３１では、ディレイモニタ回路１２はそれぞれ１個の入力バッファ１１と出力バッファ１８における信号遅延時間に相当する遅延量と、ＯＲ回路５３における信号遅延時間に相当する遅延量と、出力バッファ５４における信号遅延時間に相当する遅延量と、オフチップドライバ回路における信号遅延時間に相当する遅延量の総和の遅延量を持つように設定されている。
【００５４】
具体的には、ディレイモニタ回路１２は、この同期回路５１における入力バッファ１１と等価な回路構成の入力バッファ６１と、この同期回路５１における出力バッファ１８と等価な回路構成の出力バッファ６２と、図６中のＯＲ回路５３と等価な回路構成を有し一端が接地されたＯＲ回路６３と、図６中の出力バッファ５４と等価な回路構成の出力バッファ６４と、内部クロックＴｘが供給され、この内部クロックＴｘに基づいてデータ出力動作が制御される図示しないオフチップドライバ回路と等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路６５とが縦列接続された構成にされている。
【００５５】
この同期回路５１からは、基本的には外部クロックＣＫに同期した内部クロックａＴｘ１が出力される。
【００５６】
ところが、ディレイモニタ回路１２におけるクロックの伝播経路の途中には、図６中のＯＲ回路５３と等価な回路構成を有し、信号遅延量がこのＯＲ回路５３と実質的に等しいＯＲ回路６３と、出力バッファ５４と等価な回路構成を有し、信号遅延量がこの出力バッファ５４と実質的に等しい出力バッファ６４と、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路６５とが挿入されているので、これら各回路の遅延時間の総和の分だけＳＡＤ回路ＳＡＤ２１に対する入力が遅延され、この結果、出力バッファ１８から出力される内部クロックａＴｘ１は、外部クロックＣＫに対し、ＯＲ回路６３における信号遅延時間分と出力バッファ５４における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
【００５７】
図８は、図６中の同期回路５２の詳細な回路構成を示している。この同期回路５２は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ２２及び出力バッファ１８で構成されている。この同期回路５２では、ディレイモニタ回路１２はそれぞれ１個の入力バッファ１１と出力バッファ１８における信号遅延時間にの２倍に相当する遅延量と、ＯＲ回路５３における信号遅延時間の２倍に相当する遅延量と、出力バッファ５４における信号遅延時間の２倍に相当する遅延量と、オフチップドライバ回路における信号遅延時間の２倍に相当する遅延量の総和の遅延量を持つように設定されている。
【００５８】
具体的には、ディレイモニタ回路１２は、この同期回路５２における入力バッファ１１と等価な回路構成の入力バッファ７１、７２と、この同期回路５２における出力バッファ１８と等価な回路構成の出力バッファ７３、７４と、図６中のＯＲ回路５３と等価な回路構成を有し一端が接地されたＯＲ回路７５、７６と、図６中の出力バッファ５４と等価な回路構成の出力バッファ７７、７８と、内部クロックＴｘが供給され、この内部クロックＴｘに基づいてデータ出力動作が制御される図示しないオフチップドライバと等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路７９、８０とが縦列接続された構成にされている。
【００５９】
また、ＳＡＤ回路ＳＡＤ２２の後退パルス用遅延線１６の単位遅延素子の数は単位遅延素子の数の半数に減らされている。
【００６０】
従って、この同期回路５２からは、基本的には外部クロックＣＫに対して位相が１８０°シフトした内部クロックが出力される。しかし、そのディレイモニタ回路１２におけるクロックの伝播経路の途中には、図６中のＯＲ回路５３と等価な回路構成を有し、信号遅延量がこのＯＲ回路５３と実質的に等しい２個のＯＲ回路７５、７６と、出力バッファ５４と等価な回路構成を有し、信号遅延量がこの出力バッファ５４と実質的に等しい２個の出力バッファ７７、７８と、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを持ち、オフチップドライバ回路と実質的に等しい信号遅延時間を有する２個の模倣回路７９、８０とが挿入されているので、これら各回路の遅延時間の総和の分だけＳＡＤ回路ＳＡＤ２２に対する入力が遅延され、この結果、出力バッファ１８から出力される内部クロックａＴｘ２は、外部クロックＣＫに対して位相が１８０°シフトされたクロックに対し、ＯＲ回路５３における信号遅延時間分と出力バッファ５４における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
【００６１】
そして、同期回路５１から出力される内部クロックａＴｘ１と同期回路５２から出力される内部クロックａＴｘ２がＯＲ回路５３を通過することにより、予めこのＯＲ回路５３における信号遅延時間分だけ早められていた内部クロックａＴｘ１及びａＴｘ２の位相がその分だけ遅れかつＣＫに対して２倍の周波数を持つクロックａＴｘとなり、さらにこのクロックａＴｘが出力バッファ５４を通過することにより、予めこの出力バッファ５４における信号遅延時間分だけ早められている内部クロックａＴｘの位相がその分だけ遅れてクロックＴｘとなる。従って、得られる内部クロックＴｘは外部クロックＣＫの２倍の周波数を持ち、かつ外部クロックＣＫに対しオフチップドライバ回路における信号遅延時間だけ位相が早められたものとなる。
【００６２】
すなわち、このクロックＴｘを用いてオフチップドライバ回路における出力動作を制御すれば、このオフチップドライバ回路からのデータ出力タイミングは外部クロックＣＫに同期したものとなり、外部クロックＣＫに対してデータ出力動作を遅れなくすることができる。
【００６３】
なお、この実施の形態では、外部クロックＣＫに同期した内部クロックＴｕ及び外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄは出力されないが、両内部クロックＴｕ及びＴｄが必要であれば、図２及び図３に示した同期回路３１、３２を設けるようにしてもよい。
【００６４】
また、内部クロックＴｕ及びＴｄが必要でなければ同期回路３１、３２が不要となり、全体でＳＡＤ回路は２個設ければよいので、チップ面積や消費電力を大幅に削減することができる。
【００６５】
図９は、上記第２の実施の形態回路において、内部クロックＴｕ及びＴｄを出力する同期回路３１、３２を設けた場合の動作の一例を示すタイミングチャートである。ここで、例えば、図２の同期回路３１中のＳＡＤ回路ＳＡＤ１１がΔτ１、図３中の同期回路３２中のＳＡＤ回路ＳＡＤ１２がΔτ２の同期誤差を含んでおり、かつ図７の同期回路５１中のＳＡＤ回路ＳＡＤ２１がδ３、図８中の同期回路５２中のＳＡＤ回路ＳＡＤ２２がδ４の同期誤差を含んでいたとする。
【００６６】
この場合には、図９に示すように、内部クロックａＴｘ１は、破線で示す同期誤差のない理想の内部クロックに対してδ３の同期誤差が生じる。同様に、内部クロックａＴｘ２についても、同期誤差のない破線で示す理想の内部クロックに対してδ４の同期誤差が生じる。そして、上記内部クロックａＴｘ１とａＴｘ２は、その後、ＯＲ回路５３によってＯＲ論理が取られ、ＳＡＤ回路を通過することがないので、クロックＴｘに含まれる同期誤差は、元々クロックａＴｘ１とａＴｘ２に含まれているδ３もしくはδ４となる。
【００６７】
ここで、例えば、各ＳＡＤ回路における同期誤差を従来と同様にΔτとすると、内部クロックＴｘに含まれる同期誤差は高々Δτとなり、第１の実施の形態回路に比べてさらに同期誤差を小さくすることができる。
【００６８】
ところで、上記第１、第２の実施の形態では、図５、図９のタイミングチャートに示すように、外部クロックＣＫのデューティが低い場合、すなわちＣＫが“Ｌ”レベルになっている期間に対して“Ｈ”レベルになっている期間が十分に短い場合について説明したが、外部クロックＣＫのデューティが高くなると、例えば図１に示した第１の実施の形態回路のＯＲ回路３５で内部クロックａＴｘ１及びａＴｘ２のＯＲ論理を取った際に両内部クロックの“Ｈ”レベル期間が互いに重なり合ってしまうことがある。
【００６９】
このような場合には、ＯＲ回路３５の入力側にそれぞれパルス化回路を設けて、内部クロックａＴｘ１及びａＴｘ２の“Ｈ”レベル期間を短くした後にＯＲ回路３５でＯＲ論理を取るようにすればよい。ただし、このパルス化回路を設けた場合には、信号遅延時間を整合させるために同期回路３３、３４のディレイモニタ回路内にパルス化回路と等価な信号遅延量を持つ回路を設ける必要がある。
【００７０】
次に上記各実施の形態の回路から出力される内部クロックＴｘを使用してデータの出力制御を行うオフチップドライバ回路及び各実施の形態の回路で使用されるオフチップドライバ回路と等価な信号遅延量を有する模倣回路について説明する。
【００７１】
図１０はオフチップドライバ回路の概略的な構成を示すブロック図である。オフチップドライバ回路９１は、前段で発生したデータＤｏｕｔに対して、出力データである“１”や“０”に対応する電圧信号ＶＤｏｕｔを、外部クロックに同期するように出力制御信号ＯＣＤＯＵＴが例えば“Ｈ”レベルとなるタイミングで出力パツドに出力する。また、出力制御信号ＯＣＤＯＵＴが“Ｌ”レベルの期間では、出力データに対応した電圧信号ＶＤｏｕｔは出力パツドには出力されず、出力パツドは電源から切り離されてハイインピーダンスの状態となる。
【００７２】
ここで、上記出力制御信号ＯＣＤＯＵＴは、図１または図６に示した内部クロックＴｘに基づいた信号である。
【００７３】
また、特に高速動作が要求されるＩ／Ｏ部では、内部データの２ビットを外部データの１ビットにパラレル−シリアル変換して出力する方式が採用される。図１１はこのパラレル−シリアル方式のオフチップドライバ回路の概略的な構成を示すブロック図である。
【００７４】
前段で発生した一方のデータＤｏｕｔ１はオフチップドライバ回路９２に入力され、他方のデータＤｏｕｔ２はオフチップドライバ回路９３に入力される。上記両オフチップドライバ回路９２、９３におけるデータ出力動作は、出力制御信号ＯＣＤＯＵＴが入力されるＤｏｕｔ選択回路９４によって行われる。なお、上記両オフチップドライバ回路９２、９３の出力は共通に接続されている。
【００７５】
また、上記Ｄｏｕｔ選択回路９４には、上記出力制御信号ＯＣＤＯＵＴの他に、図１または図６に示した内部クロックＴｕ、Ｔｄに基づいた内部クロックＴｕ′、Ｔｄ′が入力される、そして、例えば一方のＤｏｕｔ１選択信号は内部クロックＴｕ′に同期して出力され、他方のＤｏｕｔ２選択信号は内部クロックＴｄ′に同期して出力される。
【００７６】
次に、図１１のような構成のオフチップドライバ回路の動作の一例を図１２に示すタイミングチャートを用いて説明する。いま、例えば、一方のオフチップドライバ回路９２にはデータＤｏｕｔ１として“Ｈ”のデータが入力され、他方のオフチップドライバ回路９３にはデータＤｏｕｔ２として“Ｌ”のデータが入力されているとする。そして、まず出力制御信号ＯＣＤＯＵＴが“Ｈ”レベルに立ち上がった後は、Ｄｏｕｔ選択回路９４からＤｏｕｔ１選択信号が出力され、一方のオフチップドライバ回路９２が選択されて、データＤｏｕｔ１に応じた電圧信号ＶＤｏｕｔが出力パツドに出力される。従って、電圧信号ＶＤｏｕｔは“Ｈ”レベルに立ち上がる。
【００７７】
出力制御信号ＯＣＤＯＵＴが“Ｌ”レベルに下がった後に再び“Ｈ”レベルに立ち上がると、今度はＤｏｕｔ選択回路９４からＤｏｕｔ２選択信号が出力される。従って、今度は他方のオフチップドライバ回路９３が選択され、電圧信号ＶＤｏｕｔは“Ｌ”レベルに下がる。なお、出力パツドには負荷が存在しているので、“Ｌ”レベルに下がった電圧信号ＶＤｏｕｔはこの負荷を介して充電され、最終的には元の状態に戻る。
【００７８】
このように、出力制御信号ＯＣＤＯＵＴに応じて２つのオフチップドライバ回路の選択信号が順次活性化され、２ビットのデータが出力パツドに順次出力される。
【００７９】
ところで、図１１の回路において、出力制御信号ＯＣＤＯＵＴが“Ｈ”レベルになってから、実際に出力パッドに信号が出力されるまでには所定の遅延時間ＤＯＣＤ（例えば１ｎＳ）が存在している。出力制御信号ＯＣＤＯＵＴはこのオフチップドライバ回路における遅延時間分を補償するために、ＤＯＣＤ分だけ外部クロックに対して先行している必要がある。
【００８０】
先の第１及び第２の実施の形態では、同期回路（例えば図２、図３、図４等に示す同期回路３１、３２、３３、３４）を用いることによって、内部クロックＴｘを外部クロックＣＫに対してオフチップドライバ回路における遅延時間分だけ先行させている。そして、上記各同期回路において、ＤＯＣＤ分の遅延時間を正確に再現するために、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と等価な信号遅延量を有する模倣回路を用いている。すなわち、製造プロセスのばらつき等の影響により、オフチップドライバ回路の特性が変化した時には、同じように模倣回路の特性が変化するので、オフチップドライバ回路と模倣回路とは等価な回路構成でかつ等価な回路パターンを有するものであることが望ましい。
【００８１】
しかし、図１１の回路をそのまま模倣回路として用いて、ＯＣＤＯＵＴを模倣回路の入力とし、ＶＤｏｕｔを模倣回路の出力とした場合には以下のような問題が生じる。例えば、図１１の回路において、Ｄｏｕｔ１を“Ｈ”に、Ｄｏｕｔ２を“Ｌ”にそれぞれ固定し、Ｄｏｕｔ１選択信号を活性化する場合を考える。Ｄｏｕｔ１選択信号が活性化されて“Ｈ”レベルになった時は、オフチップドライバ回路９２が選択され、電圧信号ＶＤｏｕｔは“Ｈ”レベルになる。しかし、次にＯＣＤＯＵＴが“Ｌ”レベルになり、ＶＤｏｕｔがハイインピーダンス状態になると、ＶＤｏｕｔは元の“Ｈ”レベルのままとなり、“Ｌ”レベルには下がらないので、次段に信号が伝達されていかない。従って、図１１の回路をそのまま模倣回路として使用することはできない。
【００８２】
そこで、２ビットのパラレル−シリアル方式のオフチップドライバに対応した模倣回路として、図１３に示すような構成のものを使用する。この図１３に示す模倣回路は、先の図１１に示すものと同様に２個のオフチップドライバ回路９２、９３とＤｏｕｔ選択回路９４とが設けられている。しかし、図１１の回路と異なる点は、Ｄｏｕｔ２選択信号を用いる代わりに、Ｄｏｕｔ１選択信号をインバータ９５を用いて反転し、オフチップドライバ回路９３の選択動作に使用するようにしたことである。
【００８３】
このような構成の模倣回路によれば、図１４のタイミングチャートに示すように、出力制御信号ＯＣＤＯＵＴが“Ｈ”レベルに立ち上がった後にＤｏｕｔ１選択信号が活性化されて、オフチップドライバ回路９２が選択され、電圧信号ＶＤｏｕｔが“Ｈ”レベルになる。そして、次に出力制御信号ＯＣＤＯＵＴが“Ｌ”レベルに下がると、Ｄｏｕｔ１選択信号が非活性化となり、オフチップドライバ９２の選択状態が解除される。また、Ｄｏｕｔ１選択信号が非活性となることにより、インバータ９５の出力は“Ｈ”レベルになり、今度はオフチップドライバ回路９３が選択されて、電圧信号ＶＤｏｕｔは“Ｌ”レベルに下がる。すなわち、このような回路を用いれば、出力制御信号ＯＣＤＯＵＴとしてクロックを入力すれば先の遅延時間ＤＯＣＤだけ遅れたクロックとしての電圧信号ＶＤｏｕｔが立ち上がることになり、出力制御信号ＯＣＤＯＵＴから電圧信号ＶＤｏｕｔまでの遅延時間は実際のオフチップドライバ回路と同じものとなる。
【００８４】
なお、オフチップドライバ回路９３を選択する信号は、インバータ９５における信号遅延時間の分だけ遅延することになるが、これは電圧信号ＶＤｏｕｔの立ち下がりを決める信号であり、これが遅れたとしても電圧信号ＶＤｏｕｔの立ち上がりには影響を与えない。
【００８５】
また、実際のオフチップドライバ回路では電圧信号ＶＤｏｕｔが出力されるノードには所定パターンのパッドが形成されている。そして、このパッドは電圧信号ＶＤｏｕｔに対して負荷として作用する。従って、模倣回路における信号遅延時間を実際のオフチップドライバ回路に対して正確に合わせるためには、この模倣回路の電圧信号ＶＤｏｕｔのノードに対して、実際のパッドと同じパターンのダミーパッド９６を設けるようにすればよい。
【００８６】
ところで、オフチップドライバ回路では“Ｈ”レベルデータを出力するときと“Ｌ”レベルデータを出力するときの遅延時間が同じであることが好ましいが、実際のオフチップドライバでは両遅延時間が異なっている場合がある。
【００８７】
図１５は先の図１１に示した２ビット、パラレル−シリアル方式のオフチップドライバ回路において、“Ｈ”レベルデータ出力時の遅延時間が早い場合のタイミングチャートを示している。この場合、一方のオフチップドライバ回路９２の入力データＤｏｕｔ１は“Ｈ”レベルに固定され、他方のオフチップドライバ回路９３の入力データＤｏｕｔ２は“Ｌ”レベルに固定されている。図示のように、オフチップドライバ回路９２が選択されて電圧信号ＶＤｏｕｔが“Ｈ”レベルに立ち上がるときの遅延時間ＤＯＣＤＨは短い。
【００８８】
これに対して、図１６は“Ｌ”レベルデータ出力時の遅延時間が遅い場合のタイミングチャートを示している。この場合、一方のオフチップドライバ９２の入力データＤｏｕｔ１は“Ｌ”レベルに固定され、他方のオフチップドライバ回路９３の入力データＤｏｕｔ２は“Ｈ”レベルに固定されている。図示のように、オフチップドライバ回路９２が選択されて電圧信号ＶＤｏｕｔが“Ｌ”レベルに下がるときの遅延時間ＤＯＣＤＬは長い。
【００８９】
両遅延時間が異なる原因は、回路方式の違い、すなわちオフチップドライバ回路を構成しているＰ、Ｎ両チャネルのＭＯＳトランジスタのうち、“Ｈ”レベルを出力するＰチャネルＭＯＳトランジスタのチャネル幅が、“Ｌ”レベルを出力するＮチャネルＭＯＳトランジスタのチャネル幅よりも十分に大きくされている場合や、製造プロセスのばらつきに起因している。
【００９０】
この場合、図１１に示すように、入力データＤｏｕｔ１を“Ｈ”レベルに、入力データＤｏｕｔ２を“Ｌ”レベルに固定した模倣回路では、入力クロックが“Ｈ”レベルに立ち上がり、その出力クロックが“Ｈ”レベルに立ち上がるときの遅延時間は正確に再現することはできる。しかし、オフチップドライバ回路の出力データが“Ｌ”レベルに下がる時の遅延時間を正確に再現することはできず、誤差が大きくなってしまう。
【００９１】
そこで、オフチップドライバ回路の出力データが“Ｈ”レベル及び“Ｌ”レベルに変化する時のオフチップドライバ回路における信号遅延時間を共に補償して外部クロックに同期して出力することができる、この発明の第３の実施の形態について以下に説明する。
【００９２】
図１７はこの第３の実施の形態によるオフチップドライバ用制御信号発生回路のブロック図である。図において、１０１は、例えば図１に示す第１の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図６に示す第２の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有し、かつ前記模倣回路として図４中の模倣回路４５または図７中の模倣回路６５と図８中の模倣回路（７９、８０）と同様の回路構成を有し、かつ信号遅延時間がオフチップドライバ回路における“Ｈ”レベルデータ出力時の信号遅延時間と等価な模倣回路１０２を有する出力制御信号発生回路である。
【００９３】
また、１０３は、例えば図１に示す第１の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図６に示す第２の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有し、かつ前記模倣回路として図４中の模倣回路４５または図７中の模倣回路６５と図８中の模倣回路７９、８０）と同様の回路構成を有し、かつ信号遅延時間がオフチップドライバ回路における“Ｌ”レベルデータ出力時の信号遅延時間と等価な模倣回路１０４を有する出力制御信号発生回路である。
【００９４】
そして、上記一方の出力制御信号発生回路１０１から出力される出力制御信号ＯＣＤＯＵＴＨ及び他方の出力制御信号発生回路１０３から出力される出力制御信号ＯＣＤＯＵＴＬはオフチップドライバ回路１０５に入力される。
【００９５】
図１８は、上記オフチップドライバ回路１０５の構成を示すブロック図である。この回路では、前記図１１中のＤｏｕｔ選択回路９４に対応するものとして、上記出力制御信号ＯＣＤＯＵＴＨが入力され、この信号に応じてＤｏｕｔ１選択信号とＤｏｕｔ２選択信号とを出力するＤｏｕｔ選択回路９４ａと、上記出力制御信号ＯＣＤＯＵＴＬが入力され、この信号に応じてＤｏｕｔ１選択信号とＤｏｕｔ２選択信号とを出力するＤｏｕｔ選択回路９４ｂとが設けられている。
【００９６】
上記両Ｄｏｕｔ選択回路９４ａ、９４ｂから出力される２系統の選択信号は前記各オフチップドライバ回路（９２のみ図示）毎に設けられた選択回路９７に入力される。この選択回路９７には、オフチップドライバ回路９２に対するデータＤｏｕｔ１のレベルを検出し、この検出されたレベルに応じてＤｏｕｔ選択回路９４ａ、９４ｂのいずれか一系統の選択信号を選択して対応するオフチップドライバ回路９２に出力する。
【００９７】
ここで、オフチップドライバ回路９２が“Ｈ”レベルのデータＤｏｕｔ１を出力する場合には、選択回路９７によってＤｏｕｔ選択回路９４ａからの選択信号が選択されてオフチップドライバ回路９２に入力される。他方、オフチップドライバ回路９２が“Ｌ”レベルのデータＤｏｕｔ１を出力する場合には、選択回路９７によってＤｏｕｔ選択回路９４ｂからの選択信号が選択されてオフチップドライバ回路９２に入力される。
【００９８】
従って、この実施の形態では、“Ｈ”レベルデータ選択時と“Ｌ”レベルデータ選択時におけるデータ選択信号からデータ出力までの遅延時間が異なるオフチップドライバ回路についても、それぞれの遅延時間分だけ先行した出力選択信号を用いて選択動作が制御されるので、いずれのときにも外部クロックに同期してデータを出力することができる。
【００９９】
なお、この発明は上記各実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、各実施の形態では、外部クロックＣＫに同期した内部クロックＴｘを出力する場合について説明したが、これは外部クロックＣＫの替わりに、チップ内部に設けられた別の同期回路から出力される内部クロックから内部クロックＴｘを出力させるようにしてもよいし、あるいはチップ内部の別の同期回路から出力されていない非同期のクロックから内部クロックＴｘを出力させるようにしてもよい。
【０１００】
また、図１７に示す第３の実施の形態では、一方及び他方の出力制御信号を発生する出力制御信号発生回路１０３、１０４としてそれぞれ、例えば図１に示す第１の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図６に示す第２の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有するものを使用する場合について説明したが、これに限らず、要するにオフチップドライバ回路における“Ｈ”レベル、“Ｌ”レベルデータ出力時の信号遅延時間を補償することができるような内部クロックを発生するものであればどのようなものでも使用することができる。
【０１０１】
【発明の効果】
以上説明したようにこの発明によれば、ＰＬＬ回路やＤＬＬ回路を用いずに同期誤差を従来よりも少なくすることができるオフチップドライバ用制御信号発生回路を備えた半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図。
【図２】図１中の同期回路３１の詳細な回路構成を示す図。
【図３】図１中の同期回路３２の詳細な回路構成を示す図。
【図４】図１中の同期回路３３及び３４の詳細な回路構成を示す図。
【図５】第１の実施の形態回路における動作の一例を示すタイミングチャート。
【図６】この発明の第２の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図。
【図７】図６中の同期回路５１の詳細な回路構成を示す図。
【図８】図６中の同期回路５２の詳細な回路構成を示す図。
【図９】第２の実施の形態回路おける動作の一例を示すタイミングチャート。
【図１０】オフチップドライバの概略的な構成を示すブロック図。
【図１１】パラレル−シリアル方式のオフチップドライバ回路の概略的な構成を示すブロック図。
【図１２】図１１のオフチップドライバ回路の動作の一例を示すタイミングチャート。
【図１３】この発明で使用される２ビットのパラレル−シリアル方式のオフチップドライバ回路の模倣回路の回路図。
【図１４】図１３の模倣回路の動作例を示すタイミングチャート。
【図１５】図１１に示したオフチップドライバ回路において“Ｈ”レベルデータ出力時の遅延時間が早い場合の動作例を示すタイミングチャート。
【図１６】図１１に示したオフチップドライバ回路において“Ｌ”レベルデータ出力時の遅延時間が早い場合の動作例を示すタイミングチャート。
【図１７】この発明の第３の実施の形態による半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック図。
【図１８】上記第３の実施の形態によるオフチップドライバ回路１０５の構成を示すブロック図。
【図１９】ＳＡＤ方式の同期回路のブロック図。
【図２０】図１９に示した同期回路の動作の一例を示すタイミングチャート。
【図２１】ＳＡＤ方式の同期回路を用いて構成した従来のオフチップドライバ用制御信号発生回路のブロック回路図。
【図２２】図２１中の同期回路２１の回路図。
【図２３】図２１中の同期回路２２の回路図。
【図２４】図２１中の同期回路２４の回路図。
【図２５】図２１の従来回路の動作例を示すタイミングチャート。
【符号の説明】
１１、３７、３８、４１、６１、７１、７２…入力バッファ、
１２…ディレイモニタ回路、
１４…前進パルス用遅延線、
１６…後退パルス用遅延線、
１８、３６、３９、４０、４２、４４、５４、６２、６４、７３、７４、７７、７８…出力バッファ、
３１、３２、３３、３４、５１、５２…同期回路、
３５、４３、５３、６３…ＯＲ回路、
４５、６５、７９、８０、１０２、１０４…模倣回路、
９１、９２、９３、１０５…オフチップドライバ回路、
９４、９４ａ、９４ｂ…Ｄｏｕｔ選択回路、
９５…インバータ、
９６…ダミーパッド、
９７…選択回路、
１０１、１０３…出力制御信号発生回路、
ＳＡＤ１１、ＳＡＤ１２、ＳＡＤ１３、ＳＡＤ２１、ＳＡＤ２２…ＳＡＤ回路。
【発明の属する技術分野】
この発明は、チップ内部のデータを外部に出力するオフチップドライバ回路を有する半導体集積回路に係り、特にオフチップドライバ回路におけるデータ出力制御に用いる内部クロックを発生するオフチップドライバ用制御信号発生回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体メモリを始めとする半導体集積回路のＩ／Ｏ部では、近年、外部クロックの立上がりと立ち下がりの両方のエッジに同期してデータの入出力を行なうようにしている。このような方式をＤＤＲ（Double Data Rate）方式と称しており、外部クロックの立上がりと立ち下がりのいずれか一方のエッジに同期してデータの入出力を行う場合に比べて、２倍の速度でデータの入出力を行うことができる。
【０００３】
また、外部クロックの立上がりと立ち下がりの両方のエッジに同期してデータの入出力を行なうために、チップ内部では、外部クロックの立上がりエッジに同期した内部クロックＴｕと、外部クロックの立下がりエッジに同期した内部クロックＴｄと、外部クロックの立上がりと立ち下がりの両エッジに同期した内部クロックＴｗの３種類を発生する。
【０００４】
また、チップのＩ／Ｏ部に設けられているデータ出力回路であるオフチップドライバ（off chip driver、ＯＣＤ）回路において、データの出力制御を行う内部クロックの入力からデータ出力までの遅延時間が大きい場合に、このＯＣＤ回路における上記遅延時間を考慮して上記内部クロックを発生させる必要がある。すなわち、ＯＣＤ回路における遅延時間が無視できない場合には、このＯＣＤ回路の動作を制御するための内部クロックを、ＯＣＤ回路における遅延時間分だけ先行して発生させる必要がある。
【０００５】
ところで、外部クロックに対して内部クロックの同期を取るための同期回路方式は種々考えられているが、なかでも、T.Saeki et al.による「"A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay" ISSCC Digest of technical papers.」で用いられるＳＭＤ（Synchronous Mirror Delay）や特開平１０−６９３２６号公報に開示されているＳＴＢＤ（Synchronous Traced Backward Delay等を含むＳＡＤ（Synchronous Adjustable Delay、同期型調整遅延回路）方式は、同期速度が速く、消費電力が少ないことからよく用いられている。
【０００６】
ここで、特開平１０−６９３２６号公報に開示されているＳＡＤ方式の同期回路の原理について説明する。
【０００７】
図１９はＳＡＤ方式の同期回路のブロック図である。
【０００８】
この同期回路は、入力バッファ１１、ディレイモニタ回路１２、多段縦続接続された複数の単位遅延素子１３で構成された前進パルス用遅延線１４、前進パルス用遅延線１４内の単位遅延素子１３と同数の多段縦続接続された単位遅延素子１５で構成された後退パルス用遅延線１６、前進パルス用遅延線１４内及び後退パルス用遅延線１６内にそれぞれ設けられた単位遅延素子と同数の状態保持回路（図示せず）を有し、前進パルス用遅延線１４におけるパルス遅延状態に応じて後退パルス用遅延線１６におけるパルス遅延動作を制御する制御回路１７、及び後退パルス用遅延線１６からの出力が入力される出力バッファ１８とから構成されている。なお、図１９において、前進パルス用遅延線１４、後退パルス用遅延線１６及び制御回路１７からなる回路はＳＡＤ回路ＳＡＤと称されている。
【０００９】
図２０は、図１９に示した同期回路の動作の一例を示すタイミングチャートである。いま、図２０に示すように周期τを有する外部クロックＣＫが入力バッファ１１に入力された場合を考える。外部クロックＣＫは、入力バッファ１１により波形整形及び増幅され、パルスＣＬＫとして出力される。いま、入力バッファ１１における遅延時間をＤ１とすると、図２０に示すようにパルスＣＬＫは、外部クロックＣＫに対してＤ１だけ遅延する。入力バッファ１１から出力されるパルスＣＬＫは、ディレイモニタ回路１２及びＳＡＤ回路ＳＡＤの制御回路１７に入力される。
【００１０】
ディレイモニタ回路１２は、入力バッファ１１における遅延時間Ｄ１と、出力バッファ１８における遅延時間Ｄ２の和に等しい遅延時間Ａ（＝Ｄ１＋Ｄ２）を持つ。従って、ディレイモニタ回路１２から出力されるパルスは、図２０に示すように、入力バッファ１１から出力されるパルスＣＬＫからＡの期間遅れて、前進パルス用遅延線１４に信号Ｄｉｎとして入力される。
【００１１】
前進パルス用遅延線１４は、前述したように多段縦続接続された複数の単位遅延素子１３で構成されている。そして、次のサイクルのパルスＣＬＫが制御回路１７に入力されるまでの期間、信号Ｄｉｎがこれら多段縦続接続された複数の単位遅延素子１３により順次遅延される。また、後退パルス用遅延線１６は制御回路１７に次のサイクルのパルスＣＬＫが入力された後にこの次のサイクルのパルスＣＬＫを順次遅延するが、その遅延動作は制御回路１７によって制御される。ここで、制御回路１７は、前進パルス用遅延線１４における前進パルスの伝播状態に基づいて、後退パルスの伝播時間が前進パルスの伝播時間と等しくなるように、後退パルス用遅延線１６の動作を制御する。従って、次のサイクルのパルスＣＬＫは、後退パルス用遅延線１６により（τ−Ａ）の時間だけ遅延される。後退パルス用遅延線１６からの出力Ｄｏｕｔは出力バッファ１８によってＤ２の時間だけ遅延され、内部クロックＣＫ′として出力される。
【００１２】
ここで、外部クロックＣＫが入力してから内部クロックＣＫ′が出力されるまでの遅延時間をΔｔｏｔａｌとすると、Δｔｏｔａｌは下記のように表される。
【００１３】
Δｔｏｔａｌ＝Ｄ１＋Ａ＋２（τ−Ａ）＋Ｄ２ … （１）
ここで、Ｄ１＋Ｄ２＝Ａなので、Δｔｏｔａｌは２τとなり、内部クロックＣＫ′は外部クロックＣＫの３クロック目から外部クロックＣＫに同期したものとなる。
【００１４】
また、図１９の同期回路において、後退パルス用遅延線１６における単位遅延素子１５の数を前進パルス用遅延線１４における単位遅延素子１３の数の半数に減らして後退パルス用遅延線１６における遅延時間が前進パルス用遅延線１４における遅延時間の半分になるように設定し、かつディレイモニタ回路１２における遅延時間を図１９の場合の２倍の遅延時間（２Ａ）に設定すると、内部クロックＣＫ′は外部クロックＣＫに対して１８０°シフトしたものとなる。
【００１５】
図２１は、このようなＳＡＤ方式の同期回路を用いて構成した従来のオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックＣＫからこの外部クロックＣＫに同期した内部クロックＴｕを発生する同期回路２１と、外部クロックＣＫからこの外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄを発生する同期回路２２と、上記内部クロックＴｕとＴｄとが入力され内部クロックＴｗを発生するＯＲ回路２３と、上記内部クロックＴｗから外部クロックＣＫの２倍の周波数を持つ内部クロックＴｘを発生する同期回路２４とから構成されている。
【００１６】
上記同期回路２１は、図２２に示すように、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１及び出力バッファ１８で構成されている。この同期回路２１では、ディレイモニタ回路１２はそれぞれ１個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。そして、この同期回路２１からは、外部クロックＣＫに同期した内部クロックＴｕが出力される。
【００１７】
上記同期回路２２は、図２３に示すように、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ２及び出力バッファ１８で構成されている。この同期回路２１では、ディレイモニタ回路１２はそれぞれ２個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。また、ＳＡＤ回路ＳＡＤ２の後退パルス用遅延線１６の単位遅延素子の数は単位遅延素子の数の半数に減らされている。従って、この同期回路２２からは、外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄが出力される。
【００１８】
そして、上記両内部クロックＴｕ、Ｔｄが図２１中のＯＲ回路２３に入力されることにより、外部クロックＣＫの２倍の周波数を持つ内部クロックＴｗが出力される。ただし、このＯＲ回路２３から出力される内部クロックＴｗは、このＯＲ回路２３における信号遅延時間を含んでいるために、オフチップドライバ回路を制御するための制御クロックとして用いることはできない。
【００１９】
そこで、ＯＲ回路２３から出力される内部クロックＴｗを同期回路２４に入力し、ここでＯＲ回路２３における信号遅延時間を補償した内部クロックＴｘを得るようにする。
【００２０】
この同期回路２４は、図２４に示すように、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ３及び出力バッファ１８で構成されている。この場合、ディレイモニタ回路１２はＯＲ回路２３と等価な遅延時間を持つＯＲ回路２５と出力バッファ１８と等価な遅延時間を持つ出力バッファ２６とから構成されている。
【００２１】
図２４に示す同期回路２４では、図２１中のＯＲ回路２３における信号遅延時間と内部クロックＴｘを出力する出力バッファ１８における信号遅延時間とが補償され、外部クロックＣＫの２倍の周波数を持つ内部クロックＴｘが得られる。
【００２２】
ところで、内部クロックＴｘはチップの各部分に分配されるために大きな駆動能力を持っていなければならない。このため、同期回路２４内の出力バッファ１８としては大きなバッファ能力を持つものが必要となり、この出力バッファ１８における遅延時間を補償するためにも、図２４に示すようなＳＡＤ回路を用いた同期回路２４が必要となる。
【００２３】
また、ＯＣＤにおける遅延時間が大きく、外部クロックに対してその遅延量だけ内部クロックＴｘを先行させる必要がある場合にも、この同期回路２４が必要となる。
【００２４】
【発明が解決しようとする課題】
ところで、各同期回路では同期が合っていても、それぞれの同期回路ではオフセットとしての同期誤差が存在している。例えば、図２２中のＳＡＤ回路ＳＡＤ１がΔτ１、図２３中のＳＡＤ回路ＳＡＤ２がΔτ２の同期誤差を含んでいたとする。この場合には、図２５のタイミングチャートに示すように、内部クロックＴｕは、破線で示す同期誤差のない理想の内部クロックＴｕに対してΔτ１の同期誤差が生じる。同様に、内部クロックＴｄについても、同期誤差のない破線で示す理想の内部クロックＴｄに対してΔτ２の同期誤差が生じる。そして、両内部クロックＴｕ、ＴｄのＯＲ論理を取った後の内部クロックＴｗは、周期がτ１とτ２で交互に変動することになる。なお、上記両周期τ１、τ２はそれぞれ次式で表される。
【００２５】
τ１＝（１／２）τ＋（Δτ１−Δτ２） … （２）
τ２＝（１／２）τ−（Δτ１−Δτ２） … （３）
そして、図２５中のＣ１で示される周期τ１の内部クロックＴｗと次のＣ２で示される周期τ２の内部クロックＴｗから、図２４の同期回路２４を用いて、図２５中のＣ３で示される内部クロックＴｘを作ろうとすると、ＳＡＤ回路ＳＡＤ３で同期誤差がない場合の破線で示す理想の内部クロックＴｘに対するクロックＣ３のずれは−Δτ１＋２Δτ２となる。ここで、図２５に示すようにΔτ１とΔτ２のずれが互いに逆方向のずれであるとすると、内部クロックＴｘ（Ｃ３）と理想的なＴｘとの間のずれは非常に大きくなる。
【００２６】
例えば、Δτ１＝Δτ、Δτ２＝−Δτであれば、たとえＳＡＤ回路ＳＡＤ３での同期誤差がないと仮定しても、位相のずれはＳＡＤ回路ＳＡＤ３において３Δτと３倍に増幅される。そしてＳＡＤ回路ＳＡＤ３でさらにΔτの同期誤差が発生すると、４Δτと各ＳＡＤ回路で生じる誤差の４倍の同期誤差が内部クロックＴｘに生じるという問題がある。
【００２７】
このように図２１に示した従来のオフチップドライバ用制御信号発生回路では、同期誤差が各ＳＡＤ回路で増幅される。このため、この増幅された誤差がチップの動作上問題となる場合は、ＳＡＤ回路ＳＡＤ３の代わりにＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay Locked Loop）回路を用いる必要があった。
【００２８】
しかし、ＰＬＬ回路やＤＬＬ回路は、ＳＡＤ回路に比べて消費電力が大きくかつ同期速度が遅いため、全体としての消費電力の増大や同期速度が遅くなるという問題がある。
【００２９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ＰＬＬ回路やＤＬＬ回路を用いずに同期誤差を従来よりも少なくすることができるオフチップドライバ用制御信号発生回路を備えた半導体集積回路を提供することにある。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、出力制御信号に基づいてデータを出力し、出力制御信号からデータ出力までの間に所定の信号遅延時間を有するオフチップドライバ回路と、第１のクロックが入力され、第２のクロックを出力する第１の同期回路と、第３のクロックが入力され、第４のクロックを出力する第２の同期回路と、上記第２のクロックと上記第４のクロックとが入力され、上記オフチップドライバ回路におけるデータ出力動作を制御するための第５のクロックを出力するＯＲ回路とを具備し、上記第１の同期回路は、上記第１のクロックに同期しかつ上記オフチップドライバ回路における信号遅延時間分に加えて上記ＯＲ回路における信号遅延時間分だけ位相が早められたクロックを上記第２のクロックとして出力するように構成されており、前記第２の同期回路は、上記第３のクロックに同期し、上記オフチップドライバ回路における信号遅延時間分に加えて上記ＯＲ回路における信号遅延時間分だけ位相が早められかつ上記第２のクロックとは位相が異なるクロックを上記第４のクロックとして出力するように構成されていることを特徴とする。
【００３２】
【発明の実施の形態】
以下図面を参照してこの発明を実施の形態により説明する。
【００３３】
図１はこの発明の第１の実施の形態に係る半導体集積回路内に設けられたオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックＣＫからこの外部クロックＣＫに同期した内部クロックＴｕを出力する同期回路３１と、外部クロックＣＫからこの外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄを出力する同期回路３２と、上記内部クロックＴｕが入力され、この内部クロックＴｕに同期し、少なくともオフチップドライバ回路における信号遅延時間分だけ位相が早められた内部クロックａＴｘ１を出力する同期回路３３と、上記内部クロックＴｄが入力され、この内部クロックＴｄに同期し、少なくともオフチップドライバ回路における信号遅延時間分だけ位相が早められた内部クロックａＴｘ２を出力する同期回路３４と、上記両内部クロックａＴｘ１及びａＴｘ２が入力されるＯＲ回路３５と、このＯＲ回路３５から出力される内部クロックａＴｘが入力され、内部クロックＴｘを出力する出力バッファ３６とから構成されている。
【００３４】
ここで、上記出力バッファ３６から出力される内部クロックＴｘは、同じ半導体集積回路内に設けられるオフチップドライバ回路におけるデータ出力動作を制御するための制御クロックとして使用される。また、この場合、上記内部クロックＴｘは、外部クロックＣＫの２倍の周波数を有しており、先のＤＤＲ方式による制御クロックとして使用される。
【００３５】
図２は、図１中の同期回路３１の詳細な回路構成を示している。この同期回路３１は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１１及び出力バッファ１８で構成されている。この同期回路３１では、ディレイモニタ回路１２はそれぞれ１個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。また、ＳＡＤ回路ＳＡＤ１１の後退パルス用遅延線１６内には複数の単位遅延素子が設けられている。そして、この同期回路３１からは、外部クロックＣＫに同期した内部クロックＴｕが出力される。
【００３６】
図３は、図１中の同期回路３２の詳細な回路構成を示している。この同期回路３２は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１２及び出力バッファ１８で構成されている。この同期回路３２では、ディレイモニタ回路１２はそれぞれ２個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量を持つように設定されている。
【００３７】
具体的には、ディレイモニタ回路１２は、この同期回路３２における入力バッファ１１とそれぞれ等価な回路構成の２個の入力バッファ３７、３８と、この同期回路３２における出力バッファ１８とそれぞれ等価な回路構成の出力バッファ３９、４０とが縦列接続された構成にされている。
【００３８】
また、ＳＡＤ回路ＳＡＤ１２の後退パルス用遅延線１６の単位遅延素子の数は単位遅延素子の数の半数に減らされている。従って、この同期回路３２からは、外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄが出力される。
【００３９】
図４は、図１中の同期回路３３及び３４の詳細な回路構成を示している。この同期回路３３及び３４は、同期回路３３の入力クロックがＴｕで、同期回路３４の入力クロックがＴｄと入力クロックが異なるだけなのでまとめて説明を行う。
【００４０】
この同期回路３３及び３４は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ１３及び出力バッファ１８で構成されている。この同期回路３３及び３４では、ディレイモニタ回路１２はそれぞれ１個の入力バッファと出力バッファにおける信号遅延時間に相当する遅延量と、図１中のＯＲ回路３５における信号遅延時間に相当する遅延量と、このＯＲ回路３５の出力が入力される図１中の出力バッファ３６における信号遅延時間に相当する遅延量と、オフチップドライバ回路における信号遅延時間に相当する遅延量の総和の遅延量を持つように設定されている。
【００４１】
具体的には、ディレイモニタ回路１２は、この同期回路３３及び３４における入力バッファ１１と等価な回路構成の入力バッファ４１と、この同期回路３３及び３４における出力バッファ１８と等価な回路構成の出力バッファ４２と、図１中のＯＲ回路３５と等価な回路構成を有し一端が接地されたＯＲ回路４３と、図１中の出力バッファ３６と等価な回路構成の出力バッファ４４と、内部クロックＴｘが供給され、この内部クロックＴｘに基づいてデータ出力動作が制御される図示しないオフチップドライバ回路と等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路４５とが縦列接続された構成にされている。
【００４２】
この同期回路３３及び３４からは、基本的には内部クロックＴｕまたはＴｄに同期した内部クロックａＴｘ１またはａＴｘ２が出力される。
【００４３】
ところが、ディレイモニタ回路１２におけるクロックの伝播経路の途中には、図１中のＯＲ回路３５と等価な回路構成を有し、信号遅延量がこのＯＲ回路３５と実質的に等しいＯＲ回路４３と、出力バッファ３６と等価な回路構成を有し、信号遅延量がこの出力バッファ３６と実質的に等しい出力バッファ４４と、オフチップドライバと等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路４５とが挿入されているので、これら各回路の遅延時間の総和の分だけＳＡＤ回路ＳＡＤ１３に対する入力が遅延され、この結果、出力バッファ１８から出力される内部クロックａＴｘ１またはａＴｘ２は、内部クロックＴｕまたはＴｄに対し、ＯＲ回路３５における信号遅延時間分と出力バッファ４４における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
【００４４】
そして、このようにして得られた内部クロックａＴｘ１及びａＴｘ２が図１中のＯＲ回路３５に入力されることによりクロックａＴｘが得られる。このクロックａＴｘは出力バッファ３６に入力され、この出力バッファ３６から内部クロックＴｘが出力される。
【００４５】
ここで、先の内部クロックａＴｘ１及びａＴｘ２がＯＲ回路３５を通過することにより、予めこのＯＲ回路３５における信号遅延時間分だけ早められていた内部クロックａＴｘ１及びａＴｘ２の位相がその分だけ遅れてクロックａＴｘとなり、クロックａＴｘが出力バッファ３６を通過することにより、予めこの出力バッファ３６における信号遅延時間分だけ早められている内部クロックａＴｘの位相がその分だけ遅れてクロックＴｘとなる。従って、得られる内部クロックＴｘは外部クロックＣＫの２倍の周波数を持ち、かつ外部クロックＣＫに対しオフチップドライバ回路における信号遅延時間だけ位相が早められたものとなる。
【００４６】
すなわち、このクロックＴｘを用いてオフチップドライバ回路におけるデータ出力動作を制御すれば、このオフチップドライバ回路からのデータ出力タイミングは外部クロックＣＫに同期したものとなり、外部クロックＣＫに対してデータ出力動作を遅れなくすることができる。
【００４７】
図５は、上記第１の実施の形態回路における動作の一例を示すタイミングチャートである。ここで、例えば、図２の同期回路３１中のＳＡＤ回路ＳＡＤ１１がΔτ１、図３の同期回路３２中のＳＡＤ回路ＳＡＤ１２がΔτ２の同期誤差を含んでいたとする。この場合には、図５に示すように、内部クロックＴｕは、破線で示す同期誤差のない理想の内部クロックＴｕに対してΔτ１の同期誤差が生じる。同様に、内部クロックＴｄについても、同期誤差のない破線で示す理想の内部クロックＴｄに対してΔτ２の同期誤差が生じる。また、図４に示す一方の同期回路３３では、内部クロックＴｕに含まれる同期誤差Δτ１に対して、ＳＡＤ回路ＳＡＤ１３に含まれる同期誤差（例えばこれをδ３とする）が加算されるのみであるため、その出力クロックａＴｘ１には、破線で示す同期誤差のない理想の内部クロックａＴｘ１に対してΔτ１＋δ３の同期誤差が生じる。
【００４８】
同様に、図４に示す他方の同期回路３４では、内部クロックＴｄに含まれる同期誤差Δτ２に対して、ＳＡＤ回路ＳＡＤ１３に含まれる同期誤差（例えばこれをδ４とする）が加算されるのみであるため、その出力クロックａＴｘ２には、破線で示す同期誤差のない理想の内部クロックａＴｘ２に対してΔτ２＋δ４の同期誤差が生じる。そして、上記クロックａＴｘ１とａＴｘ２は、その後、ＯＲ回路３５によってＯＲ論理が取られ、ＳＡＤ回路を通過しないので、クロックＴｘに含まれる同期誤差は、元々クロックａＴｘ１とａＴｘ２に含まれているΔτ１＋δ３もしくはΔτ２＋δ４となる。
【００４９】
ここで、例えば、各ＳＡＤ回路における同期誤差を従来と同様にΔτとすると、内部クロックＴｘに含まれる同期誤差は高々２Δτとなり、従来に比べて同期誤差を小さくすることができる。
【００５０】
図６はこの発明の第２の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図である。この回路は、外部クロックＣＫから内部クロックａＴｘ１を出力する同期回路５１と、外部クロックＣＫから内部クロックａＴｘ２を出力する同期回路５２と、上記両内部クロックａＴｘ１及びａＴｘ２が入力されるＯＲ回路５３と、このＯＲ回路５３から出力される内部クロックａＴｘが入力され、オフチップドライバ回路を制御するための内部クロックＴｘを出力する出力バッファ５４とから構成されている。
【００５１】
上記一方の同期回路５１は、外部クロックＣＫと同期し、この外部クロックＣＫに対して、ＯＲ回路５３における信号遅延時間分と出力バッファ５４における信号遅延時間分及びオフチップドライバ回路における信号遅延時間分の総和の信号遅延時間分だけ位相が早められた内部クロックａＴｘ１を出力する。
【００５２】
上記他方の同期回路５２は、外部クロックＣＫに対して位相が１８０°シフトした内部クロックと同期し、さらにこの内部クロックＣＫに対して、ＯＲ回路５３における信号遅延時間分と出力バッファ５４における信号遅延時間分及びオフチップドライバ回路における信号遅延時間分の総和の信号遅延時間分だけ位相が早められた内部クロックａＴｘ２を出力する。
【００５３】
図７は、図６中の同期回路５１の詳細な回路構成を示している。この同期回路５１は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ２１及び出力バッファ１８で構成されている。この同期回路３１では、ディレイモニタ回路１２はそれぞれ１個の入力バッファ１１と出力バッファ１８における信号遅延時間に相当する遅延量と、ＯＲ回路５３における信号遅延時間に相当する遅延量と、出力バッファ５４における信号遅延時間に相当する遅延量と、オフチップドライバ回路における信号遅延時間に相当する遅延量の総和の遅延量を持つように設定されている。
【００５４】
具体的には、ディレイモニタ回路１２は、この同期回路５１における入力バッファ１１と等価な回路構成の入力バッファ６１と、この同期回路５１における出力バッファ１８と等価な回路構成の出力バッファ６２と、図６中のＯＲ回路５３と等価な回路構成を有し一端が接地されたＯＲ回路６３と、図６中の出力バッファ５４と等価な回路構成の出力バッファ６４と、内部クロックＴｘが供給され、この内部クロックＴｘに基づいてデータ出力動作が制御される図示しないオフチップドライバ回路と等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路６５とが縦列接続された構成にされている。
【００５５】
この同期回路５１からは、基本的には外部クロックＣＫに同期した内部クロックａＴｘ１が出力される。
【００５６】
ところが、ディレイモニタ回路１２におけるクロックの伝播経路の途中には、図６中のＯＲ回路５３と等価な回路構成を有し、信号遅延量がこのＯＲ回路５３と実質的に等しいＯＲ回路６３と、出力バッファ５４と等価な回路構成を有し、信号遅延量がこの出力バッファ５４と実質的に等しい出力バッファ６４と、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路６５とが挿入されているので、これら各回路の遅延時間の総和の分だけＳＡＤ回路ＳＡＤ２１に対する入力が遅延され、この結果、出力バッファ１８から出力される内部クロックａＴｘ１は、外部クロックＣＫに対し、ＯＲ回路６３における信号遅延時間分と出力バッファ５４における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
【００５７】
図８は、図６中の同期回路５２の詳細な回路構成を示している。この同期回路５２は、図１９の同期回路と同様に、入力バッファ１１、ディレイモニタ回路１２、ＳＡＤ回路ＳＡＤ２２及び出力バッファ１８で構成されている。この同期回路５２では、ディレイモニタ回路１２はそれぞれ１個の入力バッファ１１と出力バッファ１８における信号遅延時間にの２倍に相当する遅延量と、ＯＲ回路５３における信号遅延時間の２倍に相当する遅延量と、出力バッファ５４における信号遅延時間の２倍に相当する遅延量と、オフチップドライバ回路における信号遅延時間の２倍に相当する遅延量の総和の遅延量を持つように設定されている。
【００５８】
具体的には、ディレイモニタ回路１２は、この同期回路５２における入力バッファ１１と等価な回路構成の入力バッファ７１、７２と、この同期回路５２における出力バッファ１８と等価な回路構成の出力バッファ７３、７４と、図６中のＯＲ回路５３と等価な回路構成を有し一端が接地されたＯＲ回路７５、７６と、図６中の出力バッファ５４と等価な回路構成の出力バッファ７７、７８と、内部クロックＴｘが供給され、この内部クロックＴｘに基づいてデータ出力動作が制御される図示しないオフチップドライバと等価な回路構成かつ等価な回路パターンを有し、オフチップドライバ回路と実質的に等しい信号遅延時間を有する模倣回路７９、８０とが縦列接続された構成にされている。
【００５９】
また、ＳＡＤ回路ＳＡＤ２２の後退パルス用遅延線１６の単位遅延素子の数は単位遅延素子の数の半数に減らされている。
【００６０】
従って、この同期回路５２からは、基本的には外部クロックＣＫに対して位相が１８０°シフトした内部クロックが出力される。しかし、そのディレイモニタ回路１２におけるクロックの伝播経路の途中には、図６中のＯＲ回路５３と等価な回路構成を有し、信号遅延量がこのＯＲ回路５３と実質的に等しい２個のＯＲ回路７５、７６と、出力バッファ５４と等価な回路構成を有し、信号遅延量がこの出力バッファ５４と実質的に等しい２個の出力バッファ７７、７８と、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを持ち、オフチップドライバ回路と実質的に等しい信号遅延時間を有する２個の模倣回路７９、８０とが挿入されているので、これら各回路の遅延時間の総和の分だけＳＡＤ回路ＳＡＤ２２に対する入力が遅延され、この結果、出力バッファ１８から出力される内部クロックａＴｘ２は、外部クロックＣＫに対して位相が１８０°シフトされたクロックに対し、ＯＲ回路５３における信号遅延時間分と出力バッファ５４における信号遅延時間分とオフチップドライバ回路における信号遅延時間分だけ位相が早められている。
【００６１】
そして、同期回路５１から出力される内部クロックａＴｘ１と同期回路５２から出力される内部クロックａＴｘ２がＯＲ回路５３を通過することにより、予めこのＯＲ回路５３における信号遅延時間分だけ早められていた内部クロックａＴｘ１及びａＴｘ２の位相がその分だけ遅れかつＣＫに対して２倍の周波数を持つクロックａＴｘとなり、さらにこのクロックａＴｘが出力バッファ５４を通過することにより、予めこの出力バッファ５４における信号遅延時間分だけ早められている内部クロックａＴｘの位相がその分だけ遅れてクロックＴｘとなる。従って、得られる内部クロックＴｘは外部クロックＣＫの２倍の周波数を持ち、かつ外部クロックＣＫに対しオフチップドライバ回路における信号遅延時間だけ位相が早められたものとなる。
【００６２】
すなわち、このクロックＴｘを用いてオフチップドライバ回路における出力動作を制御すれば、このオフチップドライバ回路からのデータ出力タイミングは外部クロックＣＫに同期したものとなり、外部クロックＣＫに対してデータ出力動作を遅れなくすることができる。
【００６３】
なお、この実施の形態では、外部クロックＣＫに同期した内部クロックＴｕ及び外部クロックＣＫに対して位相が１８０°シフトした内部クロックＴｄは出力されないが、両内部クロックＴｕ及びＴｄが必要であれば、図２及び図３に示した同期回路３１、３２を設けるようにしてもよい。
【００６４】
また、内部クロックＴｕ及びＴｄが必要でなければ同期回路３１、３２が不要となり、全体でＳＡＤ回路は２個設ければよいので、チップ面積や消費電力を大幅に削減することができる。
【００６５】
図９は、上記第２の実施の形態回路において、内部クロックＴｕ及びＴｄを出力する同期回路３１、３２を設けた場合の動作の一例を示すタイミングチャートである。ここで、例えば、図２の同期回路３１中のＳＡＤ回路ＳＡＤ１１がΔτ１、図３中の同期回路３２中のＳＡＤ回路ＳＡＤ１２がΔτ２の同期誤差を含んでおり、かつ図７の同期回路５１中のＳＡＤ回路ＳＡＤ２１がδ３、図８中の同期回路５２中のＳＡＤ回路ＳＡＤ２２がδ４の同期誤差を含んでいたとする。
【００６６】
この場合には、図９に示すように、内部クロックａＴｘ１は、破線で示す同期誤差のない理想の内部クロックに対してδ３の同期誤差が生じる。同様に、内部クロックａＴｘ２についても、同期誤差のない破線で示す理想の内部クロックに対してδ４の同期誤差が生じる。そして、上記内部クロックａＴｘ１とａＴｘ２は、その後、ＯＲ回路５３によってＯＲ論理が取られ、ＳＡＤ回路を通過することがないので、クロックＴｘに含まれる同期誤差は、元々クロックａＴｘ１とａＴｘ２に含まれているδ３もしくはδ４となる。
【００６７】
ここで、例えば、各ＳＡＤ回路における同期誤差を従来と同様にΔτとすると、内部クロックＴｘに含まれる同期誤差は高々Δτとなり、第１の実施の形態回路に比べてさらに同期誤差を小さくすることができる。
【００６８】
ところで、上記第１、第２の実施の形態では、図５、図９のタイミングチャートに示すように、外部クロックＣＫのデューティが低い場合、すなわちＣＫが“Ｌ”レベルになっている期間に対して“Ｈ”レベルになっている期間が十分に短い場合について説明したが、外部クロックＣＫのデューティが高くなると、例えば図１に示した第１の実施の形態回路のＯＲ回路３５で内部クロックａＴｘ１及びａＴｘ２のＯＲ論理を取った際に両内部クロックの“Ｈ”レベル期間が互いに重なり合ってしまうことがある。
【００６９】
このような場合には、ＯＲ回路３５の入力側にそれぞれパルス化回路を設けて、内部クロックａＴｘ１及びａＴｘ２の“Ｈ”レベル期間を短くした後にＯＲ回路３５でＯＲ論理を取るようにすればよい。ただし、このパルス化回路を設けた場合には、信号遅延時間を整合させるために同期回路３３、３４のディレイモニタ回路内にパルス化回路と等価な信号遅延量を持つ回路を設ける必要がある。
【００７０】
次に上記各実施の形態の回路から出力される内部クロックＴｘを使用してデータの出力制御を行うオフチップドライバ回路及び各実施の形態の回路で使用されるオフチップドライバ回路と等価な信号遅延量を有する模倣回路について説明する。
【００７１】
図１０はオフチップドライバ回路の概略的な構成を示すブロック図である。オフチップドライバ回路９１は、前段で発生したデータＤｏｕｔに対して、出力データである“１”や“０”に対応する電圧信号ＶＤｏｕｔを、外部クロックに同期するように出力制御信号ＯＣＤＯＵＴが例えば“Ｈ”レベルとなるタイミングで出力パツドに出力する。また、出力制御信号ＯＣＤＯＵＴが“Ｌ”レベルの期間では、出力データに対応した電圧信号ＶＤｏｕｔは出力パツドには出力されず、出力パツドは電源から切り離されてハイインピーダンスの状態となる。
【００７２】
ここで、上記出力制御信号ＯＣＤＯＵＴは、図１または図６に示した内部クロックＴｘに基づいた信号である。
【００７３】
また、特に高速動作が要求されるＩ／Ｏ部では、内部データの２ビットを外部データの１ビットにパラレル−シリアル変換して出力する方式が採用される。図１１はこのパラレル−シリアル方式のオフチップドライバ回路の概略的な構成を示すブロック図である。
【００７４】
前段で発生した一方のデータＤｏｕｔ１はオフチップドライバ回路９２に入力され、他方のデータＤｏｕｔ２はオフチップドライバ回路９３に入力される。上記両オフチップドライバ回路９２、９３におけるデータ出力動作は、出力制御信号ＯＣＤＯＵＴが入力されるＤｏｕｔ選択回路９４によって行われる。なお、上記両オフチップドライバ回路９２、９３の出力は共通に接続されている。
【００７５】
また、上記Ｄｏｕｔ選択回路９４には、上記出力制御信号ＯＣＤＯＵＴの他に、図１または図６に示した内部クロックＴｕ、Ｔｄに基づいた内部クロックＴｕ′、Ｔｄ′が入力される、そして、例えば一方のＤｏｕｔ１選択信号は内部クロックＴｕ′に同期して出力され、他方のＤｏｕｔ２選択信号は内部クロックＴｄ′に同期して出力される。
【００７６】
次に、図１１のような構成のオフチップドライバ回路の動作の一例を図１２に示すタイミングチャートを用いて説明する。いま、例えば、一方のオフチップドライバ回路９２にはデータＤｏｕｔ１として“Ｈ”のデータが入力され、他方のオフチップドライバ回路９３にはデータＤｏｕｔ２として“Ｌ”のデータが入力されているとする。そして、まず出力制御信号ＯＣＤＯＵＴが“Ｈ”レベルに立ち上がった後は、Ｄｏｕｔ選択回路９４からＤｏｕｔ１選択信号が出力され、一方のオフチップドライバ回路９２が選択されて、データＤｏｕｔ１に応じた電圧信号ＶＤｏｕｔが出力パツドに出力される。従って、電圧信号ＶＤｏｕｔは“Ｈ”レベルに立ち上がる。
【００７７】
出力制御信号ＯＣＤＯＵＴが“Ｌ”レベルに下がった後に再び“Ｈ”レベルに立ち上がると、今度はＤｏｕｔ選択回路９４からＤｏｕｔ２選択信号が出力される。従って、今度は他方のオフチップドライバ回路９３が選択され、電圧信号ＶＤｏｕｔは“Ｌ”レベルに下がる。なお、出力パツドには負荷が存在しているので、“Ｌ”レベルに下がった電圧信号ＶＤｏｕｔはこの負荷を介して充電され、最終的には元の状態に戻る。
【００７８】
このように、出力制御信号ＯＣＤＯＵＴに応じて２つのオフチップドライバ回路の選択信号が順次活性化され、２ビットのデータが出力パツドに順次出力される。
【００７９】
ところで、図１１の回路において、出力制御信号ＯＣＤＯＵＴが“Ｈ”レベルになってから、実際に出力パッドに信号が出力されるまでには所定の遅延時間ＤＯＣＤ（例えば１ｎＳ）が存在している。出力制御信号ＯＣＤＯＵＴはこのオフチップドライバ回路における遅延時間分を補償するために、ＤＯＣＤ分だけ外部クロックに対して先行している必要がある。
【００８０】
先の第１及び第２の実施の形態では、同期回路（例えば図２、図３、図４等に示す同期回路３１、３２、３３、３４）を用いることによって、内部クロックＴｘを外部クロックＣＫに対してオフチップドライバ回路における遅延時間分だけ先行させている。そして、上記各同期回路において、ＤＯＣＤ分の遅延時間を正確に再現するために、オフチップドライバ回路と等価な回路構成でかつ等価な回路パターンを有し、オフチップドライバ回路と等価な信号遅延量を有する模倣回路を用いている。すなわち、製造プロセスのばらつき等の影響により、オフチップドライバ回路の特性が変化した時には、同じように模倣回路の特性が変化するので、オフチップドライバ回路と模倣回路とは等価な回路構成でかつ等価な回路パターンを有するものであることが望ましい。
【００８１】
しかし、図１１の回路をそのまま模倣回路として用いて、ＯＣＤＯＵＴを模倣回路の入力とし、ＶＤｏｕｔを模倣回路の出力とした場合には以下のような問題が生じる。例えば、図１１の回路において、Ｄｏｕｔ１を“Ｈ”に、Ｄｏｕｔ２を“Ｌ”にそれぞれ固定し、Ｄｏｕｔ１選択信号を活性化する場合を考える。Ｄｏｕｔ１選択信号が活性化されて“Ｈ”レベルになった時は、オフチップドライバ回路９２が選択され、電圧信号ＶＤｏｕｔは“Ｈ”レベルになる。しかし、次にＯＣＤＯＵＴが“Ｌ”レベルになり、ＶＤｏｕｔがハイインピーダンス状態になると、ＶＤｏｕｔは元の“Ｈ”レベルのままとなり、“Ｌ”レベルには下がらないので、次段に信号が伝達されていかない。従って、図１１の回路をそのまま模倣回路として使用することはできない。
【００８２】
そこで、２ビットのパラレル−シリアル方式のオフチップドライバに対応した模倣回路として、図１３に示すような構成のものを使用する。この図１３に示す模倣回路は、先の図１１に示すものと同様に２個のオフチップドライバ回路９２、９３とＤｏｕｔ選択回路９４とが設けられている。しかし、図１１の回路と異なる点は、Ｄｏｕｔ２選択信号を用いる代わりに、Ｄｏｕｔ１選択信号をインバータ９５を用いて反転し、オフチップドライバ回路９３の選択動作に使用するようにしたことである。
【００８３】
このような構成の模倣回路によれば、図１４のタイミングチャートに示すように、出力制御信号ＯＣＤＯＵＴが“Ｈ”レベルに立ち上がった後にＤｏｕｔ１選択信号が活性化されて、オフチップドライバ回路９２が選択され、電圧信号ＶＤｏｕｔが“Ｈ”レベルになる。そして、次に出力制御信号ＯＣＤＯＵＴが“Ｌ”レベルに下がると、Ｄｏｕｔ１選択信号が非活性化となり、オフチップドライバ９２の選択状態が解除される。また、Ｄｏｕｔ１選択信号が非活性となることにより、インバータ９５の出力は“Ｈ”レベルになり、今度はオフチップドライバ回路９３が選択されて、電圧信号ＶＤｏｕｔは“Ｌ”レベルに下がる。すなわち、このような回路を用いれば、出力制御信号ＯＣＤＯＵＴとしてクロックを入力すれば先の遅延時間ＤＯＣＤだけ遅れたクロックとしての電圧信号ＶＤｏｕｔが立ち上がることになり、出力制御信号ＯＣＤＯＵＴから電圧信号ＶＤｏｕｔまでの遅延時間は実際のオフチップドライバ回路と同じものとなる。
【００８４】
なお、オフチップドライバ回路９３を選択する信号は、インバータ９５における信号遅延時間の分だけ遅延することになるが、これは電圧信号ＶＤｏｕｔの立ち下がりを決める信号であり、これが遅れたとしても電圧信号ＶＤｏｕｔの立ち上がりには影響を与えない。
【００８５】
また、実際のオフチップドライバ回路では電圧信号ＶＤｏｕｔが出力されるノードには所定パターンのパッドが形成されている。そして、このパッドは電圧信号ＶＤｏｕｔに対して負荷として作用する。従って、模倣回路における信号遅延時間を実際のオフチップドライバ回路に対して正確に合わせるためには、この模倣回路の電圧信号ＶＤｏｕｔのノードに対して、実際のパッドと同じパターンのダミーパッド９６を設けるようにすればよい。
【００８６】
ところで、オフチップドライバ回路では“Ｈ”レベルデータを出力するときと“Ｌ”レベルデータを出力するときの遅延時間が同じであることが好ましいが、実際のオフチップドライバでは両遅延時間が異なっている場合がある。
【００８７】
図１５は先の図１１に示した２ビット、パラレル−シリアル方式のオフチップドライバ回路において、“Ｈ”レベルデータ出力時の遅延時間が早い場合のタイミングチャートを示している。この場合、一方のオフチップドライバ回路９２の入力データＤｏｕｔ１は“Ｈ”レベルに固定され、他方のオフチップドライバ回路９３の入力データＤｏｕｔ２は“Ｌ”レベルに固定されている。図示のように、オフチップドライバ回路９２が選択されて電圧信号ＶＤｏｕｔが“Ｈ”レベルに立ち上がるときの遅延時間ＤＯＣＤＨは短い。
【００８８】
これに対して、図１６は“Ｌ”レベルデータ出力時の遅延時間が遅い場合のタイミングチャートを示している。この場合、一方のオフチップドライバ９２の入力データＤｏｕｔ１は“Ｌ”レベルに固定され、他方のオフチップドライバ回路９３の入力データＤｏｕｔ２は“Ｈ”レベルに固定されている。図示のように、オフチップドライバ回路９２が選択されて電圧信号ＶＤｏｕｔが“Ｌ”レベルに下がるときの遅延時間ＤＯＣＤＬは長い。
【００８９】
両遅延時間が異なる原因は、回路方式の違い、すなわちオフチップドライバ回路を構成しているＰ、Ｎ両チャネルのＭＯＳトランジスタのうち、“Ｈ”レベルを出力するＰチャネルＭＯＳトランジスタのチャネル幅が、“Ｌ”レベルを出力するＮチャネルＭＯＳトランジスタのチャネル幅よりも十分に大きくされている場合や、製造プロセスのばらつきに起因している。
【００９０】
この場合、図１１に示すように、入力データＤｏｕｔ１を“Ｈ”レベルに、入力データＤｏｕｔ２を“Ｌ”レベルに固定した模倣回路では、入力クロックが“Ｈ”レベルに立ち上がり、その出力クロックが“Ｈ”レベルに立ち上がるときの遅延時間は正確に再現することはできる。しかし、オフチップドライバ回路の出力データが“Ｌ”レベルに下がる時の遅延時間を正確に再現することはできず、誤差が大きくなってしまう。
【００９１】
そこで、オフチップドライバ回路の出力データが“Ｈ”レベル及び“Ｌ”レベルに変化する時のオフチップドライバ回路における信号遅延時間を共に補償して外部クロックに同期して出力することができる、この発明の第３の実施の形態について以下に説明する。
【００９２】
図１７はこの第３の実施の形態によるオフチップドライバ用制御信号発生回路のブロック図である。図において、１０１は、例えば図１に示す第１の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図６に示す第２の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有し、かつ前記模倣回路として図４中の模倣回路４５または図７中の模倣回路６５と図８中の模倣回路（７９、８０）と同様の回路構成を有し、かつ信号遅延時間がオフチップドライバ回路における“Ｈ”レベルデータ出力時の信号遅延時間と等価な模倣回路１０２を有する出力制御信号発生回路である。
【００９３】
また、１０３は、例えば図１に示す第１の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図６に示す第２の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有し、かつ前記模倣回路として図４中の模倣回路４５または図７中の模倣回路６５と図８中の模倣回路７９、８０）と同様の回路構成を有し、かつ信号遅延時間がオフチップドライバ回路における“Ｌ”レベルデータ出力時の信号遅延時間と等価な模倣回路１０４を有する出力制御信号発生回路である。
【００９４】
そして、上記一方の出力制御信号発生回路１０１から出力される出力制御信号ＯＣＤＯＵＴＨ及び他方の出力制御信号発生回路１０３から出力される出力制御信号ＯＣＤＯＵＴＬはオフチップドライバ回路１０５に入力される。
【００９５】
図１８は、上記オフチップドライバ回路１０５の構成を示すブロック図である。この回路では、前記図１１中のＤｏｕｔ選択回路９４に対応するものとして、上記出力制御信号ＯＣＤＯＵＴＨが入力され、この信号に応じてＤｏｕｔ１選択信号とＤｏｕｔ２選択信号とを出力するＤｏｕｔ選択回路９４ａと、上記出力制御信号ＯＣＤＯＵＴＬが入力され、この信号に応じてＤｏｕｔ１選択信号とＤｏｕｔ２選択信号とを出力するＤｏｕｔ選択回路９４ｂとが設けられている。
【００９６】
上記両Ｄｏｕｔ選択回路９４ａ、９４ｂから出力される２系統の選択信号は前記各オフチップドライバ回路（９２のみ図示）毎に設けられた選択回路９７に入力される。この選択回路９７には、オフチップドライバ回路９２に対するデータＤｏｕｔ１のレベルを検出し、この検出されたレベルに応じてＤｏｕｔ選択回路９４ａ、９４ｂのいずれか一系統の選択信号を選択して対応するオフチップドライバ回路９２に出力する。
【００９７】
ここで、オフチップドライバ回路９２が“Ｈ”レベルのデータＤｏｕｔ１を出力する場合には、選択回路９７によってＤｏｕｔ選択回路９４ａからの選択信号が選択されてオフチップドライバ回路９２に入力される。他方、オフチップドライバ回路９２が“Ｌ”レベルのデータＤｏｕｔ１を出力する場合には、選択回路９７によってＤｏｕｔ選択回路９４ｂからの選択信号が選択されてオフチップドライバ回路９２に入力される。
【００９８】
従って、この実施の形態では、“Ｈ”レベルデータ選択時と“Ｌ”レベルデータ選択時におけるデータ選択信号からデータ出力までの遅延時間が異なるオフチップドライバ回路についても、それぞれの遅延時間分だけ先行した出力選択信号を用いて選択動作が制御されるので、いずれのときにも外部クロックに同期してデータを出力することができる。
【００９９】
なお、この発明は上記各実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、各実施の形態では、外部クロックＣＫに同期した内部クロックＴｘを出力する場合について説明したが、これは外部クロックＣＫの替わりに、チップ内部に設けられた別の同期回路から出力される内部クロックから内部クロックＴｘを出力させるようにしてもよいし、あるいはチップ内部の別の同期回路から出力されていない非同期のクロックから内部クロックＴｘを出力させるようにしてもよい。
【０１００】
また、図１７に示す第３の実施の形態では、一方及び他方の出力制御信号を発生する出力制御信号発生回路１０３、１０４としてそれぞれ、例えば図１に示す第１の実施の形態によるオフチップドライバ用制御信号発生回路もしくは図６に示す第２の実施の形態によるオフチップドライバ用制御信号発生回路と同様の回路構成を有するものを使用する場合について説明したが、これに限らず、要するにオフチップドライバ回路における“Ｈ”レベル、“Ｌ”レベルデータ出力時の信号遅延時間を補償することができるような内部クロックを発生するものであればどのようなものでも使用することができる。
【０１０１】
【発明の効果】
以上説明したようにこの発明によれば、ＰＬＬ回路やＤＬＬ回路を用いずに同期誤差を従来よりも少なくすることができるオフチップドライバ用制御信号発生回路を備えた半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図。
【図２】図１中の同期回路３１の詳細な回路構成を示す図。
【図３】図１中の同期回路３２の詳細な回路構成を示す図。
【図４】図１中の同期回路３３及び３４の詳細な回路構成を示す図。
【図５】第１の実施の形態回路における動作の一例を示すタイミングチャート。
【図６】この発明の第２の実施の形態に係る半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック回路図。
【図７】図６中の同期回路５１の詳細な回路構成を示す図。
【図８】図６中の同期回路５２の詳細な回路構成を示す図。
【図９】第２の実施の形態回路おける動作の一例を示すタイミングチャート。
【図１０】オフチップドライバの概略的な構成を示すブロック図。
【図１１】パラレル−シリアル方式のオフチップドライバ回路の概略的な構成を示すブロック図。
【図１２】図１１のオフチップドライバ回路の動作の一例を示すタイミングチャート。
【図１３】この発明で使用される２ビットのパラレル−シリアル方式のオフチップドライバ回路の模倣回路の回路図。
【図１４】図１３の模倣回路の動作例を示すタイミングチャート。
【図１５】図１１に示したオフチップドライバ回路において“Ｈ”レベルデータ出力時の遅延時間が早い場合の動作例を示すタイミングチャート。
【図１６】図１１に示したオフチップドライバ回路において“Ｌ”レベルデータ出力時の遅延時間が早い場合の動作例を示すタイミングチャート。
【図１７】この発明の第３の実施の形態による半導体集積回路に設けられるオフチップドライバ用制御信号発生回路のブロック図。
【図１８】上記第３の実施の形態によるオフチップドライバ回路１０５の構成を示すブロック図。
【図１９】ＳＡＤ方式の同期回路のブロック図。
【図２０】図１９に示した同期回路の動作の一例を示すタイミングチャート。
【図２１】ＳＡＤ方式の同期回路を用いて構成した従来のオフチップドライバ用制御信号発生回路のブロック回路図。
【図２２】図２１中の同期回路２１の回路図。
【図２３】図２１中の同期回路２２の回路図。
【図２４】図２１中の同期回路２４の回路図。
【図２５】図２１の従来回路の動作例を示すタイミングチャート。
【符号の説明】
１１、３７、３８、４１、６１、７１、７２…入力バッファ、
１２…ディレイモニタ回路、
１４…前進パルス用遅延線、
１６…後退パルス用遅延線、
１８、３６、３９、４０、４２、４４、５４、６２、６４、７３、７４、７７、７８…出力バッファ、
３１、３２、３３、３４、５１、５２…同期回路、
３５、４３、５３、６３…ＯＲ回路、
４５、６５、７９、８０、１０２、１０４…模倣回路、
９１、９２、９３、１０５…オフチップドライバ回路、
９４、９４ａ、９４ｂ…Ｄｏｕｔ選択回路、
９５…インバータ、
９６…ダミーパッド、
９７…選択回路、
１０１、１０３…出力制御信号発生回路、
ＳＡＤ１１、ＳＡＤ１２、ＳＡＤ１３、ＳＡＤ２１、ＳＡＤ２２…ＳＡＤ回路。
Claims (7)
- 出力制御信号に基づいてデータを出力し、出力制御信号からデータ出力までの間に所定の信号遅延時間を有するオフチップドライバ回路と、
第１のクロックが入力され、第２のクロックを出力する第１の同期回路と、
第３のクロックが入力され、第４のクロックを出力する第２の同期回路と、
上記第２のクロックと上記第４のクロックとが入力され、上記オフチップドライバ回路におけるデータ出力動作を制御するための第５のクロックを出力するＯＲ回路とを具備し、
上記第１の同期回路は、上記第１のクロックに同期しかつ上記オフチップドライバ回路における信号遅延時間分に加えて上記ＯＲ回路における信号遅延時間分だけ位相が早められたクロックを上記第２のクロックとして出力するように構成されており、
前記第２の同期回路は、上記第３のクロックに同期し、上記オフチップドライバ回路における信号遅延時間分に加えて上記ＯＲ回路における信号遅延時間分だけ位相が早められかつ上記第２のクロックとは位相が異なるクロックを上記第４のクロックとして出力するように構成されていることを特徴とする半導体集積回路。 - 前記第１の同期回路に入力される前記第１のクロック及び前記第２の同期回路に入力される前記第３のクロックのうちの少なくとも一方がチップ内部に設けられた別の同期回路から出力される内部クロックであることを特徴とする請求項１に記載の半導体集積回路。
- 前記第１及び第２の同期回路のそれぞれが、
クロックが入力されるディレイモニタ回路と、
前進パルス遅延線と後退パルス遅延線とを有し、上記クロックと上記ディレイモニタ回路からの出力パルスとが入力され、第１のサイクルの上記クロックが入力された後の上記ディレイモニタ回路からの出力パルスを前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルのクロックの到達後にこの第２のサイクルのクロックを上記前進パルス遅延線で遅延された上記ディレイモニタ回路からの出力パルスの遅延時間に相当する時間もしくはその半分の時間だけ上記後退パルス遅延線で遅延して出力する同期型調整遅延回路とを有して構成されることを特徴とする請求項１に記載の半導体集積回路。 - 前記ディレイモニタ回路における前記クロックの伝播経路の途中に前記オフチップドライバ回路と実質的に同じ回路構成を有する模倣回路が挿入されていることを特徴とする請求項３に記載の半導体集積回路。
- 前記オフチップドライバ回路は、２ビットの内部データのうち一方の内部データが供給される第１のオフチップドライバ回路と、上記２ビットの内部データのうち他方の内部データが供給され、出力が上記第１のオフチップドライバ回路の出力と共通に接続された第２のオフチップドライバ回路とからなり、上記第１、第２のオフチップドライバ回路のデータ出力動作は前記出力制御信号に基づいて選択的に制御され、
前記模倣回路は、前記第１、第２のオフチップドライバ回路と実質的に同じ回路構成を有し、入力データが“Ｌ”レベルに固定された第１のオフチップドライバ模倣回路と、前記第１、第２のオフチップドライバ回路と実質的に同じ回路構成を有し、出力が第１のオフチップドライバ模倣回路の出力と共通に接続され、入力データが“Ｈ”レベルに固定された第２のオフチップドライバ模倣回路とからなり、前記出力制御信号に基づいて、最初に第２のオフチップドライバ模倣回路が選択的に動作状態にされ、その後、第１のオフチップドライバ模倣回路が選択的に動作状態にされることを特徴とする請求項４に記載の半導体集積回路。 - 前記第１及び第２のオフチップドライバ模倣回路の出力共通接続点に、前記オフチップドライバ回路の出力に接続されているパッドと等価な容量を有するダミーパッドが接続されていることを特徴とする請求項５に記載の半導体集積回路。
- 前記ダミーパッドのパターンが前記オフチップドライバ回路の出力に接続されている前記パッドと等価なパターンを有することを特徴とする請求項６に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04483699A JP3831142B2 (ja) | 1999-02-23 | 1999-02-23 | 半導体集積回路 |
| US09/511,352 US6608514B1 (en) | 1999-02-23 | 2000-02-23 | Clock signal generator circuit and semiconductor integrated circuit with the same circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04483699A JP3831142B2 (ja) | 1999-02-23 | 1999-02-23 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005360738A Division JP4050763B2 (ja) | 2005-12-14 | 2005-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000251473A JP2000251473A (ja) | 2000-09-14 |
| JP3831142B2 true JP3831142B2 (ja) | 2006-10-11 |
Family
ID=12702566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04483699A Expired - Lifetime JP3831142B2 (ja) | 1999-02-23 | 1999-02-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3831142B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007056A (ja) | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100646932B1 (ko) | 2004-12-06 | 2006-11-23 | 주식회사 하이닉스반도체 | 오프 칩 드라이버 제어용 카운터 회로 |
-
1999
- 1999-02-23 JP JP04483699A patent/JP3831142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000251473A (ja) | 2000-09-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051214 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060713 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |