[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3827056B2 - 層間絶縁膜の形成方法及び半導体装置 - Google Patents

層間絶縁膜の形成方法及び半導体装置 Download PDF

Info

Publication number
JP3827056B2
JP3827056B2 JP2000009419A JP2000009419A JP3827056B2 JP 3827056 B2 JP3827056 B2 JP 3827056B2 JP 2000009419 A JP2000009419 A JP 2000009419A JP 2000009419 A JP2000009419 A JP 2000009419A JP 3827056 B2 JP3827056 B2 JP 3827056B2
Authority
JP
Japan
Prior art keywords
film
insulating film
sio
forming
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000009419A
Other languages
English (en)
Other versions
JP2000332011A (ja
Inventor
和夫 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Marketing Japan Inc
Original Assignee
Canon Marketing Japan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Marketing Japan Inc filed Critical Canon Marketing Japan Inc
Priority to JP2000009419A priority Critical patent/JP3827056B2/ja
Priority to US09/521,843 priority patent/US6524972B1/en
Priority to TW089104230A priority patent/TW552639B/zh
Priority to KR10-2000-0013124A priority patent/KR100430114B1/ko
Priority to EP00105332A priority patent/EP1037276B1/en
Priority to DE60005875T priority patent/DE60005875T2/de
Priority to EP02001182A priority patent/EP1213759A1/en
Publication of JP2000332011A publication Critical patent/JP2000332011A/ja
Priority to KR10-2002-0039935A priority patent/KR100390322B1/ko
Application granted granted Critical
Publication of JP3827056B2 publication Critical patent/JP3827056B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/96—Porous semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は層間絶縁膜の形成方法に関し、より詳しくは、高密度化された半導体装置に必要な低誘電率層間絶縁膜の形成方法に関する。近年、半導体装置の高密度化が進んでおり、それに伴い配線間の間隔が狭くなっている。このため、配線間の電気容量が増加するので、低誘電率の層間絶縁膜が要望されている。
【０００２】
【従来の技術】
近年、ＬＳＩデバイスの高密度化、高集積化が進むに従い、配線が微細化、多層化ている。それに伴ない配線間の配線容量も増大している。そして、この配線容量の増加に起因する動作速度の低下が著しいので、その改善要求が高まっている。その改善策として、現在層間絶縁膜として用いられているＳｉＯ2 よりも誘電率の小さい低誘電率層間絶縁膜を用いて配線間の電気容量を小さくする方法が検討されている。
【０００３】
現在研究されている低誘電率層間絶縁膜の代表的なものとして、▲１▼ＳｉＯＦ膜、▲２▼有機系低誘電率絶縁膜、がある。これらの膜について、以下に簡単に説明する。
▲１▼ＳｉＯＦ膜
ＳｉＯＦ膜は、Ｆを含んだ反応ガスを用いて、ＳｉＯ2 中のＳｉ−Ｏ結合の一部をＳｉ−Ｆ結合に置換することにより形成され、その比誘電率は、膜中のＦの濃度が増加するにつれて単調に減少する。
【０００４】
ＳｉＯＦ膜を形成する方法として、いくつかの方法が報告されている（月刊Ｓｅｍｉｃｏｎｄｏｃｔｏｒ Ｗｏｒｄ １９９６年２月号、ｐ８２参照）。その中で現在最も有望視されているものの１つに、原料ガスとして、ＳｉＨ4 、Ｏ2 、Ａｒ、ＳｉＦ4 、を用いて、高密度プラズマＣＶＤ法（ＨＤＰＣＶＤ法）により、ＳｉＯＦ膜を形成する方法がある。この方法で形成されたＳｉＯＦ膜の比誘電率は、３．１〜４．０（膜中のＦ濃度により異なる）であり、従来層間絶縁膜として用いられているＳｉＯ2 の比誘電率４．０よりも小さな値となっている。
【０００５】
▲２▼有機系低誘電率絶縁膜
ＳｉＯＦ膜に比べて小さい誘電率（３．０以下）を示す絶縁膜として、有機系低誘電率絶縁膜が注目されている。現在までに報告されている有機系低誘電率絶縁膜のいくつかと、その比誘電率、及び、その熱分解温度を表１に示す。
【０００６】
【表１】
Figure 0003827056
【０００７】
【発明が解決しようとする課題】
しかし、上記のＳｉＯＦ膜では、膜中のＦ濃度が増加するにつれて、耐吸湿性が低下するという欠点がある。耐吸湿性の低下は、膜の誘電率を高め、更に、トランジスター特性や上部バリヤーメタル層の密着性に影響を及ぼすため、深刻な問題となる。
【０００８】
また、上記の有機系低誘電率絶縁膜は、Ｓｉ膜と、ＳｉＯ2 膜との密着性が悪く剥がれやすい。更に、熱分解温度が４００℃前後で、耐熱性が悪いという欠点がある。耐熱性が悪いという欠点は、ウェハーを高温でアニールする際に問題となる。
本発明は、係る従来例の課題に鑑みて創作されたものであり、耐吸湿性、及び、耐熱性が良い低誘電率層間絶縁膜の形成方法、及び、それを用いた半導体装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記した課題は、第１の発明である、半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線層を形成し、前記配線層をＣｌ（塩素）プラズマ処理し、前記Ｃｌ（塩素）プラズマ処理後、ＴＥＯＳとＯ3とを反応ガス中に含む化学的気相成長法により、前記配線層上に多孔性を有するＳｉＯ2膜を形成してそれを層間絶縁膜として使用する層間絶縁膜の形成方法によって解決する。
【００１０】
または、第２の発明である、半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線層を形成し、前記配線層上に下地絶縁膜を形成し、前記下地絶縁膜をＣｌ（塩素）プラズマ処理し、前記Ｃｌ（塩素）プラズマ処理後、ＴＥＯＳと、Ｏ3とを反応ガス中に含む化学的気相成長法により、前記下地絶縁膜上に多孔性を有するＳｉＯ2膜を形成する層間絶縁膜の形成方法によって解決する。
【００１１】
または、第３の発明である、前記多孔性を有するＳｉＯ2膜を形成後、該多孔性を有するＳｉＯ2膜上に第１の絶縁膜を形成し、前記第１の絶縁膜を、前記多孔性を有するＳｉＯ2膜の一部が除去される程度にエッチングすることにより、平坦化することを特徴とする第１又は第２の発明の何れか一の層間絶縁膜の形成方法によって解決する。
【００１２】
または、第４の発明である、前記第１の絶縁膜を平坦化した後、該第１の絶縁膜上、及び、前記多孔性を有するＳｉＯ2膜上の一部に、カバー絶縁膜を形成することを特徴とする第３の発明の層間絶縁膜の形成方法によって解決する。
【００１３】
または、第５の発明である、半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線層を形成し、前記配線層をＣｌ（塩素）プラズマ処理し、ＴＥＯＳと、Ｏ3とを反応ガス中に含む化学的気相成長法により、Ｃｌ原子が一部に残る前記配線層上に多孔性を有するＳｉＯ2膜を形成し、前記多孔性を有するＳｉＯ2膜に前記配線層に通じるダマシン溝を形成し、前記ダマシン溝の側部にサイドウオール絶縁膜を形成し、前記ダマシン溝内部に金属膜を埋め込み、前記金属膜上にバリヤメアル層を形成する層間絶縁膜の形成方法によって解決する。
【００１４】
または、第６の発明である、半導体基板上に絶縁膜を形成し、前記絶縁膜上に配線層を形成し、前記配線層上に下地絶縁膜を形成し、前記下地絶縁膜をＣｌ（塩素）プラズマ処理し、ＴＥＯＳと、Ｏ3とを反応ガス中に含む化学的気相成長法により、前記下地絶縁膜上に多孔性を有するＳｉＯ2膜を形成し、前記下地絶縁膜、及び、前記多孔性を有するＳｉＯ2膜に前記配線層に通じるダマシン溝を形成し、前記ダマシン溝の側部にサイドウオール絶縁膜を形成し、前記ダマシン溝内部に金属膜を埋め込み、前記金属膜上にバリヤメアル層を形成する層間絶縁膜の形成方法によって解決する。
【００１５】
または、第７の発明である、前記サイドウオール絶縁膜は、前記ダマシン溝を形成後、前記多孔性を有するＳｉＯ2膜上、前記ダマシン溝の側部、及び、該ダマシン溝の底部に第２の絶縁膜を形成し、前記第２の絶縁膜を、前記ダマシン溝の側部に形成された該第２の絶縁膜が残り、かつ、前記配線層の表面が該ダマシン溝の底部に露出する程度に、異方的にエッチングすることにより形成することを特徴とする第５又は第６の発明の何れか一の層間絶縁膜の形成方法によって解決する。
【００１６】
または、第８の発明である、前記多孔性を有するＳｉＯ2膜上、及び、前記バリヤメアル層上にカバー絶縁膜を形成することを特徴とする第５乃至第７の発明の何れか一の層間絶縁膜の形成方法によって解決する。
【００１７】
または、第９の発明である、前記多孔性を有するＳｉＯ2膜を形成後、該多孔性を有するＳｉＯ2膜を、Ｈ（水素）プラズマ処理することを特徴とする第１乃至第８の発明の何れか一の層間絶縁膜の形成方法によって解決する。
【００２０】
または、第１０の発明である、第１乃至第９の発明の何れか一の層間絶縁膜の形成方法により形成された層間絶縁膜を有する半導体装置によって解決する。
次に、本発明の作用について説明する。
本発明に係る損間絶縁膜の形成方法によれば、第１に、被形成体をＣｌ（塩素）プラズマ処理する。これにより、被形成体の表面の一部にＣｌ（塩素）原子が残ることになる。その後、ＴＥＯＳとＯ3とを反応ガス中に含む化学的気相成長法により、被形成体上にＳｉＯ2膜を形成する。このとき、被形成体上の表面でＣｌ（塩素）原子が残っている部分では、ＳｉＯ2膜の成長が妨げられる。そのため、このＳｉＯ2膜の内部には多数の空隙が形成される。すなわち、このＳｉＯ2膜は多孔性を有することになる。
【００２８】
従って、この多孔性を有するＳｉＯ2 膜の比誘電率は、多孔性を有さない通常のＳｉＯ2 膜よりも低くなる。
更に、このこの多孔性を有するＳｉＯ2 膜は、ＳｉとＯとを主体にして構成されるため、従来例に係る有機系低誘電率膜と比較して膜の耐熱性が良くなると期待できる。
【００２９】
第２に、本発明に係る層間絶縁膜の形成方法によれば、被形成体上に、下地絶縁膜を形成した後にＣｌ（塩素）プラズマ処理する。そして、ＴＥＯＳとＯ3とを反応ガス中に含む化学的気相成長法により、下地絶縁膜上に多孔性を有するＳｉＯ2膜を形成する。この多孔性を有するＳｉＯ2膜は下地絶縁膜上に形成されており、上記のように被形成体上に直接形成する場合よりも、膜中に更に多くの空隙を有する。
【００３０】
従って、この多孔性を有するＳｉＯ2膜は、被形成体上に直接形成する場合よりも、更に比誘電率が低くなる。
第３に、本発明に係る層間絶縁膜の形成方法によれば、Ｃｌ（塩素）プラズマ処理した被形成体上の多孔性を有するＳｉＯ2膜の上、又は、Ｃｌ（塩素）プラズマ処理した下地絶縁膜上の多孔性を有するＳｉＯ2膜の上に、第１の絶縁膜を形成する。そして、この第１の絶縁膜をエッチングして平坦化した後、第１の絶縁膜上にカバー絶縁膜を形成する。
【００３１】
すなわち、このカバー絶縁膜により、多孔性を有するＳｉＯ2膜の内部に水分が浸入するのを防ぐことができ、表面の平坦な、耐吸湿性と耐熱性の良い層間絶縁膜を形成することができる。
第４に、本発明に係る層間絶縁膜の形成方法によれば、上記の多孔性を有する、低誘電率のＳｉＯ2膜の形成方法を、ダマシンプロセスに適用することができる。
【００３２】
すなわち、被形成体上に、上記の多孔性を有するＳｉＯ2 膜を形成した後、ダマシン溝を形成する。そして、このダマシン溝の側部にサイドウォール絶縁膜を形成し、ダマシン溝内部に金属膜を埋め込む。このとき、サイドウォール絶縁膜により、ダマシン溝内部の金属膜が多孔性を有するＳｉＯ2 膜の内部に拡散するのを防ぐことができる。そして、この金属膜上に、バリヤメタル層を形成する。このバリヤメタル層により、金属膜がその上部に形成される膜中に拡散するのを防ぐことができる。
【００３３】
また、被形成体上に、下地絶縁膜を形成した後に上記の多孔性を有するＳｉＯ2 膜を形成することにより、この多孔性を有するＳｉＯ2 膜の比誘電率を更に低くすることができる。
ダマシンプロセスでは、電気抵抗の小さいＣｕ配線層を形成することができるので、Ｃｕ配線と上記の多孔性を有するＳｉＯ2 膜を併用することにより、ＲＣ遅延の少ない半導体装置を作ることができる。
【００３４】
第５に、本発明に係る層間絶縁膜の形成方法によれば、上記のバリヤメタル層を形成後、このバリヤメタル層上と多孔性を有するＳｉＯ2膜上とにカバー絶縁膜を形成する。
すなわち、このカバー絶縁膜により、多孔性を有するＳｉＯ2膜の内部に水分が浸入するのを防ぐことができ、耐吸湿性の良い層間絶縁膜を形成することができる。
【００３５】
第６に、本発明に係る層間絶縁膜の形成方法によれば、上記の多孔性を有するＳｉＯ2膜を形成後、Ｈ（水素）プラズマ処理を行う。これにより、空隙の表面のＳｉ−Ｏ結合中のＳｉのダングリングボンドがＳｉ−Ｈ結合に置き換えられ、空隙の表面を安定化させることができる。
これにより、空隙の表面から水分が浸入するのを防ぐことができ、耐吸湿性の良い層間絶縁膜を形成することができる。
【００３６】
【発明の実施の形態】
次ぎに、図面を参照しながら、本発明の実施の形態について説明する。
（第１の実施の形態）
図１の（ａ）〜（ｄ）、及び、図２の（ａ）〜（ｃ）は第１の実施の形態を説明するための断面図である。
【００３７】
まず、図１（ａ）に示すように、シリコン基板１０１上にＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１０２を形成する。そして、ＢＰＳＧ膜１０２上にアルミニウム膜を形成後、それをパターニングしてアルミニウム配線層１０３を形成する。このように形成されたシリコン基板１０１、ＢＰＳＧ膜１０２、及び、アルミニウム配線層１０３により、被形成体１０４が構成される。
【００３８】
次ぎに、図１（ｂ）に示すように、被形成体１０４の上にＳｉＯ2 膜１０５（下地絶縁膜）を形成する。このＳｉＯ2 膜１０５は、プラズマＣＶＤ法（プラズマ化学的気相成長法）により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。このＳｉＯ2 膜１０５の膜厚は１０００Åである。
続いて、図１（ｃ）に示すように、ＳｉＯ2 膜１０５（下地絶縁膜）の上に、多孔性を有するＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）を形成する。このＳｉＯ2 膜１０６は常圧ＣＶＤ法（常圧化学的気相成長法）により形成され、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）とＯ2 （酸素）と低濃度のＯ3 （オゾン）とを含む反応ガスを用いる。ここで、低濃度のＯ3 とは、上記ＴＥＯＳの酸化に必要な濃度よりも低い濃度のＯ3 を言うものである。具体的には、ＴＥＯＳの流量は２５ｓｃｃｍであり、Ｏ2 の流量は７．５ｓｌｍである。そして、Ｏ3 はＯ2 中に流量比で１〜２％含まれている。
【００３９】
なお、上記した反応ガスには、Ｎ2 （窒素）が１〜３ｓｌｍの流量で含まれている。そして、ＳｉＯ2 膜１０６を形成している間、シリコン基板１０１の温度は４００℃に保持されている。
一般に、ＴＥＯＳとＯ3 を反応ガスとして用いる常圧ＣＶＤ法では、それにより形成されるＳｉＯ2 膜について、次ぎのことが知られている。すなわち、反応ガス中のＯ3 の濃度が高いほど、ＴＥＯＳの酸化がウェハ上で速く進み、流動性の有るＳｉＯ2 膜が形成される。逆に、Ｏ3 の濃度が低いと、ＴＥＯＳの酸化が充分に行われない。そのため、Ｏ3 の濃度が低い場合、ウェハ上に形成されるＳｉＯ2 膜の膜中に、ＣＨ基やＯＨ基が多く残る。特に、下地がＳｉＯ2 膜の場合には、ＴＥＯＳと低濃度のＯ3 により、表面の荒れたＳｉＯ2 膜の異常成長が起きる。
【００４０】
ＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）は、上記のＳｉＯ2 膜の異常成長を利用して形成されており、膜中に多くの空隙を有している。
次ぎに、図１（ｄ）に示すように、多孔性を有するＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）に対し、Ｈ（水素）プラズマ処理を行う。
このＨプラズマ処理は、流量が６００ｓｃｃｍであるＨ2 （水素）をチャンバ（図示せず）に供給した状態で、該チャンバ内に互いに対向するようにして設けられた上部電極及び下部電極（いずれも図示せず）にＲＦ電力を印加して行われる。そして、この上部電極に印加するＲＦ電力としては、周波数が１３．５６ＭＨｚでありパワーが５０Ｗのものを用いる。一方、下部電極に印加するＲＦ電力としては、周波数が４００ｋＨｚでありパワーが４００Ｗであるものを用いる。また、このＨプラズマ処理の際のチャンバの圧力は０．１〜０．２Ｔｏｒｒであり、シリコン基板１０１の温度は４００℃に保持されている。なお、このＨプラズマ処理の処理時間は６０ｓｅｃである。
【００４１】
このＨプラズマ処理により、空隙の表面のＳｉ−Ｏ結合中のＳｉのダングリングボンドがＳｉ−Ｈ結合に置き換えられる。そのため、空隙の表面において、Ｓｉ−Ｏ結合中のＳｉのダングリングボンドにＯＨ基や水分が結合し難くなり、膜の耐吸湿性が良くなる。
次ぎに、図２（ａ）に示すように、多孔性を有するＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）の上に、ＳｉＯ2 膜１０７（第４のＳｉＯ2 膜）を形成する。このＳｉＯ2 膜１０７は、常圧ＣＶＤ法により形成され、ＴＥＯＳとＯ2 とＯ3 とを含む反応ガスを用いる。このときのＴＥＯＳの流量は２５ｓｃｃｍであり、Ｏ2 の流量は７．５ｓｌｍである。そして、Ｏ3 はＯ2 中に流量比で５〜６％含まれており、これはＴＥＯＳを酸化するのに十分な濃度である。従って、上で説明したことから、ＳｉＯ2 膜１０７は流動性を有する。これにより、ＳｉＯ2 膜１０７は、その下に形成されているＳｉＯ2 膜１０６の表面が凹凸を有している場合でも、表面が平坦に近い形状で形成され、自己平坦化が行われる。
【００４２】
なお、上記ＳｉＯ2 膜１０７を形成する際の反応ガスには、Ｎ2 が１〜３ｓｌｍの流量で含まれている。そして、ＳｉＯ2 膜１０７を形成している間、シリコン基板１０１の温度は４００℃に保持されている。
続いて、図２（ｂ）に示すように、ＳｉＯ2 膜１０７（第４のＳｉＯ2 膜）と、アルミニウム配線層の凸部１０３ａより上に形成されているＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）をＣＭＰ法（化学機械研磨法）により研磨し、平坦化する。これにより、アルミニウム配線層の凸部１０３ａに形成されたＳｉＯ2 膜１０５（下地絶縁膜）、及び、アルミニウム配線層の凹部１０３ｂに形成されたＳｉＯ2 膜１０６が表面に露出することになる。
【００４３】
次ぎに、図２（ｃ）に示すように、アルミニウム配線層の凸部１０３ａに形成されたＳｉＯ2 膜１０５（下地絶縁膜）の上、及び、アルミニウム配線層の凹部１０３ｂに形成されたＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）の上に、ＳｉＯ2 膜１０８（カバー絶縁膜）を形成する。このＳｉＯ2 膜１０８は、プラズマＣＶＤ法により形成される。このとき用いられる反応ガスはＳｉＨ4 とＮ2 Ｏであり、ＳｉＯ2 膜１０８の膜厚は１０００Åである。
【００４４】
以上のように形成されたＳｉＯ2 膜１０５（下地絶縁膜）、１０６（第３のＳｉＯ2 膜）、及び、１０８（カバー絶縁膜）により、被形成体１０４上に耐熱性、及び、耐吸湿性の良い低誘電率の層間絶縁膜が形成されたことになる。すなわち、ＳｉＯ2 膜１０６が多孔性を有しており、その比誘電率は２．０〜３．０となる。そして、この値は、通常のＳｉＯ2 膜の比誘電率４．０よりも小さい値である。
【００４５】
また、多孔性を有するＳｉＯ2 膜１０６の上に通常のＳｉＯ2 膜１０８が形成されているため、ＳｉＯ2 膜１０６の内部に水分が侵入するのを防ぐことができる。
そして、多孔性を有するＳｉＯ2 膜１０６に対してＨプラズマ処理を行うことにより、ＳｉＯ2 膜１０６の耐吸湿性を向上させることができる。
【００４６】
更に、ＳｉＯ2 膜１０５、１０６、１０８は、ＳｉとＯとを主体にして構成されるものであるため、従来例に係る有機系低誘電率膜と比較して耐熱性が良くなると期待される。
なお、上では被形成体１０４上にＳｉＯ2 膜１０５（下地絶縁膜）を形成し、その上に多孔性を有するＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）を形成した。しかし、本発明はこれに限られるものではなく、被形成体１０４の上に多孔性を有するＳｉＯ2 膜１０６（第３のＳｉＯ2 膜）を直接形成しても上で説明したのと同様の作用及び効果を奏することができる。但し、成膜工程において被形成体１０４に水分が浸入するのを防ぐには、最初に被形成体上にＳｉＯ2 膜１０５（下地絶縁膜）を形成しておくのが好ましい。これは、ＳｉＯ2 膜１０５により、被形成体１０４の表面からその内部へ向かって水分が浸入し難くなるためである。
【００４７】
（第２の実施の形態）
図３の（ａ）〜（ｄ）、図４の（ａ）〜（ｄ）、及び、図５（ａ）〜（ｄ）は第２の実施の形態を説明するための断面図である。
第２の実施の形態は第１の実施の形態をダマシンプロセスに適用したものである。
【００４８】
まず、図３（ａ）に示すように、シリコン基板２０１上にＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜２０２を形成し、その上にアルミニウム層を形成した後パターニングすることにより、アルミニウム配線層２０３を形成する。これらが被形成体２０４となる。
続いて、図３（ｂ）に示すように、アルミニウム配線層２０３の上に膜厚が１０００ÅのＳｉＯ2 膜２０５（下地絶縁膜）を形成する。このＳｉＯ2 膜２０５はプラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。
【００４９】
次ぎに、図３（ｃ）に示すように、ＳｉＯ2 膜２０５（下地絶縁膜）の上に膜厚が５０００ÅのＳｉＯ2 膜２０６を形成する。このＳｉＯ2 膜２０６は常圧ＣＶＤ法により形成され、ＴＥＯＳとＯ2 と低濃度のＯ3 とを含む反応ガスを用いる。ここで、低濃度のＯ3 とは、上記ＴＥＯＳの酸化に必要な濃度よりも低い濃度のＯ3 を言うものである。具体的には、ＴＥＯＳの流量は２５ｓｃｃｍであり、Ｏ2 の流量は７．５ｓｌｍである。そして、Ｏ3 はＯ2 中に流量比で１〜２％含まれている。このように低濃度のＯ3 を用いるため、第１の実施の形態で説明したことにより、ＳｉＯ2 膜２０６は多孔性を有することになる。
【００５０】
なお、上記した反応ガスには、Ｎ2 （窒素）が１〜３ｓｌｍの流量で含まれている。そして、ＳｉＯ2 膜２０６を形成している間、シリコン基板２０１の温度は４００℃に保持されている。
続いて、図３（ｄ）に示すように、多孔性を有するＳｉＯ2 膜２０６に対し、Ｈ（水素）プラズマ処理を行う。このＨプラズマ処理の処理条件は、第１の実施の形態で説明したのと同様である。すなわち、流量が６００ｓｃｃｍであるＨ2 （水素）をチャンバに供給した状態で、該チャンバ内に互いに対向するようにして設けられた上部電極及び下部電極にＲＦ電力を印加して行われる。そして、この上部電極に印加するＲＦ電力としては、周波数が１３．５６ＭＨｚでありパワーが５０Ｗのものを用いる。一方、下部電極に印加するＲＦ電力としては、周波数が４００ｋＨｚでありパワーが４００Ｗであるものを用いる。また、このＨプラズマ処理の際のチャンバの圧力は０．１〜０．２Ｔｏｒｒであり、シリコン基板２０１の温度は４００℃に保持されている。なお、このＨプラズマ処理の処理時間は６０ｓｅｃである。
【００５１】
このＨプラズマ処理により、空隙の表面のＳｉ−Ｏ結合中のＳｉのダングリングボンドがＳｉ−Ｈ結合に置き換えられる。そのため、空隙の表面において、Ｓｉ−Ｏ結合中のＳｉのダングリングボンドにＯＨ基や水分が結合し難くなり、膜の耐吸湿性が良くなる。
続いて、図４（ａ）に示すように、ＳｉＯ2 膜２０６とＳｉＯ2 膜２０５とをパターニングにより開孔し、ダマシン溝２０７を形成する。このダマシン溝２０７は、ＳｉＯ2 膜２０６の下部に形成されているアルミニウム配線層２０３まで通じている。
【００５２】
次ぎに、図４（ｂ）に示すように、ＳｉＯ2 膜２０６の上、及び、ダマシン溝２０７の側部と底部にＳｉＯ2 膜２０８（第２の絶縁膜）を形成する。このＳｉＯ2 膜２０８は、プラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。ダマシン溝２０７の側部に形成されるＳｉＯ2 膜２０８により、後でダマシン溝２０７の内部に埋め込まれるＣｕが、多孔性を有するＳｉＯ2 膜２０６の内部に拡散するのを防ぐことができる。
【００５３】
次ぎに、図４（ｃ）に示すように、ＳｉＯ2 膜２０８（第２の絶縁膜）を異方的にエッチングする。これにより、ダマシン溝２０７の底部に形成されたＳｉＯ2 膜２０８が除去されると共に、エッチングされずに残ったＳｉＯ2 膜２０８から成るサイドウォール絶縁膜がダマシン溝２０７の側部に形成される。
続いて、図４（ｄ）に示すように、ダマシン溝２０７の内部、及び、ＳｉＯ2 膜２０６の上にＣｕ（銅）メッキ膜２０９を形成する。ダマシン溝２０７の内部に形成されるＣｕメッキ膜２０９は、Ｃｕ配線として用いられるものである。
【００５４】
次ぎに、図５（ａ）に示すように、ＳｉＯ2 膜２０６の上に形成されたＣｕメッキ膜２０９を、ＣＭＰ法（化学機械研磨法）により研磨し、除去する。これにより、ダマシン溝２０７の内部にのみＣｕメッキ膜が残ることになる。
続いて、図５（ｂ）に示すように、ダマシン溝２０７上部にバリヤメタル用のＴｉＮ膜２１０（バリヤメタル層）を形成する。これにより、ダマシン溝２０７の内部のＣｕが、後でダマシン溝２０７の上部に形成されるＳｉＯ2 膜の膜中に拡散するのを防ぐことができる。
【００５５】
次ぎに、図５（ｃ）に示すように、パターニングにより、ダマシン溝２０７の上部に形成されたＴｉＮ膜２１０ａを残して、他の部分に形成されたＴｉＮ膜２１０をエッチングして除去する。
続いて、図５（ｄ）に示すように、ＳｉＯ2 膜２０６及びＴｉＮ膜２１０ａの上に、ＳｉＯ2 膜２１１（カバー絶縁膜）を形成する。このＳｉＯ2 膜２１１はプラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。
【００５６】
以上により、被形成体２０４の上に耐熱性、及び、耐吸湿性の良い低誘電率の層間絶縁膜が形成されたことになる。すなわち、ＳｉＯ2 膜２０６は多孔性を有しており、その比誘電率は２．０〜３．０となる。そして、この値は通常のＳｉＯ2 膜の比誘電率４．０よりも小さい値である。
また、多孔性を有するＳｉＯ2 膜２０６の上に通常のＳｉＯ2 膜２１１（カバー絶縁膜）が形成されているため、ＳｉＯ2 膜２０６の内部に水分が侵入するのを防ぐことができる。
【００５７】
そして、多孔性を有するＳｉＯ2 膜２０６に対してＨプラズマ処理を行うことにより、ＳｉＯ2 膜２０６の耐吸湿性を向上させることができる。
更に、ＳｉＯ2 膜２０６と２１１は、ＳｉとＯとを主体にして構成されるものであるため、従来例に係る有機系低誘電率膜と比較して耐熱性が良くなると期待される。
【００５８】
（第３の実施の形態）
図６の（ａ）〜（ｄ）、図７の（ａ）〜（ｄ）、及び図８は、第３の実施の形態を説明するための断面図である。
まず、図６（ａ）に示すように、シリコン基板３０１上にＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜３０２を形成する。そして、ＢＰＳＧ膜３０２上にアルミニウム膜を形成後、それをパターニングしてアルミニウム配線層３０３を形成する。このように形成されたシリコン基板３０１、ＢＰＳＧ膜３０２、及び、アルミニウム配線層３０３により、被形成体３０４が構成される。
【００５９】
次ぎに、図６（ｂ）に示すように、被形成体３０４の上にＳｉＯ2 膜３０５（下地絶縁膜）を形成する。このＳｉＯ2 膜３０５は、プラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。このＳｉＯ2 膜３０５の膜厚は１０００Åである。
続いて、図６（ｃ）に示すように、ＳｉＯ2 膜３０５（下地絶縁膜）に対しＣｌ（塩素）プラズマ処理を行う。このＣｌプラズマ処理は、流量が６００ｓｃｃｍであるＣｌ2 （塩素）をチャンバに供給した状態で、チャンバ内の上部電極と下部電極とにＲＦ電力を印加することにより行われる。そして、この上部電極に印加されるＲＦ電力としては、周波数が１３．５６ＭＨｚであり、パワーが１００Ｗであるものを用いる。一方、下部電極に印加するＲＦ電力としては、周波数が４００ｋＨｚでありパワーが４００Ｗであるものを用いる。なお、このＣｌプラズマ処理の際のチャンバの圧力は約０．２Ｔ０ｒｒである。また、Ｃｌプラズマ処理の処理時間は６０ｓｅｃであり、シリコン基板３０１の温度は処理中４００℃に保持されている。
【００６０】
このＣｌプラズマ処理により、ＳｉＯ2 膜３０５の表面の一部にＣｌ（塩素）が残ることになる。
次ぎに、図６（ｄ）に示すように、Ｃｌ（塩素）プラズマ処理したＳｉＯ2 膜３０５（下地絶縁膜）の上に、膜厚が５０００ÅのＳｉＯ2 膜３０６を形成する。このＳｉＯ2 膜３０６は常圧ＣＶＤ法により形成され、ＴＥＯＳとＯ2 とＯ3 とを含む反応ガスを用いる。このときのＴＥＯＳの流量は２５ｓｃｃｍであり、Ｏ2 の流量は７．５ｓｌｍである。そして、Ｏ3 はＯ2 中に流量比で４〜６％含まれている。更に、この反応ガスにはＮ2 が１〜３ｓｌｍの流量で含まれており、ＳｉＯ2 膜３０６を形成している間のシリコン基板３０１の温度は４００℃である。
【００６１】
このとき、ＳｉＯ2 膜３０５の表面でＣｌ（塩素）が残っている部分では、ＳｉＯ2 膜３０６の成長が妨げられる。これにより、ＳｉＯ2 膜３０６の内部には多くの空隙が形成され、ＳｉＯ2 膜３０６は多孔性を有することになる。
続いて、図７（ａ）に示すように、多孔性を有するＳｉＯ2 膜３０６に対し、Ｈ（水素）プラズマ処理を行う。
【００６２】
このＨプラズマ処理の処理条件は、第１及び第２の実施の形態で説明したのと同様である。すなわち、流量が６００ｓｃｃｍであるＨ2 （水素）をチャンバに供給した状態で、該チャンバ内に互いに対向するようにして設けられた上部電極及び下部電極にＲＦ電力を印加して行われる。そして、この上部電極に印加するＲＦ電力としては、周波数が１３．５６ＭＨｚでありパワーが５０Ｗのものを用いる。一方、下部電極に印加するＲＦ電力としては、周波数が４００ｋＨｚでありパワーが４００Ｗであるものを用いる。また、このＨプラズマ処理の際のチャンバの圧力は０．１〜０．２Ｔｏｒｒであり、シリコン基板３０１の温度は４００℃に保持されている。なお、このＨプラズマ処理の処理時間は６０ｓｅｃである。
【００６３】
このＨプラズマ処理により、空隙の表面のＳｉ−Ｏ結合中のＳｉのダングリングボンドがＳｉ−Ｈ結合に置き換えられる。そのため、空隙の表面において、Ｓｉ−Ｏ結合中のＳｉのダングリングボンドにＯＨ基や水分が結合し難くなり、膜の耐吸湿性が良くなる。
続いて、図７（ｂ）に示すように、多孔性を有するＳｉＯ2 膜３０６の上にＳｉＯ2 膜３０７を形成する。このＳｉＯ2 膜３０７は、プラズマＣＶＤ法により形成される。
【００６４】
次ぎに、図７（ｃ）に示すように、ＳｉＯ2 膜３０７の上に膜厚が２０００ÅのＳｉＯ2 膜３０８（第１の絶縁膜）を形成する。このＳｉＯ2 膜３０８は、常圧ＣＶＤ法により形成され、ＴＥＯＳとＯ2 とＯ3 とを含む反応ガスを用いる。このとき用いられるＯ3 の反応ガス中の濃度は通常よりも高いため、ＳｉＯ2 膜３０８は流動性を有することになる。これにより、ＳｉＯ2 膜３０８は、その下に形成されているＳｉＯ2 膜３０７の表面が凹凸を有している場合でも、表面が平坦に近い形状で形成され、自己平坦化が行われる。
【００６５】
なお、このとき、先に形成されたＳｉＯ2 膜３０７により、流動性を有するＳｉＯ2 膜３０８が、多孔性を有するＳｉＯ2 膜３０６の空隙に浸入するのを防ぐことができる。
続いて、図７（ｄ）に示すように、平坦化のために、ＳｉＯ2 膜３０７とＳｉＯ2 膜３０８（第１の絶縁膜）とをエッチングする。このエッチングは、ＳｉＯ2 膜３０８が、完全に除去されてしまわない程度に行う。
【００６６】
次ぎに、図８に示すように、エッチングで除去されずに残っているＳｉＯ2 膜３０７、及びＳｉＯ2 膜３０８（第１の絶縁膜）の上に、ＳｉＯ2 膜３０９（カバー絶縁膜）を形成する。このＳｉＯ2 膜３０９はプラズマＣＶＤ法により形成され、膜厚は１０００Åである。
以上のように形成されたＳｉＯ2 膜３０５（下地絶縁膜）、ＳｉＯ2 膜３０６、ＳｉＯ2 膜３０７、ＳｉＯ2 膜３０８（第１の絶縁膜）、及び、ＳｉＯ2 膜３０９（カバー絶縁膜）により、被形成体３０４上に耐熱性、及び、耐吸湿性の良い低誘電率の層間絶縁膜が形成されたことになる。すなわち、ＳｉＯ2 膜３０６が多孔性を有しており、その比誘電率は２．０〜３．０となる。そして、この値は通常のＳｉＯ2 膜の比誘電率４．０よりも小さい値である。
【００６７】
そして、多孔性を有するＳｉＯ2 膜３０６に対してＨプラズマ処理を行うことにより、ＳｉＯ2 膜３０６の耐吸湿性を向上させることができる。
また、多孔性を有するＳｉＯ2 膜３０６の上部に通常のＳｉＯ2 膜３０７、３０８、及び、３０９が形成されているため、ＳｉＯ2 膜３０６の内部に水分が侵入するのを防ぐことができる。更に、ＳｉＯ2 膜３０５、ＳｉＯ2 膜３０６、ＳｉＯ2 膜３０７、ＳｉＯ2 膜３０８、及びＳｉＯ2 膜３０９は、ＳｉとＯとを主体にして構成されるものであるため、従来例に係る有機系低誘電率膜と比較して耐熱性が良くなると期待される。
【００６８】
なお、上では被形成体３０４上にＳｉＯ2 膜３０５（下地絶縁膜）を形成し、その上に多孔性を有するＳｉＯ2 膜３０６を形成した。しかし、本発明はこれに限られるものではなく、被形成体３０４の上に多孔性を有するＳｉＯ2 膜３０６を直接形成しても上で説明したのと同様の作用及び効果を奏することができる。但し、成膜工程において被形成体３０４に水分が浸入するのを防ぐには、最初に被形成体上にＳｉＯ2 膜３０５（下地絶縁膜）を形成しておくのが好ましい。これは、ＳｉＯ2 膜３０５により、被形成体３０４の表面からその内部へ向かって水分が浸入し難くなるためである。
【００６９】
（第４の実施の形態）
第４の実施の形態は、第３の実施の形態をダマシンプロセスに適用したものである。
図９の（ａ）〜（ｄ）、図１０の（ａ）〜（ｄ）、図１１の（ａ）〜（ｄ）、及び、図１２の（ａ）〜（ｂ）、は第４の実施の形態を説明するための断面図である。
【００７０】
まず、図９（ａ）に示すように、シリコン基板４０１上にＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜４０２を形成し、その上にアルミニウム層を形成した後パターニングすることにより、アルミニウム配線層４０３を形成する。これらが被形成体４０４となる。
続いて、図９（ｂ）に示すように、アルミニウム配線層４０３の上に膜厚が１０００ÅのＳｉＯ2 膜４０５（下地絶縁膜）を形成する。このＳｉＯ2 膜４０５はプラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。
【００７１】
次ぎに、図９（ｃ）に示すように、ＳｉＯ2 膜４０５（下地絶縁膜）に対しＣｌ（塩素）プラズマ処理を行う。このＣｌプラズマ処理は、流量が６００ｓｃｃｍであるＣｌ2 （塩素）をチャンバに供給した状態で、チャンバ内の上部電極と下部電極とにＲＦ電力を印加することにより行われる。そして、この上部電極に印加されるＲＦ電力としては、周波数が１３．５６ＭＨｚであり、パワーが１００Ｗであるものを用いる。一方、下部電極に印加するＲＦ電力としては、周波数が４００ｋＨｚでありパワーが４００Ｗであるものを用いる。なお、このＣｌプラズマ処理の際のチャンバの圧力は約０．２Ｔ０ｒｒである。また、Ｃｌプラズマ処理の処理時間は６０ｓｅｃであり、シリコン基板４０１の温度は処理中４００℃に保持されている。
【００７２】
このＣｌプラズマ処理により、ＳｉＯ2 膜４０５の表面の一部にＣｌ（塩素）が残ることになる。
続いて、図９（ｄ）に示すように、Ｃｌ（塩素）プラズマ処理したＳｉＯ2 膜４０５（下地絶縁膜）の上に、膜厚が５０００ÅのＳｉＯ2 膜４０６を形成する。このＳｉＯ2 膜４０６は常圧ＣＶＤ法により形成され、ＴＥＯＳとＯ2 とＯ3 とを含む反応ガスを用いる。このときのＴＥＯＳの流量は２５ｓｃｃｍであり、Ｏ2 の流量は７．５ｓｌｍである。そして、Ｏ3 はＯ2 中に流量比で４〜６％含まれている。更に、この反応ガスにはＮ2 が１〜３ｓｌｍの流量で含まれており、ＳｉＯ2 膜４０６を形成している間のシリコン基板４０１の温度は４００℃である。
【００７３】
このとき、ＳｉＯ2 膜４０５の表面でＣｌ（塩素）が残っている部分では、ＳｉＯ2 膜４０６の成長が妨げられる。これにより、ＳｉＯ2 膜４０６の内部には多くの空隙が形成され、ＳｉＯ2 膜４０６は多孔性を有することになる。
次ぎに、図１０（ａ）に示すように、多孔性を有するＳｉＯ2 膜４０６に対し、Ｈ（水素）プラズマ処理を行う。
【００７４】
このＨプラズマ処理の処理条件は、第１〜第３の実施の形態で説明したのと同様である。すなわち、流量が６００ｓｃｃｍであるＨ2 （水素）をチャンバに供給した状態で、該チャンバ内に互いに対向するようにして設けられた上部電極及び下部電極にＲＦ電力を印加して行われる。そして、この上部電極に印加するＲＦ電力としては、周波数が１３．５６ＭＨｚでありパワーが５０Ｗのものを用いる。一方、下部電極に印加するＲＦ電力としては、周波数が４００ｋＨｚでありパワーが４００Ｗであるものを用いる。また、このＨプラズマ処理の際のチャンバの圧力は０．１〜０．２Ｔｏｒｒであり、シリコン基板４０１の温度は４００℃に保持されている。なお、このＨプラズマ処理の処理時間は６０ｓｅｃである。
【００７５】
このＨプラズマ処理により、空隙表面のＳｉ−Ｏ結合中のＳｉのダングリングボンドがＳｉ−Ｈ結合に置き換えられる。そのため、空隙の表面において、Ｓｉ−Ｏ結合中のＳｉのダングリングボンドにＯＨ基や水分が結合し難くなり、膜の耐吸湿性が良くなる。
次ぎに、図１０（ｂ）に示すように、ＳｉＯ2 膜４０６の上に、ＳｉＯ2 膜４０７を形成する。このＳｉＯ2 膜４０７は、プラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。このＳｉＯ2 膜４０７により、後でＳｉＯ2 膜４０７の上部に形成されるＣｕメッキ膜のＣｕが、多孔性を有するＳｉＯ2 膜４０６の内部に拡散するのを防ぐことができる。
【００７６】
続いて、図１０（ｃ）に示すように、ＳｉＯ2 膜４０５（下地絶縁膜）、ＳｉＯ2 膜４０６、及びＳｉＯ2 膜４０７をパターニングにより開孔し、ダマシン溝４０８を形成する。このダマシン溝４０８は、ＳｉＯ2 膜４０５の下に形成されているアルミニウム配線層４０３まで通じている。
次ぎに、図１０（ｄ）に示すように、ＳｉＯ2 膜４０７の上、及び、ダマシン溝４０８の側部と底部にＳｉＯ2 膜４０９（第２の絶縁膜）を形成する。このＳｉＯ2 膜４０９は、プラズマＣＶＤ法により形成される。ダマシン溝４０８の側部に形成されるＳｉＯ2 膜４０９により、後でダマシン溝４０８の内部に埋め込まれるＣｕが、多孔性を有するＳｉＯ2 膜４０６の内部に拡散するのを防ぐことができる。
【００７７】
次ぎに、図１１（ａ）に示すように、ＳｉＯ2 膜４０９（第２の絶縁膜）を異方的にエッチングする。これにより、ＳｉＯ2 膜４０９は、ダマシン溝４０８の側部に形成されたものを残して除去され、ダマシン溝４０８の下部に、アルミニウム配線層４０３に通じるコンタクトホールが形成される。そして、ダマシン溝４０８の側部には、エッチングされずに残ったＳｉＯ2 膜４０９からなるサイドウォール絶縁膜が形成される。また、ＳｉＯ2 膜４０７は、このエッチングにより除去されずに、多孔性を有するＳｉＯ2 膜４０６の上に残る。
【００７８】
続いて、図１１（ｂ）に示すように、ダマシン溝４０８の内部、及び、ＳｉＯ2 膜４０７の上にＣｕメッキ膜４１０を形成する。ダマシン溝４０８の内部に形成されるＣｕメッキ膜４１０は、Ｃｕ配線として用いられるものである。
次ぎに、図１１（ｃ）に示すように、ＳｉＯ2 膜４０７の上に形成されたＣｕメッキ膜４１０を、ＣＭＰ法により研磨し、除去する。これにより、ダマシン溝４０８の内部にのみＣｕメッキ膜４１０が残ることになる。
【００７９】
続いて、図１１（ｄ）に示すように、ダマシン溝４０８上部にバリヤメタル用のＴｉＮ膜４１１（バリヤメタル層）を形成する。これにより、ダマシン溝４０８の内部のＣｕが、後でダマシン溝４０８の上部に形成されるＳｉＯ2 膜の膜中に拡散するのを防ぐことができる。
次ぎに、図１２（ａ）に示すように、パターニングにより、ダマシン溝４０８の上部に形成されたＴｉＮ膜４１１ａを残して、他の部分に形成されたＴｉＮ膜４１１をエッチングして除去する。
【００８０】
続いて、図１２（ｂ）に示すように、ＳｉＯ2 膜４０７及びＴｉＮ膜４１１ａの上に、ＳｉＯ2 膜４１２（カバー絶縁膜）を形成する。このＳｉＯ2 膜４１２はプラズマＣＶＤ法により形成され、反応ガスとしてＳｉＨ4 とＮ2 Ｏを用いる。
以上により、被形成体４０４の上に耐熱性、及び、耐吸湿性の良い低誘電率の層間絶縁膜が形成されたことになる。すなわち、ＳｉＯ2 膜４０６は多孔性を有しており、その比誘電率は２．０〜３．０となる。そして、この値は通常のＳｉＯ2 膜の比誘電率４．０よりも小さい値である。
【００８１】
そして、多孔性を有するＳｉＯ2 膜４０６に対してＨプラズマ処理を行うことにより、ＳｉＯ2 膜４０６の耐吸湿性を向上させることができる。
また、多孔性を有するＳｉＯ2 膜４０６の上部に通常のＳｉＯ2 膜４０７、及び、ＳｉＯ2 膜４１２（カバー絶縁膜）が形成されているため、ＳｉＯ2 膜４０６の内部に水分が侵入するのを防ぐことができる。
【００８２】
更に、ＳｉＯ2 膜４０６、ＳｉＯ2 膜４０７、及びＳｉＯ2 膜４１２は、ＳｉとＯとを主体にして構成されるものであるため、従来例に係る有機系低誘電率膜と比較して耐熱性が良くなると期待される。
【００８３】
【発明の効果】
以上、本発明にかかる層間絶縁膜の形成方法においては、第１に、ＴＥＯＳと、該ＴＥＯＳの酸化に必要な濃度より低い濃度のＯ3 とを反応ガス中に含む化学的気相成長法を用いる。これにより、多孔性を有する低誘電率のＳｉＯ2 膜が被形成体上に形成される。そして、この多孔性を有するＳｉＯ2 膜上に、膜中にＣＨ基やＯＨ基を含まない緻密なＳｉＯ2 膜を形成する。この緻密なＳｉＯ2 膜により、多孔性を有するＳｉＯ2 膜の内部に水分が侵入するのを防ぐことができ、耐吸湿性の良い層間絶縁膜を形成することができる。更に、この多孔性を有するＳｉＯ2 膜と緻密なＳｉＯ2 膜はＳｉとＯとを主体にして構成されるため、従来例に係る有機系低誘電率膜と比較して膜の耐熱性が良くなると期待できる。
【００８４】
第２に、被形成体上に下地絶縁膜を形成した後、上記の多孔性を有するＳｉＯ2 膜を形成することにより、膜中に更に多くの空隙を形成することができ、比誘電率を更に低くすることができる。
第３に、上記の多孔性を有するＳｉＯ2 膜を形成後、表面をＣＭＰ法により平坦化し、カバー絶縁膜を形成する。これにより、表面が平坦な、耐吸湿性と耐熱性の良い層間絶縁膜を形成することができる。
【００８５】
第４に、被形成体をＣｌ（塩素）プラズマ処理した後、ＴＥＯＳとＯ3 とを反応ガス中に含む化学的気相成長法により、被形成体上にＳｉＯ2 膜を形成する。このＳｉＯ2 膜は多孔性を有し、比誘電率が低い。更に、このＳｉＯ2 膜はＳｉとＯとを主体にして構成されるため、従来例に係る有機系低誘電率膜と比較して膜の耐熱性が良くなると期待できる。
【００８６】
第５に、被形成体上に下地絶縁膜を形成し、プラズマ処理した後、上記の多孔性を有するＳｉＯ2 膜を形成する。これにより、膜中に更に多くの空隙を形成することができ、比誘電率を更に低くすることができる。
第６に、Ｃｌ（塩素）プラズマ処理した被形成体上の多孔性を有するＳｉＯ2 膜上、又は、Ｃｌ（塩素）プラズマ処理した下地絶縁膜上の多孔性を有するＳｉＯ2 膜上に第１の絶縁膜を形成し、カバー絶縁膜を形成する。これにより、多孔性を有するＳｉＯ2 膜に水分が侵入するのを防ぐことができ、耐吸湿性の良い層間絶縁膜を形成することができる。
【００８７】
第７に、本発明の多孔性を有するＳｉＯ2 膜の形成方法を、ダマシンプロセスに適用することができる。ダマシンプロセスでは、電気抵抗の小さいＣｕ配線層を形成することができるので、Ｃｕ配線と上記の多孔性を有するＳｉＯ2 膜を併用することにより、ＲＣ遅延の少ない半導体装置を提供することができる。
第８に、本発明の多孔性を有するＳｉＯ2 膜をダマシンプロセスに用いた場合、本発明の多孔性を有するＳｉＯ2 膜の上部、及び、バリヤメタル層の上部にカバー絶縁膜を形成する。これにより、多孔性を有するＳｉＯ2 膜に水分が侵入するのを防ぐことができ、耐吸湿性の良い層間絶縁膜を形成することができる。
【００８８】
第９に、本発明の多孔性を有するＳｉＯ2 膜を形成後、Ｈ（水素）プラズマ処理を行う。これにより、空隙の表面が安定化され、空隙の表面から水分が侵入するのを防ぐことができる。すなわち、耐吸湿性の良い層間絶縁膜を形成することができる。
これにより、ＬＳＩ等の半導体装置に、本発明における多孔性を有するＳｉＯ2 膜を用いれば、データ処理速度を従来に比べて高速化することが可能となる。即ち、本発明における多孔性を有するＳｉＯ2 膜は、従来用いられているＳｉＯ2 膜に比べて比誘電率が低いので、配線間の電気容量を減らすことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その１）である。
【図２】本発明の第１の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その２）である。
【図３】本発明の第２の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その１）である。
【図４】本発明の第２の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その２）である。
【図５】本発明の第２の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その３）である。
【図６】本発明の第３の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その１）である。
【図７】本発明の第３の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その２）である。
【図８】本発明の第３の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その３）である。
【図９】本発明の第４の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その１）である。
【図１０】本発明の第４の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その２）である。
【図１１】本発明の第４の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その３）である。
【図１２】本発明の第４の実施の形態に係る層間絶縁膜の形成方法について示す断面図 （その４）である。
【符号の説明】
１０１、２０１、３０１、４０１ シリコン基板、
１０２、２０２、３０２、４０２ ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜、
１０３、２０３、３０３、４０３ アルミニウム配線層、
１０３ａ アルミニウム配線層の凸部、
１０３ｂ アルミニウム配線層の凹部、
１０４、２０４、３０４、４０４ 被形成体、
１０５、２０５、３０５、４０５ ＳｉＯ2 膜（下地絶縁膜）、
１０６ 多孔性を有するＳｉＯ2 膜（第３のＳｉＯ2 膜）、
１０７ ＳｉＯ2 膜（第４のＳｉＯ2 膜）、
１０８、２１１、３０９、４１２ カバー絶縁膜、
２０６、３０６、４０６ 多孔性を有するＳｉＯ2 膜、
２０７、４０８ ダマシン溝、
２０８、４０９ ＳｉＯ2 膜（第２の絶縁膜）、
２０９、４１０ Ｃｕメッキ膜、
２１０、４１１ ＴｉＮ膜（バリヤメタル層）、
２１０ａ、４１１ａ ダマシン溝上部のＴｉＮ膜（バリヤメタル層）、
３０７、４０７ ＳｉＯ2 膜、
３０８ ＳｉＯ2 膜（第１の絶縁膜）。

Claims (10)

  1. 半導体基板上に絶縁膜を形成し、
    前記絶縁膜上に配線層を形成し、
    前記配線層をＣｌ（塩素）プラズマ処理し、
    前記Ｃｌ（塩素）プラズマ処理後、ＴＥＯＳとＯ3とを反応ガス中に含む化学的気相成長法により、前記配線層上に多孔性を有するＳｉＯ2膜を形成してそれを層間絶縁膜として使用する層間絶縁膜の形成方法。
  2. 半導体基板上に絶縁膜を形成し、
    前記絶縁膜上に配線層を形成し、
    前記配線層上に下地絶縁膜を形成し、
    前記下地絶縁膜をＣｌ（塩素）プラズマ処理し、
    前記Ｃｌ（塩素）プラズマ処理後、ＴＥＯＳと、Ｏ3とを反応ガス中に含む化学的気相成長法により、前記下地絶縁膜上に多孔性を有するＳｉＯ2膜を形成する層間絶縁膜の形成方法。
  3. 前記多孔性を有するＳｉＯ2膜を形成後、該多孔性を有するＳｉＯ2膜上に第１の絶縁膜を形成し、
    前記第１の絶縁膜を、前記多孔性を有するＳｉＯ2膜の一部が除去される程度にエッチングすることにより、平坦化することを特徴とする請求項１又は２の何れか一に記載の層間絶縁膜の形成方法。
  4. 前記第１の絶縁膜を平坦化した後、該第１の絶縁膜上、及び、前記多孔性を有するＳｉＯ2膜上の一部に、カバー絶縁膜を形成することを特徴とする請求項３記載の層間絶縁膜の形成方法。
  5. 半導体基板上に絶縁膜を形成し、
    前記絶縁膜上に配線層を形成し、
    前記配線層をＣｌ（塩素）プラズマ処理し、
    ＴＥＯＳと、Ｏ3とを反応ガス中に含む化学的気相成長法により、Ｃｌ原子が一部に残る前記配線層上に多孔性を有するＳｉＯ2膜を形成し、
    前記多孔性を有するＳｉＯ2膜に前記配線層に通じるダマシン溝を形成し、
    前記ダマシン溝の側部にサイドウオール絶縁膜を形成し、
    前記ダマシン溝内部に金属膜を埋め込み、
    前記金属膜上にバリヤメアル層を形成する層間絶縁膜の形成方法。
  6. 半導体基板上に絶縁膜を形成し、
    前記絶縁膜上に配線層を形成し、
    前記配線層上に下地絶縁膜を形成し、
    前記下地絶縁膜をＣｌ（塩素）プラズマ処理し、
    ＴＥＯＳと、Ｏ3とを反応ガス中に含む化学的気相成長法により、前記下地絶縁膜上に多孔性を有するＳｉＯ2膜を形成し、
    前記下地絶縁膜、及び、前記多孔性を有するＳｉＯ2膜に前記配線層に通じるダマシン溝を形成し、
    前記ダマシン溝の側部にサイドウオール絶縁膜を形成し、
    前記ダマシン溝内部に金属膜を埋め込み、
    前記金属膜上にバリヤメアル層を形成する層間絶縁膜の形成方法。
  7. 前記サイドウオール絶縁膜は、前記ダマシン溝を形成後、前記多孔性を有するＳｉＯ2膜上、前記ダマシン溝の側部、及び、該ダマシン溝の底部に第２の絶縁膜を形成し、
    前記第２の絶縁膜を、前記ダマシン溝の側部に形成された該第２の絶縁膜が残り、かつ、前記配線層の表面が該ダマシン溝の底部に露出する程度に、異方的にエッチングすることにより形成することを特徴とする請求項５又は６の何れか一に記載の層間絶縁膜の形成方法。
  8. 前記多孔性を有するＳｉＯ2膜上、及び、前記バリヤメアル層上にカバー絶縁膜を形成することを特徴とする請求項５乃至７の何れか一に記載の層間絶縁膜の形成方法。
  9. 前記多孔性を有するＳｉＯ2膜を形成後、該多孔性を有するＳｉＯ2膜を、Ｈ（水素）プラズマ処理することを特徴とする請求項１乃至８のいずれか一に記載の層間絶縁膜の形成方法。
  10. 請求項１乃至９の何れか一に記載の層間絶縁膜の形成方法により形成された層間絶縁膜を有する半導体装置。
JP2000009419A 1999-03-17 2000-01-18 層間絶縁膜の形成方法及び半導体装置 Expired - Lifetime JP3827056B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2000009419A JP3827056B2 (ja) 1999-03-17 2000-01-18 層間絶縁膜の形成方法及び半導体装置
US09/521,843 US6524972B1 (en) 1999-03-17 2000-03-09 Method for forming an interlayer insulating film, and semiconductor device
TW089104230A TW552639B (en) 1999-03-17 2000-03-09 Method for forming interlayer insulating film and its semiconductor device
KR10-2000-0013124A KR100430114B1 (ko) 1999-03-17 2000-03-15 층간 절연막 형성 방법 및 반도체 장치
EP00105332A EP1037276B1 (en) 1999-03-17 2000-03-16 Method for forming a porous silicon dioxide film
DE60005875T DE60005875T2 (de) 1999-03-17 2000-03-16 Herstellungsverfahren für einen porösen Siliziumdioxid-Film
EP02001182A EP1213759A1 (en) 1999-03-17 2000-03-16 Method for forming a porous silicon dioxide film
KR10-2002-0039935A KR100390322B1 (ko) 1999-03-17 2002-07-10 반도체 장치의 제조방법 및 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7224599 1999-03-17
JP11-72245 1999-03-17
JP2000009419A JP3827056B2 (ja) 1999-03-17 2000-01-18 層間絶縁膜の形成方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2000332011A JP2000332011A (ja) 2000-11-30
JP3827056B2 true JP3827056B2 (ja) 2006-09-27

Family

ID=26413386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000009419A Expired - Lifetime JP3827056B2 (ja) 1999-03-17 2000-01-18 層間絶縁膜の形成方法及び半導体装置

Country Status (6)

Country Link
US (1) US6524972B1 (ja)
EP (2) EP1213759A1 (ja)
JP (1) JP3827056B2 (ja)
KR (2) KR100430114B1 (ja)
DE (1) DE60005875T2 (ja)
TW (1) TW552639B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627532B1 (en) 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
JP4610080B2 (ja) * 2000-12-25 2011-01-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6472333B2 (en) 2001-03-28 2002-10-29 Applied Materials, Inc. Silicon carbide cap layers for low dielectric constant silicon oxide layers
DE10134099A1 (de) * 2001-07-13 2002-10-17 Infineon Technologies Ag Bedeckung von Leiterbahnen einer integrierten Halbleiterschaltung durch zwei Deckschichten
US7247252B2 (en) * 2002-06-20 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of avoiding plasma arcing during RIE etching
TW200428470A (en) 2003-06-05 2004-12-16 Semiconductor Leading Edge Tec Method for manufacturing semiconductor device
DE10350689B4 (de) * 2003-10-30 2007-06-21 Infineon Technologies Ag Verfahren zur Erzeugung von Isolatorstrukturen in einem Halbleitersubstrat
KR100555539B1 (ko) * 2003-12-17 2006-03-03 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법및 그 충전방법을 포함하는 집적 회로 소자의 제조방법
US8053171B2 (en) 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
TW200631095A (en) * 2005-01-27 2006-09-01 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
KR100885895B1 (ko) 2007-07-02 2009-02-26 삼성전자주식회사 반도체 장치의 제조 방법
JP2010108360A (ja) * 2008-10-31 2010-05-13 Elpida Memory Inc シミュレーション方法、情報処理装置およびプログラム
JP5284756B2 (ja) * 2008-10-31 2013-09-11 凸版印刷株式会社 電源回路及び電源安定化方法
US8524616B2 (en) * 2008-11-12 2013-09-03 Microchip Technology Incorporated Method of nonstoichiometric CVD dielectric film surface passivation for film roughness control
KR101596375B1 (ko) 2008-12-04 2016-02-26 에이에스엠엘 네델란즈 비.브이. 임프린트 리소그래피 장치 및 방법
KR101081659B1 (ko) 2010-01-29 2011-11-09 이병훈 병명이 표시되는 혈압기
US8476142B2 (en) * 2010-04-12 2013-07-02 Applied Materials, Inc. Preferential dielectric gapfill

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104090A (en) 1977-02-24 1978-08-01 International Business Machines Corporation Total dielectric isolation utilizing a combination of reactive ion etching, anodic etching, and thermal oxidation
JPH0680657B2 (ja) 1989-12-27 1994-10-12 株式会社半導体プロセス研究所 半導体装置の製造方法
CN1118520A (zh) 1994-04-15 1996-03-13 松下电器产业株式会社 多层金属布线的形成方法
KR0144228B1 (ko) 1995-03-04 1998-08-17 김주용 다층 금속배선의 층간 절연막 형성 방법
KR100387989B1 (ko) * 1995-08-24 2003-09-19 캐논 한바이 가부시키가이샤 반도체장치의제조방법
JP4420986B2 (ja) 1995-11-21 2010-02-24 株式会社東芝 シャロウ・トレンチ分離半導体基板及びその製造方法
US5614270A (en) 1996-02-09 1997-03-25 National Science Council Method of improving electrical characteristics of a liquid phase deposited silicon dioxide film by plasma treatment
JP2917897B2 (ja) 1996-03-29 1999-07-12 日本電気株式会社 半導体装置の製造方法
JP2991657B2 (ja) 1996-04-05 1999-12-20 キヤノン販売株式会社 成膜方法
JPH1092808A (ja) 1996-09-11 1998-04-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
US5726090A (en) 1997-05-01 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling of O3 -TEOS for shallow trench isolation
WO1998050945A2 (en) 1997-05-07 1998-11-12 Skamser Daniel J Low density film for low dielectric constant applications
JPH113888A (ja) 1997-05-28 1999-01-06 Texas Instr Inc <Ti> 集積回路誘電体及び方法
JP2994616B2 (ja) * 1998-02-12 1999-12-27 キヤノン販売株式会社 下地表面改質方法及び半導体装置の製造方法
US6149987A (en) * 1998-04-07 2000-11-21 Applied Materials, Inc. Method for depositing low dielectric constant oxide films
US6153528A (en) * 1998-10-14 2000-11-28 United Silicon Incorporated Method of fabricating a dual damascene structure

Also Published As

Publication number Publication date
KR20020072259A (ko) 2002-09-14
JP2000332011A (ja) 2000-11-30
KR100390322B1 (ko) 2003-07-04
TW552639B (en) 2003-09-11
EP1037276B1 (en) 2003-10-15
US6524972B1 (en) 2003-02-25
DE60005875T2 (de) 2004-05-19
KR100430114B1 (ko) 2004-05-03
EP1037276A1 (en) 2000-09-20
EP1213759A1 (en) 2002-06-12
DE60005875D1 (de) 2003-11-20
KR20000076868A (ko) 2000-12-26

Similar Documents

Publication Publication Date Title
KR100375999B1 (ko) 층간 절연막의 형성방법, 및 반도체 장치
JP3827056B2 (ja) 層間絶縁膜の形成方法及び半導体装置
KR100424969B1 (ko) 반도체 장치의 제조방법
US7888741B2 (en) Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
US6566283B1 (en) Silane treatment of low dielectric constant materials in semiconductor device manufacturing
US6127256A (en) Semiconductor device and method of manufacturing the same
US6090702A (en) Embedded electroconductive layer and method for formation thereof
JP4068072B2 (ja) 半導体装置及びその製造方法
JP2973905B2 (ja) 半導体装置の製造方法
JP2003017496A (ja) 半導体装置及びその製造方法
JP2000164716A (ja) 半導体装置及びその製造方法
JP3967567B2 (ja) 半導体装置およびその製造方法
JP3236576B2 (ja) 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
KR19990077752A (ko) 반도체 장치의 제조 방법
JP2004253791A (ja) 絶縁膜およびそれを用いた半導体装置
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
JP4738349B2 (ja) 低ｋのｃｖｄ材料の勾配堆積
JP4638140B2 (ja) 半導体素子の銅配線形成方法
KR100426147B1 (ko) 층간 절연막을 형성하기위한 방법 및, 반도체 장치
JP3184177B2 (ja) 層間絶縁膜の形成方法、半導体製造装置、及び半導体装置
JPH09232313A (ja) 埋め込み導電層の形成方法
KR0149468B1 (ko) 반도체 장치의 제조방법
TW465031B (en) Copper manufacture process for semiconductor
JP2006054326A (ja) 半導体装置の製造方法及び半導体装置
JP2001203199A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060628

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100714

Year of fee payment: 4