JP3823484B2 - Thermistor - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、温度の検出、あるいは回路や電子部品の特性の温度による変化を補償するのに用いられるサーミスタに関し、より詳細には、サーミスタ素体内に内部電極を有し、表面実装可能なようにサーミスタ素体両端に外部電極が形成されているサーミスタの改良に関する。
【0002】
【従来の技術】
特開平4−130702号公報には、抵抗値のばらつきを低減し得るチップ型サーミスタが開示されている。このチップ型サーミスタを、図10に示す。チップ型サーミスタ51は、サーミスタ素体52内に、内部電極53,54を配置した構造を有する。内部電極53,54は、互いの先端が距離D1 を介して隔てられ、対向されている。内部電極53,54は、それぞれ、サーミスタ素体52の両端に形成された外部電極55,56に電気的に接続されている。ここでは、内部電極53,54間の距離D1 を一定にし得るので、外部電極55,56の精度を考慮せずとも抵抗値のばらつきを低減し得るとされている。
【0003】
特開平5−243007号公報には、内部電極間の重なり面積のばらつきが生じ難い積層サーミスタが開示されている。この積層サーミスタを図11に示す。積層サーミスタ61では、サーミスタ素体62の両端に外部電極63,64が形成されている。また、内部電極65,66がサーミスタ素体62内に形成されており、内部電極65,66は、それぞれ、外部電極63,64に電気的に接続されている。内部電極65,66にサーミスタ素体層を介して重なり合うように、中間電極67が形成されている。中間電極67は、外部電極63,64に接続されていない。
【0004】
また、特開平4−261001号公報には、サーミスタの抵抗値を低くし得る構造として、図12に示すサーミスタが開示されている。このサーミスタ71では、サーミスタ素体72内に内部電極73が埋設されており、サーミスタ素体72の両端に外部電極74,75が形成されている。内部電極73は、外部電極74,75に電気的に接続されていない。
【0005】
【発明が解決しようとする課題】
特開平4−130702号公報に記載のチップ型サーミスタ51では、抵抗値のばらつきを低減し得るものの、内部電極53,54がサーミスタ素体52の端面52a,52bに引き出されて外部電極55,56と電気的に接続されている。従って、外部電極55,56を例えばメッキにより形成しようとした場合、メッキ液が内部電極53,54の端面52a,52bに引き出されている部分からサーミスタ素体52内に侵入し、特性を劣化させるという問題があった。
【0006】
また、チップ型サーミスタ51をプリント回路基板などに実装する際の半田フラックスが、同じく内部電極53,54の端面52a,52bに引き出されている部分からサーミスタ素体52の内部に侵入し、信頼性を劣化させることもあった。また、耐湿性が十分でなく、経時により特性が変化しがちであった。
【0007】
図11に示した積層サーミスタ61においても、内部電極65,66がサーミスタ素体62の端面62a,62bに引き出されているので、チップ型サーミスタ51と同様の問題があった。
【0008】
また、外部電極63,64間の距離をE1 、外部電極63の先端と、他方の外部電極64に接続された内部電極66の先端との間の距離をE4 、同様に外部電極64の先端と他方の内部電極65の先端との間の距離をE5 とすると、E1 >E4 かつE1 >E5 であり、外部電極63,64の寸法がばらつくと、E4 ,E5 間による抵抗のばらつきが大きくなるという問題があった。
【0009】
他方、特開平4−261001号公報に記載のサーミスタ71では、内部電極73が外部電極74,75に電気的に接続されておらず、サーミスタ素体72内に埋設されている。従って、上記のような問題は生じ難い。しかしながら、マザーのサーミスタ素体からサーミスタ素体72を切り出すに際しての寸法ばらつきにより、内部電極73の位置が横方向に変動せざるを得ない。そのため、得られたサーミスタ71では、抵抗値のばらつきが大きいという問題があった。
【0010】
本発明の目的は、湿気、メッキ液またはフラックス等のサーミスタ素体内への侵入による特性の劣化が生じ難く、かつサーミスタ素体の寸法や電極の寸法などの影響による抵抗値のばらつきが生じ難い、サーミスタを提供することにある。
【0011】
【課題を解決するための手段】
請求項1に記載の発明に係るサーミスタは、サーミスタ素体と、前記サーミスタ素体の両端に形成された第1,第2の外部電極と、前記サーミスタ素体内において、先端間が所定距離を隔てて対向された第1,第2の内部電極とを備え、第1,第2の内部電極が、それぞれ、第1,第2の外部電極に電気的に接続されており、サーミスタ素体内に埋設されており、第1及び第2の外部電極の何れにも電気的に接続されていない中間電極をさらに備え、前記サーミスタ素体内における前記中間電極が設けられた高さ位置と同じ高さ位置には、前記内部電極は配置されておらず、前記第1,第2の外部電極間の距離をE1、前記第1,第2の内部電極の先端間の対向距離をE2としたときに、E1≦E2とされていることを特徴とする。
【0012】
また、本発明の特定的な局面では、請求項2に記載のように、前記第1の外部電極の先端と、第2の外部電極に接続されている第2の内部電極の先端との間の距離をE4 、前記第2の外部電極の先端と、前記第1の外部電極に電気的に接続されている第1の内部電極の先端との間の距離をE5 としたき、E1 <E4 かつE1 <E5 とされている。
【0013】
また、本発明の他の特定的な局面によれば、請求項3に記載のように、前記第1,第2の内部電極と中間電極との間のサーミスタ素体層の厚みをE6 、前記中間電極のサーミスタ素体の端部側の端縁と、該端縁に近いサーミスタ素体の端部との間の距離をE7 としたときに、E6 <E7 とされている。
【0014】
さらに、本発明の他の特定的な局面によれば、請求項4に記載のように、前記中間電極が複数の中間電極部に分割されており、中間電極部間の対向距離をE3 としたときに、E3 <E1 とされている。
【0015】
なお、本発明においては、上記第1,第2の内部電極は、サーミスタ素体内の異なる高さ位置にそれぞれ、複数枚形成されていてもよい。
また、本発明においては、中間電極が複数枚形成されていてもよく、この場合、複数の中間電極はサーミスタ素体内の異なる高さ位置に形成され得る。
【0016】
【発明の実施の形態】
以下、図面を参照しつつ本発明の非限定的な実施例を挙げることにより、本発明を明らかにする。
【0017】
(第1の実施例)
図1は、本発明の第1の実施例に係るチップ型サーミスタを示す縦断面図であり、図2はその平面断面図である。
【0018】
チップ型サーミスタ1は、負の抵抗温度特性を有する負特性サーミスタである。このチップ型サーミスタ1は、直方体状のサーミスタ素体2を用いて構成されている。
【0019】
サーミスタ素体2は、負の抵抗温度特性を示す半導体サーミスタ材料により構成されている。サーミスタ素体2の両端面2a,2bを覆うように、さらに端面2a,2bを結ぶサーミスタ素体2の上面、下面及び両側面に至るように、第1,第2の外部電極3,4がそれぞれ形成されている。
【0020】
第1の外部電極3及び第2の外部電極4間の距離をE1 とする。この距離E1 は、第1,第2の外部電極間の最も近接している部分の距離をいうものとする。図1では、外部電極3,4のサーミスタ素体2の上面に至っている部分間の距離がE1 とされている。
【0021】
外部電極3,4は、サーミスタ素体2の外表面に導電ペーストを塗布し、焼き付けることにより、あるいは蒸着、メッキ、スパッタリング等の適宜の導電膜形成方法により形成することができる。好ましくは、導電ペーストの塗布、焼き付けにより形成された導電膜の上に、SnやPbなどの半田付け性に優れた金属膜がメッキ法により形成されて、外部電極3,4が形成される。
【0022】
サーミスタ素体2内には、第1,第2の内部電極5,6が形成されている。第1,第2の内部電極5,6は、それぞれ、端面2a,2bからサーミスタ素体2の内側に向かって延ばされている。本実施例では、内部電極5,6は、サーミスタ素体2内の同一高さ位置の平面内に形成されており、互いの先端が距離E2 を隔てて対向されている。
【0023】
内部電極5は、端面2aに引き出されており、かつ外部電極3に電気的に接続されている。内部電極6は、端面2bに引き出されており、外部電極4に電気的に接続されている。
【0024】
また、内部電極5,6の下方には、厚みE6 のサーミスタ素体層を介して部分的に重なり合うように中間電極7が形成されている。本実施例では、中間電極7は、2つに分割されており、中間電極部7a,7bを有する。中間電極部7aと、中間電極部7bとは、距離E3 を隔てて配置されている。中間電極部7aが第1の内部電極5にサーミスタ素体層を介して部分的に重なり合っており、他方、中間電極部7bがサーミスタ素体層を介して第2の内部電極6に部分的に重なり合っている。
【0025】
なお、中間電極7は、サーミスタ素体2内に埋設されており、従って外部電極3,4には電気的に接続されていない。
第1,第2の内部電極5,6及び中間電極7は、Ag−Pd合金などの適宜の導電性材料で構成し得る。
【0026】
また、第1,第2の内部電極5,6及び中間電極7を有するサーミスタ素体2については、周知の積層セラミック電子部品の製造技術を用いて得ることができる。
【0027】
この製造方法の一例を説明する。まず、負の抵抗温度特性を示す半導体セラミック材料に、有機バインダ、分散剤及び表面活性剤を混合し、セラミックスラリーを得、該セラミックスラリーを用い、セラミックグリーンシートを成形する。このセラミックグリーンシートを所定の平面形状を有するように打抜き、しかる後、上面に第1,第2の内部電極5,6を形成するためにAg−Pdペーストを印刷したものを第1のグリーンシートとする。また、上記と同様にして得た他のセラミックグリーンシート上に、中間電極部7a,7bを形成するために同じくAg−Pdペーストを印刷したものを第2のグリーンシートとする。
【0028】
上記第1,第2のセラミックグリーンシートを第1のセラミックグリーンシートが上方に位置するように積層し、さらに上下に導電ペーストが印刷されていないセラミックグリーンシートを適宜の枚数積層し、厚み方向にプレスし、積層体を得る。この積層体を焼成し、サーミスタ素体2を得る。
【0029】
上記サーミスタ素体2の両端面2a,2bに、Agペーストを塗布し、焼き付け、Ag膜を形成する。しかる後、Ag膜上に、Ni及びSnを順次電解メッキし、外部電極3,4を形成する。
【0030】
本実施例のチップ型サーミスタ1の特徴は、第1,第2の外部電極3,4間の距離E1 が、第1,第2の内部電極5,6間の対向距離E2 以下とされていることにあり、それによって抵抗値のばらつきが低減されると共にメッキ液の侵入、経時による湿気の侵入等による特性の変動が抑制される。この点については、具体的な実験例に基づき後述する。
【0031】
(第2の実施例)
図3は、本発明の第2の実施例のチップ型サーミスタ11を示す縦断面図であり、第1の実施例に係るチップ型サーミスタ1について示した図1に相当する図である。第2の実施例のチップ型サーミスタ11は、第2の内部電極6Aが、第1の内部電極5と異なる高さ位置に形成されていることを除いては、チップ型サーミスタ1と同様に構成されている。従って、同一部分については、同一の参照番号を付することにより、チップ型サーミスタ1についての説明を援用することとする。
【0032】
図3に示すように、第2の内部電極6Aは、中間電極部7bの下方において厚みE6 のサーミスタ素体層を介して中間電極部7bと部分的に対向されている。言い換えれば、第1,第2の内部電極5,6A間の中間高さ位置に、中間電極7を構成している中間電極部7a,7bが配置されている。
【0033】
チップ型サーミスタ11においても、第1,第2の内部電極間の対向距離E2 を、外部電極3,4間の距離E1 以上とすることにより、第1の実施例のチップ型サーミスタ1と同様に、抵抗値のばらつきの低減を図りつつ、メッキ液や湿気の侵入等による特性の変動を抑制することができる。
【0034】
なお、本発明における第1,第2の内部電極間の対向距離E2 とは、内部電極の先端間の対向距離を示し、従って、例えば図3に示すように、内部電極5の先端と内部電極6Aの先端との間の水平方向に沿った距離をいうものとする。
【0035】
(第1,第2の実施例のチップ型サーミスタの評価)
第1,第2の実施例に係るチップ型サーミスタ1,11の評価を、以下の要領で行った。
【0036】
サーミスタ素体2としては、Mn、Ni、Co、Feなどの複数の遷移金属酸化物からなるサーミスタ材料を用い、サーミスタ素体2の寸法は1.6mm×0.8mm×0.8mmとし、第1,第2の外部電極3,4間の距離E1 =0.8mm、第1,第2の内部電極間の対向距離E2 =1.0mm、中間電極部7a,7b間の距離E3 =0.2mmとし、内部電極及び中間電極の幅Wは、何れも0.4mmとした。また、第1,第2の内部電極5,6,6Aと中間電極7との間のサーミスタ素体層の厚みE6 は0.040mmとした。外部電極については、Agペーストの塗布・焼き付け後に、Ni層及びSn層を電解メッキ法により積層形成することにより構成した。
【0037】
比較のために、図11に示した従来のチップ型サーミスタ61を用意した。この場合、第1,第2の実施例のチップ型サーミスタ1,11と同様のサーミスタ素体及び外部電極を用い、ただし、内部電極65,66間の対向距離E2 は0.2mmとした。
【0038】
評価方法は、以下の通りである。
▲1▼メッキ前後の初期特性…外部電極3,4の形成に際してのNi及びSnの電解メッキの前とメッキ後の抵抗値R25(25℃の抵抗値)、そのばらつきR3CV 、B定数B25/50 、B定数B25/50 のばらつきB3CV を測定した。結果をメッキ前後の変化率と共に、下記の表1に示す。
【0039】
▲2▼信頼性評価…a)高温放置試験、b)湿中放置試験、c)低温放置試験、d)ヒートサイクル試験及びe)湿中通電試験を、それぞれ、上記メッキ前及びメッキ後のサーミスタについて行い、メッキ前後のR25を測定した。このR25の値と共に、メッキ前後の変化率を下記の表1に示す。
【0040】
a)高温放置試験;サーミスタ素体を125℃の温度に1000時間放置した。
b)湿中放置試験;サーミスタを相対湿度95%RH、温度60℃の恒温室に1000時間放置した。
【0041】
c)低温放置試験;−55℃の恒温室にサーミスタ素体を1000時間放置した。
d)ヒートサイクル試験;サーミスタ素体を−55℃の温度に30分維持し、しかる後125℃の温度まで加熱し、125℃の温度に30分放置し、しかる後冷却し、再度−55℃の温度まで冷却する工程を1サイクルとし、このヒートサイクルを100回繰り返した。
【0042】
e)湿中通電試験;相対湿度95%RH、温度40℃においてサーミスタに1mAの電流を1000時間通電した。
【0043】
【表1】
【0044】
表1から明らかなように、第1,第2の実施例のチップ型サーミスタでは、メッキ前後の抵抗値の変化率が、比較のために用意したチップ型サーミスタに比べて大幅に小さくなっていることがわかる。
【0045】
また、信頼性評価においても、比較のために用意したチップ型サーミスタに比べて、第1,第2の実施例のチップ型サーミスタ1,11は、高温放置試験、湿中放置試験、低温放置試験、ヒートサイクル試験及び湿中通電試験の何れにおいても良好な結果を示すことがわかる。
【0046】
NiSnメッキでは、メッキ液として硫酸溶液が用いられ、他方、Agペーストの塗布・焼き付けにより形成された電極膜がポーラスであるため、メッキ液が浸透し易い。従って、従来のチップ型サーミスタ61では、このメッキ液のサーミスタ素体62内への侵入により特性のばらつきや、信頼性評価における特性の劣化が生じているものと思われる。
【0047】
これに対して、第1,第2の実施例のチップ型サーミスタでは、距離E2 が距離E1 以上とされているため、すなわち内部電極の長さが比較的小さいため、そのメッキ液の侵入による特性の劣化が抑制され、抵抗値のばらつき及び信頼性評価における特性の劣化が抑制されているものと思われる。
【0048】
また、サーミスタ1を得るにあたって、距離E1 ,距離E2 を種々変化させ、その他の点は第1の実施例のチップ型サーミスタ1と同様にして種々のサーミスタを作製し、評価した。結果を下記の表2に示す。表2においては、初期値ばらつきR3CV は、メッキ前のサーミスタの25℃における抵抗値のばらつきを示し、メッキによる加工変化ΔRは、メッキ前後の25℃における抵抗値の変化を示し、信頼性評価は、上述した第1,第2の実施例のサーミスタにおいて行った信頼性評価における高温放置試験及び湿中通電試験と同様にして行ったものである。
【0049】
【表2】
【0050】
また、表2の結果から、E2 −E1 とサーミスタの抵抗値の初期値のばらつきとの関係を求めた。結果を表3に示す。
【0051】
【表3】
【0052】
さらに、上述した距離E3 を第1の実施例において変化させた場合の抵抗値の初期値R25、そのばらつきR3CV 及び信頼性評価結果を表4に示す。
【0053】
【表4】
【0054】
表2及び表3から明らかなように、E2 −E1 を0以上、すなわち、E1 ≦E2 とすることにより、抵抗値の初期値のばらつきを5.3%以下と小さくすることができ、かつ信頼性評価においても良好な結果の得られることがわかる。
【0055】
さらに、表4から明らかなように、中間電極部間の距離E3 を変化させると、抵抗値のばらつきや信頼性評価における特性の変動をもたらすことなく、抵抗値の初期値R25を調整し得ることがわかる。すなわち、第1,第2の実施例のチップ型サーミスタ1,11では、中間電極部7a,7b間の距離を調整することにより、抵抗値のばらつきの低減及び信頼性の向上を図りつつ所望の抵抗値のサーミスタを提供し得ることがわかる。
【0056】
(変形例)
本発明のサーミスタは、図4〜図9に示すように、種々変形し得る。
図4に示すサーミスタ21では、サーミスタ素体2内に第1,第2の内部電極及び中間電極が、それぞれ、複数形成されている。すなわち、第1の実施例における第1,第2の内部電極5,6が、それぞれ、3枚配置されており、かつ中間電極部7a,7bからなる中間電極7についても、2層にわたり形成されている。
【0057】
また、図5は、第2の実施例のチップ型サーミスタ11の変形例に相当し、ここでは、中間電極部7a,7bを有する中間電極7が3層にわたり形成されている。
【0058】
また、図1に示したチップ型サーミスタ1では、中間電極7が、端面2a,2bを結ぶ方向に分割されて中間電極部7a,7bが形成されていたが、図6に示すように、端面2a,2bを結ぶ方向と直交する方法、すなわち側面2c,2dを結ぶ方向に中間電極7を分割し、中間電極部7c,7dを形成してもよい。この場合には、中間電極部7c,7d間の距離E3 は、図6に示されているように、側面2c,2dに沿う方向における中間電極部7c,7d間の距離をいうものとする。
【0059】
また、図1〜図6に示した例では、中間電極部7a,7bは、サーミスタ素体2内において同一平面内に構成されていたが、図7に示すように、中間電極部7a,7bはサーミスタ素体2内において異なる高さ位置に形成されていてもよい。この場合、中間電極部7a,7b間の対向距離E3 は、図7に示すように水平方向に沿った中間電極部7a,7b間の距離をいうものとする。
【0060】
また、図1〜図7に示した例では、中間電極が、2つの中間電極部7a,7bに分割されていたが、中間電極は、3以上の中間電極部を有するように分割されていてもよい。また、図8に示すように、第1,第2の内部電極5,6にサーミスタ素体層を介して部分的に重なり合う中間電極として、複数の中間電極部に分割されていない中間電極8を形成してもよい。図8に示すチップ型サーミスタ31においても、第1,第2の外部電極間の距離をE1 、第1,第2の内部電極5,6の先端間の対向距離をE2 としたときに、E1 ≦E2 とされているので、第1の実施例のチップ型サーミスタ1と同様に、抵抗値のばらつきを抑制することができ、かつメッキ液の侵入や湿気の侵入に起因する特性の劣化を防止することが可能とされている。
【0061】
また、図9に示すように、複数の中間電極8,8をサーミスタ素体2内に配置してもよい。なお、図9に示す変形例では、第1,第2の内部電極5,6Aは、異なる高さ位置に形成されている。
【0062】
(好ましい変形例)
好ましくは、第1の外部電極3の先端と、第2の外部電極4に接続されている第2の内部電極6,6Aの先端との間の距離をE4 、第2の外部電極4の先端と、第1の外部電極3に電気的に接続されている第1の内部電極5の先端との間の距離をE5 としたとき、E1 <E4 かつE1 <E5 とされる。このように、E1 <E4 及びE1 <E5 の条件を満たすことにより、第1,第2の内部電極5,6の長さが相対的に短くなり、第1の内部電極5及び第2の外部電極4間並びに第2の内部電極6及び第1の外部電極3間の抵抗値に起因する抵抗値のばらつきを効果的に抑制することができる。
【0063】
また、好ましくは、第1,第2の内部電極5,6と中間電極7,8との間のサーミスタ素体層の厚みがE6 であり、中間電極7,8のサーミスタ素体2の端面2aもしくは2b側の端縁と該端縁に近いサーミスタ素体の端面2aもしくは2bとの間の距離をE7 としたときに、E6 <E7 とされる。このように、E6 <E7 とすることにより、中間電極7,8と外部電極3,4との間の抵抗値に起因する抵抗値のばらつきを抑制することができる。
【0064】
また、中間電極7が複数に分割されて複数の中間電極部7a,7bが形成されている場合、好ましくは、分割されている中間電極部間の間隔E3 の合計をE3'としたとき、E3 <E1 ≦E2 とされ、それによって電位集中が防止でき、許容電流量を大きくすることができる。
【0065】
【発明の効果】
請求項1に記載の発明によれば、サーミスタ素体の両端に第1,第2の外部電極が形成されており、サーミスタ素体内に第1,第2の外部電極とそれぞれ電気的に接続されており、かつ先端間が所定距離を隔てて対向された第1,第2の内部電極と、第1,第2の外部電極の何れにも電気的に接続されていない中間電極とを備えるサーミスタにおいて、第1,第2の内部電極の先端間の対向距離E2 が第1,第2の外部電極間の距離E1 以上とされているので、第1,第2の内部電極の長さが相対的に短く、従って、メッキ液の侵入や湿気の侵入に起因する特性の変動を抑制することができ、かつ抵抗値のばらつきを低減することが可能となる。従って、請求項1に記載の発明によれば、第1,第2の外部電極の少なくとも1つの層をメッキ法により形成した場合であっても、初期抵抗値のばらつきが少ないだけでなく、周囲の環境や経時による特性の劣化の生じ難いサーミスタを提供することが可能となる。
【0066】
請求項2に記載の発明では、第1の外部電極の先端と第2の外部電極に接続されている第2の内部電極の先端との間の距離をE4 、第2の外部電極の先端と、第1の内部電極の先端との間の距離をE5 としたときに、E1 <E4 かつE1 <E5 とされているので、第1,第2の内部電極と、相手側の電位に接続される外部電極との間の抵抗に起因する抵抗値のばらつきを抑制することができ、より一層抵抗値のばらつきの少ないサーミスタを提供し得る。
【0067】
請求項3に記載の発明では、第1,第2の内部電極と中間電極との間のサーミスタ素体層の厚みをE6 、中間電極のサーミスタ素体の端部側の端縁と、該端縁に近いサーミスタ素体の端部との間の距離をE7 としたときに、E6 <E7 とされているので、中間電極と外部電極との間の抵抗に起因する抵抗値のばらつきを抑制することができ、より一層抵抗値のばらつきの少ないサーミスタを提供することができる。
【0068】
請求項4に記載の発明では、複数の中間電極部を有する構成において、中間電極部間の対向距離の合計をE3 としたときに、E3 <E1 とされているので、信頼性が向上し、抵抗ばらつきを小さくすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るチップ型サーミスタを示す縦断面図。
【図2】図1に示したチップ型サーミスタの平面断面図。
【図3】第2の実施例に係るチップ型サーミスタを示す縦断面図。
【図4】第1の実施例のチップ型サーミスタの変形例を示す縦断面図。
【図5】第2の実施例のチップ型サーミスタの変形例を示す縦断面図。
【図6】第1の実施例のチップ型サーミスタの変形例を説明するための平面断面図。
【図7】第2の実施例のチップ型サーミスタの変形例を示す縦断面図。
【図8】第1の実施例のチップ型サーミスタのさらに他の変形例を示す縦断面図。
【図9】第2の実施例のチップ型サーミスタのさらに他の変形例を示す縦断面図。
【図10】従来の積層サーミスタを示す断面図。
【図11】従来のチップ型サーミスタの一例を示す縦断面図。
【図12】従来のチップ型サーミスタの他の例を示す縦断面図。
【符号の説明】
1…チップ型サーミスタ
2…サーミスタ素体
2a,2b…端面
3,4…第1,第2の外部電極
5,6…第1,第2の内部電極
6A…第2の内部電極
7a,7b…中間電極部
7c,7d…中間電極部
8…中間電極
11…チップ型サーミスタ
21…チップ型サーミスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thermistor used to detect temperature or compensate for changes in the characteristics of circuits and electronic components due to temperature. More specifically, the thermistor body has an internal electrode so that it can be surface mounted. The present invention relates to an improvement of a thermistor in which external electrodes are formed at both ends of a thermistor body.
[0002]
[Prior art]
Japanese Patent Laid-Open No. 4-130702 discloses a chip thermistor that can reduce variations in resistance value. This chip thermistor is shown in FIG. The
[0003]
Japanese Patent Application Laid-Open No. 5-243007 discloses a laminated thermistor that hardly causes variations in the overlapping area between internal electrodes. This laminated thermistor is shown in FIG. In the laminated
[0004]
Japanese Patent Laid-Open No. 4-261001 discloses a thermistor shown in FIG. 12 as a structure capable of reducing the resistance value of the thermistor. In this
[0005]
[Problems to be solved by the invention]
In the
[0006]
Further, the solder flux when the chip-
[0007]
Also in the laminated
[0008]
Further, the distance between the
[0009]
On the other hand, in the
[0010]
The object of the present invention is to hardly cause deterioration of characteristics due to penetration of moisture, plating solution or flux into the thermistor body, and resistance value variation due to the influence of thermistor body dimensions, electrode dimensions, etc. To provide a thermistor.
[0011]
[Means for Solving the Problems]
The thermistor according to the first aspect of the present invention includes a thermistor element body, first and second external electrodes formed at both ends of the thermistor element body, and the thermistor element with a predetermined distance between the tips. First and second internal electrodes facing each other, and the first and second internal electrodes are electrically connected to the first and second external electrodes, respectively, and are embedded in the thermistor body. An intermediate electrode that is not electrically connected to any of the first and second external electrodes, The internal electrode is not disposed at the same height position as the intermediate electrode provided in the thermistor body, The distance between the first and second external electrodes is E 1 , The opposing distance between the tips of the first and second internal electrodes is E 2 When E 1 ≦ E 2 It is said that it is said.
[0012]
Moreover, in a specific aspect of the present invention, as described in
[0013]
According to another specific aspect of the present invention, as described in
[0014]
Furthermore, according to another specific aspect of the present invention, as described in
[0015]
In the present invention, a plurality of the first and second internal electrodes may be formed at different height positions in the thermistor body.
In the present invention, a plurality of intermediate electrodes may be formed. In this case, the plurality of intermediate electrodes may be formed at different height positions in the thermistor body.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be clarified by giving non-limiting examples of the present invention with reference to the drawings.
[0017]
(First embodiment)
FIG. 1 is a longitudinal sectional view showing a chip type thermistor according to a first embodiment of the present invention, and FIG. 2 is a plan sectional view thereof.
[0018]
The chip type thermistor 1 is a negative characteristic thermistor having a negative resistance temperature characteristic. This chip-type thermistor 1 is configured using a
[0019]
The
[0020]
The distance between the first
[0021]
The
[0022]
In the
[0023]
The
[0024]
A thickness E is provided below the
[0025]
The
The first and second
[0026]
The
[0027]
An example of this manufacturing method will be described. First, an organic binder, a dispersant, and a surface active agent are mixed with a semiconductor ceramic material exhibiting negative resistance temperature characteristics to obtain a ceramic slurry, and a ceramic green sheet is formed using the ceramic slurry. This ceramic green sheet is punched out so as to have a predetermined planar shape, and then the first green sheet is printed with an Ag-Pd paste to form the first and second
[0028]
The first and second ceramic green sheets are laminated such that the first ceramic green sheet is positioned above, and an appropriate number of ceramic green sheets not printed with conductive paste are laminated on the top and bottom, and the thickness is increased in the thickness direction. Press to obtain a laminate. The laminated body is fired to obtain the
[0029]
An Ag paste is applied to both end faces 2a and 2b of the
[0030]
The feature of the chip type thermistor 1 of this embodiment is that the distance E between the first and second
[0031]
(Second embodiment)
FIG. 3 is a longitudinal sectional view showing the
[0032]
As shown in FIG. 3, the second
[0033]
In the
[0034]
Note that the facing distance E between the first and second internal electrodes in the present invention. 2 Means the facing distance between the tips of the internal electrodes, and therefore, for example, as shown in FIG. 3, the distance along the horizontal direction between the tip of the
[0035]
(Evaluation of the chip type thermistor of the first and second embodiments)
Evaluation of the chip-
[0036]
As the
[0037]
For comparison, a
[0038]
The evaluation method is as follows.
(1) Initial characteristics before and after plating: resistance value R before and after electrolytic plating of Ni and Sn when forming the
[0039]
(2) Reliability evaluation: a) high temperature storage test, b) wet storage test, c) low temperature storage test, d) heat cycle test, and e) wet current test, respectively, the thermistor before and after plating. R before and after plating twenty five Was measured. This R twenty five The change rate before and after plating is shown in Table 1 below.
[0040]
a) High temperature standing test: The thermistor body was left at a temperature of 125 ° C. for 1000 hours.
b) In-humidity test: The thermistor was left in a thermostatic chamber at a relative humidity of 95% RH and a temperature of 60 ° C. for 1000 hours.
[0041]
c) Low temperature standing test: The thermistor body was left in a thermostatic chamber at -55 ° C for 1000 hours.
d) Heat cycle test: The thermistor body is maintained at a temperature of −55 ° C. for 30 minutes, then heated to a temperature of 125 ° C., left at a temperature of 125 ° C. for 30 minutes, then cooled, and again at −55 ° C. The process of cooling to a temperature of 1 was taken as one cycle, and this heat cycle was repeated 100 times.
[0042]
e) In-humidity energization test: A current of 1 mA was applied to the thermistor for 1000 hours at a relative humidity of 95% RH and a temperature of 40 ° C.
[0043]
[Table 1]
[0044]
As is apparent from Table 1, in the chip thermistors of the first and second embodiments, the rate of change in resistance value before and after plating is significantly smaller than that of the chip thermistors prepared for comparison. I understand that.
[0045]
Also, in the reliability evaluation, the
[0046]
In NiSn plating, a sulfuric acid solution is used as the plating solution. On the other hand, the electrode film formed by applying and baking the Ag paste is porous, so that the plating solution is likely to penetrate. Therefore, in the conventional
[0047]
On the other hand, in the chip type thermistor of the first and second embodiments, the distance E 2 Is the distance E 1 As described above, that is, because the length of the internal electrode is relatively small, deterioration of characteristics due to penetration of the plating solution is suppressed, and variation in resistance values and deterioration of characteristics in reliability evaluation are suppressed. I think that the.
[0048]
In obtaining the thermistor 1, the distance E 1 , Distance E 2 Various thermistors were prepared and evaluated in the same manner as the chip-type thermistor 1 of the first embodiment. The results are shown in Table 2 below. In Table 2, the initial value variation R 3CV Indicates the variation in resistance value of the thermistor before plating at 25 ° C., the processing change ΔR due to plating indicates the change in resistance value at 25 ° C. before and after plating, and the reliability evaluation is based on the first and second reliability evaluations described above. This was performed in the same manner as the high temperature storage test and the wet energization test in the reliability evaluation performed in the thermistor of the example.
[0049]
[Table 2]
[0050]
From the results in Table 2, E 2 -E 1 And the variation in the initial value of the resistance value of the thermistor was obtained. The results are shown in Table 3.
[0051]
[Table 3]
[0052]
Further, the distance E described above Three The initial value R of the resistance value when V is changed in the first embodiment twenty five , Its variation R 3CV Table 4 shows the reliability evaluation results.
[0053]
[Table 4]
[0054]
As is clear from Tables 2 and 3, E 2 -E 1 Is greater than or equal to 0, ie, E 1 ≦ E 2 By doing so, it can be seen that the variation of the initial value of the resistance value can be reduced to 5.3% or less, and good results can be obtained in the reliability evaluation.
[0055]
Further, as apparent from Table 4, the distance E between the intermediate electrode portions Three Changing the initial value R of the resistance value without causing variations in the resistance value or fluctuations in characteristics in the reliability evaluation. twenty five It can be seen that can be adjusted. That is, in the
[0056]
(Modification)
The thermistor of the present invention can be variously modified as shown in FIGS.
In the
[0057]
FIG. 5 corresponds to a modification of the
[0058]
In the chip thermistor 1 shown in FIG. 1, the
[0059]
Moreover, in the example shown in FIGS. 1-6, although
[0060]
In the example shown in FIGS. 1 to 7, the intermediate electrode is divided into two
[0061]
Further, as shown in FIG. 9, a plurality of
[0062]
(Preferred modification)
Preferably, the distance between the tip of the first
[0063]
Preferably, the thickness of the thermistor body layer between the first and second
[0064]
In addition, when the
[0065]
【The invention's effect】
According to the first aspect of the present invention, the first and second external electrodes are formed at both ends of the thermistor body, and are electrically connected to the first and second external electrodes, respectively, in the thermistor body. A thermistor including first and second internal electrodes whose tips are opposed to each other with a predetermined distance, and an intermediate electrode that is not electrically connected to any of the first and second external electrodes , The facing distance E between the tips of the first and second internal electrodes 2 Is the distance E between the first and second external electrodes 1 As described above, the lengths of the first and second internal electrodes are relatively short. Therefore, it is possible to suppress variation in characteristics due to penetration of plating solution and moisture, and resistance value. It is possible to reduce the variation of. Therefore, according to the first aspect of the invention, even when at least one layer of the first and second external electrodes is formed by plating, not only the initial resistance value is small, but also the surroundings Thus, it is possible to provide a thermistor in which the deterioration of characteristics due to the environment and the aging hardly occurs.
[0066]
According to the second aspect of the present invention, the distance between the tip of the first external electrode and the tip of the second internal electrode connected to the second external electrode is E Four , The distance between the tip of the second external electrode and the tip of the first internal electrode is E Five When E 1 <E Four And E 1 <E Five Therefore, variation in resistance value due to resistance between the first and second internal electrodes and the external electrode connected to the other-side potential can be suppressed, and the resistance value can be further reduced. A thermistor with little variation can be provided.
[0067]
In the invention according to
[0068]
In the invention according to
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view showing a chip thermistor according to a first embodiment of the present invention.
2 is a plan sectional view of the chip thermistor shown in FIG. 1. FIG.
FIG. 3 is a longitudinal sectional view showing a chip type thermistor according to a second embodiment.
FIG. 4 is a longitudinal sectional view showing a modification of the chip thermistor according to the first embodiment.
FIG. 5 is a longitudinal sectional view showing a modification of the chip thermistor according to the second embodiment.
FIG. 6 is a plan sectional view for explaining a modification of the chip-type thermistor according to the first embodiment.
FIG. 7 is a longitudinal sectional view showing a modification of the chip thermistor according to the second embodiment.
FIG. 8 is a longitudinal sectional view showing still another modification of the chip thermistor according to the first embodiment.
FIG. 9 is a longitudinal sectional view showing still another modification of the chip thermistor according to the second embodiment.
FIG. 10 is a cross-sectional view showing a conventional laminated thermistor.
FIG. 11 is a longitudinal sectional view showing an example of a conventional chip type thermistor.
FIG. 12 is a longitudinal sectional view showing another example of a conventional chip type thermistor.
[Explanation of symbols]
1 ... Chip type thermistor
2 ... Thermistor body
2a, 2b ... end face
3, 4 ... first and second external electrodes
5, 6 ... first and second internal electrodes
6A ... second internal electrode
7a, 7b ... Intermediate electrode section
7c, 7d ... intermediate electrode part
8 ... Intermediate electrode
11 ... Chip type thermistor
21 ... Chip type thermistor
Claims (6)
前記サーミスタ素体の両端に形成された第1,第2の外部電極と、
前記サーミスタ素体内において、先端間が所定距離を隔てて対向された第1,第2の内部電極とを備え、第1,第2の内部電極が、それぞれ、第1,第2の外部電極に電気的に接続されており、
サーミスタ素体内に埋設されており、第1及び第2の外部電極の何れにも電気的に接続されていない中間電極をさらに備え、
前記サーミスタ素体内における前記中間電極が設けられた高さ位置と同じ高さ位置には、前記内部電極は配置されておらず、
前記第1,第2の外部電極間の距離をE1、前記第1,第2の内部電極の先端間の対向距離をE2としたときに、E1≦E2とされていることを特徴とする、サーミスタ。The thermistor body,
First and second external electrodes formed at both ends of the thermistor body;
The thermistor body includes first and second internal electrodes facing each other with a predetermined distance between the tips, and the first and second internal electrodes are respectively connected to the first and second external electrodes. Electrically connected,
An intermediate electrode that is embedded in the thermistor body and is not electrically connected to any of the first and second external electrodes;
The internal electrode is not disposed at the same height position as the intermediate electrode provided in the thermistor body,
Said first, E 1 the distance between the second external electrode, the first, when the opposing distance between the tips of the second internal electrode was E 2, that is the E 1 ≦ E 2 Characteristic, thermistor.
Priority Applications (1)
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Publications (2)
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