JP3800115B2

JP3800115B2 - Load drive circuit with overcurrent detection function

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Publication number: JP3800115B2
Application number: JP2002083194A
Authority: JP
Inventors: 博一豊田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-03-25
Filing date: 2002-03-25
Publication date: 2006-07-26
Anticipated expiration: 2022-03-25
Also published as: JP2003283314A

Description

【０００１】
【発明の属する技術分野】
本発明は、負荷電流の過電流検出機能を備えた負荷駆動回路に関し、特に通電開始時に突入電流を生ずる負荷の過電流検出に好適な回路技術に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴ、パワートランジスタ、ＩＧＢＴ等を負荷電流開閉用スイッチング素子として用いた負荷駆動回路には、負荷短絡等による過大電流からスイッチング素子を保護するための過電流検出回路が設けられることが多い。この過電流検出は通常、負荷電流をセンス抵抗を用いて電圧に変換し、検出された電圧を過電流判定のしきい値電圧と比較する方法で行われる。ところが、負荷が白熱ランプやソレノイド等の場合には、通電開始時に大きな突入電流が流れる。このような場合に、しきい値電圧を定常時の負荷電流を基準に設定しておいたのでは、通電開始の突入電流が過電流と判定されてしまい都合が悪い。
【０００３】
この不都合を回避する一つの方法は、通電開始直後の突入電流の流れる期間中は過電流検出を行わないことである。しかし、この方法では通電開始前から負荷が短絡していたような場合に、スイッチング素子が破壊されてしまう。これを改善した方法として、図９に示すように通電開始直後は過電流検出レベルを高く設定し、突入電流が減少する時間に合わせて過電流検出レベルを低い値に切り換える方法がある。
【０００４】
図１０は、このような方法を実現するために構成された負荷駆動回路の一例である。図１０においては、並列接続されたＮＭＯＳスイッチング素子Ｑ１００、Ｑ１０１が、共通接続されたゲート端子１００に加えられる通電指令信号によって負荷１０１に流れる電流を開閉する。この場合、スイッチング素子Ｑ１００の素子面積をＱ１０１より大きく形成しておく。すると大部分の負荷電流はスイッチング素子Ｑ１００を流れ、Ｑ１０１の方には負荷電流の一部のみが分流する。その分流比は概ね素子の面積に比例した一定値となるので、スイッチング素子Ｑ１０１に流れる電流を、そのドレイン側に接続したセンス抵抗Ｒ１００により電圧に変換すると、負荷電流に比例した電圧Ｖlが得られる。
【０００５】
一方、過電流検出レベルを決めるしきい値電圧Ｖrは、電圧Ｖddを抵抗Ｒ１０２と、接地側に接続された抵抗Ｒ１０３、Ｒ１０４a等からなる抵抗群の作る抵抗値とで分圧して生成される。そしてしきい値電圧Ｖrを変化させるため、スイッチング素子Ｑ１０２a等でもって通電開始からの経過時間に応じて抵抗１０４a等を切り換え、図９中に示すような階段状の過電流検出レベル（しきい値電圧Ｖr）を作りだしている。
【０００６】
【発明が解決しようとする課題】
しかしこの回路方式では、過電流検出レベルを階段状に切り換えることはできても、突入電流波形に合わせて連続的に変化させることはできない。連続的なカーブにするには、分圧比の切り換えを細かくする必要があり、そのためには分圧用抵抗とスイッチング素子の数Ｎを増さねばならない。そうすると部品点数が増加し、切り換えのためのタイミング信号発生回路が複雑化する。また集積化のため同一半導体基板上にこれらの回路を形成する場合、基板面積が増大するという問題も生ずる。
【０００７】
本発明は、上記の問題点を解決することを課題とするものであって、より特定すれば、本来の過電流検出機能を損なうことなく、過電流検出レベルの設定、変更が容易である過電流検出機能を備えた負荷駆動回路、並びに通電開始時の突入電流を過電流として検出することのない過電流検出機能を備えた負荷駆動回路を提供することを課題とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するための請求項１記載の負荷駆動回路は、第１の電流源と、第１、第２のカレントミラー回路と、第１、第２のＮＭＯＳトランジスタと、第１、第２の抵抗と、コンパレータと、タイミング信号発生回路と、を具備する負荷駆動回路であって、前記タイミング信号発生回路は外部から入力される負荷駆動信号を受けて前記第１の電流源に対して一定時間だけ高電流を出力する電流値指令信号を送出し、該電流値指令信号の立ち上がりから一定時間だけ遅れて前記第１、第２のＮＭＯＳトランジスタに対して通電指令信号を送出するように構成されており、前記第１の電流源は前記高電流を出力する電流値指令信号を受けていない間は予め定めた一定電流を出力し、電流値指令信号を受けている間は予め定めた高電流を出力するように構成されており、前記第１のカレントミラー回路は前記第１の電流源の出力電流を一定倍率した電流を出力するように構成されており、前記第２のカレントミラー回路は前記第１のカレントミラー回路の出力電流を一定倍率した電流を出力するように構成されており、前記第１、第２のＮＭＯＳトランジスタはゲート共通、ソース共通に接続され、前記タイミング信号発生回路の出力する通電指令信号により前記共通ソースに接続された負荷の電流を開閉するものであって該電流を一定比率で分担するように構成されており、前記第１の抵抗は前記第２のカレントミラー回路の出力に接続されて両端間に該第２のカレントミラー回路の出力電流に比例する電圧を生成するように構成されており、前記第２の抵抗は前記第２のＮＭＯＳトランジスタのドレインに接続されて両端間に該第２のＮＭＯＳトランジスタに流れる電流に比例する電圧を生成するように構成されており、前記コンパレータは前記第２の抵抗の両端の電圧が前記第１の抵抗の両端の電圧よりも大である場合に過電流信号を出力するように構成されていることを特徴とする負荷駆動回路である。
【０００９】
このような負荷駆動回路は、負荷に正常な突入電流が流れる期間中は過電流検出のしきい値を高くするので、正常な突入電流を過電流と誤って検出することがない。また、過電流検出のしきい値を高める指令信号を送出した後、一定時間遅れて負荷を駆動する通電指令信号を送出するように構成しているので、突入電流が流れ始めるタイミングでは既にしきい値が高い値となっている。通電指令信号としきい値を高める指令信号を同時に出力した場合には、回路の遅延時間のバラツキから突入電流の開始部分で誤って過電流が検出される場合が起こり得るが、本構成ではしきい値を高める指令信号を先行させているのでそのような誤検出を防止できる。更に、負荷を駆動していない期間における過電流検出のしきい値を例えば、定常時の負荷電流以上に維持する。従って、負荷電流が流れていない期間に、ノイズ等によって過電流検出信号が出力されることを防止できる効果も奏する。
【００１０】
請求項２記載の負荷駆動回路は、請求項１記載の構成における第２のカレントミラー回路を省略し、第１のカレントミラー回路の出力電流を直ちに第１の抵抗に流すようにしたものである。負荷駆動開始のタイミング、負荷を駆動していない時の過電流検出しきい値は請求項１の構成と同じである。従って、請求項１に記載の負荷駆動回路と同様の効果を奏する。
【００１１】
また、請求項３記載の負荷駆動回路は、請求項１または２に記載の負荷駆動回路であって、前記第１の電流源は前記高電流を出力する電流値指令信号を受けていない間は予め定めた一定電流を出力し、電流値指令信号を受けた場合にはその信号の立ち上がり時より、一次遅れ回路のインパルス応答波形に類似した波形を持つ電流パルスを前記一定電流に重畳して出力するように構成されていることを特徴とする負荷駆動回路である。
【００１２】
本構成の負荷駆動回路は、過電流検出のしきい値が負荷への正常突入電流にほぼ一定の値を加えた値となるようにするため、請求項１、２の構成における第１の電流源が高い電流を出力する際の電流波形を一次遅れ回路のインパルス応答波形類似としたものである。負荷駆動開始のタイミング、負荷を駆動していない時の過電流検出しきい値は請求項１、２の構成と同じである。このような構成により過電流検出しきい値と正常突入電流との差が一定値に近い値となり、過電流検出精度が向上する効果を奏する。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の負荷駆動回路の構成を表すブロック図である。
図１中、電流源１は外部信号により出力電流が可変できるものであるが、過電流検出レベルが一定値でよい場合には固定出力の電流源であってもよい。第１の電流源１の出力電流Ｉoは、第２の電流源２に対して入力電流として与えられる。第２の電流源２は、その入力電流に一定比率ａを掛けた電流ａ・Ｉo を出力するものである。この出力電流は、第１の電圧生成手段３に入力される。第１の電圧生成手段３は、入力電流に比例した電圧を生成するもので、結果としてその出力には第１の電流源１の出力電流に比例する電圧Ｖrが現れる。この電圧Ｖrが過電流レベルを判定するしきい値電圧Ｖrとして電圧比較手段９に入力される。
【００１４】
一方、負荷４は、電源Ｖddより電流が供給され、その負荷電流は、入力端子７に印加される通電指令信号に従って動作する並列接続された第１、第２のスイッチング素子５、６により開閉される。即ち、スイッチング素子５、６が負荷駆動手段を構成している。スイッチング素子５、６としては、パワーＭＯＳＦＥＴ、パワートランジスタ、ＩＧＢＴ等を用いることができる。またスイッチング素子５、６は、負荷電流を流す際に、その負荷電流を一定比率で分担しあって流すように形成されたものである。このような電流の分担の仕方は、素子面積の異なるスイッチング素子を使用することによって実現できる。あるいは、スイッチング素子５、６を１個のスイッチング素子として同一半導体基板上に形成し、負荷電流の出力側接合を一定比率の面積を持つ２つの接合に分けて形成した、いわゆるセンス端子付きスイッチング素子によっても実現することができる。
【００１５】
第２のスイッチング素子６の出力電流は、第２の電圧生成手段８によって電流値に比例した電圧Ｖlに変換される。この電圧Ｖlは、負荷４に流れる電流に比例するものである。この負荷電流に比例する電圧Ｖlと、前述のしきい値電圧Ｖrとが電圧比較手段９にて比較され、電圧Ｖlが電圧Ｖrより大と判定された場合に過電流出力信号が出力される。すなわち、図１のブロック図により構成される回路は、負荷を駆動すると同時に、負荷電流の過電流を検出する機能を備えていることになる。
【００１６】
前述した従来例の図１０の回路では、基準電圧Ｖddを抵抗で分圧することにより、過電流検出レベルを決めるしきい値電圧Ｖrを生成していた。この回路方式でしきい値電圧Ｖrを変化させるには、分圧抵抗の値を変化させる必要があるが、一般に抵抗値を連続的に変化させることは容易ではないため、図９の例のように階段状に変化させるしかない。
【００１７】
これに対して本実施形態の場合には、第１の電流源１の出力電流に比例したしきい値電圧Ｖrが生成される方式を採っている。従って、第１の電流源１の出力電流を連続的に変化させることができれば、しきい値電圧Ｖrは連続的に変化する。ここで、電流源の回路方式は種々考案されており、その出力電流を外部からの信号により可変することは難しいことではない。
【００１８】
例えば、図２はこのような出力電流可変の電流源の簡単な回路例で、この電流源はＮＰＮトランジスタＱ１と、そのエミッタに接続された抵抗Ｒ１の僅か２個の部品で構成されている。ベースに印加する電圧をＶin、ベース−エミッタ間電圧をＶbeとするとコレクタ電流Ｉoutは、次の（１）式で計算される一定値となる。
Ｉout ＝（Ｖin−Ｖbe）／Ｒ１（１）
即ち、図２の回路は、外部からベースに印加される電圧Ｖinによって出力電流が決まる電流源であるので、電圧Ｖinを変化させることにより出力電流値の設定や変更を容易に行うことができる。また電圧Ｖinを連続的に変化させることで、出力電流Ｉoutも連続的に変化させ得る。
このように本実施形態の図１のブロック図による回路構成によれば、過電流検出レベルの設定、変更は容易であり、また設定値を連続的に変化させることも容易にできる。
【００１９】
また図１のブロック図では、第１の電流源１の後に第２の電流源２を設け、第１の電流源１の出力電流を一定倍率した上で、第１の電圧生成手段３に供給してしきい値電圧Ｖrを生成している。このため第１の電流源１の出力電流の最大値（最大の過電流検出レベルに対応する出力電流値）は、第１の電圧生成手段３で必要とされる電流値をあまり考慮することなく、かなり自由に選択することができる。このことは第１の電流源１の回路設計に際しての制約が緩いことを意味し、回路設計が容易になる効果がある。更に、本実施形態では、過電流検出レベルを決定する電気信号が、電流信号の形で第１の電流源１で生成され、電流信号のまま第１の電圧生成手段３まで伝達される。従って、信号の発生、伝達段階でノイズの影響を受けることが少なく、また電源電圧Ｖccの変動にもあまり影響されないという利点がある。
【００２０】
図３は、図１のブロック図を具体化した回路構成の一例である。第１の電流源１０は、図１の第１の電流源１に相当するもので、外部からの電流値指令信号により出力が可変される電源である。ただし、過電流検出レベルが一定値でよい場合には固定出力の電源でもよい。電流源１０の出力端子１２は、カレントミラー回路１１の電流入力端子１３に接続されていて、電流源１０の出力電流Ｉsaがカレントミラー回路１１の入力電流として与えられている。
【００２１】
カレントミラー回路１１は、図１の第２の電流源２に相当するもので、ＰＮＰトランジスタＱ２、Ｑ３、Ｑ４と抵抗Ｒ２、Ｒ３とで構成されている。カレントミラー回路とは一般的に、ベース端子が互いに共通に接続された２個のトランジスタのコレクタタ電流の大きさが、ミラーのように互いに同じになるという特性を利用した回路を言う。本カレントミラー回路１１の場合は、トランジスタＱ２、Ｑ３のエミッタ側に抵抗Ｒ２、Ｒ３が接続された回路で、電流出力端子１４からの出力電流Ｉsbは、抵抗値の比をＲ２：Ｒ３＝ａ：１とすると、次のようになる。
Ｉsb＝a・Ｉsa （２）
即ち、入力電流Ｉsaが一定倍率された出力電流Ｉsbが得られる。なおトランジスタＱ４は、ミラー比の精度を高めるためのもので、精度があまり要求されない場合にはＱ４を取り除き、代わりにトランジスタＱ２のベースとコレクタを短絡してもよい。
【００２２】
カレントミラー回路１１の出力電流Ｉsbは、第１の抵抗Ｒ４を通って接地端子に流れ、抵抗Ｒ４の非接地側端子に電圧Ｖrを発生させる。即ち、抵抗Ｒ４は、図１の第１の電圧生成手段３に相当し、その出力電圧Ｖrは次のようになる。
Ｖr＝a・Ｉsa・Ｒ４（３）
電圧ＶrはＩsaに比例するので、この電圧Ｖrが、過電流レベルを判定するしきい値電圧となるようにＩsaが設定される。
【００２３】
他方、負荷１５は第１、第２のＮＭＯＳトランジスタＱ５、Ｑ６により駆動される。Ｑ５、Ｑ６は、それぞれ図１の第１、第２のスイッチング素子５、６に相当する。トランジスタＱ５、Ｑ６はゲート共通、ドレイン共通に接続されている。センス抵抗Ｒ５の値は小さいので、トランジスタＱ５、Ｑ６は事実上、並列に接続されていることになる。トランジスタＱ５、Ｑ６は、共通接続されているゲート入力端子１６に印加される通電指令信号に従って動作し、負荷１５に流れる電流を開閉する。
【００２４】
図１の説明の中で述べたと同様に、トランジスタＱ５、Ｑ６は、共に導通状態においては、負荷１５に流れる電流を一定比率で分担するように形成されている。従って、トランジスタＱ６に流れる電流を、ソース側に接続されたセンス用の第２の抵抗Ｒ５を通すことで、負荷電流に比例する電圧Ｖlが得られる。即ち、第２の抵抗Ｒ５が、図１の第２の電圧生成手段８に相当している。
【００２５】
この負荷電流に比例する電圧Ｖlとしきい値電圧Ｖrとが、コンパレータＣＯＭＰ１で比較され、過電流出力信号が生成される。即ち、コンパレータＣＯＭＰ１が図１の電圧比較手段９に相当している。
この図３の回路は、図１のブロック図を具体化した一例であり、図１のブロック図の説明に述べたと同様の効果を有する。
【００２６】
図４は、図１のブロック図を具体化した他の回路構成の例である。図４では、図３と同一あるいは相当部分に同一符号が付してある。図４の回路構成が図３の回路構成と大きく相違する点は、図３のカレントミラー回路１１部分が、図４では第１のカレントミラー回路１１と第２のカレントミラー回路１７の縦続接続された２つのカレントミラー回路に置き換えられている点である。
【００２７】
これに伴い第１のカレントミラー回路１１の出力電流が、第２のカレントミラー回路１７の入力電流となり、第２のカレントミラー回路１７の出力電流が、第２の抵抗Ｒ４に流れるようになっている。その他、スイッチング素子としての第１、第２のＮＭＯＳトランジスタＱ５、Ｑ６はソース共通に接続され、負荷１５は、共通接続されたソースと接地端子との間に接続されており、第２の抵抗Ｒ５は第２のトランジスタＱ６のドレインと電源Ｖddとの間に接続されている点が異なる。コンパレータＣＯＭＰ１は、図３と同様に第１の抵抗４の両端に現れるしきい値電圧Ｖrと第２の抵抗Ｒ２の両端に現れる負荷電流に比例する電圧Ｖlとを比較して過電流出力信号を出力する。抵抗Ｒ４、Ｒ５の一端が基準電位ＧＮＤではなく、電源Ｖddに接続されているため、コンパレータＣＯＭＰ１の入力端子への接続が、図３とは逆になっている。
【００２８】
この図４の回路も、図１のブロック図を具体化した一例であるので、図１のブロック図の説明に述べたと同様の効果を有する。また図４の場合、負荷１５の一端が基準電位ＧＮＤに接続されているため、負荷１５への配線に共通の基準電位配線を利用できる利点がある。
【００２９】
（第２の実施形態）
本実施形態は、白熱ランプのような通電開始時に突入電流が流れる負荷に対応した実施形態であって、図５にその回路構成を示す。本回路は、前述した図４の回路構成に、タイミング信号発生回路１８を追加した負荷駆動回路である。図６に示した各部波形のタイミングチャートを参照しながらタイミング信号発生回路１８の動作、及び全体の過電流検出の動作を説明する。
【００３０】
タイミング信号発生回路１８は、外部からの負荷駆動信号を入力として受けて、負荷電流の開閉を行うトランジスタＱ５、Ｑ６に通電指令信号を送出する動作と、第１の電流源１０に、過電流検出レベルを決める指令信号である電流値指令信号を送出する動作を行う。ただし、負荷電流が流れていない期間に、ノイズ等によって過電流検出信号が出力されることを防止するため、タイミング信号発生回路１８は、負荷駆動信号信号を受けていない期間においても、電流源１０に対して過電流検出レベルを定常時の負荷電流以上に維持するような電流値指令信号を出力するようになっている。
【００３１】
そして、外部より負荷駆動信号を受けると同時に、図６（ｂ）に示すように、過電流検出レベルが負荷の突入電流以上になるように高めた電流値指令信号を電流源１０に送出する。次いで、その送出タイミングと同時、又は微小時間遅れて、トランジスタＱ５、Ｑ６を導通させるための通電指令信号を図６（ｃ）に示すように送出する。これにより図６（ｅ）に示したような突入電流を伴った負荷電流が流れるが、過電流検出レベルは同図（ｄ）のように、先の電流値指令信号により突入電流以上に高められているので過電流とは判定されない。突入電流は時間とともに急激に減少して定常時の電流値まで低下するので、タイミング信号発生回路１８は内蔵するタイマーを使用して、負荷駆動信号を受けてから一定時間後に、過電流検出レベルが定常時の負荷電流に対応した値に下がるように電流値指令信号のレベルを低下させる。
【００３２】
このように、突入電流が流れる期間だけ、過電流検出レベルを高めているため、突入電流が誤って過電流と判定されることが防止される。そして、突入電流期間が経過した後の定常状態では、定常負荷電流に合わせた過電流検出レベルでもって過電流検出が行われる。本方式では、突入電流が流れている期間も過電流検出動作を停止している訳ではないので、この期間中に負荷短絡等により突入電流よりも大きな電流が流れた場合には、過電流と判定されて過電流検出信号が出力される。
【００３３】
なお、突入電流のような大きな電流が流れる場合においては、トランジスタＱ５、Ｑ６の電流分担の比率が定常負荷電流時の分担率から外れ、少ない電流を負担しているトランジスタＱ６に、定常時より高い分担率の電流が流れる傾向があるので、突入電流が流れる期間の過電流検出レベルは、この点も考慮して決めることが望ましい。
【００３４】
（第３の実施形態）
本実施形態も、白熱ランプのような通電開始時に突入電流が流れる負荷に対応した実施形態であるが、過電流検出レベルが突入電流の波形に近似したカーブで連続的に変化する特徴を有する過電流検出機能を具備した負荷駆動回路に関するものである。図７に示した本実施形態の負荷駆動回路は、前述した図４の回路にタイミング信号発生回路１８を追加したのに加え、第１の電流源１０を図中の１９に示すような電流源回路に置き換えたものである。
【００３５】
タイミング信号発生回路１８は、外部からの負荷駆動信号を受けて、負荷電流の開閉を行うトランジスタＱ５、Ｑ６に通電指令信号を送出する動作と、突入電流波形に近似した過電流検出レベルを発生させるためのトリガとなるパルス信号を電流源１９に送出する動作を行うものである。
【００３６】
電流源回路１９の出力部は、トランジスタＱ９と抵抗Ｒ８とで構成されており、これは前述した図２と同じ構成である。即ち、その出力電流Ｉsａは、トランジスタＱ９のベース電圧で決まる一定値となる。この回路はエミッタフォロワ回路で、入力インピーダンスが非常に高い。このためトランジスタＱ１０のエミッタ側抵抗Ｒ１１を流れた電流は、殆どがトランジスタＱ１０を通って接地端子に流れる。
【００３７】
電流源回路１９に入力信号が印加されていない状態では、トランジスタＱ１０のベース−エミッタ接合は、電源電圧Ｖcc、抵抗Ｒ１１、抵抗Ｒ１０を通して順方向にバイアスされており、ベース電流が流れている。トランジスタＱ９、Ｑ１０のベース−エミッタ間順方向電圧は等しく、電流増幅率は十分に高いとすると、トランジスタＱ１０のベース電位とトランジスタＱ９のエミッタ電位とは同一電位となるので、電流源回路１９の出力電流Ｉsaは、トランジスタＱ１０のベース電位をＶbとすると次のように表される。
Ｉsa＝Ｖb／Ｒ８（４）式
即ち、電流源回路１９の出力電流Ｉsaは、トランジスＱ１０のベース電位Ｖb、換言すればトランジスタＱ１０のベースと接地端子間に接続されたコンデンサＣ１の充電電圧に比例する。
【００３８】
本実施形態の場合も、負荷電流が流れていない期間に、ノイズ等によって過電流検出信号が出力されないように、過電流検出レベルをゼロ電流よりも高い値に維持する必要がある。本回路の場合、電流源回路１９の入力信号がない場合にも、上記（４）式で計算される電流が出力されており、この電流値より決定される過電流検出レベルはゼロ電流より高いので、ノイズ等により誤動作が発生することはない。
【００３９】
突入電流が消滅した後の定常負荷電流が流れる状態では、過電流検出レベルは定常負荷電流より一定割合だけ大きい電流レベルに設定される必要がある。過電流検出レベルをそのような値に保つために必要な電流源回路１９の出力電流Ｉsaの調整は、抵抗Ｒ８、Ｒ１０、Ｒ１１の調整によって行うこともできるが、別の方法として、タイミング信号発生回路１８から一定の電流値設定信号を出力してトランジスタＱ１０のベース電位Ｖbを調節することによって行ってもよい。
【００４０】
次に外部より、負荷駆動信号が入力された場合の過電流検出の動作を、図８に示した各部波形のタイミングチャートを参照しながら説明する。
負荷駆動信号がタイミング信号発生回路１８に入力されると、直ちに電流源回路１９に対して、電流値指令信号としてインパルス状の電圧が送出される。インパルスとは、波高値が非常に高く、継続時間は非常に短く、その波形面積が１に等しい波形として定義されるが、現実にそのような波形を電気回路で実現することは不可能である。従って、代わりに図８（ｂ）に示したような波高値が一定で幅（継続時間）の短いパルス電圧がタイミング信号発生回路１８で作り出され、電流源回路１９の入力端子２０に印加される。
【００４１】
印加されたパルス電圧は、ダイオードＤ１と抵抗Ｒ９の直列回路を通り、抵抗Ｒ１０に並列接続されたコンデンサＣ１を充電する。ここで、抵抗Ｒ９の抵抗値は非常に低くしてあるので、コンデンサＣ１にはインパルス波形に近い電流が流れ込み、コンデンサＣ１は瞬時に入力パルス電圧の波高値まで充電される。
【００４２】
印加パルスが終了すると、コンデンサＣ１に充電された電荷は、抵抗Ｒ１０を通って放電を開始し、その充電電圧は指数関数カーブを描きつつパルス印加前の充電電圧まで時定数Ｒ１０・Ｃ１で減衰する。このような波形は、一次遅れ回路のインパルス応答波形と呼ばれるものである。このインパルス応答状の電圧波形がトランジスタＱ１０のベース電圧Ｖbとして印加されるため、過電流検出レベルは図８（ｄ）に示したように、定常時の過電流検出レベルに一次遅れ回路のインパルス応答波形を重畳したカーブを描いて連続的に変化する。
【００４３】
他方、トランジスタＱ５、Ｑ６に対しては、タイミング信号発生回路１８は通電指令信号を送出する。この指令信号は、前記電流指令信号パルスの終了と同時、又は終了直前から開始するタイミングで送出される。この通電指令信号によりトランジスタＱ５、Ｑ６が導通して、図８（ｅ）に示すような突入電流を伴った負荷電流が流れる。この突入電流波形も、白熱ランプやソレノイドの場合には前記インパルス応答波形に類似したような波形を呈する。
【００４４】
以上述べたような回路の動作によって、過電流検出レベルと負荷電流は、図８（ｄ）、（ｅ）に示すような波形を描いて変化する。即ち、過電流検出レベルは、突入電流の大きさに合わせるが如く、突入電流より幾分高い電流レベルを保ちつつ、連続的なカーブを描いて変化する。従って、突入電流が誤って過電流と判定されることが防止される。そして、突入電流期間が経過した後の定常状態では、定常負荷電流に合わせた過電流検出レベルで過電流検出が行われる。また、この突入電流が流れている間も過電流検出は行われているので、この間に負荷短絡等により異常な大電流が流れた場合には、過電流検出信号が出力される。
【００４５】
以上、本発明者によってなされた発明の実施形態を図面に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、トランジスタＱ５、Ｑ６には、ＩＧＢＴやパワートランジスタ、ドレインを共通接続したＰＭＯＳトランジスタを用いることができる。また、電流源回路中のトランジスタとしては、パイポーラトランジスタに代えてＭＯＳＦＥＴを使用することもできる。
【００４６】
本発明の一利用形態として、過電流検出信号が出力された場合に、その信号をラッチ回路でラッチし、ラッチした信号で負荷駆動用スイッチング素子をＯＦＦさせることは簡単であり、そのように回路を構成することにより、負荷駆動用スイッチング素子を保護する機能を備えた負荷駆動回路を容易に構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である過電流検出機能付き負荷駆動回路の機能ブロック図
【図２】電流源回路の一例を示す電気回路図
【図３】図１の機能ブロック図を実現する電気回路図
【図４】図１の機能ブロック図を実現する他の電気回路図
【図５】本発明の第２の実施形態を示す図３相当図
【図６】図５に示す回路のタイミングチャート
【図７】本発明の第３の実施形態を示す図３相当図
【図８】図７に示す回路のタイミングチャート
【図９】従来技術を示す負荷駆動回路のタイミングチャート
【図１０】負荷駆動回路の電気回路図
【符号の説明】
図面中、１は第１の電流源、２は第２の電流源、３は第１の電圧生成手段、４は負荷、５は第１のスイッチング素子、６は第２のスイッチング素子、８は第２の電圧生成手段、９は電圧比較手段、１０は第１の電流源、１１は第１のカレントミラー回路、１５は負荷、１７は第２のカレントミラー回路、１８はタイミング信号発生回路、Ｑ５は第１のＮＭＯＳトランジスタ、Ｑ６は第２のＮＭＯＳトランジスタ、Ｒ４は第１の抵抗、Ｒ５は第２の抵抗、ＣＯＭＰ１はコンパレータを示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a load drive circuit having a load current overcurrent detection function, and more particularly to a circuit technique suitable for load overcurrent detection that generates an inrush current when energization is started.
[0002]
[Prior art]
A load drive circuit using a power MOSFET, a power transistor, an IGBT, or the like as a load current switching element is often provided with an overcurrent detection circuit for protecting the switching element from an excessive current due to a load short circuit or the like. This overcurrent detection is usually performed by converting the load current into a voltage using a sense resistor and comparing the detected voltage with a threshold voltage for overcurrent determination. However, when the load is an incandescent lamp or a solenoid, a large inrush current flows at the start of energization. In such a case, if the threshold voltage is set on the basis of the load current in a steady state, the inrush current at the start of energization is determined as an overcurrent, which is inconvenient.
[0003]
One method for avoiding this inconvenience is that overcurrent detection is not performed during a period when an inrush current flows immediately after the start of energization. However, in this method, when the load is short-circuited before the start of energization, the switching element is destroyed. As a method for improving this, as shown in FIG. 9, there is a method of setting the overcurrent detection level high immediately after the start of energization and switching the overcurrent detection level to a low value in accordance with the time when the inrush current decreases.
[0004]
FIG. 10 is an example of a load driving circuit configured to realize such a method. In FIG. 10, the NMOS switching elements Q100 and Q101 connected in parallel open and close the current flowing through the load 101 according to the energization command signal applied to the commonly connected gate terminals 100. In this case, the element area of the switching element Q100 is formed larger than Q101. Then, most of the load current flows through the switching element Q100, and only a part of the load current is shunted toward Q101. Since the shunt ratio is a constant value approximately proportional to the area of the element, when the current flowing through the switching element Q101 is converted into a voltage by the sense resistor R100 connected to the drain side, a voltage Vl proportional to the load current is obtained. .
[0005]
On the other hand, the threshold voltage Vr for determining the overcurrent detection level is generated by dividing the voltage Vdd by the resistor R102 and a resistance value formed by a resistor group including resistors R103 and R104a connected to the ground side. In order to change the threshold voltage Vr, the switching element Q102a or the like switches the resistor 104a or the like according to the elapsed time from the start of energization, and a stepped overcurrent detection level (threshold value as shown in FIG. 9). Voltage Vr).
[0006]
[Problems to be solved by the invention]
However, in this circuit system, although the overcurrent detection level can be switched stepwise, it cannot be continuously changed in accordance with the inrush current waveform. In order to obtain a continuous curve, it is necessary to finely switch the voltage dividing ratio. To that end, the number N of voltage dividing resistors and switching elements must be increased. This increases the number of parts and complicates the timing signal generation circuit for switching. Further, when these circuits are formed on the same semiconductor substrate for integration, there is a problem that the substrate area increases.
[0007]
An object of the present invention is to solve the above problems, and more specifically, an overcurrent detection level can be easily set and changed without impairing the original overcurrent detection function. It is an object of the present invention to provide a load drive circuit having a current detection function and a load drive circuit having an overcurrent detection function that does not detect an inrush current at the start of energization as an overcurrent.
[0008]
[Means for Solving the Problems]
  The load driving circuit according to claim 1 for solving the above-described problem includes a first current source,A load driving circuit comprising first and second current mirror circuits, first and second NMOS transistors, first and second resistors, a comparator, and a timing signal generation circuit, The timing signal generation circuit receives a load drive signal input from the outside, sends a current value command signal for outputting a high current to the first current source for a predetermined time, and is constant from the rise of the current value command signal. The energization command signal is sent to the first and second NMOS transistors with a delay in time, and the first current source does not receive the current value command signal for outputting the high current. The first current mirror circuit is configured to output a predetermined constant current during the interval, and output a predetermined high current while receiving the current value command signal. The first current mirror circuit includes the first current source. The second current mirror circuit is configured to output a current obtained by multiplying the output current of the first current mirror circuit by a constant factor. The first and second NMOS transistors are connected to a common gate and a common source, and open and close a current of a load connected to the common source by an energization command signal output from the timing signal generation circuit. The first resistor is connected to the output of the second current mirror circuit and has a voltage proportional to the output current of the second current mirror circuit across the both ends. The second resistor is connected to the drain of the second NMOS transistor and is connected between both ends of the second NMOS transistor. The comparator is configured to generate a voltage proportional to the flowing current, and the comparator outputs an overcurrent signal when the voltage across the second resistor is greater than the voltage across the first resistor. The load driving circuit is configured to be configured as described above.
[0009]
  Such a load driving circuit raises the overcurrent detection threshold value during a period when a normal inrush current flows through the load, so that a normal inrush current is not erroneously detected as an overcurrent. In addition, since a configuration is made such that an energization command signal for driving the load is sent after a certain time delay after sending a command signal for increasing the overcurrent detection threshold, the threshold is already reached when the inrush current starts to flow. The value is high. If the energization command signal and the command signal for raising the threshold value are output at the same time, an overcurrent may be erroneously detected at the start of the inrush current due to variations in the circuit delay time. Since the command signal for increasing the value is preceded, such erroneous detection can be prevented. Further, the overcurrent detection threshold value during the period in which the load is not driven is maintained at, for example, a steady load current or higher. Therefore, it is possible to prevent the overcurrent detection signal from being output due to noise or the like during a period when the load current is not flowing.
[0010]
  The load driving circuit according to claim 2,The second current mirror circuit in the configuration of claim 1 is omitted, and the output current of the first current mirror circuit is immediately passed through the first resistor. The load driving start timing and the overcurrent detection threshold when the load is not driven are the same as in the configuration of the first aspect. Therefore, the same effect as the load drive circuit according to the first aspect can be obtained.
[0011]
  The load driving circuit according to claim 3 is the load driving circuit according to claim 1 or 2, wherein the first current source does not receive a current value command signal for outputting the high current. When a predetermined current is output and a current value command signal is received, a current pulse having a waveform similar to the impulse response waveform of the first-order lag circuit is superimposed and output from the rising edge of the signal. The load driving circuit is configured to be configured as described above.
[0012]
  The load drive circuit of the present configuration is configured so that the overcurrent detection threshold value becomes a value obtained by adding a substantially constant value to the normal inrush current to the load. The current waveform when the source outputs a high current is similar to the impulse response waveform of the first-order lag circuit. The load driving start timing and the overcurrent detection threshold value when the load is not driven are the same as those of the first and second aspects. With such a configuration, the difference between the overcurrent detection threshold value and the normal inrush current becomes a value close to a constant value, and the effect of improving the overcurrent detection accuracy is achieved.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a block diagram showing the configuration of the load drive circuit according to the first embodiment of the present invention.
In FIG. 1, the current source 1 has an output current that can be varied by an external signal. However, when the overcurrent detection level may be a constant value, it may be a fixed output current source. The output current Io of the first current source 1 is given as an input current to the second current source 2. The second current source 2 outputs a current a · Io obtained by multiplying the input current by a constant ratio a. This output current is input to the first voltage generating means 3. The first voltage generating means 3 generates a voltage proportional to the input current, and as a result, a voltage Vr proportional to the output current of the first current source 1 appears in the output. This voltage Vr is input to the voltage comparison means 9 as a threshold voltage Vr for determining the overcurrent level.
[0014]
On the other hand, the load 4 is supplied with a current from the power source Vdd, and the load current is opened and closed by first and second switching elements 5 and 6 connected in parallel that operate according to an energization command signal applied to the input terminal 7. The That is, the switching elements 5 and 6 constitute load driving means. As the switching elements 5 and 6, a power MOSFET, a power transistor, an IGBT, or the like can be used. In addition, the switching elements 5 and 6 are formed so that when a load current is passed, the load current is shared at a constant ratio. Such a current sharing method can be realized by using switching elements having different element areas. Alternatively, the switching elements 5 and 6 are formed as one switching element on the same semiconductor substrate, and the output current junction of the load current is divided into two junctions having a constant ratio area, so-called switching elements with sense terminals Can also be realized.
[0015]
The output current of the second switching element 6 is converted into a voltage Vl proportional to the current value by the second voltage generating means 8. This voltage Vl is proportional to the current flowing through the load 4. The voltage Vl proportional to the load current and the aforementioned threshold voltage Vr are compared by the voltage comparison means 9, and if it is determined that the voltage Vl is greater than the voltage Vr, an overcurrent output signal is output. That is, the circuit configured by the block diagram of FIG. 1 has a function of detecting an overcurrent of the load current at the same time as driving the load.
[0016]
In the conventional circuit of FIG. 10 described above, the threshold voltage Vr that determines the overcurrent detection level is generated by dividing the reference voltage Vdd with a resistor. In order to change the threshold voltage Vr by this circuit method, it is necessary to change the value of the voltage dividing resistor. However, since it is generally not easy to change the resistance value continuously, as shown in the example of FIG. There is no choice but to change it in steps.
[0017]
On the other hand, in the case of the present embodiment, a method is employed in which a threshold voltage Vr proportional to the output current of the first current source 1 is generated. Therefore, if the output current of the first current source 1 can be continuously changed, the threshold voltage Vr continuously changes. Here, various current source circuit systems have been devised, and it is not difficult to vary the output current by an external signal.
[0018]
For example, FIG. 2 is a simple circuit example of such a current source with variable output current, and this current source is composed of only two components, an NPN transistor Q1 and a resistor R1 connected to its emitter. When the voltage applied to the base is Vin and the base-emitter voltage is Vbe, the collector current Iout becomes a constant value calculated by the following equation (1).
Iout = (Vin−Vbe) / R1 (1)
That is, the circuit of FIG. 2 is a current source whose output current is determined by the voltage Vin applied to the base from the outside. Therefore, the output current value can be easily set or changed by changing the voltage Vin. Further, the output current Iout can be continuously changed by continuously changing the voltage Vin.
As described above, according to the circuit configuration of the present embodiment shown in the block diagram of FIG. 1, the overcurrent detection level can be easily set and changed, and the set value can be easily changed continuously.
[0019]
In the block diagram of FIG. 1, the second current source 2 is provided after the first current source 1, and the output current of the first current source 1 is supplied to the first voltage generating means 3 after being multiplied by a certain factor. Thus, the threshold voltage Vr is generated. For this reason, the maximum value of the output current of the first current source 1 (the output current value corresponding to the maximum overcurrent detection level) does not take the current value required by the first voltage generating unit 3 into consideration. You can choose quite freely. This means that there are less restrictions on the circuit design of the first current source 1, and the circuit design is facilitated. Furthermore, in the present embodiment, an electrical signal that determines the overcurrent detection level is generated by the first current source 1 in the form of a current signal, and is transmitted to the first voltage generation means 3 as the current signal. Therefore, there is an advantage that it is less affected by noise at the generation and transmission stages of signals, and is less affected by fluctuations in the power supply voltage Vcc.
[0020]
FIG. 3 is an example of a circuit configuration embodying the block diagram of FIG. The first current source 10 corresponds to the first current source 1 of FIG. 1 and is a power source whose output is variable by a current value command signal from the outside. However, when the overcurrent detection level may be a constant value, a fixed output power source may be used. The output terminal 12 of the current source 10 is connected to the current input terminal 13 of the current mirror circuit 11, and the output current Isa of the current source 10 is given as the input current of the current mirror circuit 11.
[0021]
The current mirror circuit 11 corresponds to the second current source 2 of FIG. 1, and is composed of PNP transistors Q2, Q3, Q4 and resistors R2, R3. In general, a current mirror circuit is a circuit that uses the characteristic that the magnitudes of collector currents of two transistors whose base terminals are connected in common are the same as each other like a mirror. In the case of the current mirror circuit 11, resistors R2 and R3 are connected to the emitter sides of the transistors Q2 and Q3, and the output current Isb from the current output terminal 14 has a resistance value ratio of R2: R3 = a: If it is 1, it becomes as follows.
Isb = a ・ Isa (2)
That is, an output current Isb obtained by multiplying the input current Isa by a constant factor is obtained. The transistor Q4 is for increasing the accuracy of the mirror ratio. If the accuracy is not so required, Q4 may be removed and the base and collector of the transistor Q2 may be short-circuited instead.
[0022]
The output current Isb of the current mirror circuit 11 flows through the first resistor R4 to the ground terminal, and generates the voltage Vr at the non-ground side terminal of the resistor R4. That is, the resistor R4 corresponds to the first voltage generating means 3 in FIG. 1, and the output voltage Vr is as follows.
Vr = a · Isa · R4 (3)
Since the voltage Vr is proportional to Isa, Isa is set so that the voltage Vr becomes a threshold voltage for determining the overcurrent level.
[0023]
On the other hand, the load 15 is driven by the first and second NMOS transistors Q5 and Q6. Q5 and Q6 correspond to the first and second switching elements 5 and 6 in FIG. 1, respectively. The transistors Q5 and Q6 are connected to a common gate and a common drain. Since the value of the sense resistor R5 is small, the transistors Q5 and Q6 are effectively connected in parallel. The transistors Q5 and Q6 operate according to an energization command signal applied to the commonly connected gate input terminal 16, and open and close the current flowing through the load 15.
[0024]
As described in the description of FIG. 1, the transistors Q5 and Q6 are formed so as to share a current flowing through the load 15 at a constant ratio when both are in a conductive state. Therefore, the voltage Vl proportional to the load current can be obtained by passing the current flowing through the transistor Q6 through the second sensing resistor R5 connected to the source side. That is, the second resistor R5 corresponds to the second voltage generating means 8 in FIG.
[0025]
The voltage Vl proportional to the load current and the threshold voltage Vr are compared by the comparator COMP1, and an overcurrent output signal is generated. That is, the comparator COMP1 corresponds to the voltage comparison means 9 in FIG.
The circuit of FIG. 3 is an example in which the block diagram of FIG. 1 is embodied, and has the same effect as described in the description of the block diagram of FIG.
[0026]
FIG. 4 is an example of another circuit configuration that embodies the block diagram of FIG. 4, the same reference numerals are given to the same or corresponding parts as in FIG. The circuit configuration of FIG. 4 is greatly different from the circuit configuration of FIG. 3 in that the current mirror circuit 11 portion of FIG. 3 is connected in cascade with the first current mirror circuit 11 and the second current mirror circuit 17 in FIG. The two current mirror circuits are replaced.
[0027]
As a result, the output current of the first current mirror circuit 11 becomes the input current of the second current mirror circuit 17, and the output current of the second current mirror circuit 17 flows through the second resistor R4. Yes. In addition, the first and second NMOS transistors Q5 and Q6 as switching elements are connected in common to the source, and the load 15 is connected between the commonly connected source and the ground terminal, and the second resistor R5. Is different in that it is connected between the drain of the second transistor Q6 and the power supply Vdd. The comparator COMP1 compares the threshold voltage Vr appearing at both ends of the first resistor 4 with the voltage Vl proportional to the load current appearing at both ends of the second resistor R2, as in FIG. Output. Since one ends of the resistors R4 and R5 are connected to the power supply Vdd instead of the reference potential GND, the connection to the input terminal of the comparator COMP1 is opposite to that in FIG.
[0028]
The circuit of FIG. 4 is also an example in which the block diagram of FIG. 1 is embodied, and thus has the same effect as described in the description of the block diagram of FIG. In the case of FIG. 4, since one end of the load 15 is connected to the reference potential GND, there is an advantage that a common reference potential wiring can be used for wiring to the load 15.
[0029]
(Second Embodiment)
This embodiment is an embodiment corresponding to a load through which an inrush current flows when energization is started, such as an incandescent lamp, and its circuit configuration is shown in FIG. This circuit is a load driving circuit obtained by adding a timing signal generating circuit 18 to the circuit configuration of FIG. 4 described above. The operation of the timing signal generation circuit 18 and the overall overcurrent detection operation will be described with reference to the timing chart of each part waveform shown in FIG.
[0030]
The timing signal generation circuit 18 receives an external load drive signal as an input, sends an energization command signal to the transistors Q5 and Q6 that open and close the load current, and detects an overcurrent to the first current source 10. An operation of sending a current value command signal which is a command signal for determining the level is performed. However, in order to prevent an overcurrent detection signal from being output due to noise or the like during a period when the load current is not flowing, the timing signal generation circuit 18 also includes the current source 10 even during a period when the load drive signal signal is not received. On the other hand, a current value command signal is output so as to maintain the overcurrent detection level at or above the load current at the steady state.
[0031]
Then, at the same time as receiving the load drive signal from the outside, as shown in FIG. 6B, a current value command signal increased so that the overcurrent detection level becomes equal to or higher than the inrush current of the load is sent to the current source 10. Next, an energization command signal for turning on the transistors Q5 and Q6 is sent out as shown in FIG. As a result, a load current with an inrush current as shown in FIG. 6 (e) flows, but the overcurrent detection level is increased to a value higher than the inrush current by the previous current value command signal as shown in FIG. 6 (d). Therefore, it is not judged as overcurrent. Since the inrush current rapidly decreases with time and decreases to a steady-state current value, the timing signal generation circuit 18 uses a built-in timer to detect the overcurrent detection level after a certain time from receiving the load drive signal. The level of the current value command signal is lowered so as to decrease to a value corresponding to the constant load current.
[0032]
Thus, since the overcurrent detection level is increased only during the period when the inrush current flows, the inrush current is prevented from being erroneously determined as an overcurrent. In a steady state after the inrush current period has elapsed, overcurrent detection is performed with an overcurrent detection level that matches the steady load current. In this method, the overcurrent detection operation is not stopped even during the inrush current period, so if a current larger than the inrush current flows during this period due to a load short circuit, The overcurrent detection signal is output after the determination.
[0033]
When a large current such as an inrush current flows, the current sharing ratio of the transistors Q5 and Q6 deviates from the sharing ratio at the steady load current, and the transistor Q6 bearing a small current is higher than the steady state. Since the current of the sharing ratio tends to flow, it is desirable to determine the overcurrent detection level in the period during which the inrush current flows in consideration of this point.
[0034]
(Third embodiment)
This embodiment is also an embodiment corresponding to a load in which an inrush current flows at the start of energization, such as an incandescent lamp, but has an overcurrent detection level that continuously changes with a curve approximating the inrush current waveform. The present invention relates to a load driving circuit having a current detection function. In the load driving circuit of the present embodiment shown in FIG. 7, the timing signal generating circuit 18 is added to the circuit of FIG. 4 described above, and the first current source 10 is a current source as shown by 19 in the figure. It is replaced with a circuit.
[0035]
The timing signal generation circuit 18 receives an external load drive signal and generates an overcurrent detection level approximating an inrush current waveform and an operation of sending an energization command signal to the transistors Q5 and Q6 that open and close the load current. For this purpose, an operation for sending a pulse signal as a trigger to the current source 19 is performed.
[0036]
The output section of the current source circuit 19 is composed of a transistor Q9 and a resistor R8, which has the same configuration as that shown in FIG. That is, the output current Isa is a constant value determined by the base voltage of the transistor Q9. This circuit is an emitter follower circuit and has a very high input impedance. For this reason, most of the current flowing through the emitter-side resistor R11 of the transistor Q10 flows through the transistor Q10 to the ground terminal.
[0037]
When no input signal is applied to the current source circuit 19, the base-emitter junction of the transistor Q10 is forward-biased through the power supply voltage Vcc, the resistor R11, and the resistor R10, and the base current flows. If the base-emitter forward voltages of the transistors Q9 and Q10 are equal and the current amplification factor is sufficiently high, the base potential of the transistor Q10 and the emitter potential of the transistor Q9 are the same potential, so the output of the current source circuit 19 The current Isa is expressed as follows when the base potential of the transistor Q10 is Vb.
Isa = Vb / R8 (4) Formula
That is, the output current Isa of the current source circuit 19 is proportional to the base potential Vb of the transistor Q10, in other words, the charging voltage of the capacitor C1 connected between the base of the transistor Q10 and the ground terminal.
[0038]
In the case of this embodiment as well, it is necessary to maintain the overcurrent detection level at a value higher than zero current so that the overcurrent detection signal is not output due to noise or the like during a period when the load current is not flowing. In the case of this circuit, even when there is no input signal of the current source circuit 19, the current calculated by the above equation (4) is output, and the overcurrent detection level determined from this current value is higher than zero current. Therefore, no malfunction occurs due to noise or the like.
[0039]
In a state where the steady load current flows after the inrush current disappears, the overcurrent detection level needs to be set to a current level that is larger than the steady load current by a certain rate. The adjustment of the output current Isa of the current source circuit 19 necessary for maintaining the overcurrent detection level at such a value can be performed by adjusting the resistors R8, R10, and R11. This may be done by outputting a constant current value setting signal from the circuit 18 and adjusting the base potential Vb of the transistor Q10.
[0040]
Next, the operation of overcurrent detection when a load drive signal is input from the outside will be described with reference to the timing chart of each part waveform shown in FIG.
Immediately after the load drive signal is input to the timing signal generation circuit 18, an impulse voltage is sent as a current value command signal to the current source circuit 19. Impulse is defined as a waveform having a very high peak value, a very short duration, and a waveform area equal to 1, but it is impossible to actually realize such a waveform in an electric circuit. . Therefore, instead, a pulse voltage having a constant peak value and a short width (duration) as shown in FIG. 8B is generated by the timing signal generation circuit 18 and applied to the input terminal 20 of the current source circuit 19. .
[0041]
The applied pulse voltage passes through the series circuit of the diode D1 and the resistor R9, and charges the capacitor C1 connected in parallel to the resistor R10. Here, since the resistance value of the resistor R9 is very low, a current close to the impulse waveform flows into the capacitor C1, and the capacitor C1 is instantaneously charged to the peak value of the input pulse voltage.
[0042]
When the application pulse ends, the charge charged in the capacitor C1 starts to discharge through the resistor R10, and the charge voltage decays with a time constant R10 · C1 up to the charge voltage before applying the pulse while drawing an exponential function curve. . Such a waveform is called an impulse response waveform of the first-order lag circuit. Since this impulse response voltage waveform is applied as the base voltage Vb of the transistor Q10, the overcurrent detection level is changed to the overcurrent detection level at the steady state as shown in FIG. It changes continuously by drawing a curve with a superimposed waveform.
[0043]
On the other hand, the timing signal generating circuit 18 sends an energization command signal to the transistors Q5 and Q6. This command signal is sent out at the same time as the end of the current command signal pulse or at a timing that starts just before the end. The energization command signal causes the transistors Q5 and Q6 to conduct, and a load current with an inrush current as shown in FIG. 8E flows. This inrush current waveform also exhibits a waveform similar to the impulse response waveform in the case of an incandescent lamp or a solenoid.
[0044]
By the operation of the circuit as described above, the overcurrent detection level and the load current change in a waveform as shown in FIGS. 8D and 8E. That is, the overcurrent detection level changes while drawing a continuous curve while maintaining a current level somewhat higher than the inrush current, in accordance with the magnitude of the inrush current. Therefore, it is possible to prevent the inrush current from being erroneously determined as an overcurrent. In a steady state after the inrush current period has elapsed, overcurrent detection is performed at an overcurrent detection level that matches the steady load current. Further, since the overcurrent detection is performed while the inrush current flows, an overcurrent detection signal is output when an abnormal large current flows due to a load short circuit or the like during this time.
[0045]
As mentioned above, although embodiment of the invention made | formed by this inventor was concretely demonstrated based on drawing, this invention is not limited to the said embodiment, A various change is possible in the range which does not deviate from the summary. Needless to say. For example, the transistors Q5 and Q6 can be IGBTs, power transistors, or PMOS transistors having drains connected in common. Further, as the transistor in the current source circuit, a MOSFET can be used instead of the bipolar transistor.
[0046]
As an embodiment of the present invention, when an overcurrent detection signal is output, it is simple to latch the signal with a latch circuit and turn off the load driving switching element with the latched signal. By configuring the load driving circuit, it is possible to easily configure a load driving circuit having a function of protecting the load driving switching element.
[Brief description of the drawings]
FIG. 1 is a functional block diagram of a load driving circuit with an overcurrent detection function according to a first embodiment of the present invention.
FIG. 2 is an electric circuit diagram showing an example of a current source circuit.
FIG. 3 is an electric circuit diagram for realizing the functional block diagram of FIG.
4 is another electrical circuit diagram for realizing the functional block diagram of FIG.
FIG. 5 is a view corresponding to FIG. 3, showing a second embodiment of the present invention.
6 is a timing chart of the circuit shown in FIG.
FIG. 7 is a view corresponding to FIG. 3, showing a third embodiment of the present invention.
8 is a timing chart of the circuit shown in FIG.
FIG. 9 is a timing chart of a load driving circuit showing the prior art.
FIG. 10 is an electric circuit diagram of a load driving circuit.
[Explanation of symbols]
In the drawings, 1 is a first current source, 2 is a second current source, 3 is a first voltage generating means, 4 is a load, 5 is a first switching element, 6 is a second switching element, and 8 is Second voltage generation means, 9 is voltage comparison means, 10 is a first current source, 11 is a first current mirror circuit, 15 is a load, 17 is a second current mirror circuit, 18 is a timing signal generation circuit, Q5 is a first NMOS transistor, Q6 is a second NMOS transistor, R4 is a first resistor, R5 is a second resistor, and COMP1 is a comparator.

Claims

A load comprising a first current source, first and second current mirror circuits, first and second NMOS transistors, first and second resistors, a comparator, and a timing signal generation circuit A drive circuit,
The timing signal generation circuit receives a load drive signal input from the outside, sends a current value command signal for outputting a high current for a predetermined time to the first current source, and rises the current value command signal. Is configured to send an energization command signal to the first and second NMOS transistors after a certain delay from
The first current source outputs a predetermined constant current while not receiving the current value command signal for outputting the high current, and outputs a predetermined high current while receiving the current value command signal. Is configured to
The first current mirror circuit is configured to output a current obtained by multiplying an output current of the first current source by a constant factor.
The second current mirror circuit is configured to output a current obtained by multiplying the output current of the first current mirror circuit by a constant factor.
The first and second NMOS transistors are connected to a common gate and a common source, and open and close a load current connected to the common source by an energization command signal output from the timing signal generation circuit. It is configured to share the current at a certain ratio,
The first resistor is connected to the output of the second current mirror circuit and is configured to generate a voltage proportional to the output current of the second current mirror circuit between both ends.
The second resistor is connected to the drain of the second NMOS transistor and is configured to generate a voltage proportional to the current flowing through the second NMOS transistor between both ends.
The load driving circuit, wherein the comparator is configured to output an overcurrent signal when a voltage across the second resistor is larger than a voltage across the first resistor. .

A load driving circuit including a first current source, a first current mirror circuit, first and second NMOS transistors, first and second resistors, a comparator, and a timing signal generation circuit. There,
The timing signal generation circuit receives a load drive signal input from the outside, sends a current value command signal for outputting a high current for a predetermined time to the first current source, and rises the current value command signal. Is configured to send an energization command signal to the first and second NMOS transistors after a certain delay from
The first current source outputs a predetermined constant current while not receiving the current value command signal for outputting the high current, and outputs a predetermined high current while receiving the current value command signal. Is configured to
The first current mirror circuit is configured to output a current obtained by multiplying an output current of the first current source by a constant factor .
The first and second NMOS transistors are connected in common to the gate and the drain, and open and close the current of the load connected to the common drain in response to an energization command signal output from the timing signal generation circuit. Is configured to share a certain ratio ,
The first resistor is configured to generate a voltage proportional to the output current of the first of the connected current mirror circuits of the first across the output of the current mirror circuit,
The second resistor is connected to the source of the second NMOS transistor and is configured to generate a voltage proportional to the current flowing through the second NMOS transistor between both ends.
The load driving circuit, wherein the comparator is configured to output an overcurrent signal when a voltage across the second resistor is larger than a voltage across the first resistor. .

3. The load driving circuit according to claim 1 , wherein the first current source outputs a predetermined constant current while the current value command signal for outputting the high current is not received. When a command signal is received, a current pulse having a waveform similar to the impulse response waveform of the first-order lag circuit is output and superimposed on the constant current from the rising edge of the signal. Load drive circuit.