[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3897749B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3897749B2
JP3897749B2 JP2003372783A JP2003372783A JP3897749B2 JP 3897749 B2 JP3897749 B2 JP 3897749B2 JP 2003372783 A JP2003372783 A JP 2003372783A JP 2003372783 A JP2003372783 A JP 2003372783A JP 3897749 B2 JP3897749 B2 JP 3897749B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
wiring
semiconductor device
region
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003372783A
Other languages
English (en)
Other versions
JP2005136329A (ja
Inventor
誠司 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003372783A priority Critical patent/JP3897749B2/ja
Priority to US10/766,938 priority patent/US7208844B2/en
Publication of JP2005136329A publication Critical patent/JP2005136329A/ja
Priority to US11/649,915 priority patent/US7414304B2/en
Application granted granted Critical
Publication of JP3897749B2 publication Critical patent/JP3897749B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

この発明は、半導体チップを搭載するための基板を具えるBGA (Ball Grid Array)パッケージ構造の半導体装置に関する。
携帯電話に代表される小型電子機器の普及に伴って、これらの機器に搭載する半導体装置の小型化の要求が高まっている。半導体装置の小型化を図るため、半導体装置の実装密度を高密度にする工夫がなされ、その一例としてBGAパッケージ構造の半導体装置が実用化されている。
BGAパッケージ構造の半導体装置は、半導体チップを搭載する基板を具えて構成される。この基板には、配線構造体が作りつけられている。配線構造体は、基板の内部及びこの基板の両主面に導電性経路としての配線を張り巡らせて構成される。
この配線上に絶縁性保護膜であるソルダーレジスト層が形成されている。半導体チップは、このソルダーレジスト層上に、接着力を持つ絶縁ペースト等を素材とするダイスボンド層を介して接着されることによって、基板に搭載される。半導体チップの電極と配線とは金線等の導電性の金属線によって電気的に接続される。すなわち、この半導体チップの電極と外部電極端子とは、この金属線及び基板に作り付けられている配線構造体を通じて電気的に接続される。また、半導体チップ及び金属線は、封止樹脂によって基板の一方の主面に封止されて固定される。
しかしながら、配線が半導体チップ外縁の下方にソルダーレジスト層を介して配置される構成とした場合に、半導体装置に周期的に温度変化を加える、いわゆる温度サイクルに対する耐性試験（「温度サイクル試験」と呼ばれることもある。）を行なうと、半導体チップの外縁下方の配線に、温度変化に伴い発生する応力のために断線が発生することが知られている。そこで、この断線による半導体装置の不良を避けるための工夫がなされている（例えば特許文献1参照）。
特許文献1によれば、例えば、半導体チップの外縁と対向する位置の領域に配置する配線の幅が、当該領域から外れた、半導体チップの外縁より外側及び/又は内側と対向する位置の領域に配置する配線パターンの幅よりも広く形成されている。又は、配線は、これが半導体チップの外縁を斜めに横切るように構成されている。あるいは、半導体装置の構造としては、半導体チップの外縁と対向する位置の領域にはできるだけ配線を配置しない構成がとられている。このような構成とすることで、配線の断線による半導体装置の不良発生を防いでいる。
特開平11-163201号公報
この発明の目的は、半導体チップを搭載するための配線構造体を有する絶縁性基体を具えて構成されるBGAパッケージ構造の半導体装置において、絶縁性基体の一方の主面に形成されている配線構造体の一部である配線の断線を防止して信頼性の高い半導体装置を提供することにある。
この目的の達成を図るため、この発明の半導体装置は、下記に説明するような構成上の特徴を有する。
すなわち、この発明の半導体装置は、配線構造体が作り付けられた絶縁性基体であって、一方の主面に配線構造体の一部を構成する配線が設けられている絶縁性基体と、この絶縁性基体の一方の主面にソルダーレジスト層を介在させて搭載された半導体チップと、この絶縁性基体の上側全面に設けられて半導体チップを封止する封止樹脂とを具えた半導体装置である。
そして、半導体チップの外縁下方に外縁に沿ってその領域内に存在する配線構造体の配線部分の断線を防止する断線防止領域が設定されており、ソルダーレジスト層は、断線防止領域外に設けられていることを特徴とする。また、断線防止領域の幅を、半導体チップの四隅において、この四隅以外の断線防止領域における幅よりも、広く形成することが好適である。また、封止樹脂を、半導体チップ及び絶縁性基体間に不存在の状態で形成することが好適である。
上述したこの発明の半導体装置によれば、断線防止領域にソルダーレジスト層を形成せず、断線防止領域外に設ける構成とすれば、半導体チップを構成している材料の熱膨張率及び配線を形成する材料の熱膨張率と比較してその熱膨張率が大きく異なる材料からなるソルダーレジスト層が、半導体チップの外縁部の直下及びその近傍の領域に存在しないことになり、温度変動に起因して発生するソルダーレジスト層に働くはずの応力を回避もしくは低減することができる。
配線が断線する原因は、半導体チップの外縁部及びその近傍の領域に配置されたソルダーレジスト層に、温度サイクルに対応して応力が繰り返し働き、この繰り返し働く応力のためにソルダーレジスト層が破断することに起因するものと推定されている。従って、この領域のソルダーレジスト層部分に働く応力を回避もしくは少なくとも低減することは、配線の断線を防止するには有効である。
また、ソルダーレジスト層が受ける、温度変動に起因する応力は、半導体チップの外縁部及びその近傍の領域であって、かつ半導体チップの四隅の領域において更に大きい。したがって、この領域では、応力の及ぶ範囲も広いので、断線防止領域の幅を半導体チップの四隅領域において他の領域より広く形成することは、より一層配線の断線を防止するために有効である。
また、半導体チップと絶縁性基体との間に封止樹脂が存在すると、封止樹脂に含有されるフィラーあるいは気泡の存在によって、半導体装置の温度変動に起因して発生する応力も配線の断線の原因となる。そこで、半導体チップと絶縁性基体との間には、封止樹脂が不存在の形態の構造とすることで、このフィラーあるいはダイスボンド層もしくはダイスボンド層と封止樹脂間の気泡の残留をなくすことができ、配線の断線を防止するために一層有効である。
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。なお、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成要素については同一の番号を付して示し、その重複する説明を省略することもある。
この発明の半導体装置と従来の同種の半導体装置の構造の相違を明確にするために、まず従来の半導体装置の構造を、図1及び図2を参照して説明する。また以後の説明において、従来の同種の半導体装置といった場合、この発明に係る半導体装置だけでなく、適宜特許文献1に開示されている半導体装置も除く意味に用いることもある。
図1は、従来のBGAパッケージ構造の半導体装置を説明するための模式的な平面図であり、半導体チップ、封止樹脂及び半導体チップの電極と配線とを結線する金属線を取り除いた状態で、基板10の一方の主面に垂直方向から正対して見た概略的平面図である。また図2は、従来のBGAパッケージ構造の半導体装置の構造を説明するための模式的な概略的断面図である。
これらの図１及び図2においては、図の見易さを優先し、図面の奥行き方向の幾何学的な重なり具合等については、この発明の趣旨が誤解されない範囲で厳密性を犠牲にした部分がある。以後の説明においても同様の平面図あるいは断面図を参照するが、これら参照する断面図においても、図の見易さを優先し、同様に厳密性を犠牲にした部分がある。
図1に示すように、基板10には、配線構造体20が作り付けられている。この配線構造体20は、基板側ボンディングパッド14、配線16及びスルーホール18を具えて構成される。図1中において、12で示した長方形（以後「長方形12」ということもある。）は、半導体チップが設置される位置を示す。すなわち長方形12の四辺が半導体チップの外縁を示す。
図2を参照して、従来のBGAパッケージ構造の半導体装置の断面構造を説明する。図2に示すように、BGAパッケージ構造の半導体装置は、絶縁性を有する配線板30と導電性を有する配線32a及び32bとを含んで構成される基板40（図1では基板10に対応する。）の一方の主面に半導体チップ24が搭載され、封止樹脂38でこれらを覆う構造である。ここで、基板40の一方の主面とは、基板40を構成する配線板30の半導体チップ24が搭載されている側の面30uを意味するものとし、以後の説明においても同様とする。
図2においては、基板40が一枚だけ設けられた半導体装置を図示しているが、基板40を複数積層して構成される場合もある（基板を複数積層させて構成される半導体装置については、後に図5(B)を参照して詳しく説明する。）。このような場合には、必要に応じて、半導体チップの設置された側から順に第1の基板、第2の基板等と番号を付して区別するものとする。しかし説明の便宜のため、以後の説明において、基板を複数具えて構成されている場合も含めて、基板40が一枚具えられて構成される半導体装置を前提に説明することとし、特に必要のない場合は区別しないで記述する。しかし、基板40が一枚具えられて構成される半導体装置を前提に説明した場合においても、基板40を複数具えて構成されている半導体装置を除外するものではない。
半導体チップ24は、接着層であるダイスボンド層26、絶縁性保護膜であるソルダーレジスト層34a及び配線32aを介して配線板30に密着されている。半導体チップ24の下方にはダイスボンド層26が形成されダイスボンド層26の直下はソルダーレジスト層34aが形成されているが、ソルダーレジスト層34aの直下には配線32aが存在する箇所と、配線32aが存在せずソルダーレジスト層34aと配線板30とが直接密着している箇所とが存在する。
基板40の一方の主面30uと対向する裏側の面（以後「他方の主面30d」ということもある。）にも配線32b、絶縁性保護膜であるソルダーレジスト層34bが形成されており、必要に応じて、ハンダボール36と配線32bとが接合される。ハンダボール36と配線32bとが接合されている部分には、ハンダボール36と配線32bとの間にソルダーレジスト層34bは存在しない。
半導体チップ24と基板40とは金属線42によって電気的に接続される。すなわち、金属線42の一端は、半導体チップ24の半導体チップ側ボンディングパット46にワイヤボンディングされ、また金属線42のもう一方の端は、基板側のボンディングパット44（図1では14で示す部分）にワイヤボンディングされている。
以上説明したBGAパッケージ構造の従来の半導体装置においては、半導体チップ24の外縁下方の領域及びその近傍の領域（以下、両領域を「外縁下領域」と称する場合がある。）の配線が、温度変化に伴い発生する応力のために断線することが問題であった。
ここで、半導体チップ24の基板の搭載される側の面24dを被搭載面と称する。また半導体チップ24の下方とは、半導体チップ24を、被搭載面側からこの被搭載面と平行な基板40の一方の主面30uに向かって垂直投影されたとき形成される、半導体チップ24の投影像が存在する領域を言うものとする。従って、半導体チップ24の外縁下方とは、半導体チップ24の投影像の輪郭に対応する位置をいうものとする。図2において、半導体チップ24の外縁下方に相当する基板40の一方の主面30u上の位置を矢印Sで示し、破線の楕円で囲って外縁下領域48を示す。
この破線の楕円で囲って示す外縁下領域48は配線予定領域である。この外縁下領域48に配線が配置されていると、配線のこの領域内の部分が断線する。従って、この外縁下領域48を易断線領域と称する。
この易断線領域48における半導体チップ24と基板40との間の構造は、以下に説明するとおりである。すなわち、その構造は、半導体チップ24の直下に接着層であるダイスボンド層26、そのダイスボンド層26直下に絶縁性保護膜であるソルダーレジスト層34a、またそのソルダーレジスト層34a直下に配線32a、更にその配線32a直下には配線板30が順次積層された積層構造である。半導体チップ24、ダイスボンド層26、ソルダーレジスト層34a、配線32a、及び配線板30を構成するそれぞれの素材の熱膨張係数は、それぞれ異なるが、ソルダーレジスト層34aを構成する素材の熱膨張率が他の素材と比べて特に大きく異なる。
BGAパッケージ構造の半導体装置において、半導体チップはシリコンあるいは化合物半導体を素材として構成される。配線は導電性の金属材料であるので、熱膨張率は半導体チップの素材である半導体材料とは大きな差がない。
したがって、半導体チップ24の下方に熱膨張率が大きく異なるソルダーレジスト層34aを介して配線32aが存在すると、この配線32aとソルダーレジスト層34aとの界面に発生する温度変化に起因する応力は、半導体チップ24の外縁直下から離れた易断線領域48以外の位置における上記界面に発生する応力に比べて非常に大きくなる。すなわちこの応力が、ソルダーレジスト層34aの破断の原因となり、ソルダーレジスト層34aの破断を誘引として易断線領域48に位置する配線32aが断線するものと推測されている。
そこで、この発明は、易断線領域48の断面構造を工夫して、配線の断線を防ぐことができる具体的構造を提案する。以下、この発明に係る実施の形態につき説明する。
＜実施の形態＞
図3及び図4を参照して、実施の形態であるBGAパッケージ構造の半導体装置の構造を説明する。また図3は、実施の形態であるBGAパッケージ構造の半導体装置の構造を説明するための概略的断面図で、模式的に示してある。また図4は、図3に示した実施の形態であるBGAパッケージ構造の半導体装置の模式的な平面図であり、半導体チップ、封止樹脂及び半導体チップの電極と配線とを結線する金属線を取り除いた状態で、基板10の一方の主面に垂直方向から正対して見た状態を概略的に示してある。
図3に示すように、この発明の実施の形態が、従来のBGAパッケージ構造の半導体装置の構造と異なるのは、上述した、第2領域である易断線領域48内には絶縁性保護膜であるソルダーレジスト層が形成されていない点である。すなわち、この構成例では、上述した易断線領域48を、半導体チップ24の外縁直下の位置Sを中心とした応力に起因して配線が断線するのを防止する断線防止領域148として構成している。
図3において、断線防止領域148を、矢印Pと矢印Qとで示された間の領域として表してある。なお、矢印P及びQの位置は、図2に示した上述した易断線領域48の輪郭位置とそれぞれ対応している。
断線防止領域148はソルダーレジスト層の非形成領域であることから、基板40の一方の主面30uと半導体チップ24の基板40の一方の主面30uに対向する被搭載面24dとの間に存在するソルダーレジスト層34cと、この領域148以外に存在するソルダーレジスト層34aとは、非連続に形成されている。ソルダーレジスト層34cが形成されている領域を第1領域、ソルダーレジスト層34aが形成されている領域を第3領域である。また矢印Pと矢印Qとで示された間の領域が第2領域である。第2領域は、矢印Pと矢印Sで示された間の領域である第1サブ領域と、矢印Sと矢印Qで示された間の領域である第2サブ領域とで構成される。以下の説明において、矢印Sに対応するS1、S2、S3、S1'及びS2'、 矢印Pに対応するP'、P''、矢印Qに対応するQ'、Q''も、上記同様に第1領域、第2領域、第3領域、第1サブ領域及び第2サブ領域をそれぞれ画する境界である。
上記で指摘した以外の構造は、従来のBGAパッケージ構造の半導体装置の構造と同様であるので、その説明を省略する。
次に、図4を参照して、図3中において矢印Pと矢印Qとで示された位置間の領域として表わされた断線防止領域の形状について、説明する。基板10（図3では基板40に対応する。）には、基板側ボンディングパッド14、配線16及びスルーホール18を具えて構成される配線構造体20が作り付けられている。
図4中において、長方形12は、半導体チップが設置される位置を示す。すなわち長方形12の四辺が半導体チップ24の外縁である。また、細線12cで示した長方形（以後「長方形12c」ということもある。）は、ソルダーレジスト層34cを基板10の一方の主面10aに垂直投影したときの投影像の輪郭であり、従ってソルダーレジスト層34cの外縁を示す。長方形12cの内側が第1領域である。また、細線12a（以後「長方形12a」ということもある。）は、ソルダーレジスト層34aを基板10の一方の主面10aに垂直投影したときの投影像の輪郭であり、従ってソルダーレジスト層34aの外縁を示す。長方形12aの外側が第3領域である。長方形12aと長方形12cとの間に挟まれた帯状の領域(第2領域)が、断線防止領域148である。上述した構造とすれば、断線防止領域148にソルダーレジスト層が存在しない。
既に説明したとおり、半導体チップ24を構成している素材熱膨張率と配線板30を構成している素材の熱膨張率との間には熱膨張率の差がある。従って、半導体装置の製造後の温度サイクル試験段階において、半導体装置に温度サイクルが加えられると、半導体チップ24の直下に存在する絶縁性保護膜であるソルダーレジスト層34cと半導体チップ24の直下外に存在するソルダーレジスト層34aに異なる応力がそれぞれ発生する。しかしながら、上述した実施の形態の半導体装置の構造によれば、これらソルダーレジスト層34a及び34cは、半導体チップ24の外縁下領域である断線防止領域148を挟んで離間して設けられているので、この断線防止領域148にはソルダーレジスト層は存在しない。従って、この半導体装置によれば、配線32aの断線を回避できる。
この発明の発明者等は、温度サイクル試験によって不良素子として選別された半導体装置の不良原因を検討する過程で、断線防止領域をどの程度の寸法に設定すればよいかを見出した。これによれば、長方形12aと長方形12cとの間の帯状の断線防止領域の寸法（「断線防止領域の幅」ということもある。）は、半導体チップ24の外縁を示す長方形12を中心として、その両側少なくとも0.4ｍｍとすることで、配線の断線を防ぐことができる。すなわち、長方形12の辺とこれに並列する長方形12aの辺との間隔、及び長方形12の辺とこれに並列する長方形12cの辺との間隔はそれぞれ少なくとも0.4ｍｍあれば、配線の断線を防ぐことができる構造となる。言い換えると、半導体チップ24の外縁を示す長方形12を中心としてその両側少なくとも0.4ｍｍとし、断線防止領域の幅が少なくとも0.8ｍｍあれば、配線の断線を防ぐことができる構造となる。
また、温度変化に伴ってソルダーレジスト層34aに発生する応力は、半導体チップの外縁下領域であって、半導体チップの四隅 D、E、F、G領域（以後「角部」ということもある。）において更に大きい事を、温度サイクル試験によって不良素子として選別された半導体装置の不良原因を検討する過程で見出した。すなわち、断線防止領域の幅が、前記半導体チップの四隅 D、E、F、G領域において他の領域より広く形成すれば、すなわち、半導体チップの基板に対向する面の角部には角がないように第1絶縁性保護膜であるソルダーレジスト層を形成すれば、より一層配線の断線を防止するために有効である。このとき第3領域に形成されるソルダーレジスト層が第2絶縁性保護膜である。
そこで、断線防止領域の幅を、半導体チップ24の四隅 D、E、F、G領域において他の領域より広くするために、半導体チップ24の四隅 D、E、F、G領域において、ソルダーレジスト層34cの外縁図形である長方形12cの四隅を直角の形状（角を有する形状）ではなく、図4に破線で示すように、例えば、長方形12cの内側に円弧の形状とする。このように形成すれば、半導体チップの基板に対向する面の角部には角がない形状となる。すなわち第1絶縁性保護膜の四隅 D、E、F、G領域において、角がない形状である。
もちろん半導体チップ24の四隅 D、E、F、G領域において、長方形12cの内側に円弧の形状とする以外にも、半導体チップ24の四隅 D、E、F、G領域において他の領域より広くなる形状であれば、第1絶縁性保護膜であるソルダーレジスト層34cの外縁はいかなる形状であってもかまわない。
ソルダーレジスト層34cの外縁を示す長方形12cの四隅をどの程度の寸法に設定すればよいかについても、上記温度サイクル試験によって不良素子として選別された半導体装置の不良原因を検討する過程で、見出すことができた。それによれば、半導体チップ24の外縁を示す長方形12の四隅 D、E、F、G からそれぞれ最も近いソルダーレジスト層34cの外縁（図4において破線で示す円弧）までの距離が、少なくとも半導体チップ24の対角線の長さの10％あれば、配線の断線を防ぐことができる。
上記で説明したように配線が受ける温度変動に起因する応力は半導体チップの四隅 D、E、F、G領域において更に大きいので、上記に説明した構造とすることで、より一層配線の断線を防止する効果が大きい。
また、既に説明したように、半導体チップ24の基板40の一方の主面30uに対向する被搭載面24dとこの主面30uとの間に封止樹脂が存在すると、その粒状構造の境界に気泡を含有することがある。そのためこの気泡の存在によって、半導体装置の温度変動に起因して発生する応力も配線の断線の原因となる。
この発明の発明者等は、シミュレーションによって、上述の半導体チップ24の基板40の主面30uに対向する被搭載面24dとこの主面30uとの間に封止樹脂が存在する場合の応力の大きさについて検討した。図7(A)、(B)及び(C)を参照してこのシミュレーション結果を説明する。
図7(A)、(B)及び(C)は、シミュレーションに用いた擬似半導体装置の概略的断面図である。
図7(A)に示すシミュレーションに用いた擬似半導体装置Aは、擬似封止樹脂50に囲まれて、半導体チップに見立てた擬似半導体チップ52、接着層であるダイスボンド層に見立てた擬似ダイスボンド層54を介して、配線板に見立てた擬似配線板56が密着されて構成されている。擬似ダイスボンド層54が存在しない擬似半導体チップ52と擬似配線板56との間には、気泡58及びフィラー60が挟まった状態となっている。このシミュレーションに用いた構造体を構成する上述の擬似半導体チップ52等の寸法は、図7(A)中にｍｍ単位で示してある。以下の図7(B)においても同様に寸法を記入してあるが、図7(A)と同一である部分の寸法は省略してある。
図7(B)に示すシミュレーションに用いた擬似半導体装置Bは、図7(A)に示す擬似半導体装置Aと異なる部分は、気泡58が存在しない点である。その他は、図7(A)に示したものと同一である。また、図7(C)に示すシミュレーションに用いた擬似半導体装置Cは、擬似半導体チップ52と擬似配線板56との間には、気泡58及びフィラー60が存在しない構造である。
シミュレーションを実行するに当って、擬似配線板56の素材の熱戦膨張係数は、0.5×10-5 /℃、擬似ダイスボンド層54の素材の熱戦膨張係数は、3.5×10-5 /℃、擬似半導体チップ52の素材の熱戦膨張係数は、0.3×10-5 /℃、フィラー60の素材の熱戦膨張係数は、0.7×10-5 /℃であると仮定した。これらの値は、実際の半導体装置を構成する素材の持つ値のほぼ平均的な値に等しい。
シミュレーションの結果、擬似半導体装置Aにおいて、フィラー60が存在する位置での、フィラー60に接する擬似配線板56の表面、及び擬似半導体チップ52の表面がそれぞれ受ける応力は4.9 kg/mm2 となった。また、擬似半導体装置Bにおいて、フィラー60が存在する位置での、フィラー60に接する擬似配線板56の表面、及び擬似半導体チップ52の表面がそれぞれ受ける応力は6.8 kg/mm2 となった。これに対して擬似半導体装置Cにおいて、擬似配線板56の外縁の位置における、擬似半導体チップ52の擬似ダイスボンド層54に接する面、及び擬似配線板56の擬似ダイスボンド層54に接する面がそれぞれ受ける応力は0.1 kg/mm2 となった。
このシミュレーションにおいて、擬似半導体装置Cがこの発明の実施の形態のモデルである。擬似半導体装置Cは、擬似半導体チップ52と配線板56とによって挟まれる領域には、封止樹脂が存在しない構造である。このような構造とすることで、配線の断線原因となる応力を小さくすることができることが、上述の通り確かめられた。
そこで、具体的に現実の半導体装置についてみると、図3を参照して説明したように、半導体チップ24の基板40の一方の主面30uに対向する被搭載面24dと一方の主面30uとの間であって断線防止領域の範囲においては、被搭載面24dの直下はダイスボンド層26が存在し、更にダイスボンド層26の直下は配線32aが存在し、更に配線32aの直下は一方の主面30uが存在する構造となっている。又は、被搭載面24dと一方の主面30uとの間であって断線防止領域の範囲においては、被搭載面24dの直下はダイスボンド層26が存在し、更に配線32aの下方は一方の主面30uが存在する構造となっている。いずれにしても被搭載面24dと一方の主面30uとの間には封止樹脂38が存在しない。
上述の構造とすることで、封止樹脂を加熱処理して固化させる工程において、この封止樹脂38が含有することがあるフィラーあるいは気泡が発生し得ない。したがって、フィラーや気泡の存在に起因して発生する熱サイクル試験中に発生する応力は、上述の構造とすることで発生し得ない。このために、上述の構造は、配線の断線を防止するために有効な構造であると結論できる。
＜第1参考例＞
図5(A)及び(B)を参照して、第1参考例であるBGAパッケージ構造の半導体装置の構造を説明する。図5(A)及び(B)は、第1参考例であるBGAパッケージ構造の半導体装置の構造を説明するための模式的な概略的断面図である。以下の説明において、第1参考例における半導体装置の構造と、従来のBGAパッケージ構造の半導体装置の構造とが相違する点について説明する。
図5(A)に示す半導体装置は、一枚の基板40を具えて構成されているのに対して、図5(B)に示す半導体装置は、複数（この図では3枚）の基板40-1、40-2、40-3を積層したものを具えて構成されている点が異なる。
図5(A)に示す半導体装置は、P'及びQ'で挟んで示した易断線領域において、基板40の主面30uとソルダーレジスト層34aとの間には配線が存在しない構造である。図5(A)に示した半導体装置は、その発明の技術的思想として既に特許文献1に一部開示されている。すなわち、半導体チップ24に、ダイスボンド層26を介することで、隣接して設けられる基板40において、易断線領域には配線が形成されていない構造の半導体装置は、特許文献1に開示されている。
しかしながら、この発明の発明者等は、図5(B)に示す半導体装置のように、複数（この図5(B)では3枚）の基板40-1、40-2、40-3を積層したものを具えて構成される半導体装置においては、半導体チップ24に、隣接して設けられる基板40-1の一方の主面に設けられる配線を除いて、基板40-2及び40-3）に設けられる配線に対しては、上述の配慮は必要ないことを、数多くの温度サイクル試験結果の検討を通じて確かめた。
すなわち、易断線領域内に存在する配線部分は、基板40の他方の主面側30dに迂回させることにより、ソルダーレジスト層32aから離間させて設けることによって、断線を回避することができる。以下に示す実施例は、この構造の半導体装置の例である。
以下の説明においては、便宜上3枚の基板を具えて構成される半導体装置を例にして説明するが、基板の枚数は3枚に限らず2枚以上であれば、以下の説明趣旨はそのまま成り立つ。また、以下の説明において、半導体チップ24に隣接して設けられる基板を40-1で示す。また、この基板40-1の半導体チップ24とは反対側の面、すなわち他方の主面30dに続けて設けられる基板を40-2及び40-3等のように、半導体チップ24に隣接して設けられる基板40-1から順番に番号を付することによって区別して表現している。また、説明の便宜のために基板40-1を第1基板、基板40-2を第2基板、基板40-3を第3基板と表現することもある。
この発明の第1参考例である半導体装置は、図5(B)に示すように、第1基板40-1の一方の主面30uに、ダイスボンド層26を介して半導体チップ24が搭載されて構成されている。ハンダボール36は第3の基板40-3の半導体チップ24が搭載された側と反対側の他の主面30dに取り付けられている。
第1基板40-1の被搭載面と反対側の主面と第2基板40-2の半導体チップ24に面する側の主面とは配線が存在しない限り同一の素材で連続的に構成されるので、第2基板40-2の主面30-2uと表示することとする。また同様に、第2基板40-2の半導体チップ24が搭載された側と反対側の主面と第3基板40-3の半導体チップ24が搭載された側の主面とは、配線が存在しない限り同一の素材で連続的に構成されるので、第3基板40-3の主面30-3uと表示することとする。
図5(B)において、基板40-1の主面30-1u上の半導体チップ24の外縁下方に相当する基板40-1の一方の主面30-1u上の位置S1を中心とし、P"とQ"とで囲まれた易断線領域には、配線が存在しない。同様に、基板40-1の主面30-1u上の半導体チップ24の外縁線が存在するもう一方の位置S1'に相当する位置を中心とした易断線領域にも、配線が存在しない。
一方、基板40-2の主面30-2u上の半導体チップ24の垂直投影像の輪郭が存在する位置S2を中心とし、基板40-2の主面30-2u上の易断線領域に相当する領域には、配線32dが配置されている。また、同様に、基板40-2の主面30-2u上の半導体チップ24の垂直投影像の輪郭が存在する位置S2'中心とした易断線領域に相当する領域にも、配線32eが配置されている。また、基板40-3の主面30-3u上の半導体チップ24の垂直投影像の輪郭が存在する位置S3に相当する位置を中心とした易断線領域に相当する領域にも、配線32fが配置されている。
すなわち、基板40-1の主面30-1u上以外の主面である基板40-2の主面30-2u及び基板40-3の主面30-3u上には、半導体チップの外縁下方であっても配線を配置することが許される。これは、基板40-2の主面30-2u上あるいは基板40-3の主面30-3u上においては、基板40-1の主面30-1u上に存在する易断線領域に発生する温度変化に起因する応力と比べて十分に小さく、基板40-2の主面30-2u上あるいは基板40-3の主面30-3u上に形成される配線を断線する程度には達しないためである。
また、位置S2及びS2'には、配線板30-1と配線板30-2、との境界に形成され、位置S3は、配線板30-2と配線板30-3との境界に形成されている。配線板30-1、配線板30-2及び配線板30-3は、熱膨張率の等しい素材で構成されるために、これら配線板30-1、配線板30-2及び配線板30-3によって、基板40-2及び40-3のそれぞれの主面30-2u及び30-3U上の、半導体チップ24の垂直投影像の輪郭が存在する位置に生じる温度変化に起因した応力が緩和される。そのために位置S2、S2'及び位置S3に形成される配線は、断線するほどの応力は温度サイクル試験中に発生しないと推定される。
このことによって、基板40-1の主面30-1u上の半導体チップ24の垂直投影像の輪郭が存在する位置S1には配線を配置することなく、必要な配線を基板40-2の主面30-2u上あるいは、基板40-3の主面30-3u上に、スルーホールを介することによって、迂回して配置することが可能となる。スルーホールは、基板の異なる主面に構成される配線同士を電気的に接続する、基板の主面に対して垂直方向に設置される配線である。図5(B)において、スルーホールの一例を示せば、基板40-1、40-2、及び40-3を貫通している配線32H等である。上述の構造とすることによって、配線の温度変化に起因する断線を防ぐことができ、半導体装置の信頼性が向上する。
＜第2参考例＞
図6を参照して、第2参考例であるBGAパッケージ構造の半導体装置の構造を説明する。第2参考例が有する構造上の特徴点は、半導体チップ24の外縁下方に相当する基板40の一方の主面30u上の矢印Sを中心とした、図6中において矢印P"と矢印Q"とで挟まれた易断線領域に配置される配線の主面30uに垂直な方向の厚みが、他の領域におけるよりも厚い構造である。
このような構成とすれば、たとえ温度変化に起因して発生する応力が発生しても、この応力に耐えられる強度を生み出すために十分な厚みの配線を、易断線領域に形成して、この領域で従来発生していた配線の断線を防止できることは明らかである。
特に、易断線領域に、設計上の都合で配線を配置せざるを得ない場合にも、この発明の第2参考例に基づく半導体装置の構造が有効である。この場合には、易断線領域における配線の主面に垂直な方向の厚みが易断線領域以外におけるよりも厚い構造として、この応力対応領域にも配線を配置することができ、しかもこの部分の配線の強度を増すことができるので、上記配線パターンの断線防止の目的が果たされ、半導体装置の信頼性が向上する。
この発明の発明者等は、数多くの温度サイクル試験結果の検討を通じて、易断線領域における配線の主面に垂直な方向の厚みを少なくとも0.50μｍとすることで、配線パターンの断線を防止できることを確かめた。
また、易断線領域に配置される配線の主面30uに垂直な方向の厚みが他の領域におけるよりも厚い構造であって、かつこの易断線領域に配置される配線の幅を他の領域におけるよりも広い構造とすることによっても、上記目的がより効果的に果たされることはいうまでもない。すなわち、特許文献1に開示されているように、易断線領域に配置される配線の幅を他の領域におけるよりも広い構造とする工夫に加えて、この発明の第2参考例として説明した、易断線領域に配置される配線の厚みを厚く構成するという工夫を組み合わせることによって、上記目的がより効果的に果たされ、半導体装置の信頼性が向上する。
また、この発明の発明者等は、数多くの温度サイクル試験結果の検討を通じて、易断線領域における配線の幅を少なくとも0.70μｍとすることで、配線パターンの断線を防止できることを確かめた。
なお、この発明に係る半導体装置は、上述した実施の形態のみに限定されない。よって、任意好適に上記に開示した構造上の条件を組み合わせることによって、この発明を、表面あるいは表面及び内部に配線を有する、基板が用いられて形成される半導体装置に適用することができる。
以上説明したように、この発明の半導体装置によれば、BGAパッケージ構造の半導体装置おいて、基板の主面に形成される配線の断線が発生せず、信頼性の高い半導体装置を提供できる。
従来のBGAパッケージ構造の半導体装置の説明に供する平面図である。 従来のBGAパッケージ構造の半導体装置の説明に供する概略的断面図である。 実施の形態のBGAパッケージ構造の半導体装置の説明に供する概略的断面図である。 実施の形態のBGAパッケージ構造の半導体装置の説明に供する平面図である。 第1参考例のBGAパッケージ構造の半導体装置の説明に供する概略的断面図である。 第2参考例のBGAパッケージ構造の半導体装置の説明に供する概略的断面図である。 シミュレーションに用いた擬似半導体装置の説明に供する概略的断面図である。
符号の説明
10：基板
12：半導体チップの外縁線
12a、12b：ソルダーレジスト層の外縁線
14、44：基板側のボンディングパット
16、32a、32b：配線
18：スルーホール
20：配線構造体
24：半導体チップ
26：ダイスボンド層
30：配線板
34a、34b：ソルダーレジスト層
36：ハンダボール
38：封止樹脂
40：基板
42：金属線
46：半導体チップ側ボンディングパット
48：易断線領域
50：擬似封止樹脂
52：擬似半導体チップ
54：擬似ダイスボンド層
56：擬似配線板
58：気泡
60：フィラー
148：断線防止領域

Claims (4)

  1. 配線構造体が作り付けられた絶縁性基体であって、一方の主面に該配線構造体の一部を構成する配線が設けられている当該絶縁性基体と、
    該絶縁性基体の前記一方の主面にソルダーレジスト層を介在させて搭載された半導体チップと、
    該絶縁性基体の上側全面に設けられて前記半導体チップを封止する封止樹脂とを具え、
    該封止樹脂が、前記半導体チップ及び前記絶縁性基体間に不存在の状態となるように、前記半導体チップの直下に接着層であるダイスボンド層、該ダイスボンド層直下に絶縁性保護膜である前記ソルダーレジスト層、また該ソルダーレジスト層直下に前記配線、更に該配線直下には前記絶縁性基体が順次積層された積層構造として形成され、前記半導体チップの外縁下と前記絶縁性基体との間は、前記ソルダーレジスト層の側面及び上面を覆う前記接着層であるダイスボンド層が介在しており、
    前記半導体チップの外縁下方に該外縁に沿ってその領域内に存在する前記配線部分の断線を防止する断線防止領域が設定されており、
    前記ソルダーレジスト層は、該断線防止領域外に設けられている
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記断線防止領域の幅が、前記半導体チップの四隅において、該四隅以外における前記断線防止領域の幅より広く形成されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体チップの四隅において、該四隅からそれぞれ最も近い前記ソルダーレジスト層の外縁までの距離が、少なくとも前記半導体チップの対角線の長さの10％であることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記断線防止領域の幅が、少なくとも0.8ｍｍであることを特徴とする半導体装置。
JP2003372783A 2003-10-31 2003-10-31 半導体装置 Expired - Fee Related JP3897749B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003372783A JP3897749B2 (ja) 2003-10-31 2003-10-31 半導体装置
US10/766,938 US7208844B2 (en) 2003-10-31 2004-01-30 Semiconductor device
US11/649,915 US7414304B2 (en) 2003-10-31 2007-01-05 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003372783A JP3897749B2 (ja) 2003-10-31 2003-10-31 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005360411A Division JP4355313B2 (ja) 2005-12-14 2005-12-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2005136329A JP2005136329A (ja) 2005-05-26
JP3897749B2 true JP3897749B2 (ja) 2007-03-28

Family

ID=34544050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003372783A Expired - Fee Related JP3897749B2 (ja) 2003-10-31 2003-10-31 半導体装置

Country Status (2)

Country Link
US (2) US7208844B2 (ja)
JP (1) JP3897749B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005114728A1 (ja) * 2004-05-21 2005-12-01 Nec Corporation 半導体装置並びに配線基板及びその製造方法
US7326591B2 (en) 2005-08-31 2008-02-05 Micron Technology, Inc. Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices
TWI285423B (en) * 2005-12-14 2007-08-11 Advanced Semiconductor Eng System-in-package structure
JP2007184414A (ja) 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体素子実装用基板、半導体装置及び電子機器
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
KR20090041756A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지
US20090108436A1 (en) * 2007-10-31 2009-04-30 Toshio Fujii Semiconductor package
JP2012084840A (ja) 2010-09-13 2012-04-26 Renesas Electronics Corp 半導体装置及びその製造方法
JP2020047664A (ja) 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置および半導体装置の作製方法
JP7020629B2 (ja) * 2020-12-04 2022-02-16 ラピスセミコンダクタ株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3658162B2 (ja) * 1997-11-28 2005-06-08 株式会社ルネサステクノロジ 半導体装置
JP2000133742A (ja) * 1998-10-23 2000-05-12 Hitachi Ltd パッケージ基板およびそれを用いた半導体装置ならびにその製造方法
JP2001217261A (ja) * 2000-01-31 2001-08-10 Hitachi Ltd 半導体装置およびその製造方法
JP2001351929A (ja) * 2000-06-09 2001-12-21 Hitachi Ltd 半導体装置およびその製造方法
JP2002057245A (ja) * 2000-08-14 2002-02-22 Hitachi Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US7208844B2 (en) 2007-04-24
US20070108636A1 (en) 2007-05-17
US7414304B2 (en) 2008-08-19
US20050093179A1 (en) 2005-05-05
JP2005136329A (ja) 2005-05-26

Similar Documents

Publication Publication Date Title
JP4703980B2 (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP4473807B2 (ja) 積層半導体装置及び積層半導体装置の下層モジュール
JP5107959B2 (ja) 基板
US7414304B2 (en) Semiconductor device
JP2005079581A (ja) テープ基板、及びテープ基板を用いた半導体チップパッケージ、及び半導体チップパッケージを用いたｌｃｄ装置
JP3891678B2 (ja) 半導体装置
JP7209743B2 (ja) フレキシブル回路基板およびそれを含む電子装置
US20100044880A1 (en) Semiconductor device and semiconductor module
JP4293563B2 (ja) 半導体装置及び半導体パッケージ
JP4899406B2 (ja) フリップチップ型半導体装置
JP4355313B2 (ja) 半導体装置
US20130113096A1 (en) Semiconductor device
JP2010073771A (ja) 半導体装置の実装構造
JP5356647B2 (ja) 実装基板及び電子装置
JP2007005452A (ja) 半導体装置
JP5372235B2 (ja) 半導体装置および半導体装置実装体
JP4637720B2 (ja) 半導体装置およびその製造方法
JP5078631B2 (ja) 半導体装置
JP4435074B2 (ja) 半導体装置およびその製造方法
JP5171720B2 (ja) 半導体装置
JP4652428B2 (ja) 半導体装置およびその製造方法
JP2013026291A (ja) 半導体装置
JP2004172604A (ja) 半導体集積回路装置
JP2009266994A (ja) 半導体装置およびその実装構造
JP2010098226A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061219

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3897749

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120105

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees