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JP3867026B2 - Electro-optical device and electronic apparatus - Google Patents

Electro-optical device and electronic apparatus Download PDF

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JP3867026B2
JP3867026B2 JP2002199312A JP2002199312A JP3867026B2 JP 3867026 B2 JP3867026 B2 JP 3867026B2 JP 2002199312 A JP2002199312 A JP 2002199312A JP 2002199312 A JP2002199312 A JP 2002199312A JP 3867026 B2 JP3867026 B2 JP 3867026B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置及びその製造方法の技術分野に属し、特に蓄積容量を付加するために蓄積容量電極を備えると共に画素電極と画素スイッチング用の薄膜トランジスタ（Thin Film Transistor：以下適宜、ＴＦＴと称す）との間の電気的な導通を良好にとるためのバリア層と称される導電層を備える電気光学装置及びその製造方法の技術分野に属する。
【０００２】
【背景技術】
従来、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板上に設けられている。各ＴＦＴは、走査線にゲート電極が接続され、データ線に半導体層のソース領域が接続され、画素電極に半導体層のドレイン領域が接続されている。ここで特に画素電極は、ＴＦＴや配線を構成する各種の層や当該画素電極を相互に絶縁するための層間絶縁膜上に設けられているため、層間絶縁膜に開孔されたコンタクトホールを介してＴＦＴを構成する半導体層のドレイン領域に接続されている。そして、ＴＦＴのゲート電極に走査線を介して走査信号が供給されると、ＴＦＴはオン状態とされ、半導体層のソース領域にデータ線を介して供給される画像信号が当該ＴＦＴのソース−ドレイン間を介して画素電極に供給される。このような画像信号の供給は、各ＴＦＴを介して画素電極毎に極めて短時間しか行われない。このため、極短時間だけオン状態とされたＴＦＴを介して供給される画像信号の電圧を、このオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には液晶容量と並列に蓄積容量が形成されるのが一般的である。他方、この種の電気光学装置においては、ＴＦＴアレイ基板上に形成された半導体層から、画素スイッチング用ＴＦＴのソース領域及びドレイン領域並びにこれらの間にあるチャネル領域が構成される。画素電極は、積層構造をなす走査線、容量線、データ線等の配線及びこれらを相互に電気的に絶縁するための複数の層間絶縁膜を介して、半導体層のドレイン領域と接続される必要がある。ここで、ＴＦＴアレイ基板側から見て半導体層の上にゲート電極が設けられるトップゲート構造を有する正スタガ型又はコプレナー型のポリシリコンＴＦＴの場合などは特に、積層構造における半導体層から画素電極までの層間距離が例えば１０００ｎｍ程度又はそれ以上に長いため、両者を電気的に接続するためのコンタクトホールを開孔するのが困難となる。より具体的には、エッチングを深く行うにつれてエッチング精度が低下して、目標とする半導体層を突き抜けて開孔してしまう可能性が出て来るため、ドライエッチングのみで、このような深いコンタクトホールを開孔することが極めて困難となる。このため、ドライエッチングにウエットエッチングを組み合わせて行ったりするが、すると今度はウエットエッチングによりコンタクトホールの径が大きくなってしまい、限られた基板上領域において配線や電極を必要なだけレイアウトするのが困難となるのである。
【０００３】
そこで最近では、走査線上に形成される層間絶縁膜に対して、半導体層のソース領域に至るコンタクトホールを開孔してデータ線とソース領域との電気的な接続をとる際に、半導体層のドレイン領域に至るコンタクトホールを開孔してこの層間絶縁膜上にデータ線と同一層からなるバリア層と称される中継用の導電層を形成しておき、その後、データ線及びこのバリア層上に形成された層間絶縁膜に対して、画素電極からこのバリア層に至るコンタクトホールを開孔する技術が開発されている。このようにデータ線と同一層からなるバリア層を中継して画素電極からドレイン領域へ電気的に接続をとるように構成すれば、画素電極から一挙に半導体層に至るコンタクトホールを開孔するよりも、コンタクトホールの開孔工程等が容易となり、各コンタクトホールの径も小さくて済む。
【０００４】
【発明が解決しようとする課題】
この種の電気光学装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画像表示領域の高精細化或いは画素ピッチの微細化及び高画素開口率化（即ち、各画素において、表示光が透過しない非画素開口領域に対する、表示光が透過する画素開口領域の比率を高めること）が極めて重要となる。
【０００５】
しかしながら、画素ピッチの微細化が進むと、電極サイズや配線幅、更にコンタクトホール径などには製造技術により本質的な微細化の限界があるため、相対的にこれらの配線や電極等が画像表示領域を占有する比率が高まるため、画素開口率が低くなってしまうという問題点がある。
【０００６】
更に、このように画素ピッチの微細化が進むと、限られた基板上領域に作り込まねばならない前述の蓄積容量を充分な大きさとすることが困難となる。
【０００７】
【課題を解決するための手段】
本発明は上述の問題点に鑑みなされたものであり、画素ピッチを微細化しても比較的簡単な構成を用いて、画素電極と薄膜トランジスタとを良好に中継する構成や蓄積容量を増大させる構成が可能であり、高品位の画像表示が可能な電気光学装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、ソース領域、チャネル領域、ドレイン領域を有する半導体層と前記チャネル領域に対向するゲート電極を含む薄膜トランジスタと、該薄膜トランジスタに対応して設けられた画素電極と、該画素電極に接続された蓄積容量とを有する電気光学装置であって、前記薄膜トランジスタのソース領域を介して前記画素電極に画像信号を供給する遮光性のデータ線と、前記データ線と交差する方向に配設され前記薄膜トランジスタのゲート電極に走査信号を供給する走査線と、前記データ線下に前記ソース領域、前記チャネル領域、前記ドレイン領域が配設され、前記ドレイン領域が前記データ線から前記走査線に沿って配設されてなる前記薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層の前記走査線に沿って配設されてなるドレイン領域に形成された第１蓄積容量電極と、前記薄膜トランジスタのゲート電極と同一層で形成され、前記第１蓄積容量電極に対向して形成された第２蓄積容量電極と、前記第２蓄積容量電極より上層であって、前記半導体層のドレイン領域に電気的接続される遮光性の導電膜と、前記遮光性の導電膜より上層であって、前記遮光性の導電膜に電気的接続される画素電極と、前記薄膜トランジスタの半導体層より下層であって、前記半導体層を覆い、且つ前記第２蓄積容量電極及び前記遮光性の導電膜と重なる下側遮光膜と、を具備したことを特徴とする。
【０００９】
そして、前記遮光性の導電膜は、隣接するデータ線間で走査線の延在方向に沿って形成されたことを特徴とする。
【００１１】
また、本発明の電子機器は、上述した電気光学装置を有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
（電気光学装置の第１実施形態）
本発明による電気光学装置の第１実施形態である液晶装置の構成について、図１から図３を参照して説明する。図１は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図２は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図である。尚、図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１４】
図１において、本実施形態における液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極９aを制御するためのＴＦＴ３０がマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。画素電極９ａ及びＴＦＴ３０は、走査線３ａとデータ線６ａとの交差に対応して配置されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。
【００１５】
図２において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介してポリシリコン膜等からなる半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、図中右上がりの斜線で示した領域に夫々形成されておりバッファとして機能する導電層８０（以下、バリア層と称す。）を中継して、第１コンタクトホール８ａ及び第２コンタクトホール８ｂを介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域１ａ’（図中右下りの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置されたＴＦＴ３０が設けられている。
【００１６】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部とを有する。
【００１７】
また、図中太線で示した領域には夫々、走査線３ａ、容量線３ｂ及びＴＦＴ３０の下側を通るように、第１遮光膜１１ａが設けられている。より具体的には図２において、第1遮光膜１１ａは夫々、走査線３ａに沿って縞状に形成されていると共に、データ線６ａと交差する箇所が図中下方に幅広に形成されており、この幅広の部分により各ＴＦＴのチャネル領域１ａ’をＴＦＴアレイ基板側から見て夫々覆う位置に設けられている。
【００１８】
次に図３の断面図に示すように、液晶装置は、透明な一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００１９】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００２０】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００２１】
対向基板２０には、更に図３に示すように、各画素の非開口領域に、第２遮光膜２３を設けても良い。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入することはない。更に、第２遮光膜２３は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。
【００２２】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が混入されている。
【００２３】
更に図３に示すように、画素スイッチング用ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各画素スイッチング用ＴＦＴ３０との間には、第１遮光膜１１ａが設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の第１遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融しないようにできる。第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの反射光（戻り光）等が光に対して励起しやすい画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’や低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに入射する事態を未然に防ぐことができ、これに起因した光電流の発生により画素スイッチング用ＴＦＴ３０の特性が変化したり、劣化することはない。
【００２４】
更に、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的に絶縁するために設けられるものである。更に、下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。下地絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。下地絶縁膜１２により、第１遮光膜１１ａが画素スイッチング用ＴＦＴ３０等を汚染する事態を未然に防ぐこともできる。
【００２５】
本実施形態では、半導体層１ａを高濃度ドレイン領域１ｅから延設して第１蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を第２蓄積容量電極とし、絶縁薄膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、第１蓄積容量７０ａが構成されている。更に、この第２蓄積容量電極と対向するバリア層８０の一部を第３蓄積容量電極とし、これらの電極間に第１層間絶縁膜８１を設ける。第１層間絶縁膜８１は第２誘電体膜としても機能し、第２蓄積容量７０ｂが形成されている。そして、これら第１蓄積容量７０ａ及び第２蓄積容量７０ｂが第１コンタクトホール８ａを介して並列接続されて蓄積容量７０が構成されている。
【００２６】
より詳細には、半導体層１ａの高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３ａの下に延設されて画素スイッチング用ＴＦＴ３０を形成し、同じくデータ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に第１誘電体膜２を介して対向配置されて、第１蓄積容量電極１ｆとされる。特に第１誘電体膜２は、高温酸化等によりポリシリコン膜上に形成されるＴＦＴ３０の絶縁薄膜２に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、第１蓄積容量７０ａは比較的小面積で大容量の蓄積容量として構成できる。また、第２誘電体膜８１も、絶縁薄膜２と同様に薄く形成することが可能なので、図２に示したように相隣接するデータ線６ａ間の領域を利用して、第２蓄積容量７０ｂは比較的小面積で大容量の蓄積容量として構成できる。従って、これら第１蓄積容量７０ａ及び第２蓄積容量７０ｂから立体的に構成される蓄積容量７０は、データ線６ａ下の領域や走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という画素開口領域を外れたスペースを有効に利用して、小面積で大容量の蓄積容量を形成することができる。
【００２７】
図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁する絶縁薄膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つがバリア層８０を中継して接続されている。低濃度ソース領域１ｂ及び高濃度ソース領域１ｄ並びに低濃度ドレイン領域１ｃ及び高濃度ドレイン領域１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用の不純物をドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。本実施形態では特にデータ線６ａは、Ａｌ等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性且つ導電性の薄膜から構成されている。また、バリア層８０及び第２誘電体膜（第１層間絶縁膜）８１の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及びバリア層８０へ通じるコンタクトホール８ｂが各々形成された第２層間絶縁膜４が形成されている。この高濃度ソース領域１ｄへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的に接続されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、バリア層８０へのコンタクトホール８ｂが形成された第３層間絶縁膜７が形成されている。このコンタクトホール８ｂを介して、画素電極９ａはバリア層８０に電気的に接続されており、更にバリア層８０を中継してコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的に接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００２８】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部であるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００２９】
また本実施形態では、画素スイッチング用ＴＦＴ３０の走査線３ａの一部であるゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００３０】
図２及び図３に示すように、本実施形態の液晶装置では、ＴＦＴアレイ基板１０上には、データ線６ａ及び走査線３ｂが第２層間絶縁膜４を介して立体的に相交差するように設けられている。そして、バリア層８０は、半導体層１ａと画素電極９ａとの間に介在しており、高濃度ドレイン領域１ｅと画素電極９ａとを第１コンタクトホール８ａ及び第２コンタクトホール８ｂを経由して電気的に接続する。
【００３１】
このため、画素電極９ａから半導体層１ａのドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、第１コンタクトホール８ａ及び第２コンタクトホール８ｂの径を夫々小さくできる。即ち、一つのコンタクトホールを開孔する場合には、エッチング時の選択比が低いとコンタクトホールを深く開孔する程エッチング精度は落ちるため、例えば５０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜けを防止するためには、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層１ａまで開孔するように工程を組まねばならない。或いは、ドライエッチングによる突き抜け防止用のポリシリコン膜を別途設けたりする必要が生じてしまうのである。
【００３２】
これに対して本実施形態では、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの直列な第１コンタクトホール８ａ及び第２コンタクトホール８ｂにより接続すればよいので、これら第１コンタクトホール８ａ及び第２コンタクトホール８ｂを夫々、ドライエッチングにより開孔することが可能となるのである。或いは、少なくともウエットエッチングにより開孔する距離を短くすることが可能となるのである。但し、第１コンタクトホール８ａ及び第２コンタクトホール８ｂに夫々、若干のテーパを付けるために、ドライエッチング後に敢えて比較的短時間のウエットエッチングを行うようにしてもよい。
【００３３】
以上のように本実施形態によれば、第１コンタクトホール８ａ及び第２コンタクトホール８ｂの径を夫々小さくでき、第１コンタクトホール８ａにおけるバリア層８０の表面に形成される窪みや凹凸も小さくて済むので、その上方に位置する画素電極９ａの部分における平坦化が促進される。更に、第２コンタクトホール８ｂにおける画素電極９ａの表面に形成される窪みや凹凸も小さくて済むので、この画素電極９ａの部分における平坦化が促進される。これらの結果、画素電極９ａの表面の窪みや凹凸に起因する液晶層５０におけるディスクリネーションが低減され、最終的には当該液晶装置により高品位の画像表示が可能となる。例えば、バリア層８０と画素電極９ａとの間に介在する第２層間絶縁膜４及び第３層間絶縁膜７の合計膜厚を数百ｎｍ程度に抑えておけば、上述した画素電極９ａの表面における窪みや凹凸に、より直接的に影響する第２コンタクトホール８ｂの径を非常に小さくできる。
【００３４】
尚、本実施形態では、バリア層８０は高融点金属膜やその合金膜から構成されているので、金属膜と層間絶縁膜とのエッチングにおける選択比が大きく異なるため、前述の如きドライエッチングによるバリア層８０の突き抜けの可能性は殆ど無い。
【００３５】
本実施形態では特に、バリア層８０を中央にして立体的に構成された蓄積容量７０における、第１誘電体膜２及び第２誘電体膜８１は、いずれも、立体的に相交差するデータ線６ａと走査線３ｂとの間に介在する第２層間絶縁膜４とは異なる層に設けられた誘電体膜である。従って、フリッカ等の原因となる画像信号の電圧降下を引き起こすデータ線６ａ及び走査線３ａ間の寄生容量を抑えるために、第２層間絶縁膜４とは異なる層を介してバリア層８０を設けて蓄積容量を付加するため、本実施形態の場合には、これらの第１誘電体膜２及び第２誘電体膜８１を技術的な限界まで薄く構成することが可能となる。この結果、特に第２蓄積容量７０ｂにおいて第２誘電体膜８１の厚みに反比例する容量値を極めて効率的に増加させることが可能となる。特に、画素スイッチング用ＴＦＴ３０における絶縁薄膜２のように余り薄く構成するとトンネル効果等の特異現象が発生することもないので、膜破れなどの欠陥が生じないことを条件に、例えば２００ｎｍ程度或いは絶縁薄膜２よりも薄い１０ｎｍ以上５０ｎｍ以下の厚みを持つ極薄い第２誘電体膜８１を形成することにより、非常に大容量の第２蓄積容量７０ｂを比較的小さな領域内に作り込むことが可能となる。これにより、フリッカの発生を抑制するだけでなく、電圧保持能力を高めることができるため、高コントラストな電気光学装置を提供できる。
【００３６】
本願発明者等の実験及び研究によれば、仮に、データ線６ａと同一の導電層からバリア層が構成される前述した従来技術において、このバリア層を蓄積容量の一方の電極として用いて、データ線６ａ及び走査線３ａ間の層間絶縁膜を誘電体膜として用いると仮定すると、データ線６ａと走査線３ａとの寄生容量が問題とならないようにするためには、誘電体膜（本実施形態の第２層間絶縁膜に相当する膜）には８００ｎｍ程度の厚みが必要とされる。従って、同一面積において本実施形態では、数倍から十数倍或いはそれ以上の大きさの容量値を持つ第２蓄積容量７０ｂを実現できるので、極めて有利である。
【００３７】
尚、バリア層８０と画素電極９ａの間に更に、他の一又は複数のバリア層を層間絶縁膜を介して積層形成することにより、限られたＴＦＴアレイ基板１０上の領域を利用して更に立体的に蓄積容量を増大させることも可能である。
【００３８】
このように第２蓄積容量７０ｂを構成する第２誘電体膜８１は、酸化シリコン膜、窒化シリコン膜等でもよいし、これらの膜を複数積層した多層膜から構成してもよい。一般に絶縁薄膜２を形成するのに用いられる各種の公知技術（減圧ＣＶＤ法、常圧ＣＶＤ法、プラズマＣＶＤ法、熱酸化法、スパッタリング法、ＥＣRプラズマ法、リモートプラズマ法等）により、第２誘電体膜８１を形成可能である。但し、このようなバリア層８０による蓄積容量付加機能に代えてまたは加えて、特に遮光膜からなるバリア層８０の遮光機能や第１コンタクトホール８ａ及び第２コンタクトホール８ｂのレイアウト等を重視して、バリア層８０や第２誘電体膜８１を走査線３ａ上に至るまで形成する場合には、第２誘電体膜８１をバリア層８０及び走査線３ａ間の寄生容量が問題とならない程度に厚く形成するのが好ましい。
【００３９】
他方、バリア層８０の膜厚は、例えば５０ｎｍ以上５００ｎｍ以下程度とするのが好ましい。５０ｎｍ程度の厚みがあれば、製造プロセスにおける第２コンタクトホール８ｂの開孔時に突き抜ける可能性は低くなり、また５００ｎｍ程度であれば画素電極９ａの表面の凹凸は問題とならないか或いは比較的容易に平坦化可能だからである。
【００４０】
更に本実施形態では、このように第１層間絶縁膜（第２誘電体膜）８１を薄く形成することにより、第１コンタクトホール８ａの径を更に小さく出来るので、前述した第１コンタクトホール８ａにおけるバリア層８０の窪みや凹凸が更に小さくて済み、その上方に位置する画素電極９ａにおける平坦化が更に促進される。従って、画素電極９ａにおける窪みや凹凸に起因した液晶のディスクネーションが低減され、最終的には当該液晶装置により一層高品位の画像表示が可能となる。
【００４１】
尚、本実施形態の液晶装置の構成においても、従来同様に、走査線３ｂとデータ線６ａとの間に介在する第２層間絶縁膜４については、両配線間における寄生容量が問題とならない程度の厚み（例えば、８００ｎｍ程度の厚み）が必要とされる。
【００４２】
以上のように構成された本実施形態においては特に、縞状に形成された第１遮光膜１１ａは、走査線３ａ下に延設されて、定電位源又は大容量部分に電気的に接続されてもよい。このように構成すれば、第１遮光膜１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。この場合、定電位源としては、当該液晶装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等が挙げられる。
【００４３】
また、容量線３ｂと走査線３ａとは、同一のポリシリコン膜からなり、第１蓄積容量７０ａの第１誘電体膜２と画素スイッチング用ＴＦＴ３０の絶縁薄膜２とは、同一の高温酸化膜等からなり、第１蓄積容量電極１ｆと画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅ等とは、同一の半導体層１ａからなる。このため、ＴＦＴアレイ基板１０上に形成される積層構造を単純化でき、更に、後述の電気光学装置の製造方法において、同一の薄膜形成工程で容量線３ｂ及び走査線３ａを同時に形成でき、蓄積容量７０ａの第１誘電体膜及び絶縁薄膜２を同時に形成できる。
【００４４】
本実施形態では特に、バリア層８０は、導電性の遮光膜からなる。従って、バリア層８０により、各画素開口領域を少なくとも部分的に規定することが可能となる。また、バリア層８０により、あるいはデータ線６ａ等の遮光性を有する配線のＴＦＴアレイ基板１０に形成された遮光性を有する膜との組み合わせで画素開口部を規定することにより、対向基板２０側の第２遮光膜を省略することも可能である。対向基板２０上の第２遮光膜２３ではなく、ＴＦＴアレイ基板１０上に内蔵遮光膜としてバリア層８０を設ける構成は、製造プロセスにおけるＴＦＴアレイ基板１０と対向基板２０との位置ずれによって画素開口率の低下を招かない点で極めて有利である。
【００４５】
尚、対向基板２０上の第２遮光膜２３は、主に入射光による液晶装置の温度上昇を抑える目的で、小さめ（幅狭）に形成して画素開口領域を規定しないように構成してもよい。この場合、第２遮光膜２３をＡｌ膜等の反射率の高い材質で形成すれば、更に効率的に温度上昇を抑えることができる。このように第２遮光膜２３をＴＦＴアレイ基板における遮光領域よりも小さめに形成しておけば、製造プロセスにおける両基板間の多少の位置ずれによっては画素開口領域が小さくならないで済む。
【００４６】
遮光膜からなるバリア層８０は、例えば、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このように構成すれば、バリア層８０形成工程の後に行われる高温処理により、バリア層８０が破壊されたり溶融しないようにできる。
【００４７】
更に、これらの高融点金属と画素電極９ａを構成するＩＴＯ膜とが接触してもイオン化率の違いで高融点金属が溶けてしまうことはないため、第２コンタクトホール８ｂを介してバリア層８０及び画素電極９ａ間で良好に電気的な接続がとれる。
【００４８】
また本実施形態では特に、遮光膜からなるバリア層８０は、図２に示すように、ＴＦＴアレイ基板１０上における平面形状が相隣接するデータ線６ａ間を走査線３ａに沿って伸び、各画素単位毎に島状に構成されている。これにより、遮光膜による応力の緩和を図ることができる。また、画素開口領域の走査線３ａに沿った辺の一部又は全部をバリア層８０により規定することも可能である。ここで具体的な回路設計に応じて走査線３ａ及びバリア層８０間の寄生容量が問題となる場合は、本実施形態のように、走査線３ａ上にはバリア層８０を設けることなく、容量線３ｂと画素電極９ａとが隣接する側における画素開口領域の走査線３ａに沿った辺をバリア層８０により規定するのが好ましい。或いは、具体的な回路設計に応じて走査線３ａ及びバリア層８０間の寄生容量が問題とならないのであれば、バリア層８０は、第２誘電体膜８１を介して走査線３ａに対向する位置にも形成されてよい。このように構成すれば、走査線３ａ及び容量線３ｂの両者を夫々少なくとも部分的に覆う遮光性のバリア層８０により、画素開口領域の走査線３ａに沿った辺のより多くの部分を規定することが可能となる。言い換えれば、このように構成する場合には、走査線３ａ及びバリア層８０の寄生容量が問題とならない程度に第２誘電体膜８１を厚く構成するのが好ましい。或いは、この寄生容量を小さく抑えるためには、バリア層８０により、走査線３ａを画素開口領域を規定するのに必要な領域だけ覆うのが好ましい。
【００４９】
尚、走査線３ａと画素電極９ａとが隣接する側（図２で下側）における画素開口領域の走査線３ａに沿った辺については、第１遮光膜１１ａや第２遮光膜２３により規定すればよい。また、画素開口領域のデータ線６ａに沿った辺については、Ａｌ等からなるデータ線６ａ或いは第１遮光膜１１ａや第２遮光膜２３により規定すればよい。
【００５０】
更に図２に示したように島状のバリア層８０の走査線３ａ方向の各端部とデータ線６ａの縁部とは、平面的に見て若干重なるように構成するのが好ましい。このように構成すれば、両者間に入射光が透過するような隙間が生じないで済み、この部分における光抜け等の表示不良を防止できる。ここで、データ線６ａとバリア層８０と第１遮光膜１１ａあるいは、データ線６ａとバリア層８０等の遮光性を有する膜により画素開口部を規定することが可能である。このような場合、対向基板２０に第２遮光膜２３を形成しなくて済むため、対向基板２０に第２遮光膜２３を形成する工程を削減することが可能である。さらに、対向基板２０とＴＦＴアレイ基板１０とのアライメントずれによる画素開口率の低下やばらつきを防ぐことができる。また、対向基板２０に第２遮光膜２３を設ける場合は、ＴＦＴアレイ基板１０とのアライメントずれを考慮して大きめに形成するが上述のようにデータ線６ａ、バリア層８０等のＴＦＴアレイ基板１０側に形成された遮光性の膜により画素開口部を規定するため、精度よく画素開口部を規定することができ、対向基板２０に設けた第２遮光膜２３により画素開口部を決める場合に比べて開口率を向上させることができる。
【００５１】
以上説明したように本実施形態では特に、バリア層８０が導電性の遮光膜からなるため様々な利点が得られるが、バリア層８０を、高融点金属膜ではなく、例えば、リン等をドープした導電性のポリシリコン膜から構成してもよい。このように構成すれば、バリア層８０は、遮光膜としての機能は発揮しないが、蓄積容量７０を増加させる機能及びバリア層本来の中継機能は十分に発揮し得る。更に、第２層間絶縁膜４との間で熱等によるストレスが発生しにくくなるので、バリア層８０及びその周辺におけるクラック防止に役立つ。他方、画素開口領域を規定するための遮光については、第１遮光膜１１ａや第２遮光膜２３により別途行えばよい。
【００５２】
また、本実施形態では、ＴＦＴ３０の下側に形成される第１遮光膜１１ａにより画素開口領域の一部又は全部を規定してもよい。例えば、第１遮光膜１１ａを、図２において平面的に見てバリア層８０の脇に並べるか若干重なるように並べれば、これらの第１遮光膜１１ａ及びバリア層８０により、画素開口領域の走査線３ａに沿った辺を規定できる。
【００５３】
本実施形態では特に、第２図及び第３図に示されるように第１コンタクトホール８ａと第２コンタクトホール８ｂとは、ＴＦＴアレイ基板１０上における相異なった平面位置に開孔されている。従って、これら第１コンタクトホール８ａ及び第２コンタクトホール８ｂが開孔された平面位置に発生する凹凸が、相重なって凹凸が増幅する事態を回避できる。よって、これらのコンタクトホールにおける良好に電気的な接続が期待できる。
【００５４】
尚、コンタクトホール８ａ、８ｂ及び５の平面形状は、円形や四角形或いはその他の多角形状等でもよいが、円形は特にコンタクトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。そして、良好に電気的な接続を得るために、ドライエッチング後にウエットエッチングを行って、これらのコンタクトホール８ａ、８ｂ及び５に夫々若干のテーパをつけることが好ましい。
【００５５】
（電気光学装置の第１実施形態における製造プロセス）
次に、以上のような構成を持つ実施形態における液晶装置の製造プロセスについて、図４から図７を参照して説明する。尚、図４から図７は各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。
【００５６】
先ず図４の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温で熱処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。そして、このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタリング等により、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜１１を形成する。尚、遮光膜１１上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。
【００５７】
次に工程（２）に示すように、該形成された遮光膜１１上にフォトリソグラフィ工程により第１遮光膜１１ａのパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して遮光膜１１に対しエッチングを行うことにより、第１遮光膜１１ａを形成する。
【００５８】
次に工程（３）に示すように、第１遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば、約５００〜２０００ｎｍとする。尚、ＴＦＴアレイ基板１０裏面からの戻り光が問題にならない場合は、第１遮光膜１１ａを形成する必要はない。
【００５９】
次に工程（４）に示すように、下地絶縁膜１２の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間の熱処理を施すことにより、ポリシリコン膜１を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal)を使った熱処理でも良いし、エキシマレーザー等を用いたレーザー熱処理でも良い。
【００６０】
この際、図３に示した画素スイッチング用ＴＦＴ３０として、ｎチャネル型の画素スイッチング用ＴＦＴ３０を作成する場合には、当該チャネル領域にＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素の不純物を僅かにイオン注入等によりドープしても良い。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII族元素の不純物を僅かにイオン注入等によりドープしても良い。尚、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。或いは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化し、その後熱処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【００６１】
次に工程（５）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンを有する半導体層１ａを形成する。
【００６２】
次に工程（６）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜２ａを形成し、更に工程（７）に示すように、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜２ｂを約５０ｎｍの比較的薄い厚さに堆積し、熱酸化シリコン膜２ａ及び絶縁膜２ｂを含む多層構造を持つ画素スイッチング用ＴＦＴ３０の絶縁薄膜２と共に蓄積容量形成用の第１誘電体膜２を同時に形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁薄膜（第1誘電体膜）２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。但し、ポリシリコン膜１を熱酸化することのみにより、単一層構造を持つ絶縁薄膜２を形成してもよい。
【００６３】
次に工程（８）に示すように、フォトリソグラフィ工程、エッチング工程等によりレジスト層５００を第１蓄積容量電極１ｆとなる部分を除く半導体層１ａ上に形成した後、例えばＰイオンをドーズ量約３×１０１２／ｃｍ２でドープして、第1蓄積容量電極１ｆを低抵抗化しても良い。
【００６４】
次に工程（９）に示すように、レジスト層５００を除去した後、減圧ＣＶＤ法等によりポリシリコン膜３を堆積し、更にＰを熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトポリシリコン膜を用いてもよい。ポリシリコン膜３の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００６５】
次に図５の工程（１０）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。走査線３ａ及び容量線３ｂは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。
【００６６】
次に工程（１１）に示すように、図３に示した画素スイッチング用ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａの一部であるゲート電極をマスクとして、ＰなどのＶ族元素の不純物を低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００６７】
次に工程（１２）に示すように、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト層６００を走査線３ａ上に形成した後、同じくＰなどのＶ族元素の不純物を高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合、半導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ＢなどのIII族元素の不純物を用いてドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより容量線３ｂ及び走査線３ａも更に低抵抗化される。
【００６８】
尚、これらのＴＦＴ３０の素子形成工程と並行して、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。このように、本実施形態において画素スイッチング用ＴＦＴ３０を構成する半導体層１ａをポリシリコン膜で形成すれば、画素スイッチング用ＴＦＴ３０の形成時にほぼ同一工程で、周辺回路を形成することができ、製造上有利である。
【００６９】
次に工程（１３）に示すように、レジスト層６００を除去した後、容量線３ｂ及び走査線３ａ並びに絶縁薄膜（第１誘電体膜）２上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる第１層間絶縁膜８１を１０ｎｍ以上２００ｎｍ以下の比較的薄い厚さに堆積する。但し、前述のように、第１層間絶縁膜８１は、多層膜から構成してもよいし、一般にＴＦＴの絶縁薄膜を形成するのに用いられる各種の公知技術により、第１層間絶縁膜８１を形成可能である。第１層間絶縁膜８１の場合には、第２層間絶縁膜４の場合のように余り薄くするとデータ線６ａ及び走査線３ａ間の寄生容量が大きくなってしまうことはなく、またＴＦＴ３０における絶縁薄膜２のように余り薄く構成するとトンネル効果等の特異現象が発生することもない。また、第１層間絶縁膜８１は、容量線の一部である第２蓄積容量電極とバリア層８０の間で、第２誘電体膜として機能する。そして、第２誘電体膜８１を薄くする程、第２蓄積容量７０ｂは大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、絶縁薄膜２よりも薄い５０ｎｍ以下の厚みを持つ極薄い絶縁膜となるように第２誘電体膜８１を形成すると本実施形態の効果を増大させることができる。
【００７０】
次に工程（１４）に示すように、バリア層８０と高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８ａを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール８ａを開孔可能である。或いは、コンタクトホール８ａが半導体層１ａを突き抜けるのを防止するのに有利なウエットエッチングを併用してもよい。このウエットエッチングは、コンタクトホール８ａに対し、より良好に電気的な接続をとるためのテーパを付与する観点からも有効である。
【００７１】
次に工程（１５）に示すように、第１層間絶縁膜８１及びコンタクトホール８ａを介して覗く高濃度ドレイン領域１ｅの全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜をスパッタリング等により堆積して、５０〜５００ｎｍ程度の膜厚の導電膜８０’を形成する。５０ｎｍ程度の厚みがあれば、後に第２コンタクトホール８ｂを開孔する時に突き抜ける可能性は殆どない。尚、この導電膜８０’上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。また、導電膜８０’は応力緩和のためにドープトポリシリコン膜等を用いても良い。この際、下層にドープトポリシリコン膜（導電性のポリシリコン膜）を用いて上層に金属膜を用いて２層以上の積層された導電膜８０’を形成してもよい。また、２層のポリシリコン膜の間に金属膜を挟んで３層としてもよい。このように、導電膜８０’と高濃度ドレイン領域１ｅとを電気的に接続する際に、同じポリシリコン膜で形成すると、コンタクト抵抗を大幅に低減することができる。
【００７２】
次に図６の工程（１６）に示すように、該形成された導電膜８０’上にフォトリソグラフィによりバリア層８０のパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して導電膜８０’に対しエッチングを行うことにより、第３蓄積容量電極を含むバリア層８０を形成する。
【００７３】
次に工程（１７）に示すように、第１層間絶縁膜８１及びバリア層８０を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。第２層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線３ａ間における寄生容量は余り又は殆ど問題とならない。
【００７４】
次に工程（１８）の段階で、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約１０００℃の熱処理を２０分程度行った後、データ線６ａに対するコンタクトホール５を開孔する。また、走査線３ａや容量線３ｂをＴＦＴアレイ基板１０の周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔することができる。
【００７５】
次に、工程（１９）に示すように、第２層間絶縁膜４の上に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００７６】
次に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００７７】
次に図７の工程（２１）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましい。
【００７８】
次に工程（２２）に示すように、画素電極９ａとバリア層８０とを電気的に接続するためのコンタクトホール８ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。また、テーパ状にするためにウェットエッチングを用いても良い。
【００７９】
次に工程（２３）に示すように、第３層間絶縁膜７の上に、スパッタリング等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２４）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００８０】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【００８１】
他方、図３に示した対向基板２０については、ガラス基板等が先ず用意され、第２遮光膜２３及び後述する額縁としての第３遮光膜が、例えば金属クロムをスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、これらの第２及び第３遮光膜は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。尚、ＴＦＴアレイ基板１０上で、データ線６ａ、バリア層８０、第１遮光膜１１ａ等で遮光領域を規定すれば、対向基板２０上の第２遮光膜２３や第３遮光膜を省くことができる。
【００８２】
その後、対向基板２０の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【００８３】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するように後述するシール材により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【００８４】
（電気光学装置の第２実施形態）
本発明による電気光学装置の第２実施形態である液晶装置の構成について、図８及び図９を参照して説明する。図８は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図９は、図８のＢ−Ｂ’断面図である。尚、図８及び図９に示した第２実施形態において図２及び図３に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図９においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００８５】
図８及び図９において、第２実施形態では第１実施形態とは異なり、第１遮光膜１１ｂがＴＦＴアレイ基板１０側から見て走査線３ａ、容量線３ｂ及びデータ線６ａを覆うように即ち、各画素を囲む格子状の非開口領域の全域に設けられている。更に、下地絶縁膜１２には、容量線３ｂと第１遮光膜１１ｂとを電気的に接続するコンタクトホール１５が設けられている。容量線３ｂ及び第１遮光膜１１ｂは、基板周辺領域において、定電位配線に接続されている。その他の構成については第１実施形態の場合と同様である。
【００８６】
従って、第２実施形態によれば、第１遮光膜１１ｂは、画素開口領域を規定する機能と共に容量線３ｂの定電位配線又は冗長配線としての機能を有するだけでなく、容量線自体の抵抗を下げることができ、画質品位を向上させる。このように構成すれば、第１遮光膜１１ｂ単独で画素開口領域を規定することが可能となる。更に、容量線３ｂ及び第１遮光膜１１ｂの電位を同一の一定電位にでき、容量線３ｂや第１遮光膜１１ｂにおける電位揺れによる画像信号やＴＦＴ３０への悪影響を低減できる。また、第１遮光膜１１ｂと半導体層１ａの間に介在する下地絶縁膜１２を誘電体膜とし、更に蓄積容量を付加することができる。
【００８７】
また、第１遮光膜１１ｂを容量線として代用すれば、走査線３ａと同一工程で形成される容量線３ｂは、各画素単位毎に蓄積容量電極として島状に設けてもよい。このように構成することで、画素開口率を向上することが可能となる。
【００８８】
尚、このような第１遮光膜１１ｂは、第１実施形態における製造プロセス中、工程（２）におけるレジストマスクのパターンを変更すれば形成できる。また、コンタクトホール１５は、第１実施形態における製造プロセス中、工程（８）と工程（９）の間に、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングやウェットエッチングを施すことにより開孔すればよい。
【００８９】
（電気光学装置の第３実施形態）
本発明による電気光学装置の第３実施形態である液晶装置の構成について、図１０を参照して説明する。図１０は、第２実施形態における図８の平面図のＢ−Ｂ’断面に対応する第３実施形態の断面図である。尚、図１０に示した第３実施形態において図８に示した第２実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図１０においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００９０】
図１０において、第３実施形態では第２実施形態とは異なり、第３層間絶縁膜７’は、上側表面が平坦に形成されている。この結果、第３層間絶縁膜７’を下地膜とする画素電極９ａ及び配向膜１６も平坦化されている。その他の構成については第２実施形態の場合と同様である。
【００９１】
従って、第３実施形態によれば、データ線６ａに重ねて走査線３ａ、ＴＦＴ３０、容量線３ｂ等が形成される領域の他の領域に対する段差が低減される。このようにして画素電極９ａが平坦化されているので、当該平坦化の度合いに応じて液晶層５０のディスクリネーションの発生を低減できる。この結果、第３実施形態によれば、より高品位の画像表示が可能となり、画素開口領域を広げることも可能となる。
【００９２】
尚、このような第３層間絶縁膜７’の平坦化は、例えば、第１実施形態の製造プロセスにおける工程（２１）の際、ＣＭＰ（Chemical Mechanical Polishing）処理、スピンコート処理、リフロー法等により行ったり、有機ＳＯＧ（Spin On Glass)、無機ＳＯＧ、ポリイミド膜等を利用して行えばよい。このように平坦化するために第３層間絶縁膜７’の膜厚が厚くなってもバリア層８０が選択比の高い膜で形成されているため、エッチング時に膜を突き抜けることがない。
【００９３】
（電気光学装置の第４実施形態）
本発明による電気光学装置の第４実施形態である液晶装置の構成について、図１１を参照して説明する。図１１は、第２実施形態における図８の平面図のＢ−Ｂ’断面に対応する第４実施形態の断面図である。尚、図１０に示した第４実施形態において図８に示した第２実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図１１においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００９４】
図１１において、第４実施形態では第２実施形態とは異なり、ＴＦＴアレイ基板１０’は、その上側表面が、データ線６ａ、走査線３ａ及び容量線３ｂに対向する部分が凹状に窪んで形成されている。この結果、ＴＦＴアレイ基板１０’上にこれらの配線や層間絶縁膜を介して形成される画素電極９ａ及び配向膜１６も平坦化されている。その他の構成については第２実施形態の場合と同様である。
【００９５】
従って、第４実施形態によれば、データ線６ａに重ねて走査線３ａ、ＴＦＴ３０、容量線３ｂ等が形成される領域と形成されない領域に対する段差が低減される。このようにして画素の非開口領域の少なくとも一部分を埋め込むだけで画素電極９ａがほぼ平坦化され、当該平坦化の度合いに応じて液晶層５０のディスクリネーションの発生を低減できる。この結果、第４実施形態によれば、より高品位の画像表示が可能となり、画素開口領域を広げることも可能となる。
【００９６】
尚、このようなＴＦＴアレイ基板１０’は、例えば、第１実施形態の製造プロセスにおける工程（１）の前に、凹状の窪みを形成すべき領域にエッチングを施せばよい。
【００９７】
上述のように第３実施形態では、第３層間絶縁膜上面を平坦化し、第４実施形態では、基板を凹状に溝を形成した上に配線や素子部を形成して最終的に画素電極を平坦化しているが、第２層間絶縁膜４又は下地絶縁膜１２を凹状に窪めて形成しても同様の平坦化の効果が得られる。この場合、各層間絶縁膜を凹状に形成する方法としては、各層間絶縁膜を二層構造として、一層のみからなる薄い部分を凹状の窪み部分として二層の厚い部分を凹状の土手部分とするように薄膜形成及びエッチングを行なえばよい。或いは、各層間絶縁膜を単一層構造として、エッチングにより凹状の窪みを開孔するようにしてもよい。これらの場合、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングを用いると、設計寸法通りに凹状部分を形成できる利点がある。一方、少なくもとウエットエッチングを単独で又はドライエッチングと組み合わせて用いた場合には、凹状の窪みの側壁面をテーパ状に形成できるため、後工程で凹状の窪み内に形成されるポリシリコン膜、レジスト等の側壁周囲への残留を低減できるので、歩留まりの低下を招かない利点が得られる。
【００９８】
（電気光学装置の第５実施形態）
本発明による電気光学装置の第５実施形態である液晶装置の構成について、図１２を用いて説明する。図１２は、第１実施形態における図２のＡ−Ａ’断面図にに対応する第５実施形態の断面図である。尚、図１２に示した第５実施形態において第１実施形態と同様の構成要素については、同様の参照部号を付し、その説明は省略し、第１実施形態と異なる点のみ説明する。
【００９９】
第５実施形態では、容量線３ｂ上においてバリア層８０と画素電極９ａを電気的に接続するための第２コンタクトホール８ｂが形成されている。このように、容量線３ｂ上に第２コンタクトホール８ｂを形成することにより、第２コンタクトホール８ｂの領域下の面積も容量として機能させることができるため、その分容量を大きくすることができる。
【０１００】
（電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学装置に一例である液晶装置の全体構成を図１３及び図１４を参照して説明する。尚、図１３は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１４は、図１３のＨ−Ｈ’断面図である。
【０１０１】
図１３において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての第３遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図１４に示すように、図１３に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。尚、本実施の形態によれば、対向基板２０上の第２遮光膜２３はＴＦＴアレイ基板１０の遮光領域よりも小さく形成すれば良い。また、液晶装置の用途により、第２遮光膜２３は容易に取り除くことができる。
【０１０２】
以上図１から図１４を参照して説明した各実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１０３】
以上説明した各実施形態における電気光学装置は、カラー表示のプロジェクタ等に適用されるため、３枚の電気光学装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、プロジェクタ以外の直視型や反射型のカラー液晶テレビなどに各実施形態における電気光学装置を適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１０４】
以上説明した各実施形態における電気光学装置では、従来と同様に入射光を対向基板２０の側から入射することとしたが、第１遮光膜１１ａを設けているので、ＴＦＴアレイ基板１０の側から入射光を入射し、対向基板２０の側から出射するようにしても良い。即ち、このように電気光学装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。ここで、従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Anti Reflection)被膜された偏光板を別途配置したり、ＡＲフィルムを貼り付ける必要があったが、各実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃとの間に第１遮光膜１１ａが形成されているため、このようなＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、各実施形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１０５】
また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、各実施形態は有効である。
【０１０６】
（電子機器）
次に、以上詳細に説明した電気光学装置１００を備えた電子機器の実施の形態について図１５から図１７を参照して説明する。
【０１０７】
先ず図１５に、このように電気光学装置１００を備えた電子機器の概略構成を示す。
【０１０８】
図１５において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、電気光学装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、電気光学装置１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、電気光学装置１００を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１０９】
次に図１６から図１７に、このように構成された電子機器の具体例を各々示す。
【０１１０】
図１６において、電子機器の一例たるプロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された電気光学装置１００を含むライトバルブを３個用意し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより各々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１１１】
図１７において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した電気光学装置１００がトップカバーケース内に設けられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【０１１２】
以上図１６から図１７を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図１５に示した電子機器の例として挙げられる。
【０１１３】
以上説明したように、本実施の形態によれば、製造効率が高く高品位の画像表示が可能な電気光学装置を備えた各種の電子機器を実現できる。
【０１１４】
次に、本実施の形態の発明を以下に示す。
【０１１５】
本発明の第１電気光学装置は、基板に、複数の走査線及び複数のデータ線と、前記走査線及び前記データ線に接続された薄膜トランジスタと、該薄膜トランジスタに接続された画素電極及び蓄積容量とを有する電気光学装置であって、
前記走査線及び前記蓄積容量の一方の電極の上方に形成された第１層間絶縁膜と、該第１層間絶縁膜の上方に形成された導電層と、該導電層の上方に形成された第２層間絶縁膜とを具備しており、前記データ線は、前記第２層間絶縁膜上に形成されている。
【０１１６】
本発明の第１電気光学装置によれば、基板には、走査線及び蓄積容量の一方の電極、第１層間絶縁膜、導電層、第２層間絶縁膜、データ線の順に形成されている。従って、走査線とデータ線との間の層として介在する導電層を様々な用途に利用することが可能となる。例えば先ず、導電層と半導体層とを第１コンタクトホールを介して電気的に接続すると共に導電層と画素電極とを第２コンタクトホールを介して電気的に接続することにより、導電層を経由して半導体層と画素電極とを電気的に接続する構成が可能となる。或いは、導電層の一部を、半導体層の一部や蓄積容量の一方の電極と誘電体膜を介して対向する他の蓄積容量電極とすることにより、画素電極に対して蓄積容量を付与する構成も可能となる。或いは、導電層を遮光膜から形成することにより、導電層により画素の開口領域の少なくとも一部を規定する構成も可能となる。更には、導電層からデータ線、走査線、あるいは蓄積容量の一方の電極を構成するための容量線を除く他の配線を形成する構成や、導電層からデータ線、走査線及び容量線の冗長配線を形成する構成も可能となる。
【０１１７】
本発明の第１電気光学装置の一の態様によれば、前記基板に、前記データ線の上方に形成された第３層間絶縁膜を更に具備しており、前記画素電極は、前記第３層間絶縁膜上に形成されると共に前記第２及び第３層間絶縁膜に形成されたコンタクトホールを介して前記導電層に電気的に接続されており、前記導電層は、前記半導体層に電気的に接続されている。
【０１１８】
このように構成すれば、データ線の上方には第３層間絶縁膜を介して画素電極が形成されており、画素電極は、第２及び第３層間絶縁膜に形成されたコンタクトホールを介して導電層に電気的に接続されおり、導電層は、半導体層に接続されている。従って、導電層を経由して半導体層と画素電極とを電気的に接続する構成が得られる。
【０１１９】
本発明の第２電気光学装置は、基板に、複数の走査線及び複数のデータ線と、各前記走査線及び各前記データ線に接続された薄膜トランジスタと、該薄膜トランジスタに接続された画素電極と、前記薄膜トランジスタのソース領域及びドレイン領域並びに第１蓄積容量電極を構成する半導体層と、該半導体層上に形成されている絶縁薄膜と、該絶縁薄膜上に形成されていると共に前記走査線の一部からなる前記薄膜トランジスタのゲート電極と、前記絶縁薄膜上に形成されている前記蓄積容量の第２蓄積容量電極と、前記走査線及び前記第２蓄積容量電極の上方に形成された第１層間絶縁膜と、該第１層間絶縁膜の上方に形成された導電層と、該導電層の上方に形成された第２層間絶縁膜とを具備しており、前記データ線は、前記第２層間絶縁膜上に形成されると共に前記絶縁薄膜並びに前記第１及び第２層間絶縁膜に形成されたコンタクトホールを介して、前記半導体層のソース領域に電気的に接続されている。
【０１２０】
本発明の第２電気光学装置によれば、基板には、走査線及び第２蓄積容量電極、第１層間絶縁膜、導電層、第２層間絶縁膜、データ線の順に形成されており、画素電極は更にその上方に形成されている。そして、データ線は、第１及び第２層間絶縁膜に形成されたコンタクトホールを介して、半導体層のソース領域に電気的に接続されている。これらに加えて、半導体層の一部からソース領域及びドレイン領域が構成されており、絶縁薄膜の一部から薄膜トランジスタのゲート絶縁膜が構成されており、更に絶縁薄膜上に走査線の一部からなる薄膜トランジスタのゲート電極が形成されている。他方で、半導体層の一部から、第１蓄積容量電極が構成されており、絶縁薄膜の一部から蓄積容量の誘電体膜が構成されており、更に絶縁薄膜上に容量線の一部からなる第２蓄積容量電極が形成されている。従って、薄膜トランジスタが走査線の下側に配置され、これに並んで第２蓄積容量電極の下側に蓄積容量が配置された構造が得られる。従って、このような蓄積容量が薄膜トランジスタに並んで設けられた構成において、走査線とデータ線との間の層として介在する導電層を様々な用途に利用することが可能となる。例えば先ず、導電層の一部を、第２蓄積容量電極と第１層間絶縁膜を介して対向する第３蓄積容量電極とすることにより、即ち、第１層間絶縁膜をこの個所において蓄積容量の誘電体膜として導電層の一部と第２蓄積容量電極とを対向配置することにより、画素電極に対して（第１蓄積容量電極及び第２蓄積容量電極からなる蓄積容量に加えて）追加的に蓄積容量を付与する構成も可能となる。或いは、前述した本発明の第１電気光学装置の場合と同様に、導電層を経由して半導体層と画素電極とを電気的に接続する構成、導電層により画素の開口領域の少なくとも一部を規定する構成、導電層からデータ線、走査線あるいは、第２蓄積容量を形成するための容量線を除く他の配線或いはこれらの冗長配線を形成する構成も可能となる。
【０１２１】
本発明の第２電気光学装置の一の態様によれば、前記導電層は、前記第１層間絶縁膜及び前記絶縁薄膜に形成されたコンタクトホールを介して前記半導体層のドレイン領域に電気的に接続されている。
【０１２２】
このように構成すれば、データ線は、絶縁薄膜並びに第１及び第２層間絶縁膜に形成されたコンタクトホールを介して、半導体層のソース領域に電気的に接続されており、導電層は、第１層間絶縁膜及び絶縁薄膜に形成されたコンタクトホールを介して、半導体層のドレイン領域に電気的に接続されている。従って、導電層を、画素電極に接続された蓄積容量の電極として用いる構成が容易にして可能となり、同時に、導電層を経由して画素電極とドレイン領域とを電気的に接続する構成も容易にして可能となる。
【０１２３】
本発明の第２電気光学装置の他の態様によれば、前記基板に、前記データ線の上方に形成された第３層間絶縁膜を更に具備しており、前記画素電極は、前記第３層間絶縁膜上に形成されると共に前記第２及び第３層間絶縁膜に形成されたコンタクトホールを介して前記導電層に電気的に接続されている。
【０１２４】
このように構成すれば、データ線の上方には第３層間絶縁膜を介して画素電極が形成されており、画素電極は、第２及び第３層間絶縁膜に形成されたコンタクトホールを介して導電層に電気的に接続される。従って、導電層を経由して画素電極とドレイン領域とを電気的に接続する構成も容易にして可能となる。
【０１２５】
本発明の第３電気光学装置は、基板に、マトリクス状に配列された複数の画素電極及び薄膜トランジスタと、該薄膜トランジスタに接続されており層間絶縁膜を介して立体的に相交差する走査線及びデータ線と、前記薄膜トランジスタを構成する半導体層と前記画素電極との間に介在し、前記半導体層のドレイン領域と第１コンタクトホールを介して電気的に接続され且つ前記画素電極と第２コンタクトホールを介して電気的に接続された導電層と、前記半導体層部分と同一膜からなる第１蓄積容量電極と前記第１蓄積容量電極上に配置された第２蓄積容量電極との間に介在する第１誘電体膜と、前記第２蓄積容量電極と前記導電層の一部からなる第３蓄積容量電極との間に介在する第２誘電体膜とを備える。
【０１２６】
本発明の第３電気光学装置によれば、基板には、複数の走査線及び複数のデータ線が層間絶縁膜を介して立体的に相交差しており、複数の画素電極に蓄積容量を夫々付加するための第２蓄積容量電極が別途設けられている。そして、導電層は、半導体層と画素電極との間に介在しており、一方で半導体層のドレイン領域と第１コンタクトホールを介して電気的に接続されており、他方で、画素電極と第２コンタクトホールを介して電気的に接続されている。このため、画素電極からドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、コンタクトホールの径を小さくできる。即ち、コンタクトホールを深く開孔する程エッチング精度は落ちるため、薄い半導体層における突き抜けを防止するために、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層まで開孔するように工程を組まねばならない。このため、指向性のないウエットエッチングによりコンタクトホールの径が広がらざるを得ないのである。これに対して本発明では、画素電極及び半導体層のドレイン領域間を２つの直列な第１及び第２コンタクトホールにより接続すればよいので、各コンタクトホールをドライエッチングにより開孔することが可能となるか、或いは少なくともウエットエッチングにより開孔する距離を短くすることが可能となる。この結果、第１及び第２コンタクトホールの径を夫々小さくでき、第１コンタクトホールにおける導電層の表面に形成される窪みや凹凸も小さくて済むので、その上方に位置する画素電極部分における平坦化が促進される。更に、第２コンタクトホールにおける画素電極の表面に形成される窪みや凹凸も小さくて済むので、この画素電極部分における平坦化が促進される。これらの結果、画素電極表面の窪みや凹凸に起因する液晶等の電気光学物質におけるディスクリネーション等の不良が低減される。
【０１２７】
また、第１誘電体膜が半導体層のドレイン領域を構成する半導体層部分と同一膜からなる第１蓄積容量電極とこの第１蓄積容量電極上に配置された第２蓄積容量電極との間に介在するので、これら三者により第１の蓄積容量が半導体層のドレイン領域に電気的に接続された画素電極に付加される。これに加えて、第２誘電体膜が第２蓄積容量電極と導電層の一部からなる第３蓄積容量電極との間に介在するので、これら三者により第２の蓄積容量が画素電極に付加される。従って、導電層を中央にしてその上下に並列に接続された第１及び第２の蓄積容量が形成される。このように限られた基板上領域に立体的な蓄積容量を構築することができる。ここで特に、第１及び第２誘電体膜はいずれも、立体的に相交差する走査線とデータ線の間に介在する第２層間絶縁膜とは異なる層の誘電体膜からなる。従って、フリッカ等の原因となる画像信号の電圧降下を引き起こす走査線及びデータ線間の寄生容量を抑えるために、一定の厚みが要求される第２層間絶縁膜の厚みとは無関係にこれらの第１及び第２誘電体膜を技術的な限界まで薄く構成することが可能となる。仮に、データ線と同一の導電層からバリア層（本発明における導電層に相当する）が構成される前述した従来技術において、このバリア層を蓄積容量の一方の電極として用いて、データ線及び走査線間の層間絶縁膜を誘電体膜として用いると仮定すると、この誘電体膜には、データ線及び走査線間の寄生容量が問題とならないようにするために８００ｎｍ程度の厚みが必要とされるので、当該バリア層を用いて大容量の蓄積容量を構築することは根本的に困難となる。これに対して本発明によれば、薄く構成可能な誘電体膜を用いることにより、蓄積容量において誘電体膜の厚みに反比例する容量値を極めて効率的に増加させることが可能となる。
【０１２８】
更にまた、このように誘電体膜を薄く形成することにより、第１コンタクトホールの径を更に小さく出来るので、前述した第１コンタクトホールにおける導電層の窪みや凹凸が更に小さくて済み、その上方に位置する画素電極における平坦化が更に促進される。従って、画素電極における窪みや凹凸に起因した電気光学物質の不良が低減され、最終的には一層高品位の画像表示が可能となる。
【０１２９】
尚、本発明の構成において、導電層における蓄積容量付加機能に代えてまたは加えて、導電層における遮光機能やコンタクトホールのレイアウト等を重視して、導電層や第２誘電体膜を走査線上に至るまで形成する場合には、第２誘電体膜を導電層及び走査線間の寄生容量が問題とならない程度に厚く形成すればよい。従ってこの場合には、前述のように第２誘電体膜を技術的な限界まで薄く構成して蓄積容量を増大させることは困難となる。但し、装置仕様上十分な蓄積容量が付加可能であれば、第２誘電体膜をそれ以上薄くする必要はないので、その分だけ当該導電層の持つ遮光機能等の他の付加的機能が促進されるように構成する方が電気光学装置全体として有利である。要するに、具体的な装置仕様に個別具体的に鑑み、導電層により、本来の中継機能、必要な蓄積容量を付加する機能、及び遮光機能等の他の付加的機能が十分に発揮されるように、導電層の平面レイアウトや第２誘電体膜の厚み等を設定すればよい。
【０１３０】
本発明の第３電気光学装置の一の態様では、前記第１蓄積容量電極と前記第２蓄積容量電極は平面的にみて前記第１誘電体膜を介して少なくとも一部が重なり、前記第２蓄積容量電極と前記第３蓄積容量電極は前記第２誘電体膜を介して少なくとも一部を重ねることができる。
【０１３１】
このように構成すれば、第２蓄積容量電極を中央にしてその上下に並列に第１及び第３蓄積容量電極が形成される。このように限られた基板上領域に立体的な蓄積容量を構築することができる。
【０１３２】
本発明の第３電気光学装置の一の態様では、前記第１誘電体膜と前記絶縁薄膜とは同一膜からなり、前記走査線と前記第２蓄積容量電極とは同一膜からなり、前記第２層間絶縁膜は、前記走査線及び前記導電層上に形成されている。
【０１３３】
このように構成すれば、第１誘電体膜と薄膜トランジスタの絶縁薄膜とは同一膜からなるので同一工程でこれらの絶縁膜を形成でき、走査線と第２蓄積容量電極とは同一膜からなるので同一工程でこれらの導電膜を形成できる。そして、第２層間絶縁膜は、走査線及び導電層上に形成されており、更にその上にデータ線が形成される。従って、第１及び第２誘電体膜を薄く形成して蓄積容量を大きくできると同時に、第２層間絶縁膜を厚く形成して走査線とデータ線との間における寄生容量を小さくできる。この結果、比較的簡単な構成を用いて高品位の画像表示が可能となる。
【０１３４】
本発明の第３電気光学装置の他の態様では、前記第１層間絶縁膜と前記第２誘電体膜は同一膜からなる。
【０１３５】
このように構成すれば、第1層間絶縁膜と第２誘電体膜と同一工程で形成することが可能となり、工程数を増加することなく有利である。
【０１３６】
本発明の第１、第２又は第３電気光学装置の他の態様では、前記導電層は、導電性の遮光膜からなる。
【０１３７】
このように構成すれば、導電性の遮光膜からなる導電層により、各画素開口領域を少なくとも部分的に規定することが可能となる。このように他方の基板（通常は対向基板）に形成される遮光膜ではなく、基板（通常はＴＦＴアレイ基板）上に内蔵遮光膜（即ち、遮光膜からなる導電層）の一部或いは全部を設ける構成は、製造プロセスにおける基板と対向基板との位置ずれによって画素開口率の低下を招かない点で極めて有利である。
【０１３８】
この導電層が遮光膜からなる態様では、前記導電層は、前記基板上における平面形状が相隣接するデータ線間を前記走査線に沿って伸び、各画素電極毎に島状に構成されていてもよい。
【０１３９】
このように導電層を島状に構成すれば、導電層を構成する膜の応力の影響を低減できるばかりでなく画素開口領域の走査線に沿った辺の一部又は全部を導電層により規定することが可能となる。特に、具体的な回路設計に応じて走査線及び導電層間の寄生容量が問題となる場合は、走査線上には導電層を設けることなく、容量線と画素電極とが隣接する側における画素開口領域の走査線に沿った辺を当該導電層により規定するのが好ましい。
【０１４０】
この島状の遮光膜を導電層として設ける態様では、前記相隣接するデータ線と前記導電層とは、平面的に見て少なくとも一部重なるように構成してもよい。
【０１４１】
このように構成すれば、平面的に見て島状の導電層の端部とデータ線の縁との間に光が透過するような隙間が生じないで済む。即ち、このデータ線の縁部と導電層の端部とが一致又は若干重なっていれば、この部分における光抜け等の表示不良を防止できる。
【０１４２】
上述の導電層が遮光膜からなる態様では、前記導電層は、平面的に見て前記走査線と重なるように形成されてよい。
【０１４３】
このように構成すれば、走査線及び容量線の両者を夫々少なくとも部分的に覆う遮光膜からなる導電層により、画素開口領域の走査線に沿った辺を規定することが可能となる。
【０１４４】
上述の導電層が遮光膜からなる態様では、前記導電層は、高融点金属を含んでもよい。
【０１４５】
このように構成すれば、遮光膜からなる導電層の形成工程の後に行われる高温処理により、導電層が破壊されたり溶融しないようにできる。例えば、遮光膜は、不透明な高融点金属であるＴｉ、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｂ（鉛）のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。
【０１４６】
本発明の第１、第２又は第３電気光学装置の他の態様では、前記導電層は、導電性のポリシリコン膜から構成されている。
【０１４７】
このように構成すれば、導電性のポリシリコン膜からなる導電層は、遮光膜としての機能は発揮しないが、蓄積容量を増加させる機能及び中継機能は十分に発揮し得る。この場合には特に、層間絶縁膜との間で熱等によるストレスが発生しにくくなるので、当該導電層及びその周辺におけるクラック防止に役立つ。
【０１４８】
本発明の第1、第２又は第３電気光学装置の他の態様では、前記導電層は、導電性のポリシリコン膜と高融点金属との２層以上の積層膜から構成されている。
【０１４９】
このように構成すれば、導電性のポリシリコン膜からなる導電層は、遮光膜としての機能は発揮しないが、蓄積容量を増加させる機能及び中継機能は十分に発揮し得る。また半導体層と導電性のポリシリコン膜を電気的に接続する際に、同じポリシリコン膜で形成すると、コンタクト抵抗を大幅に低減することができる。また、このような導電性のポリシリコン膜の上に高融点金属を積層すれば、遮光膜としての機能を発揮するとともに、さらに抵抗を下げることができる。
【０１５０】
本発明の第１、第２又は第３電気光学装置の他の態様では、前記基板上に、少なくとも前記半導体層のチャネル領域を前記基板の側から見て夫々覆う位置に設けられた遮光膜を更に備える。
【０１５１】
このように構成すれば、薄膜トランジスタよりも基板に近い側、即ち薄膜トランジスタの下側に設けた遮光膜により、基板側からの戻り光等が薄膜トランジスタのチャネル領域やＬＤＤ（Lightly Doped Drain)領域に入射する事態を未然に防ぐことができ、これに起因した光電流の発生により薄膜トランジスタの特性が変化したり、劣化することを防止できる。そして、この遮光膜により画素開口領域の一部又は全部を規定することも可能となる。
【０１５２】
この遮光膜を備えた態様では、少なくとも前記遮光膜は、前記走査線の下に延設されて定電位源に接続されてもよい。
【０１５３】
このように構成すれば、遮光膜の電位が変動して、当該遮光膜の上方に下地絶縁膜を介して設けられる薄膜トランジスタの特性が変化したり、劣化する事態を未然に防げる。
【０１５４】
或いは、この遮光膜を備えた態様では、前記遮光膜は、前記遮光膜と前記半導体層との間に介在する下地絶縁膜に開孔されたコンタクトホールを介して前記第２蓄積容量電極と電気的に接続されてもよい。
【０１５５】
このように構成すれば、第２蓄積容量電極及び遮光膜の電位を同一にでき、第２蓄積容量電極及び遮光膜のいずれか一方を所定電位とする構成を採れば、他方の電位も所定電位とできる。その際、遮光膜を容量線とすれば、第２蓄積容量電極は容量線に接続されることになり、第２蓄積容量電極に一定の電位を与えることができる。この結果、第２蓄積容量電極や遮光膜における電位揺れによる悪影響を低減できる。
【０１５６】
本発明の第３電気光学装置の他の態様では、前記第２蓄積容量電極は延設されて容量線であることを特徴とする。
【０１５７】
このように構成すれば、容量線の電位を一定にすることができ、第２蓄積容量電極の電位を安定させることができる。また、その際、容量線と走査線を同一膜で形成することができる。
【０１５８】
本発明の第３電気光学装置の他の態様では、前記容量線は前記下地絶縁膜を介して前記遮光膜と電気的に接続されてなることを特徴とする。
【０１５９】
このように構成すれば、容量線及び遮光膜の電位を同一にでき、容量線及び遮光膜のいずれか一方を所定電位とする構成を採れば、他方の電位も所定電位とできる。この結果、容量線や遮光膜における電位揺れによる悪影響を低減できる。また、遮光膜からなる配線と容量線とを相互に冗長配線として機能させ得る。
【０１６０】
本発明の第３電気光学装置の他の態様では、前記導電層と前記遮光膜は、平面的にみて少なくとも一部で重ねても良い。
【０１６１】
このように構成すれば、半導体層のチャネル領域を挟むようにして導電層と遮光膜が形成されるため、基板側からのチャネル領域への光の侵入と、他方側からの光の侵入を防ぐことができる。これにより、薄膜トランジスタの特性が変化したり、劣化する事態を未然に防ぐことができ、クロストークの発生やコントラスト比の低下やフリッカレベルの悪化を防ぐことができる。
【０１６２】
本発明の第１、第２又は第３電気光学装置の他の態様では、前記基板と前記薄膜トランジスタとの間に下地絶縁膜を備えるとともに前記データ線の上且つ前記画素電極の下に設けられた第３層間絶縁膜とを備えており、前記基板及び前記下地絶縁膜及び前記第２層間絶縁膜及び前記第３層間絶縁膜のうち少なくとも一つは、前記薄膜トランジスタ、走査線、データ線、及び蓄積容量に対応する領域の少なくとも一部分凹状に窪んで形成されることにより、前記画素電極の下地表面がほぼ平坦化されている。
【０１６３】
このように構成すれば、基板及び複数の層間絶縁膜のうち少なくとも一つは、薄膜トランジスタ、走査線、データ線、及び蓄積容量に対応する領域の少なくとも一部分が凹状に窪んで形成されるので、データ線に重ねて薄膜トランジスタ、走査線、蓄積容量等が形成される領域と他の領域との段差が低減される。このようにして画素電極の下側表面がほぼ平坦化されているので、画素電極をより一層平坦化でき、画素電極表面の窪みや凹凸に起因する液晶等の電気光学物質におけるディスクリネーション等の不良が低減され、最終的には高品位の画像表示が可能となる。
【０１６４】
本発明の第３電気光学装置の他の態様では、前記第１コンタクトホールと前記第２コンタクトホールとは、前記基板における相異なった平面位置に開孔されている。
【０１６５】
第１コンタクトホールが開孔された平面位置における導電層には多少の窪みや凹凸が生じるため、この真上に更に第２コンタクトホールを開孔したのでは凹凸が増幅して、良好に電気的な接続をとるのが困難となる。そこで、この態様のように両者の平面位置を若干なりともずらしておけば、良好に電気的な接続が期待できる。
【０１６６】
本発明の第１、第２又は第３電気光学装置の他の態様では、前記導電層の膜厚は、５０ｎｍ以上５００ｎｍ以下である。
【０１６７】
このように構成すれば、導電層の膜厚は、５０ｎｍ以上５００ｎｍ以下であるので、導電層の存在に起因する画素電極表面における段差による弊害（例えば、液晶の配向不良など）が殆ど又は全く生じないか或いは導電層の上方に位置する層間絶縁膜等における平坦化処理により、このような段差による影響を取り除くことが可能となる。そして、このように導電層による弊害を低減しつつ、前述の如き導電層により様々な利益を得ることが可能となる。
【０１６８】
本発明の第２電気光学装置の他の態様では、前記１層間絶縁膜の膜厚は、１０ｎｍ以上２００ｎｍ以下である。
【０１６９】
このように構成すれば、第１層間絶縁膜の膜厚は、１０ｎｍ以上２００ｎｍ以下であり、比較的薄い絶縁膜である。このため、この第１層間絶縁膜を誘電体膜として利用して、前述の如くこの第１層間絶縁膜を介して第２蓄積容量電極と導電層とを対向配置させてなる追加的な蓄積容量を構築すれば、この薄さに応じて大容量の蓄積容量が得られる。
【０１７０】
本発明の第３電気光学装置の他の態様では、前記第２誘電体膜の膜厚は、１０ｎｍ以上２００ｎｍ以下である。
【０１７１】
このように構成すれば、第２誘電体膜の膜厚は、１０ｎｍ以上２００ｎｍ以下であり、比較的薄い絶縁膜である。このため、この第２誘電体膜を介して第２蓄積容量電極と第３蓄積容量電極とを対向配置させてなる蓄積容量は、この薄さに応じて大容量となる。
【０１７２】
本発明の導電層が遮光膜からなる態様では、前記導電層は、画素の開口領域の少なくとも一部を規定するように構成してもよい。
【０１７３】
このように構成すれば、導電層単独で、或いはデータ線や他方の基板に形成された遮光膜等と共に、画素の開口領域を規定することが可能となる。特に他方の基板に遮光膜を形成しないで開口領域を規定すれば、製造プロセスにおける工程を削減することが可能となると共に一対の基板間のアライメントずれによる画素開口率の低下やばらつきを防ぐことも可能となり有利である。
【０１７４】
本発明の電気光学装置の製造方法は上記課題を解決するために、複数の走査線と、複数のデータ線と、前記走査線とデータ線に接続された薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極と蓄積容量とを有する電気光学装置の製造方法において、基板上に、前記薄膜トランジスタのソース領域、チャネル領域及びドレイン領域並びに前記蓄積容量の第１蓄積容量電極となる半導体層を形成する工程と、前記半導体層上に絶縁薄膜を形成する工程と、前記絶縁薄膜上に前記走査線及び前記蓄積容量の第２蓄積容量電極を夫々形成する工程と、前記第２蓄積容量電極上に第１層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記第１層間絶縁膜に対し前記第１コンタクトホールを開孔する工程と、前記第１コンタクトホールを介して前記半導体層に電気的に接続されるように前記第１層間絶縁膜上に導電層を形成する工程と、前記導電層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に前記データ線を形成する工程と、前記データ線上に前記第３層間絶縁膜を形成する工程と、前記第２及び第３層間絶縁膜に対し前記第２コンタクトホールを開孔する工程と、前記第２コンタクトホールを介して前記導電層に電気的に接続されるように画素電極を形成する工程とを含む。
【０１７５】
本発明の電気光学装置の製造方法によれば、比較的簡単な各工程を用いて製造できる。
【０１７６】
本発明の電気光学装置の製造方法の一の態様では、前記基板の前記チャネル領域に対向する領域に遮光膜を形成する工程と、該遮光膜上に下地絶縁膜を形成する工程とを更に含み、前記半導体層を形成する工程では、前記下地絶縁膜上に前記半導体層を形成する。
【０１７７】
このように構成すれば、薄膜トランジスタの下側に遮光膜が設けられた電気光学装置を比較的少ない工程数で且つ比較的簡単な各工程を用いて製造できる。
【０１７８】
本発明の電気光学装置の製造方法の一の態様では、前記基板及び前記下地絶縁膜及び前記第２層間絶縁膜及び前記第３層間絶縁膜のうち少なくとも一つを前記薄膜トランジスタ、走査線、データ線、及び蓄積容量に対応する領域の少なくとも一部分凹状に窪ませる工程を有する。
【０１７９】
このように態様によれば、薄膜トランジスタ、走査線、データ線、及び蓄積容量に対応する領域の一部分凹状に形成することにより、画素電極の下側表面を平坦化することができ、ディスクリネーション等の不良を低減することができる。
【０１８０】
【発明の効果】
以上説明したように本発明の電気光学装置によれば、画素ピッチが微細化しても蓄積容量を増大できるとともに、遮光機能を持たすことができる。
【図面の簡単な説明】
【図１】 電気光学装置の第１実施形態である液晶装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】 第１実施形態の液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】 図２のＡ−Ａ’断面図である。
【図４】 第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図５】 第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図６】 第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その３）である。
【図７】 第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その４）である。
【図８】 電気光学装置の第２実施形態である液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図９】 図８のＢ−Ｂ’断面図である。
【図１０】 電気光学装置の第３実施形態である液晶装置の断面図である。
【図１１】 電気光学装置の第４実施形態である液晶装置の断面図である。
【図１２】 電気光学装置の第５実施形態である液晶装置の断面図である。
【図１３】 各実施形態の液晶装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１４】 図１２のＨ−Ｈ’断面図である。
【図１５】 本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１６】 電子機器の一例としてプロジェクタを示す断面図である。
【図１７】 電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…絶縁薄膜（第１誘電体膜）
３ａ…走査線
３ｂ…容量線
４…第２層間絶縁膜
５…コンタクトホール
６ａ…データ線
７…第３層間絶縁膜
８ａ…第１コンタクトホール
８ｂ…第２コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ、１１ｂ…第１遮光膜
１２…下地絶縁膜
１５…コンタクトホール
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
３０…ＴＦＴ
５０…液晶層
５２…シール材
５３…第３遮光膜
７０…蓄積容量
７０ａ…第１蓄積容量
７０ｂ…第２蓄積容量
８０…バリア層
８１…第１層間絶縁膜（第２誘電体膜）
１０１…データ線駆動回路
１０４…走査線駆動回路[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to a technical field of an active matrix driving type electro-optical device and a manufacturing method thereof, and particularly includes a storage capacitor electrode for adding a storage capacitor and a pixel electrode and a thin film transistor for pixel switching (hereinafter referred to as a thin film transistor). It belongs to the technical field of an electro-optical device including a conductive layer called a barrier layer and a method for manufacturing the electro-optical device for achieving good electrical continuity with a TFT).
[0002]
[Background]
2. Description of the Related Art Conventionally, in an active matrix driving type electro-optical device using TFT driving, a large number of TFTs are provided on a TFT array substrate corresponding to a large number of scanning lines and data lines arranged in the vertical and horizontal directions and their intersections. Yes. In each TFT, the gate electrode is connected to the scanning line, the source region of the semiconductor layer is connected to the data line, and the drain region of the semiconductor layer is connected to the pixel electrode. Here, in particular, the pixel electrode is provided on various layers constituting the TFT and wiring and on the interlayer insulating film for insulating the pixel electrode from each other. Therefore, the pixel electrode is interposed through a contact hole opened in the interlayer insulating film. Connected to the drain region of the semiconductor layer constituting the TFT. When the scanning signal is supplied to the gate electrode of the TFT via the scanning line, the TFT is turned on, and the image signal supplied to the source region of the semiconductor layer via the data line is supplied to the source-drain of the TFT. It is supplied to the pixel electrode through the gap. Such an image signal is supplied for only a very short time for each pixel electrode through each TFT. For this reason, in order to hold the voltage of the image signal supplied through the TFT that is turned on for only a very short time for a much longer time than the time that is turned on, each pixel electrode has In general, a storage capacitor is formed in parallel with a liquid crystal capacitor. On the other hand, in this type of electro-optical device, a source region and a drain region of a pixel switching TFT and a channel region therebetween are formed from a semiconductor layer formed on the TFT array substrate. The pixel electrode needs to be connected to the drain region of the semiconductor layer through wirings such as a scanning line, a capacitor line, and a data line having a laminated structure and a plurality of interlayer insulating films for electrically insulating them from each other. There is. Here, especially in the case of a positive stagger type or coplanar type polysilicon TFT having a top gate structure in which a gate electrode is provided on a semiconductor layer as viewed from the TFT array substrate side, from the semiconductor layer to the pixel electrode in the laminated structure. Since the distance between the layers is, for example, about 1000 nm or longer, it is difficult to open a contact hole for electrically connecting the two. More specifically, as the etching depth increases, the etching accuracy decreases, and there is a possibility that the target semiconductor layer may be penetrated and opened. Therefore, such a deep contact hole can be obtained only by dry etching. It is extremely difficult to open the holes. For this reason, dry etching is combined with wet etching, but this time the wet etching increases the diameter of the contact hole, and it is necessary to lay out wiring and electrodes as much as necessary in a limited area on the substrate. It becomes difficult.
[0003]
Therefore, recently, when an electrical connection between the data line and the source region is established by opening a contact hole reaching the source region of the semiconductor layer with respect to the interlayer insulating film formed on the scanning line, A contact hole reaching the drain region is opened, and a relay conductive layer called a barrier layer made of the same layer as the data line is formed on the interlayer insulating film, and then the data line and the barrier layer are formed. A technique for opening a contact hole from the pixel electrode to the barrier layer has been developed for the interlayer insulating film formed in (1). In this way, if the barrier layer made of the same layer as the data line is relayed to electrically connect the pixel electrode to the drain region, the contact hole from the pixel electrode to the semiconductor layer is opened at once. However, the contact hole opening process is facilitated, and the diameter of each contact hole can be reduced.
[0004]
[Problems to be solved by the invention]
In this type of electro-optical device, there is a strong general demand for high-quality display images. To this end, high-definition of the image display area or finer pixel pitch and higher pixel aperture ratio (that is, higher pixel aperture ratio) In each pixel, it is extremely important to increase the ratio of the pixel opening area through which the display light is transmitted to the non-pixel opening area through which the display light is not transmitted.
[0005]
However, as the pixel pitch becomes finer, the electrode size, wiring width, and contact hole diameter, etc., have inherent miniaturization limitations due to manufacturing technology. Since the ratio of occupying the region is increased, there is a problem that the pixel aperture ratio is lowered.
[0006]
Furthermore, when the pixel pitch is miniaturized as described above, it becomes difficult to make the above-described storage capacity that must be built in a limited area on the substrate sufficiently large.
[0007]
[Means for Solving the Problems]
The present invention has been made in view of the above-described problems, and has a configuration in which a pixel electrode and a thin film transistor are favorably relayed and a storage capacity is increased by using a relatively simple configuration even when the pixel pitch is reduced. An object of the present invention is to provide an electro-optical device that can display an image with high quality.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, an electro-optical device of the present invention is provided corresponding to the thin film transistor including a semiconductor layer having a source region, a channel region, and a drain region, and a gate electrode facing the channel region. An electro-optical device having a pixel electrode and a storage capacitor connected to the pixel electrode, the light-shielding data line supplying an image signal to the pixel electrode via the source region of the thin film transistor, and the data line And a scanning line for supplying a scanning signal to the gate electrode of the thin film transistor, the source region, the channel region, and the drain region are disposed under the data line, and the drain region is the data A thin film transistor semiconductor layer disposed along a scanning line from the line, and the thin film transistor A first storage capacitor electrode formed in a drain region disposed along the scanning line of the semiconductor layer, and formed in the same layer as the gate electrode of the thin film transistor, and formed to face the first storage capacitor electrode A second storage capacitor electrode formed above, a light-shielding conductive film electrically connected to the drain region of the semiconductor layer, and a layer above the light-shielding conductive film. A pixel electrode electrically connected to the light-shielding conductive film; a layer lower than the semiconductor layer of the thin film transistor, covering the semiconductor layer; and the second storage capacitor electrode and the light-shielding conductive film; And an overlapping lower light-shielding film.
[0009]
The light-shielding conductive film is formed along the extending direction of the scanning line between adjacent data lines.
[0011]
According to another aspect of the invention, an electronic apparatus includes the above-described electro-optical device.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0013]
(First embodiment of electro-optical device)
A configuration of a liquid crystal device which is a first embodiment of an electro-optical device according to the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 is an equivalent circuit of various elements and wirings in a plurality of pixels formed in a matrix that constitutes an image display area of the liquid crystal device, and FIG. 2 is a data line, a scanning line, a pixel electrode, a light shielding film, and the like. 3 is a plan view of a plurality of pixel groups adjacent to each other on the TFT array substrate on which is formed, and FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. In FIG. 3, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0014]
In FIG. 1, a plurality of pixels formed in a matrix form that constitutes an image display area of the liquid crystal device in the present embodiment has a plurality of TFTs 30 for controlling the pixel electrodes 9a formed in a matrix form, and an image signal is transmitted. The supplied data line 6 a is electrically connected to the source of the TFT 30. The pixel electrode 9a and the TFT 30 are arranged corresponding to the intersection of the scanning line 3a and the data line 6a. The image signals S1, S2,..., Sn written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Through the liquid crystal device as a whole, light having a contrast according to the image signal is emitted. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized.
[0015]
In FIG. 2, on the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix, and the vertical and horizontal boundaries of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each line. The data line 6a is electrically connected to a source region, which will be described later, of the semiconductor layer 1a made of a polysilicon film or the like through the contact hole 5, and the pixel electrode 9a is a region indicated by an oblique line rising to the right in the drawing. And a drain region described later in the semiconductor layer 1a via the first contact hole 8a and the second contact hole 8b via a conductive layer 80 (hereinafter referred to as a barrier layer) formed as a buffer. Is electrically connected. In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ (the hatched region in the lower right in the drawing) of the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, the TFTs 30 in which the scanning lines 3a are arranged to face each other as the gate electrodes are provided in the channel region 1a ′ at the intersections between the scanning lines 3a and the data lines 6a.
[0016]
Capacitor line 3b has a main line portion extending substantially linearly along scanning line 3a, and a protruding portion protruding upward (in the drawing, upward) along data line 6a from a location intersecting data line 6a. .
[0017]
Further, the first light-shielding film 11a is provided so as to pass through the lower side of the scanning line 3a, the capacitor line 3b, and the TFT 30, respectively, in the region indicated by the thick line in the drawing. More specifically, in FIG. 2, each of the first light shielding films 11a is formed in a stripe shape along the scanning line 3a, and a portion intersecting with the data line 6a is formed wide in the lower part in the figure. These wide portions are provided at positions covering channel regions 1a ′ of the respective TFTs as viewed from the TFT array substrate side.
[0018]
Next, as shown in the cross-sectional view of FIG. 3, the liquid crystal device includes a TFT array substrate 10 that constitutes an example of one transparent substrate, and a counter substrate that constitutes an example of the other transparent substrate disposed opposite thereto. 20. The TFT array substrate 10 is made of, for example, a quartz substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO film. The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0019]
On the other hand, a counter electrode 21 is provided over the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0020]
The TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0021]
As shown in FIG. 3, the counter substrate 20 may be further provided with a second light-shielding film 23 in the non-opening region of each pixel. Therefore, incident light does not enter the channel region 1a ′, the low concentration source region 1b, and the low concentration drain region 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Furthermore, the second light-shielding film 23 has functions of improving contrast and preventing color mixture of color materials when a color filter is formed.
[0022]
Between the TFT array substrate 10 and the counter substrate 20, which are configured as described above and are arranged so that the pixel electrode 9 a and the counter electrode 21 face each other, an electro-optic substance is placed in a space surrounded by a seal material described later. Liquid crystal, which is an example, is sealed and a liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials such as glass fibers or glass beads are mixed.
[0023]
Further, as shown in FIG. 3, a first light shielding film 11 a is provided between the TFT array substrate 10 and each pixel switching TFT 30 at a position facing each pixel switching TFT 30. The first light-shielding film 11a is preferably made of a single metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pb, which are preferably opaque high melting point metals. If comprised from such a material, the 1st light shielding film 11a will not be destroyed or melt | dissolved by the high temperature process in the formation process of the pixel switching TFT30 performed after the formation process of the 1st light shielding film 11a on the TFT array substrate 10 You can Since the first light shielding film 11a is formed, the channel region 1a ′ and the low concentration source region 1b of the pixel switching TFT 30 in which reflected light (return light) from the TFT array substrate 10 side is easily excited with respect to the light. The incident on the low-concentration drain region 1c can be prevented in advance, and the characteristics of the pixel switching TFT 30 are not changed or deteriorated due to the generation of the photocurrent resulting from this.
[0024]
Further, a base insulating film 12 is provided between the first light shielding film 11 a and the plurality of pixel switching TFTs 30. The base insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light shielding film 11a. Further, the base insulating film 12 has a function as a base film for the pixel switching TFT 30 by being formed on the entire surface of the TFT array substrate 10. That is, the TFT array substrate 10 has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 and dirt remaining after cleaning. The base insulating film 12 is, for example, a highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), a silicon oxide film, or a nitride. It consists of a silicon film. The base insulating film 12 can also prevent the first light shielding film 11a from contaminating the pixel switching TFT 30 and the like.
[0025]
In this embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to serve as the first storage capacitor electrode 1f, a part of the capacitor line 3b facing the second storage capacitor electrode serves as the second storage capacitor electrode, and the insulating thin film 2 is scanned. A first storage capacitor 70a is configured by forming a first dielectric film extending from a position facing the line 3a and sandwiched between these electrodes. Further, a part of the barrier layer 80 facing the second storage capacitor electrode is used as a third storage capacitor electrode, and a first interlayer insulating film 81 is provided between these electrodes. The first interlayer insulating film 81 also functions as a second dielectric film, and a second storage capacitor 70b is formed. The first storage capacitor 70a and the second storage capacitor 70b are connected in parallel through the first contact hole 8a to form the storage capacitor 70.
[0026]
More specifically, the high-concentration drain region 1e of the semiconductor layer 1a extends below the data line 6a and the scanning line 3a to form a pixel switching TFT 30, and also extends along the data line 6a and the scanning line 3a. The first storage capacitor electrode 1f is disposed opposite to the capacitor line 3b via the first dielectric film 2. In particular, since the first dielectric film 2 is nothing but the insulating thin film 2 of the TFT 30 formed on the polysilicon film by high-temperature oxidation or the like, the first dielectric film 2 can be made a thin and high withstand voltage insulating film. It can be configured as a large storage capacity with a relatively small area. Further, since the second dielectric film 81 can also be formed as thin as the insulating thin film 2, the second storage capacitor 70b is utilized by utilizing the area between the adjacent data lines 6a as shown in FIG. Can be configured as a large storage capacity with a relatively small area. Accordingly, the storage capacitor 70 that is three-dimensionally composed of the first storage capacitor 70a and the second storage capacitor 70b has a region under the data line 6a and a region where liquid crystal disclination occurs along the scanning line 3a (that is, By effectively utilizing a space outside the pixel opening region (region where the capacitor line 3b is formed), a large-capacity storage capacitor can be formed with a small area.
[0027]
In FIG. 3, the pixel switching TFT 30 has an LDD structure, and includes a scanning line 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, the scanning line 3a and the semiconductor layer. Insulating thin film 2 that insulates 1a, data line 6a, low concentration source region 1b and low concentration drain region 1c of semiconductor layer 1a, high concentration source region 1d and high concentration drain region 1e of semiconductor layer 1a. A corresponding one of the plurality of pixel electrodes 9 a is connected to the high concentration drain region 1 e through the barrier layer 80. The low concentration source region 1b and the high concentration source region 1d and the low concentration drain region 1c and the high concentration drain region 1e are predetermined according to whether an n-type or p-type channel is formed in the semiconductor layer 1a, as will be described later. It is formed by doping a concentration of n-type or p-type impurities. An n-type channel TFT has an advantage of high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element. In this embodiment, in particular, the data line 6a is composed of a light-shielding and conductive thin film such as a low-resistance metal film such as Al or an alloy film such as metal silicide. A second contact hole 5 leading to the high-concentration source region 1d and a contact hole 8b leading to the barrier layer 80 are formed on the barrier layer 80 and the second dielectric film (first interlayer insulating film) 81, respectively. An interlayer insulating film 4 is formed. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5 to the high concentration source region 1d. Further, on the data line 6 a and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8 b to the barrier layer 80 is formed is formed. The pixel electrode 9a is electrically connected to the barrier layer 80 through the contact hole 8b, and further connected to the high-concentration drain region 1e through the contact hole 8a via the barrier layer 80. Yes. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 thus configured.
[0028]
The pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurities are not implanted into the low concentration source region 1b and the low concentration drain region 1c, or a part of the scanning line 3a. A self-aligned TFT may be used in which impurities are implanted at a high concentration using the gate electrode as a mask to form high concentration source and drain regions in a self-aligning manner.
[0029]
Further, in this embodiment, a single gate structure in which only one gate electrode which is a part of the scanning line 3a of the pixel switching TFT 30 is arranged between the high concentration source region 1d and the high concentration drain region 1e is used. Two or more gate electrodes may be disposed on the substrate. At this time, the same signal is applied to each gate electrode. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source-drain region can be prevented, and the off-time current can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-current can be further reduced and a stable switching element can be obtained.
[0030]
As shown in FIGS. 2 and 3, in the liquid crystal device according to the present embodiment, the data lines 6 a and the scanning lines 3 b are three-dimensionally crossed via the second interlayer insulating film 4 on the TFT array substrate 10. Is provided. The barrier layer 80 is interposed between the semiconductor layer 1a and the pixel electrode 9a, and the high-concentration drain region 1e and the pixel electrode 9a are electrically connected via the first contact hole 8a and the second contact hole 8b. Connect.
[0031]
Therefore, the diameters of the first contact hole 8a and the second contact hole 8b can be reduced as compared with the case where one contact hole is opened from the pixel electrode 9a to the drain region of the semiconductor layer 1a. That is, in the case of opening one contact hole, the etching accuracy decreases as the contact hole is opened deeper if the selection ratio at the time of etching is low. For example, the penetration in a very thin semiconductor layer 1a of about 50 nm is prevented. In order to achieve this, it is necessary to assemble a process in which dry etching capable of reducing the diameter of the contact hole is stopped halfway and finally the semiconductor layer 1a is opened by wet etching. Alternatively, it becomes necessary to separately provide a polysilicon film for preventing penetration by dry etching.
[0032]
In contrast, in the present embodiment, the pixel electrode 9a and the high-concentration drain region 1e may be connected by the two first contact holes 8a and 8b in series. Each contact hole 8b can be opened by dry etching. Alternatively, it is possible to reduce the distance for opening at least by wet etching. However, in order to slightly taper the first contact hole 8a and the second contact hole 8b, respectively, a relatively short wet etching may be performed after the dry etching.
[0033]
As described above, according to the present embodiment, the diameters of the first contact hole 8a and the second contact hole 8b can be reduced, and the depressions and irregularities formed on the surface of the barrier layer 80 in the first contact hole 8a can be reduced. As a result, flattening at the portion of the pixel electrode 9a located thereabove is promoted. Furthermore, since the depressions and irregularities formed on the surface of the pixel electrode 9a in the second contact hole 8b can be small, flattening of the pixel electrode 9a is promoted. As a result, the disclination in the liquid crystal layer 50 due to the depressions and irregularities on the surface of the pixel electrode 9a is reduced, and finally, the liquid crystal device can display a high-quality image. For example, if the total film thickness of the second interlayer insulating film 4 and the third interlayer insulating film 7 interposed between the barrier layer 80 and the pixel electrode 9a is suppressed to about several hundred nm, the surface of the pixel electrode 9a described above. The diameter of the second contact hole 8b that directly affects the depressions and irregularities in can be made very small.
[0034]
In this embodiment, since the barrier layer 80 is made of a refractory metal film or an alloy film thereof, the etching selectivity between the metal film and the interlayer insulating film is greatly different. Therefore, the barrier by dry etching as described above is used. There is little possibility of penetration of layer 80.
[0035]
In the present embodiment, in particular, the first dielectric film 2 and the second dielectric film 81 in the storage capacitor 70 that is three-dimensionally configured with the barrier layer 80 at the center are both data lines that cross three-dimensionally. This is a dielectric film provided in a different layer from the second interlayer insulating film 4 interposed between 6a and the scanning line 3b. Therefore, in order to suppress the parasitic capacitance between the data line 6a and the scanning line 3a causing the voltage drop of the image signal that causes flicker or the like, the barrier layer 80 is provided via a layer different from the second interlayer insulating film 4. In order to add a storage capacitor, in the case of the present embodiment, it is possible to make the first dielectric film 2 and the second dielectric film 81 thin to the technical limit. As a result, particularly in the second storage capacitor 70b, the capacitance value inversely proportional to the thickness of the second dielectric film 81 can be increased extremely efficiently. In particular, if the insulating switching thin film 2 in the pixel switching TFT 30 is made too thin, a unique phenomenon such as a tunnel effect does not occur. Therefore, on the condition that defects such as film breakage do not occur, for example, about 200 nm or an insulating thin film By forming the very thin second dielectric film 81 having a thickness of 10 nm to 50 nm, which is thinner than 2, a very large capacity second storage capacitor 70b can be formed in a relatively small region. . Accordingly, not only the occurrence of flicker can be suppressed, but also the voltage holding capability can be increased, and thus a high-contrast electro-optical device can be provided.
[0036]
According to the experiments and researches of the inventors of the present application, in the above-described conventional technique in which the barrier layer is configured by the same conductive layer as the data line 6a, the barrier layer is used as one electrode of the storage capacitor, and data is stored. Assuming that the interlayer insulating film between the line 6a and the scanning line 3a is used as a dielectric film, in order to prevent the parasitic capacitance between the data line 6a and the scanning line 3a from becoming a problem, a dielectric film (this embodiment) The film corresponding to the second interlayer insulating film) needs to have a thickness of about 800 nm. Therefore, in the present embodiment, the second storage capacitor 70b having a capacitance value several times to a dozen times or more can be realized in the same area, which is extremely advantageous.
[0037]
In addition, another one or a plurality of barrier layers are further laminated between the barrier layer 80 and the pixel electrode 9a via an interlayer insulating film, thereby further utilizing a limited area on the TFT array substrate 10. It is also possible to increase the storage capacity three-dimensionally.
[0038]
As described above, the second dielectric film 81 constituting the second storage capacitor 70b may be a silicon oxide film, a silicon nitride film, or the like, or a multilayer film in which a plurality of these films are stacked. The second dielectric is formed by various known techniques (low pressure CVD method, atmospheric pressure CVD method, plasma CVD method, thermal oxidation method, sputtering method, ECR plasma method, remote plasma method, etc.) generally used for forming the insulating thin film 2. The body film 81 can be formed. However, instead of or in addition to the function of adding the storage capacitor by the barrier layer 80, the light shielding function of the barrier layer 80 made of a light shielding film, the layout of the first contact hole 8a and the second contact hole 8b, etc. are emphasized. When the barrier layer 80 and the second dielectric film 81 are formed up to the scanning line 3a, the second dielectric film 81 is thick enough that the parasitic capacitance between the barrier layer 80 and the scanning line 3a does not cause a problem. Preferably formed.
[0039]
On the other hand, the film thickness of the barrier layer 80 is preferably about 50 nm to 500 nm, for example. If the thickness is about 50 nm, the possibility of penetrating through the second contact hole 8b in the manufacturing process is low, and if the thickness is about 500 nm, the unevenness of the surface of the pixel electrode 9a is not a problem or relatively easy. This is because flattening is possible.
[0040]
Furthermore, in this embodiment, the diameter of the first contact hole 8a can be further reduced by thinly forming the first interlayer insulating film (second dielectric film) 81 in this way. The depressions and irregularities of the barrier layer 80 can be further reduced, and the planarization of the pixel electrode 9a located above the depression is further promoted. Therefore, the discnation of the liquid crystal due to the depressions and irregularities in the pixel electrode 9a is reduced, and finally, the liquid crystal device can display a higher quality image.
[0041]
In the configuration of the liquid crystal device according to the present embodiment, as in the prior art, the second interlayer insulating film 4 interposed between the scanning line 3b and the data line 6a is such that parasitic capacitance between the two lines does not become a problem. (For example, a thickness of about 800 nm) is required.
[0042]
Particularly in the present embodiment configured as described above, the first light shielding film 11a formed in a stripe shape extends under the scanning line 3a and is electrically connected to a constant potential source or a large capacity portion. May be. With this configuration, the potential fluctuation of the first light shielding film 11a does not adversely affect the pixel switching TFT 30 disposed opposite to the first light shielding film 11a. In this case, the constant potential source includes a negative power source supplied to a peripheral circuit for driving the liquid crystal device (for example, a scanning line driving circuit, a data line driving circuit, etc.), a constant potential source such as a positive power source, and a ground power source. And a constant potential source supplied to the counter electrode 21.
[0043]
The capacitor line 3b and the scanning line 3a are made of the same polysilicon film, and the first dielectric film 2 of the first storage capacitor 70a and the insulating thin film 2 of the pixel switching TFT 30 are the same high-temperature oxide film or the like. The first storage capacitor electrode 1f and the channel region 1a ′, the low concentration source region 1b, the low concentration drain region 1c, the high concentration source region 1d, the high concentration drain region 1e, etc. of the pixel switching TFT 30 are the same semiconductor. It consists of layer 1a. For this reason, the laminated structure formed on the TFT array substrate 10 can be simplified. Further, in the electro-optical device manufacturing method described later, the capacitor line 3b and the scanning line 3a can be simultaneously formed in the same thin film forming process, and accumulated. The first dielectric film and the insulating thin film 2 of the capacitor 70a can be formed simultaneously.
[0044]
Particularly in the present embodiment, the barrier layer 80 is made of a conductive light shielding film. Accordingly, each pixel opening region can be at least partially defined by the barrier layer 80. Further, by defining the pixel opening in combination with the barrier layer 80 or the light-shielding film formed on the TFT array substrate 10 of the light-shielding wiring such as the data line 6a, the pixel on the counter substrate 20 side is defined. It is also possible to omit the second light shielding film. The configuration in which the barrier layer 80 is provided as the built-in light shielding film on the TFT array substrate 10 instead of the second light shielding film 23 on the counter substrate 20 is based on the pixel aperture ratio due to the positional deviation between the TFT array substrate 10 and the counter substrate 20 in the manufacturing process. This is extremely advantageous in that it does not lead to a decrease in.
[0045]
The second light-shielding film 23 on the counter substrate 20 may be formed to be small (narrow) so as not to define the pixel opening region, mainly for the purpose of suppressing the temperature rise of the liquid crystal device due to incident light. Good. In this case, if the second light shielding film 23 is formed of a material having a high reflectance such as an Al film, the temperature rise can be suppressed more efficiently. If the second light-shielding film 23 is formed to be smaller than the light-shielding region in the TFT array substrate in this way, the pixel opening region does not have to be small due to a slight positional deviation between the two substrates in the manufacturing process.
[0046]
The barrier layer 80 made of a light shielding film is made of, for example, a simple metal, an alloy, a metal silicide, or the like containing at least one of opaque high melting point metals Ti, Cr, W, Ta, Mo, and Pb. . If comprised in this way, it can prevent that the barrier layer 80 is destroyed or melt | dissolved by the high temperature process performed after the barrier layer 80 formation process.
[0047]
Furthermore, even if these refractory metals come into contact with the ITO film constituting the pixel electrode 9a, the refractory metal is not melted due to the difference in ionization rate. Therefore, the barrier layer 80 is interposed via the second contact hole 8b. In addition, good electrical connection can be established between the pixel electrodes 9a.
[0048]
In this embodiment, in particular, as shown in FIG. 2, the barrier layer 80 made of a light-shielding film extends along the scanning line 3a between the adjacent data lines 6a on the TFT array substrate 10 so that each pixel Each unit has an island shape. Thereby, the stress by the light shielding film can be relieved. It is also possible to define a part or all of the side along the scanning line 3a of the pixel opening region by the barrier layer 80. Here, when the parasitic capacitance between the scanning line 3a and the barrier layer 80 becomes a problem according to the specific circuit design, the capacitance is not provided on the scanning line 3a as in the present embodiment. The side along the scanning line 3a of the pixel opening region on the side where the line 3b and the pixel electrode 9a are adjacent to each other is preferably defined by the barrier layer 80. Alternatively, if the parasitic capacitance between the scanning line 3a and the barrier layer 80 does not matter according to the specific circuit design, the barrier layer 80 is located at a position facing the scanning line 3a via the second dielectric film 81. May also be formed. With this configuration, the light-shielding barrier layer 80 that at least partially covers both the scanning line 3a and the capacitor line 3b defines a larger part of the side along the scanning line 3a in the pixel opening region. It becomes possible. In other words, in the case of such a configuration, it is preferable that the second dielectric film 81 is formed thick enough that the parasitic capacitance of the scanning line 3a and the barrier layer 80 does not become a problem. Alternatively, in order to keep the parasitic capacitance small, it is preferable that the barrier layer 80 covers the scanning line 3a only in an area necessary for defining the pixel opening area.
[0049]
The side along the scanning line 3a of the pixel opening region on the side where the scanning line 3a and the pixel electrode 9a are adjacent (lower side in FIG. 2) is defined by the first light shielding film 11a and the second light shielding film 23. That's fine. Further, the side of the pixel opening area along the data line 6 a may be defined by the data line 6 a made of Al or the like, or the first light shielding film 11 a or the second light shielding film 23.
[0050]
Further, as shown in FIG. 2, it is preferable that each end of the island-shaped barrier layer 80 in the scanning line 3a direction and the edge of the data line 6a are slightly overlapped when seen in a plan view. With this configuration, there is no need for a gap to transmit incident light between the two, and display defects such as light leakage in this portion can be prevented. Here, the pixel opening can be defined by a light-shielding film such as the data line 6a and the barrier layer 80 and the first light-shielding film 11a or the data line 6a and the barrier layer 80. In such a case, since it is not necessary to form the second light shielding film 23 on the counter substrate 20, it is possible to reduce the step of forming the second light shielding film 23 on the counter substrate 20. Further, it is possible to prevent a decrease or variation in pixel aperture ratio due to misalignment between the counter substrate 20 and the TFT array substrate 10. When the second light-shielding film 23 is provided on the counter substrate 20, the second light-shielding film 23 is formed larger in consideration of misalignment with the TFT array substrate 10, but the TFT array substrate 10 such as the data line 6 a and the barrier layer 80 as described above. Since the pixel opening is defined by the light-shielding film formed on the side, the pixel opening can be precisely defined, compared with the case where the pixel opening is determined by the second light-shielding film 23 provided on the counter substrate 20. The aperture ratio can be improved.
[0051]
As described above, in the present embodiment, various advantages can be obtained because the barrier layer 80 is made of a conductive light-shielding film. However, the barrier layer 80 is not doped with a refractory metal film but doped with, for example, phosphorus. You may comprise from a conductive polysilicon film. With this configuration, the barrier layer 80 does not exhibit the function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacity 70 and the original relay function of the barrier layer. Furthermore, since stress due to heat or the like is less likely to occur between the second interlayer insulating film 4, it is useful for preventing cracks in the barrier layer 80 and its surroundings. On the other hand, light shielding for defining the pixel opening region may be performed separately by the first light shielding film 11a and the second light shielding film 23.
[0052]
In the present embodiment, part or all of the pixel opening region may be defined by the first light-shielding film 11a formed below the TFT 30. For example, if the first light shielding film 11a is arranged side by side or slightly overlapping the barrier layer 80 when viewed in plan in FIG. 2, the first light shielding film 11a and the barrier layer 80 scan the pixel opening region. A side along the line 3a can be defined.
[0053]
Particularly in this embodiment, as shown in FIGS. 2 and 3, the first contact hole 8 a and the second contact hole 8 b are opened at different planar positions on the TFT array substrate 10. Accordingly, it is possible to avoid a situation where the unevenness generated at the planar position where the first contact hole 8a and the second contact hole 8b are opened overlaps and the unevenness is amplified. Therefore, good electrical connection in these contact holes can be expected.
[0054]
The planar shape of the contact holes 8a, 8b and 5 may be a circle, a rectangle or other polygonal shapes, but the circle is particularly useful for preventing cracks in the interlayer insulating film around the contact hole. In order to obtain a good electrical connection, it is preferable that wet etching is performed after dry etching to slightly taper these contact holes 8a, 8b and 5.
[0055]
(Manufacturing process in the first embodiment of the electro-optical device)
Next, a manufacturing process of the liquid crystal device in the embodiment having the above-described configuration will be described with reference to FIGS. 4 to 7 are process diagrams showing each layer on the TFT array substrate side in each process corresponding to the AA ′ cross section of FIG.
[0056]
First, as shown in step (1) in FIG. 4, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared. Where preferably N 2 Heat treatment is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so that distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later is reduced. That is, the TFT array substrate 10 is heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process. Then, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pb or a metal silicide is formed on the entire surface of the TFT array substrate 10 processed in this manner, and a film of about 100 to 500 nm is formed by sputtering or the like. A light shielding film 11 having a thickness, preferably about 200 nm, is formed. An antireflection film such as a polysilicon film may be formed on the light shielding film 11 in order to reduce surface reflection.
[0057]
Next, as shown in step (2), a resist mask corresponding to the pattern of the first light shielding film 11a (see FIG. 2) is formed on the formed light shielding film 11 by a photolithography process, and the resist mask is interposed therebetween. Then, the first light shielding film 11a is formed by etching the light shielding film 11.
[0058]
Next, as shown in step (3), TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boat rate) is formed on the first light-shielding film 11a by, for example, normal pressure or low pressure CVD. ) A base insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed using a gas, TMOP (tetramethyloxy phosphite) gas, or the like. . The film thickness of the base insulating film 12 is, for example, about 500 to 2000 nm. If the return light from the back surface of the TFT array substrate 10 does not matter, it is not necessary to form the first light shielding film 11a.
[0059]
Next, as shown in step (4), a monosilane gas, a disilane gas, or the like having a flow rate of about 400 to 600 cc / min is formed on the base insulating film 12 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. An amorphous silicon film is formed by low pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa). Thereafter, a heat treatment is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the polysilicon film 1 has a thickness of about 50 to 200 nm, preferably about Solid phase growth is performed until the thickness becomes 100 nm. As a method for solid phase growth, heat treatment using RTA (Rapid Thermal Anneal) may be used, or laser heat treatment using an excimer laser or the like may be used.
[0060]
At this time, when an n-channel type pixel switching TFT 30 is formed as the pixel switching TFT 30 shown in FIG. 3, Vb such as Sb (antimony), As (arsenic), P (phosphorus), etc. is formed in the channel region. Group element impurities may be slightly doped by ion implantation or the like. Further, when the pixel switching TFT 30 is a p-channel type, a group III element impurity such as B (boron), Ga (gallium), or In (indium) may be slightly doped by ion implantation or the like. Note that the polysilicon film 1 may be directly formed by a low pressure CVD method or the like without going through an amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film deposited by a low pressure CVD method or the like to make it amorphous and then recrystallizing it by heat treatment or the like.
[0061]
Next, as shown in step (5), a semiconductor layer 1a having a predetermined pattern as shown in FIG. 2 is formed by a photolithography process, an etching process, or the like.
[0062]
Next, as shown in step (6), the semiconductor layer 1a constituting the pixel switching TFT 30 is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C., so that it is relatively thin at about 30 nm. A thermally oxidized silicon film 2a having a thickness is formed, and as shown in step (7), an insulating film 2b made of a high temperature silicon oxide film (HTO film) or a silicon nitride film is formed by a relatively low pressure of about 50 nm by a low pressure CVD method or the like. A first dielectric film 2 for forming a storage capacitor is formed simultaneously with the insulating thin film 2 of the pixel switching TFT 30 having a multilayer structure including a thermal silicon oxide film 2a and an insulating film 2b. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating thin film (first dielectric film) 2 has a thickness of about 20 to 150 nm. The thickness is preferably about 30 to 100 nm. By shortening the high-temperature thermal oxidation time in this way, it is possible to prevent warpage due to heat, particularly when a large substrate of about 8 inches is used. However, the insulating thin film 2 having a single layer structure may be formed only by thermally oxidizing the polysilicon film 1.
[0063]
Next, as shown in step (8), after a resist layer 500 is formed on the semiconductor layer 1a excluding a portion that becomes the first storage capacitor electrode 1f by a photolithography process, an etching process, etc., for example, a dose of P ions is reduced to about 3 × 10 12 / Cm 2 The resistance of the first storage capacitor electrode 1f may be reduced by doping.
[0064]
Next, as shown in step (9), after removing the resist layer 500, a polysilicon film 3 is deposited by a low pressure CVD method or the like, and P is thermally diffused to make the polysilicon film 3 conductive. Alternatively, a doped polysilicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. The polysilicon film 3 is deposited to a thickness of about 100 to 500 nm, preferably about 300 nm.
[0065]
Next, as shown in step (10) of FIG. 5, the capacitor line 3b is formed together with the scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process, an etching process, etc. using a resist mask. The scanning line 3a and the capacitor line 3b may be formed of a metal alloy film such as a refractory metal or metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like.
[0066]
Next, as shown in step (11), when the pixel switching TFT 30 shown in FIG. 3 is an n-channel TFT having an LDD structure, the low concentration source region 1b and the low concentration drain region are first formed in the semiconductor layer 1a. In order to form 1c, a gate electrode which is a part of the scanning line 3a is used as a mask, and a V group element impurity such as P is formed at a low concentration (for example, P ions are added to 1 to 3 × 10 6 13 / Cm 2 Dope). As a result, the semiconductor layer 1a under the scanning line 3a becomes a channel region 1a ′.
[0067]
Next, as shown in step (12), in order to form the high concentration source region 1d and the high concentration drain region 1e constituting the pixel switching TFT 30, the resist layer 600 is scanned with a mask wider than the scanning line 3a. After the formation on the line 3a, the impurity of the V group element such as P is similarly used at a high concentration (for example, P ions are added to 1 to 3 × 10 15 / Cm 2 Dope). When the pixel switching TFT 30 is a p-channel type, B or the like is used to form the low concentration source region 1b and the low concentration drain region 1c, the high concentration source region 1d and the high concentration drain region 1e in the semiconductor layer 1a. Doping is performed using Group III element impurities. For example, an TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. The resistance of the capacitor line 3b and the scanning line 3a is further reduced by doping the impurities.
[0068]
In parallel with the element forming process of these TFTs 30, peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of an n-channel TFT and a p-channel TFT are arranged on the TFT array substrate 10. You may form in the upper peripheral part. As described above, if the semiconductor layer 1a constituting the pixel switching TFT 30 is formed of a polysilicon film in this embodiment, a peripheral circuit can be formed in almost the same process when the pixel switching TFT 30 is formed. It is advantageous.
[0069]
Next, as shown in step (13), after removing the resist layer 600, the capacitor line 3b, the scanning line 3a, and the insulating thin film (first dielectric film) 2 are heated to a high temperature by a low pressure CVD method, a plasma CVD method or the like. A first interlayer insulating film 81 made of a silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of 10 nm to 200 nm. However, as described above, the first interlayer insulating film 81 may be formed of a multilayer film, and the first interlayer insulating film 81 is generally formed by various known techniques used for forming an insulating thin film of a TFT. It can be formed. In the case of the first interlayer insulating film 81, if it is made too thin as in the case of the second interlayer insulating film 4, the parasitic capacitance between the data line 6a and the scanning line 3a does not increase, and the insulating thin film in the TFT 30 If it is configured to be too thin as shown in 2, a unique phenomenon such as a tunnel effect does not occur. The first interlayer insulating film 81 functions as a second dielectric film between the second storage capacitor electrode that is part of the capacitor line and the barrier layer 80. The thinner the second dielectric film 81 is, the larger the second storage capacitor 70b is. Therefore, the second dielectric film 81 has a thickness of 50 nm or less, which is thinner than the insulating thin film 2, on the condition that no defects such as film breakage occur. If the second dielectric film 81 is formed so as to be an extremely thin insulating film, the effect of this embodiment can be increased.
[0070]
Next, as shown in step (14), a contact hole 8a for electrically connecting the barrier layer 80 and the high concentration drain region 1e is formed by dry etching such as reactive ion etching or reactive ion beam etching. To do. Since such dry etching has high directivity, a contact hole 8a having a small diameter can be opened. Alternatively, wet etching advantageous for preventing the contact hole 8a from penetrating the semiconductor layer 1a may be used in combination. This wet etching is also effective from the viewpoint of providing a taper for better electrical connection to the contact hole 8a.
[0071]
Next, as shown in step (15), a metal or metal such as Ti, Cr, W, Ta, Mo and Pb is formed on the entire surface of the high-concentration drain region 1e viewed through the first interlayer insulating film 81 and the contact hole 8a. A metal alloy film such as silicide is deposited by sputtering or the like to form a conductive film 80 ′ having a thickness of about 50 to 500 nm. If the thickness is about 50 nm, there is almost no possibility of penetrating through the second contact hole 8b later. An antireflection film such as a polysilicon film may be formed on the conductive film 80 ′ in order to reduce surface reflection. The conductive film 80 ′ may be a doped polysilicon film or the like for stress relaxation. At this time, a laminated conductive film 80 ′ having two or more layers may be formed using a doped polysilicon film (conductive polysilicon film) as a lower layer and a metal film as an upper layer. Alternatively, a metal film may be sandwiched between two layers of polysilicon film to form three layers. As described above, when the conductive film 80 ′ and the high-concentration drain region 1e are electrically connected, if the same polysilicon film is formed, the contact resistance can be greatly reduced.
[0072]
Next, as shown in step (16) of FIG. 6, a resist mask corresponding to the pattern of the barrier layer 80 (see FIG. 2) is formed on the formed conductive film 80 ′ by photolithography, and the resist mask is formed. Then, the conductive layer 80 ′ is etched to form the barrier layer 80 including the third storage capacitor electrode.
[0073]
Next, as shown in step (17), NSG, PSG, BSG, BPSG, etc. are used to cover the first interlayer insulating film 81 and the barrier layer 80 by using, for example, atmospheric pressure or reduced pressure CVD, TEOS gas, or the like. A second interlayer insulating film 4 made of a silicate glass film, a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a is not excessive or hardly causes a problem.
[0074]
Next, in step (18), a heat treatment at about 1000 ° C. is performed for about 20 minutes in order to activate the high-concentration source region 1d and the high-concentration drain region 1e, and then a contact hole 5 for the data line 6a is opened. To do. Further, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) in the peripheral region of the TFT array substrate 10 may be opened in the second interlayer insulating film 4 by the same process as the contact holes 5. it can.
[0075]
Next, as shown in step (19), a low resistance metal such as light-shielding Al or a metal silicide or the like is formed on the second interlayer insulating film 4 by sputtering or the like as a metal film 6 to have a thickness of about 100 to 500 nm. Deposit to a thickness, preferably about 300 nm.
[0076]
Next, as shown in the step (20), the data line 6a is formed by a photolithography process, an etching process, or the like.
[0077]
Next, as shown in step (21) of FIG. 7, a silicate glass such as NSG, PSG, BSG, or BPSG is used to cover the data line 6a by using, for example, normal pressure or low pressure CVD or TEOS gas. A third interlayer insulating film 7 made of a film, a silicon nitride film, a silicon oxide film or the like is formed. The thickness of the third interlayer insulating film 7 is preferably about 500 to 1500 nm.
[0078]
Next, as shown in step (22), a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80 is formed by dry etching such as reactive ion etching or reactive ion beam etching. Further, wet etching may be used to form a taper.
[0079]
Next, as shown in step (23), a transparent conductive thin film 9 such as an ITO film is deposited on the third interlayer insulating film 7 by sputtering or the like to a thickness of about 50 to 200 nm. As shown in 24), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0080]
Subsequently, after a polyimide alignment film coating solution is applied onto the pixel electrode 9a, the alignment film 16 (see FIG. 3) is formed by performing a rubbing process so as to have a predetermined pretilt angle and in a predetermined direction. Is formed.
[0081]
On the other hand, for the counter substrate 20 shown in FIG. 3, a glass substrate or the like is first prepared, and after the second light shielding film 23 and a third light shielding film as a frame to be described later, for example, sputter metal chromium, a photolithography process, It is formed through an etching process. The second and third light shielding films may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al. If the light shielding region is defined on the TFT array substrate 10 by the data line 6a, the barrier layer 80, the first light shielding film 11a, etc., the second light shielding film 23 and the third light shielding film on the counter substrate 20 can be omitted. it can.
[0082]
Then, the counter electrode 21 is formed by depositing a transparent conductive thin film such as ITO on the entire surface of the counter substrate 20 by sputtering or the like to a thickness of about 50 to 200 nm. Further, after applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21, the alignment film 22 (see FIG. 3) is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. It is formed.
[0083]
Finally, the TFT array substrate 10 on which the respective layers are formed as described above and the counter substrate 20 are bonded to each other with a sealant, which will be described later, so that the alignment films 16 and 22 face each other. For example, liquid crystal formed by mixing a plurality of types of nematic liquid crystals is sucked into the space, and the liquid crystal layer 50 having a predetermined thickness is formed.
[0084]
(Second embodiment of electro-optical device)
A configuration of a liquid crystal device according to a second embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 8 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed. FIG. 9 is a cross-sectional view taken along line BB ′ of FIG. It is. In the second embodiment shown in FIGS. 8 and 9, the same reference numerals are given to the same components as those in the first embodiment shown in FIGS. 2 and 3, and the description thereof is omitted. Further, in FIG. 9, the scales are different for each layer and each member so that each layer and each member can be recognized in the drawing.
[0085]
8 and 9, in the second embodiment, unlike the first embodiment, the first light shielding film 11b covers the scanning line 3a, the capacitor line 3b, and the data line 6a when viewed from the TFT array substrate 10 side. These are provided in the whole area of the lattice-shaped non-opening region surrounding each pixel. Further, the base insulating film 12 is provided with a contact hole 15 for electrically connecting the capacitor line 3b and the first light shielding film 11b. The capacitor line 3b and the first light shielding film 11b are connected to the constant potential wiring in the peripheral region of the substrate. Other configurations are the same as those in the first embodiment.
[0086]
Therefore, according to the second embodiment, the first light-shielding film 11b has not only a function of defining the pixel opening region but also a function as a constant potential wiring or a redundant wiring of the capacitor line 3b, as well as a resistance of the capacitor line itself. The image quality can be improved. If comprised in this way, it will become possible to prescribe | regulate a pixel opening area only with the 1st light shielding film 11b. Further, the potentials of the capacitor line 3b and the first light shielding film 11b can be set to the same constant potential, and adverse effects on the image signal and the TFT 30 due to potential fluctuations in the capacitor line 3b and the first light shielding film 11b can be reduced. Further, the base insulating film 12 interposed between the first light-shielding film 11b and the semiconductor layer 1a can be a dielectric film, and a storage capacitor can be added.
[0087]
If the first light-shielding film 11b is used as a capacitor line, the capacitor line 3b formed in the same process as the scanning line 3a may be provided in an island shape as a storage capacitor electrode for each pixel unit. With this configuration, the pixel aperture ratio can be improved.
[0088]
The first light shielding film 11b can be formed by changing the resist mask pattern in the step (2) during the manufacturing process according to the first embodiment. Further, the contact hole 15 is subjected to dry etching or wet etching such as reactive ion etching or reactive ion beam etching between the steps (8) and (9) during the manufacturing process in the first embodiment. What is necessary is just to open a hole.
[0089]
(Third embodiment of electro-optical device)
A configuration of a liquid crystal device which is a third embodiment of the electro-optical device according to the invention will be described with reference to FIG. FIG. 10 is a cross-sectional view of the third embodiment corresponding to the BB ′ cross section of the plan view of FIG. 8 in the second embodiment. In the third embodiment shown in FIG. 10, the same components as those in the second embodiment shown in FIG. 8 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 10, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0090]
In FIG. 10, in the third embodiment, unlike the second embodiment, the third interlayer insulating film 7 ′ has a flat upper surface. As a result, the pixel electrode 9a and the alignment film 16 using the third interlayer insulating film 7 ′ as a base film are also planarized. Other configurations are the same as those in the second embodiment.
[0091]
Therefore, according to the third embodiment, a step with respect to another region where the scanning line 3a, the TFT 30, the capacitor line 3b, etc. are formed so as to overlap the data line 6a is reduced. Since the pixel electrode 9a is flattened in this way, the occurrence of disclination in the liquid crystal layer 50 can be reduced according to the degree of flattening. As a result, according to the third embodiment, higher-quality image display can be performed, and the pixel opening area can be widened.
[0092]
The planarization of the third interlayer insulating film 7 ′ is performed by, for example, CMP (Chemical Mechanical Polishing) processing, spin coating processing, reflow method, or the like during the step (21) in the manufacturing process of the first embodiment. Or using an organic SOG (Spin On Glass), inorganic SOG, polyimide film, or the like. Thus, even when the thickness of the third interlayer insulating film 7 ′ is increased in order to flatten the film, the barrier layer 80 is formed of a film having a high selection ratio, and therefore does not penetrate through the film during etching.
[0093]
(Embodiment 4 of electro-optical device)
A configuration of a liquid crystal device according to a fourth embodiment of the electro-optical device according to the invention will be described with reference to FIG. FIG. 11 is a cross-sectional view of the fourth embodiment corresponding to the BB ′ cross section of the plan view of FIG. 8 in the second embodiment. In the fourth embodiment shown in FIG. 10, the same components as those in the second embodiment shown in FIG. 8 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 11, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0094]
In FIG. 11, in the fourth embodiment, unlike the second embodiment, the TFT array substrate 10 ′ is formed such that the upper surface thereof is recessed in a portion facing the data line 6a, the scanning line 3a, and the capacitor line 3b. Has been. As a result, the pixel electrode 9a and the alignment film 16 formed on the TFT array substrate 10 ′ via these wirings and interlayer insulating films are also planarized. Other configurations are the same as those in the second embodiment.
[0095]
Therefore, according to the fourth embodiment, the level difference between the region where the scanning line 3a, the TFT 30, the capacitance line 3b and the like are formed and the region where the data line 6a is not formed is reduced. In this manner, the pixel electrode 9a is substantially flattened simply by filling at least a part of the non-opening region of the pixel, and the occurrence of disclination of the liquid crystal layer 50 can be reduced according to the degree of flattening. As a result, according to the fourth embodiment, higher-quality image display can be performed, and the pixel opening area can be widened.
[0096]
Note that such a TFT array substrate 10 ′ may be etched in a region where a concave depression is to be formed, for example, before step (1) in the manufacturing process of the first embodiment.
[0097]
As described above, in the third embodiment, the upper surface of the third interlayer insulating film is planarized, and in the fourth embodiment, the substrate is formed with a groove and the wiring and the element portion are formed, and finally the pixel electrode is formed. Although the planarization is performed, the same planarization effect can be obtained even when the second interlayer insulating film 4 or the base insulating film 12 is formed in a concave shape. In this case, as a method of forming each interlayer insulating film in a concave shape, each interlayer insulating film has a two-layer structure, a thin portion consisting of only one layer is used as a concave recess portion, and a thick portion in two layers is used as a concave bank portion. Thus, thin film formation and etching may be performed. Alternatively, each interlayer insulating film may have a single layer structure, and a concave recess may be opened by etching. In these cases, when dry etching such as reactive ion etching or reactive ion beam etching is used, there is an advantage that a concave portion can be formed as designed. On the other hand, at least when wet etching is used alone or in combination with dry etching, the side wall surface of the concave depression can be formed into a taper shape, so that the polysilicon film formed in the concave depression in a later step Further, since the residue around the sidewall of the resist or the like can be reduced, an advantage that the yield is not lowered can be obtained.
[0098]
(Fifth embodiment of electro-optical device)
A configuration of a liquid crystal device which is a fifth embodiment of the electro-optical device according to the invention will be described with reference to FIG. FIG. 12 is a cross-sectional view of the fifth embodiment corresponding to the cross-sectional view along the line AA ′ of FIG. 2 in the first embodiment. In the fifth embodiment shown in FIG. 12, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted. Only differences from the first embodiment will be described.
[0099]
In the fifth embodiment, the second contact hole 8b for electrically connecting the barrier layer 80 and the pixel electrode 9a is formed on the capacitor line 3b. Thus, by forming the second contact hole 8b on the capacitor line 3b, the area under the region of the second contact hole 8b can also function as a capacitor, so that the capacitance can be increased accordingly.
[0100]
(Overall configuration of electro-optical device)
The overall configuration of a liquid crystal device as an example of the electro-optical device according to each embodiment configured as described above will be described with reference to FIGS. FIG. 13 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side together with the components formed thereon, and FIG. 14 is a cross-sectional view taken along the line HH ′ of FIG.
[0101]
In FIG. 13, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and an image display region made of, for example, the same or different material as the second light-shielding film 23 in parallel with the inner side. A third light-shielding film 53 is provided as a frame that defines the periphery of. In a region outside the sealing material 52, a data line driving circuit 101 and an external circuit connection terminal 102 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing along one side of the TFT array substrate 10. A scanning line driving circuit 104 that drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines extend along the opposite side of the image display area. Alternatively, an image signal may be supplied from a data line driving circuit arranged in this manner. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. Further, at least one corner of the counter substrate 20 is provided with a conductive material 106 for electrical connection between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 14, the counter substrate 20 having substantially the same outline as the sealing material 52 shown in FIG. 13 is fixed to the TFT array substrate 10 by the sealing material 52. On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines A precharge circuit for supplying a precharge signal of a predetermined voltage level in advance to the image signal to 6a, an inspection circuit for inspecting the quality, defects, etc. of the liquid crystal device during manufacture or at the time of shipment may be formed. Good. According to the present embodiment, the second light shielding film 23 on the counter substrate 20 may be formed smaller than the light shielding region of the TFT array substrate 10. Further, the second light shielding film 23 can be easily removed depending on the use of the liquid crystal device.
[0102]
In each embodiment described above with reference to FIGS. 1 to 14, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate. The mounted LSI for driving may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) are respectively provided on the side of the counter substrate 20 where the projection light is incident and the side of the TFT array substrate 10 where the emission light is emitted. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate and the like are arranged in a predetermined direction.
[0103]
Since the electro-optical device in each of the embodiments described above is applied to a color display projector or the like, three electro-optical devices are respectively used as light valves for R (red) G (green) B (blue). The light of each color separated through the RGB color separation dichroic mirror is incident on each light valve as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, the electro-optical device according to each embodiment can be applied to a direct-view type or reflective type color liquid crystal television other than the projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. In this way, a bright electro-optical device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that produces RGB colors by using interference of light may be formed by depositing several layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color electro-optical device can be realized.
[0104]
In the electro-optical device according to each of the embodiments described above, incident light is incident from the side of the counter substrate 20 as in the conventional case. However, since the first light shielding film 11a is provided, the light is incident from the side of the TFT array substrate 10. Incident light may be incident and emitted from the counter substrate 20 side. That is, even when the electro-optical device is attached to the liquid crystal projector in this way, it is possible to prevent light from entering the channel region 1a ′, the low concentration source region 1b, and the low concentration drain region 1c of the semiconductor layer 1a. Images can be displayed. Here, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange an AR (Anti Reflection) -coated polarizing plate for antireflection or to attach an AR film. However, in each embodiment, the first light shielding film 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a ′ and the low concentration source region 1b and the low concentration drain region 1c of the semiconductor layer 1a. Therefore, there is no need to use such an AR-coated polarizing plate or AR film, or to use a substrate in which the TFT array substrate 10 itself is AR-treated. Therefore, according to each embodiment, the material cost can be reduced, and it is very advantageous that the yield is not lowered due to dust, scratches, etc. when the polarizing plate is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0105]
In addition, the switching element provided in each pixel has been described as a normal staggered type or coplanar type polysilicon TFT, but other types of TFTs such as an inverted staggered type TFT and an amorphous silicon TFT are also used. Each embodiment is effective.
[0106]
(Electronics)
Next, an embodiment of an electronic apparatus including the electro-optical device 100 described in detail above will be described with reference to FIGS. 15 to 17.
[0107]
First, FIG. 15 shows a schematic configuration of an electronic apparatus including the electro-optical device 100 as described above.
[0108]
In FIG. 15, the electronic apparatus includes a display information output source 1000, a display information processing circuit 1002, a drive circuit 1004, an electro-optical device 100, a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a ROM (Read Only Memory), a RAM (Random Access Memory), a memory such as an optical disk device, a tuning circuit that tunes and outputs an image signal, and the like. Based on this, display information such as an image signal in a predetermined format is output to the display information processing circuit 1002. The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a serial-parallel conversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and is input based on a clock signal. Digital signals are sequentially generated from the displayed information and output to the drive circuit 1004 together with the clock signal CLK. The drive circuit 1004 drives the electro-optical device 100. The power supply circuit 1010 supplies predetermined power to the above-described circuits. Note that the drive circuit 1004 may be mounted on the TFT array substrate constituting the electro-optical device 100, and in addition to this, the display information processing circuit 1002 may be mounted.
[0109]
Next, FIGS. 16 to 17 show specific examples of the electronic apparatus configured as described above.
[0110]
In FIG. 16, a projector 1100 as an example of an electronic device prepares three light valves including the electro-optical device 100 in which the drive circuit 1004 described above is mounted on a TFT array substrate, and each of the RGB light valves 100R, 100G. And as a projector used as 100B. In the projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, light components R, G, and B corresponding to the three primary colors of RGB are obtained by three mirrors 1106 and two dichroic mirrors 1108. And are led to the light valves 100R, 100G and 100B corresponding to the respective colors. At this time, in particular, the B light is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B are synthesized again by the dichroic prism 1112 and then projected as a color image on the screen 1120 via the projection lens 1114.
[0111]
In FIG. 17, a laptop personal computer (PC) 1200 compatible with multimedia, which is another example of an electronic device, includes the above-described electro-optical device 100 in a top cover case, and further includes a CPU, a memory, and a modem. And a main body 1204 in which a keyboard 1202 is incorporated.
[0112]
In addition to the electronic devices described with reference to FIGS. 16 to 17, a liquid crystal television, a viewfinder type or a monitor direct view type video tape recorder, a car navigation device, an electronic notebook, a calculator, a word processor, an engineering workstation ( EWS), a mobile phone, a video phone, a POS terminal, a device provided with a touch panel, and the like are examples of the electronic device shown in FIG.
[0113]
As described above, according to the present embodiment, it is possible to realize various electronic apparatuses including an electro-optical device that can display images with high production efficiency and high quality.
[0114]
Next, the invention of this embodiment will be described below.
[0115]
The first electro-optical device of the present invention includes a substrate, a plurality of scanning lines and a plurality of data lines, a thin film transistor connected to the scanning line and the data line, a pixel electrode and a storage capacitor connected to the thin film transistor, An electro-optical device comprising:
A first interlayer insulating film formed above one electrode of the scanning line and the storage capacitor, a conductive layer formed above the first interlayer insulating film, and a first layer formed above the conductive layer The data line is formed on the second interlayer insulating film.
[0116]
According to the first electro-optical device of the invention, the scanning line and one electrode of the storage capacitor, the first interlayer insulating film, the conductive layer, the second interlayer insulating film, and the data line are formed on the substrate in this order. Accordingly, the conductive layer interposed as a layer between the scanning line and the data line can be used for various purposes. For example, first, the conductive layer and the semiconductor layer are electrically connected via the first contact hole, and the conductive layer and the pixel electrode are electrically connected via the second contact hole. Thus, it is possible to electrically connect the semiconductor layer and the pixel electrode. Alternatively, a storage capacitor is given to the pixel electrode by using a part of the conductive layer as another storage capacitor electrode facing a part of the semiconductor layer or one electrode of the storage capacitor via a dielectric film. Configuration is also possible. Alternatively, by forming the conductive layer from a light-shielding film, a configuration in which at least a part of the opening region of the pixel is defined by the conductive layer is possible. In addition, a structure in which a wiring other than the capacitor line for forming one electrode of the storage capacitor is formed from the conductive layer, or a redundant configuration of the data line, the scan line, and the capacitor line from the conductive layer. A configuration in which wiring is formed is also possible.
[0117]
According to an aspect of the first electro-optical device of the present invention, the substrate further includes a third interlayer insulating film formed above the data line, and the pixel electrode includes the third interlayer insulating film. The conductive layer is electrically connected to the conductive layer through a contact hole formed on the insulating film and formed in the second and third interlayer insulating films, and the conductive layer is electrically connected to the semiconductor layer. It is connected.
[0118]
With this configuration, the pixel electrode is formed above the data line via the third interlayer insulating film, and the pixel electrode is connected via the contact hole formed in the second and third interlayer insulating films. The conductive layer is electrically connected, and the conductive layer is connected to the semiconductor layer. Therefore, a configuration in which the semiconductor layer and the pixel electrode are electrically connected via the conductive layer can be obtained.
[0119]
The second electro-optical device of the present invention includes a substrate, a plurality of scanning lines and a plurality of data lines, a thin film transistor connected to each of the scanning lines and the data lines, a pixel electrode connected to the thin film transistor, A semiconductor layer constituting a source region and a drain region of the thin film transistor and a first storage capacitor electrode, an insulating thin film formed on the semiconductor layer, a part of the scanning line formed on the insulating thin film A gate electrode of the thin film transistor, a second storage capacitor electrode of the storage capacitor formed on the insulating thin film, and a first interlayer insulating film formed above the scanning line and the second storage capacitor electrode And a conductive layer formed above the first interlayer insulating film, and a second interlayer insulating film formed above the conductive layer, wherein the data line is connected to the second interlayer insulating film. Through the insulating film and the first and contact holes formed in the second interlayer insulating film while being formed on the film, and is electrically connected to the source region of the semiconductor layer.
[0120]
According to the second electro-optical device of the present invention, the scanning line, the second storage capacitor electrode, the first interlayer insulating film, the conductive layer, the second interlayer insulating film, and the data line are formed on the substrate in this order. The electrode is further formed thereabove. The data line is electrically connected to the source region of the semiconductor layer through a contact hole formed in the first and second interlayer insulating films. In addition to these, a source region and a drain region are constituted by a part of the semiconductor layer, a gate insulating film of the thin film transistor is constituted by a part of the insulating thin film, and further, a part of the scanning line is formed on the insulating thin film. A gate electrode of the thin film transistor is formed. On the other hand, the first storage capacitor electrode is formed from a part of the semiconductor layer, the dielectric film of the storage capacitor is formed from a part of the insulating thin film, and further from the part of the capacitor line on the insulating thin film. A second storage capacitor electrode is formed. Therefore, a structure is obtained in which the thin film transistor is arranged below the scanning line and the storage capacitor is arranged below the second storage capacitor electrode. Therefore, in such a configuration in which such a storage capacitor is provided alongside the thin film transistor, the conductive layer interposed as a layer between the scanning line and the data line can be used for various purposes. For example, first, a part of the conductive layer is used as a third storage capacitor electrode opposed to the second storage capacitor electrode with the first interlayer insulating film interposed therebetween, that is, the first interlayer insulating film is formed at this location of the storage capacitor. As a dielectric film, a part of the conductive layer and the second storage capacitor electrode are arranged opposite to each other, thereby adding to the pixel electrode (in addition to the storage capacitor including the first storage capacitor electrode and the second storage capacitor electrode). It is also possible to add a storage capacity to the storage. Alternatively, as in the case of the first electro-optical device of the present invention described above, the semiconductor layer and the pixel electrode are electrically connected via the conductive layer, and at least a part of the opening area of the pixel is formed by the conductive layer. It is also possible to adopt a configuration that defines, a wiring other than the data line, the scanning line, the capacitor line for forming the second storage capacitor from the conductive layer, or a redundant wiring thereof.
[0121]
According to an aspect of the second electro-optical device of the present invention, the conductive layer is electrically connected to a drain region of the semiconductor layer through a contact hole formed in the first interlayer insulating film and the insulating thin film. It is connected.
[0122]
According to this structure, the data line is electrically connected to the source region of the semiconductor layer through the contact hole formed in the insulating thin film and the first and second interlayer insulating films. It is electrically connected to the drain region of the semiconductor layer through a contact hole formed in the first interlayer insulating film and the insulating thin film. Accordingly, the configuration in which the conductive layer is used as the electrode of the storage capacitor connected to the pixel electrode can be easily made, and at the same time, the configuration in which the pixel electrode and the drain region are electrically connected via the conductive layer can be easily made. Is possible.
[0123]
According to another aspect of the second electro-optical device of the present invention, the substrate further includes a third interlayer insulating film formed above the data line, and the pixel electrode includes the third interlayer insulating film. The conductive layer is electrically connected to the conductive layer through a contact hole formed on the insulating film and formed in the second and third interlayer insulating films.
[0124]
With this configuration, the pixel electrode is formed above the data line via the third interlayer insulating film, and the pixel electrode is connected via the contact hole formed in the second and third interlayer insulating films. It is electrically connected to the conductive layer. Therefore, a configuration in which the pixel electrode and the drain region are electrically connected via the conductive layer can be facilitated.
[0125]
The third electro-optical device of the present invention includes a plurality of pixel electrodes and thin film transistors arranged in a matrix on a substrate, and scanning lines and data that are connected to the thin film transistors and cross each other three-dimensionally via an interlayer insulating film. A line, a semiconductor layer constituting the thin film transistor, and the pixel electrode, electrically connected to the drain region of the semiconductor layer via a first contact hole, and the pixel electrode and the second contact hole. A first storage capacitor electrode made of the same film as the semiconductor layer, and a second storage capacitor electrode disposed on the first storage capacitor electrode. A first dielectric film, and a second dielectric film interposed between the second storage capacitor electrode and a third storage capacitor electrode formed of a part of the conductive layer.
[0126]
According to the third electro-optical device of the present invention, a plurality of scanning lines and a plurality of data lines cross three-dimensionally through the interlayer insulating film on the substrate, and storage capacitors are added to the plurality of pixel electrodes, respectively. A second storage capacitor electrode is separately provided. The conductive layer is interposed between the semiconductor layer and the pixel electrode, and is electrically connected to the drain region of the semiconductor layer through the first contact hole, and on the other hand, the pixel electrode and the pixel electrode. They are electrically connected through two contact holes. For this reason, the diameter of the contact hole can be reduced as compared with the case where one contact hole is opened from the pixel electrode to the drain region. That is, since the etching accuracy decreases as the contact hole is opened deeper, in order to prevent penetration in the thin semiconductor layer, the dry etching that can reduce the diameter of the contact hole is stopped halfway, and finally the semiconductor is formed by wet etching. The process must be set up to open up to the layer. For this reason, the diameter of the contact hole must be widened by wet etching having no directivity. On the other hand, in the present invention, since the pixel electrode and the drain region of the semiconductor layer may be connected by two serial first and second contact holes, each contact hole can be opened by dry etching. In other words, it is possible to shorten the distance of opening at least by wet etching. As a result, the diameters of the first and second contact holes can be reduced, and the depressions and irregularities formed on the surface of the conductive layer in the first contact hole can be reduced. Is promoted. Furthermore, since the depressions and irregularities formed on the surface of the pixel electrode in the second contact hole can be small, flattening in this pixel electrode portion is promoted. As a result, defects such as disclination in an electro-optical material such as liquid crystal caused by depressions and irregularities on the surface of the pixel electrode are reduced.
[0127]
Further, the first dielectric film is formed between the first storage capacitor electrode made of the same film as the semiconductor layer portion constituting the drain region of the semiconductor layer and the second storage capacitor electrode disposed on the first storage capacitor electrode. Therefore, the first storage capacitor is added to the pixel electrode electrically connected to the drain region of the semiconductor layer. In addition, since the second dielectric film is interposed between the second storage capacitor electrode and the third storage capacitor electrode formed of a part of the conductive layer, the three storage capacitors are connected to the pixel electrode by these three members. Added. Therefore, the first and second storage capacitors connected in parallel above and below the conductive layer at the center are formed. Thus, a three-dimensional storage capacity can be constructed in a limited area on the substrate. In particular, each of the first and second dielectric films is made of a dielectric film of a layer different from the second interlayer insulating film interposed between the scanning line and the data line that intersect three-dimensionally. Accordingly, in order to suppress the parasitic capacitance between the scanning line and the data line that causes a voltage drop of the image signal that causes flicker or the like, these first and second insulating films are required irrespective of the thickness of the second interlayer insulating film. The first and second dielectric films can be made thin to the technical limit. In the above-described conventional technique in which a barrier layer (corresponding to the conductive layer in the present invention) is formed from the same conductive layer as the data line, this barrier layer is used as one electrode of the storage capacitor, and the data line and scanning are performed. Assuming that the interlayer insulating film between the lines is used as a dielectric film, the dielectric film is required to have a thickness of about 800 nm so that the parasitic capacitance between the data line and the scanning line does not become a problem. Therefore, it is fundamentally difficult to construct a large storage capacity using the barrier layer. On the other hand, according to the present invention, by using a dielectric film that can be made thin, it is possible to extremely efficiently increase the capacitance value in inverse proportion to the thickness of the dielectric film in the storage capacitor.
[0128]
Furthermore, by forming the dielectric film thin in this way, the diameter of the first contact hole can be further reduced, so that the depressions and irregularities of the conductive layer in the first contact hole described above can be further reduced, Planarization at the pixel electrode located is further promoted. Therefore, defects of the electro-optical material due to the depressions and irregularities in the pixel electrode are reduced, and finally higher-quality image display is possible.
[0129]
In the configuration of the present invention, instead of or in addition to the function of adding the storage capacitor in the conductive layer, the conductive layer and the second dielectric film are placed on the scanning line with an emphasis on the light shielding function in the conductive layer and the layout of the contact holes. In the case where the second dielectric film is formed, the second dielectric film may be formed so thick that the parasitic capacitance between the conductive layer and the scanning line does not become a problem. Therefore, in this case, it is difficult to increase the storage capacity by thinning the second dielectric film to the technical limit as described above. However, if a sufficient storage capacity can be added according to the device specifications, it is not necessary to make the second dielectric film thinner, so other additional functions such as the light shielding function of the conductive layer are promoted accordingly. It is advantageous for the entire electro-optical device to be configured as described above. In short, in consideration of the specific device specifications individually, the conductive layer can fully perform other additional functions such as the original relay function, the function of adding the necessary storage capacity, and the light shielding function. The planar layout of the conductive layer, the thickness of the second dielectric film, etc. may be set.
[0130]
In one aspect of the third electro-optical device of the present invention, the first storage capacitor electrode and the second storage capacitor electrode are at least partially overlapped with each other through the first dielectric film in a plan view. The storage capacitor electrode and the third storage capacitor electrode can overlap at least partly through the second dielectric film.
[0131]
With this configuration, the first and third storage capacitor electrodes are formed in parallel above and below the second storage capacitor electrode in the center. Thus, a three-dimensional storage capacity can be constructed in a limited area on the substrate.
[0132]
In one aspect of the third electro-optical device of the present invention, the first dielectric film and the insulating thin film are made of the same film, the scanning line and the second storage capacitor electrode are made of the same film, and the first The two interlayer insulating film is formed on the scanning line and the conductive layer.
[0133]
With this configuration, since the first dielectric film and the insulating thin film of the thin film transistor are made of the same film, these insulating films can be formed in the same process, and the scanning line and the second storage capacitor electrode are made of the same film. These conductive films can be formed in the same process. The second interlayer insulating film is formed on the scanning line and the conductive layer, and further a data line is formed thereon. Accordingly, the first and second dielectric films can be formed thin to increase the storage capacity, and at the same time, the second interlayer insulating film can be formed thick to reduce the parasitic capacity between the scanning line and the data line. As a result, it is possible to display a high-quality image using a relatively simple configuration.
[0134]
In another aspect of the third electro-optical device of the present invention, the first interlayer insulating film and the second dielectric film are made of the same film.
[0135]
With this configuration, the first interlayer insulating film and the second dielectric film can be formed in the same process, which is advantageous without increasing the number of processes.
[0136]
In another aspect of the first, second, or third electro-optical device of the present invention, the conductive layer is formed of a conductive light shielding film.
[0137]
If comprised in this way, it will become possible to prescribe | regulate each pixel opening area | region at least partially by the conductive layer which consists of a conductive light shielding film. Thus, not the light shielding film formed on the other substrate (usually the counter substrate), but part or all of the built-in light shielding film (that is, the conductive layer made of the light shielding film) on the substrate (usually the TFT array substrate). The provided structure is extremely advantageous in that the pixel aperture ratio does not decrease due to the positional deviation between the substrate and the counter substrate in the manufacturing process.
[0138]
In an aspect in which the conductive layer is formed of a light shielding film, the conductive layer is configured in an island shape for each pixel electrode with a planar shape on the substrate extending along the scanning line between adjacent data lines. Also good.
[0139]
If the conductive layer is configured in this way, the influence of the stress of the film forming the conductive layer can be reduced, and part or all of the side along the scanning line of the pixel opening region is defined by the conductive layer. It becomes possible. In particular, when the parasitic capacitance between the scanning line and the conductive layer becomes a problem according to the specific circuit design, the pixel opening region on the side where the capacitive line and the pixel electrode are adjacent to each other is not provided on the scanning line. The side along the scanning line is preferably defined by the conductive layer.
[0140]
In an aspect in which the island-shaped light shielding film is provided as a conductive layer, the adjacent data lines and the conductive layer may be configured to overlap at least partially when viewed in a plan view.
[0141]
With this configuration, there is no need for a gap to transmit light between the end of the island-shaped conductive layer and the edge of the data line when viewed in plan. That is, if the edge portion of the data line and the end portion of the conductive layer are coincident or slightly overlapped, display failure such as light leakage in this portion can be prevented.
[0142]
In the aspect in which the above-described conductive layer is formed of a light shielding film, the conductive layer may be formed so as to overlap the scanning line when viewed in a plan view.
[0143]
With this configuration, it is possible to define the side of the pixel opening region along the scanning line by the conductive layer formed of a light shielding film that at least partially covers both the scanning line and the capacitor line.
[0144]
In the aspect in which the conductive layer is made of a light shielding film, the conductive layer may contain a refractory metal.
[0145]
According to this structure, the conductive layer can be prevented from being destroyed or melted by the high temperature treatment performed after the step of forming the conductive layer made of the light shielding film. For example, the light shielding film is a simple metal including at least one of Ti, Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead) which are opaque high melting point metals. , Alloys, metal silicides and the like.
[0146]
In another aspect of the first, second, or third electro-optical device of the present invention, the conductive layer is made of a conductive polysilicon film.
[0147]
With this configuration, the conductive layer made of a conductive polysilicon film does not exhibit the function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacity and the relay function. In this case, in particular, stress due to heat or the like hardly occurs between the interlayer insulating films, which is useful for preventing cracks in the conductive layer and its surroundings.
[0148]
In another aspect of the first, second, or third electro-optical device of the present invention, the conductive layer is formed of a laminated film of two or more layers of a conductive polysilicon film and a refractory metal.
[0149]
With this configuration, the conductive layer made of a conductive polysilicon film does not exhibit the function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacity and the relay function. Further, when the semiconductor layer and the conductive polysilicon film are electrically connected, if the same polysilicon film is used, the contact resistance can be greatly reduced. If a refractory metal is laminated on such a conductive polysilicon film, the function as a light shielding film can be exhibited and the resistance can be further reduced.
[0150]
In another aspect of the first, second, or third electro-optical device of the present invention, a light-shielding film provided on the substrate so as to cover at least the channel region of the semiconductor layer when viewed from the substrate side. In addition.
[0151]
With this configuration, the light returning from the substrate side is incident on the channel region or LDD (Lightly Doped Drain) region of the thin film transistor by the light shielding film provided on the side closer to the substrate than the thin film transistor, that is, on the lower side of the thin film transistor. The situation can be prevented in advance, and the characteristics of the thin film transistor can be prevented from changing or deteriorating due to the generation of the photocurrent caused by this. And it becomes possible to prescribe | regulate a part or all of pixel opening area by this light shielding film.
[0152]
In the aspect including the light shielding film, at least the light shielding film may be extended under the scanning line and connected to a constant potential source.
[0153]
With this configuration, it is possible to prevent a situation in which the potential of the light shielding film fluctuates and the characteristics of the thin film transistor provided above the light shielding film via the base insulating film change or deteriorate.
[0154]
Alternatively, in the aspect including the light shielding film, the light shielding film is electrically connected to the second storage capacitor electrode through a contact hole formed in a base insulating film interposed between the light shielding film and the semiconductor layer. May be connected.
[0155]
With this configuration, the potential of the second storage capacitor electrode and the light shielding film can be made the same, and if one of the second storage capacitor electrode and the light shielding film is set to a predetermined potential, the other potential is also a predetermined potential. And can. At this time, if the light shielding film is a capacitor line, the second storage capacitor electrode is connected to the capacitor line, and a constant potential can be applied to the second storage capacitor electrode. As a result, adverse effects due to potential fluctuations in the second storage capacitor electrode and the light shielding film can be reduced.
[0156]
In another aspect of the third electro-optical device of the present invention, the second storage capacitor electrode extends to be a capacitor line.
[0157]
With this configuration, the potential of the capacitor line can be made constant, and the potential of the second storage capacitor electrode can be stabilized. At that time, the capacitor line and the scanning line can be formed using the same film.
[0158]
In another aspect of the third electro-optical device of the present invention, the capacitor line is electrically connected to the light-shielding film through the base insulating film.
[0159]
With this configuration, the potential of the capacitor line and the light shielding film can be made the same, and if one of the capacitor line and the light shielding film is set to a predetermined potential, the other potential can also be set to the predetermined potential. As a result, adverse effects due to potential fluctuations in the capacitor line and the light shielding film can be reduced. Further, the wiring made of the light shielding film and the capacitor line can function as redundant wirings.
[0160]
In another aspect of the third electro-optical device of the present invention, the conductive layer and the light-shielding film may overlap at least partly in a plan view.
[0161]
With this configuration, the conductive layer and the light-shielding film are formed so as to sandwich the channel region of the semiconductor layer, thereby preventing light from entering the channel region from the substrate side and light from the other side. it can. As a result, it is possible to prevent the characteristics of the thin film transistor from changing or deteriorating, and to prevent the occurrence of crosstalk, the decrease in contrast ratio, and the flicker level.
[0162]
In another aspect of the first, second, or third electro-optical device of the present invention, a base insulating film is provided between the substrate and the thin film transistor, and is provided on the data line and below the pixel electrode. A third interlayer insulating film, and at least one of the substrate, the base insulating film, the second interlayer insulating film, and the third interlayer insulating film includes the thin film transistor, the scan line, the data line, and the storage By forming at least a portion of the region corresponding to the capacitor in a concave shape, the underlying surface of the pixel electrode is substantially flattened.
[0163]
According to this structure, at least one of the substrate and the plurality of interlayer insulating films is formed in a concave shape in at least a part of the region corresponding to the thin film transistor, the scanning line, the data line, and the storage capacitor. A step difference between a region where a thin film transistor, a scanning line, a storage capacitor, or the like is formed over the line is reduced. Since the lower surface of the pixel electrode is substantially flattened in this way, the pixel electrode can be further flattened, such as disclination in an electro-optical material such as liquid crystal caused by depressions or irregularities on the surface of the pixel electrode. Defects are reduced, and finally high-quality image display becomes possible.
[0164]
In another aspect of the third electro-optical device of the present invention, the first contact hole and the second contact hole are opened at different planar positions on the substrate.
[0165]
Since the conductive layer at the planar position where the first contact hole is opened has some depressions and irregularities, if the second contact hole is further opened directly above the conductive layer, the irregularities are amplified and the electrical property is improved. It is difficult to make a simple connection. Therefore, if the two plane positions are slightly shifted as in this embodiment, good electrical connection can be expected.
[0166]
In another aspect of the first, second, or third electro-optical device of the present invention, the conductive layer has a thickness of 50 nm to 500 nm.
[0167]
With this configuration, since the film thickness of the conductive layer is 50 nm or more and 500 nm or less, there is little or no adverse effect (for example, liquid crystal alignment failure) due to the step on the surface of the pixel electrode due to the presence of the conductive layer. It is possible to remove the influence of such a step by performing a planarization process on an interlayer insulating film or the like located above or below the conductive layer. In addition, various benefits can be obtained from the conductive layer as described above while reducing the negative effects of the conductive layer.
[0168]
In another aspect of the second electro-optical device of the present invention, the thickness of the first interlayer insulating film is not less than 10 nm and not more than 200 nm.
[0169]
If comprised in this way, the film thickness of a 1st interlayer insulation film is 10 nm or more and 200 nm or less, and is a comparatively thin insulating film. For this reason, an additional storage capacitor in which the second storage capacitor electrode and the conductive layer are disposed to face each other through the first interlayer insulating film as described above by using the first interlayer insulating film as a dielectric film. If this is constructed, a large storage capacity can be obtained according to this thinness.
[0170]
In another aspect of the third electro-optical device of the present invention, the thickness of the second dielectric film is not less than 10 nm and not more than 200 nm.
[0171]
If comprised in this way, the film thickness of a 2nd dielectric film is 10 nm or more and 200 nm or less, and is a comparatively thin insulating film. For this reason, a storage capacitor in which the second storage capacitor electrode and the third storage capacitor electrode are arranged to face each other through the second dielectric film has a large capacity according to the thinness.
[0172]
In the aspect in which the conductive layer of the present invention is formed of a light shielding film, the conductive layer may be configured to define at least a part of the opening region of the pixel.
[0173]
With this configuration, it is possible to define the opening area of the pixel alone with the conductive layer, or together with the data line, the light shielding film formed on the other substrate, or the like. In particular, if the opening region is defined without forming a light-shielding film on the other substrate, it is possible to reduce the number of steps in the manufacturing process and to prevent a decrease or variation in pixel aperture ratio due to misalignment between the pair of substrates. It is possible and advantageous.
[0174]
In order to solve the above problems, a method for manufacturing an electro-optical device according to the present invention includes a plurality of scanning lines, a plurality of data lines, a thin film transistor connected to the scanning line and the data line, and a pixel connected to the thin film transistor. Forming a semiconductor layer serving as a source region, a channel region and a drain region of the thin film transistor and a first storage capacitor electrode of the storage capacitor on a substrate in a method of manufacturing an electro-optical device having an electrode and a storage capacitor; Forming an insulating thin film on the semiconductor layer; forming a scanning line and a second storage capacitor electrode of the storage capacitor on the insulating thin film; and a first interlayer insulating layer on the second storage capacitor electrode. Forming a film; forming a first contact hole in the gate insulating film and the first interlayer insulating film; and the first contact hole. A step of forming a conductive layer on the first interlayer insulating film so as to be electrically connected to the semiconductor layer via the step, a step of forming a second interlayer insulating film on the conductive layer, and the second interlayer Forming the data line on the insulating film; forming the third interlayer insulating film on the data line; and opening the second contact hole in the second and third interlayer insulating films. And a step of forming a pixel electrode so as to be electrically connected to the conductive layer through the second contact hole.
[0175]
According to the method for manufacturing an electro-optical device of the present invention, it can be manufactured using relatively simple processes.
[0176]
In one aspect of the method for manufacturing an electro-optical device of the present invention, the method further includes a step of forming a light shielding film in a region of the substrate facing the channel region, and a step of forming a base insulating film on the light shielding film. In the step of forming the semiconductor layer, the semiconductor layer is formed on the base insulating film.
[0177]
With this configuration, an electro-optical device in which a light-shielding film is provided on the lower side of the thin film transistor can be manufactured with a relatively small number of steps and relatively simple steps.
[0178]
In one aspect of the method of manufacturing the electro-optical device according to the aspect of the invention, at least one of the substrate, the base insulating film, the second interlayer insulating film, and the third interlayer insulating film is formed of the thin film transistor, the scanning line, and the data line. And a step of recessing at least a part of the region corresponding to the storage capacitor in a concave shape.
[0179]
In this manner, the lower surface of the pixel electrode can be flattened by forming the thin film transistor, the scanning line, the data line, and the region corresponding to the storage capacitor in a concave shape, and disclination or the like. Defects can be reduced.
[0180]
【The invention's effect】
As described above, according to the electro-optical device of the present invention, the storage capacity can be increased and the light shielding function can be provided even if the pixel pitch is reduced.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of matrix pixels that form an image display region in a liquid crystal device that is a first embodiment of an electro-optical device.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are formed in the liquid crystal device of the first embodiment.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
FIG. 4 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 5 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
6 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order. FIG.
FIG. 7 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 8 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, etc. are formed in a liquid crystal device that is a second embodiment of the electro-optical device.
9 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 10 is a cross-sectional view of a liquid crystal device that is a third embodiment of an electro-optical device.
FIG. 11 is a cross-sectional view of a liquid crystal device which is a fourth embodiment of an electro-optical device.
FIG. 12 is a cross-sectional view of a liquid crystal device that is a fifth embodiment of an electro-optical device.
FIG. 13 is a plan view of the TFT array substrate in the liquid crystal device according to each embodiment as viewed from the counter substrate side together with the components formed thereon.
14 is a cross-sectional view taken along the line HH ′ of FIG. 12. FIG.
FIG. 15 is a block diagram showing a schematic configuration of an embodiment of an electronic apparatus according to the invention.
FIG. 16 is a cross-sectional view illustrating a projector as an example of an electronic apparatus.
FIG. 17 is a front view showing a personal computer as another example of an electronic apparatus.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b ... low concentration source region
1c: low concentration drain region
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2. Insulating thin film (first dielectric film)
3a ... scan line
3b ... Capacity line
4. Second interlayer insulating film
5 ... Contact hole
6a ... Data line
7 ... Third interlayer insulating film
8a ... 1st contact hole
8b ... second contact hole
9a: Pixel electrode
10 ... TFT array substrate
11a, 11b ... 1st light shielding film
12 ... Underlying insulating film
15 ... Contact hole
16 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
23. Second light shielding film
30 ... TFT
50 ... Liquid crystal layer
52 ... Sealing material
53. Third light shielding film
70 ... Storage capacity
70a ... first storage capacity
70b ... second storage capacity
80 ... Barrier layer
81... First interlayer insulating film (second dielectric film)
101: Data line driving circuit
104: Scanning line driving circuit

Claims (3)

ソース領域、チャネル領域、ドレイン領域を有する半導体層と前記チャネル領域に対向するゲート電極を含む薄膜トランジスタと、該薄膜トランジスタに対応して設けられた画素電極と、該画素電極に接続された蓄積容量とを有する電気光学装置であって、
前記薄膜トランジスタのソース領域を介して前記画素電極に画像信号を供給する遮光性のデータ線と、
前記データ線と交差する方向に配設され前記薄膜トランジスタのゲート電極に走査信号を供給する走査線と、
前記データ線下に前記ソース領域、前記チャネル領域、前記ドレイン領域が配設され、前記ドレイン領域が前記データ線から前記走査線に沿って配設されてなる前記薄膜トランジスタの半導体層と、
前記薄膜トランジスタの半導体層の前記走査線に沿って配設されてなるドレイン領域に形成された第１蓄積容量電極と、
前記薄膜トランジスタのゲート電極と同一層で形成され、前記第１蓄積容量電極に対向して形成された第２蓄積容量電極と、
前記第２蓄積容量電極より上層であって、前記半導体層のドレイン領域に電気的接続される遮光性の導電膜と、
前記遮光性の導電膜より上層であって、前記遮光性の導電膜に電気的接続される画素電極と、
前記薄膜トランジスタの半導体層より下層であって、前記半導体層を覆い、且つ前記第２蓄積容量電極及び前記遮光性の導電膜と重なる下側遮光膜と、を具備したことを特徴とする電気光学装置。A thin film transistor including a semiconductor layer having a source region, a channel region, and a drain region, a gate electrode facing the channel region, a pixel electrode provided corresponding to the thin film transistor, and a storage capacitor connected to the pixel electrode An electro-optical device comprising:
A light-shielding data line for supplying an image signal to the pixel electrode through the source region of the thin film transistor;
A scanning line disposed in a direction crossing the data line and supplying a scanning signal to the gate electrode of the thin film transistor;
A semiconductor layer of the thin film transistor in which the source region, the channel region, and the drain region are disposed under the data line, and the drain region is disposed along the scanning line from the data line;
A first storage capacitor electrode formed in a drain region disposed along the scanning line of the semiconductor layer of the thin film transistor;
A second storage capacitor electrode formed in the same layer as the gate electrode of the thin film transistor and formed opposite to the first storage capacitor electrode;
A light-shielding conductive film that is above the second storage capacitor electrode and is electrically connected to the drain region of the semiconductor layer;
A pixel electrode that is above the light-shielding conductive film and is electrically connected to the light-shielding conductive film;
An electro-optical device comprising: a lower light-shielding film that is lower than a semiconductor layer of the thin film transistor, covers the semiconductor layer, and overlaps the second storage capacitor electrode and the light-shielding conductive film . 前記遮光性の導電膜は、隣接するデータ線間で走査線の延在方向に沿って形成されたことを特徴とする請求項１記載の電気光学装置。  The electro-optical device according to claim 1, wherein the light-shielding conductive film is formed between adjacent data lines along the extending direction of the scanning lines. 請求項１又は２に記載の電気光学装置を有することを特徴とする電子機器。  An electronic apparatus comprising the electro-optical device according to claim 1.
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