JP3789580B2 - 高耐圧半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は高耐圧性を有するダイオード、サイリスタ、ＧＴＯサイリスタなどの高耐圧半導体装置に関するものである。
【０００２】
【従来の技術】
従来から高耐圧性に優れたダイオード、サイリスタ、ＧＴＯサイリスタ等の高耐圧半導体装置の端面構造としてΣベベル構造が知られている。Σベベル構造とはｐｎ接合表面部の電界強度を内部の電界強度より十分小さくするために、Ｐｎ接合の露出部を含む端面に溝を形成し端面の表面に傾斜をつける加工を施したものである。一般にｐｎ接合素子では、Ｐｎ接合をはさむ一方の側を他の側に比べて強くドープしているが、ドープの弱い側から強い側に向かって断面積が増大する場合を正ベベルと呼ぶ。Σベベル構造は図２３及び２４の断面図に示すように正ベベル４及び５の２つのベベル構造が組合わされている。
【０００３】
【発明が解決しようとする課題】
図２３に断面を示す従来のΣベベル構造のダイオードにおいては、電流は円盤状の素子２０の中心軸Ｌからベベル底部ａまでの距離を半径とする円内をアノード電極７からカソード電極８に向かって流れる。従って素子２０の直径を一定にした場合、ベベル角θが小さくなると電流の流れる部分の中心軸と底部ａまでの半径が小さくなる。そのため電流が流れる範囲が減少し、通電面積利用率が低下する。従って一定の電流を流す時の電流密度が高くなり、通電時の電力損失が大きくなってしまう。そこで通電面積利用率を向上させ通電面積を大きくして電力損失を小さくするために、ベベル角θを例えば５０°以上に大きくしている。しかし、ベベル角θが５０°以上では耐圧はｐｎプレーン接合本来の値より小さくなってしまう。例えば本来の値が１００００Ｖ以上の場合でも、ベベル角θを６０°にすると計算では約６０００Ｖになってしまう。通常の高耐圧半導体装置においては定格の８０％（上記の６０００Ｖの場合は約４８００Ｖ）で使用するが、仮に５５００Ｖでこの半導体装置を使用するとｐｎ接合表面の電界強度が通常の使用状態よりも高い状態で使用することになるため、信頼性が低下する。
【０００４】
数値解析の結果、実用素子の界面電荷範囲では、端面の電界は、図２４に断面を示すサイリスタのΣベベルの正ベベル４及び５の底部ａではなく、ｐ1層１０とｎ1層９の接合の露出部ｂに集中する。この露出部ｂの電界強度がＰｎ接合の最大電界強度Ｅｍａｘをこえるとなだれ降伏が生じるため耐圧が規制されることを発明者は確認している。そこでこの電界強度を小さくするにはｐ1層１０の不純物濃度を下げるとよいが、そのようにすると電流増幅率ｈFEが小さくなってしまう等といったｐｎｐトランジスタ部の特性の低下をまねき、ひいてはサイリスタの特性に悪影響を及ぼしてしまう。
【０００５】
【課題を解決するための手段】
本発明は、素子特性と通電面積利用率とに悪影響を及ぼすことなしに、耐圧と信頼性を向上できる高耐圧半導体装置を提供することを目的としている。すなわち素子特性の低下を防いで最大電界強度を小さくするために、ｎ1層とｐ1層の接合においてｐ1層の端部のみに限定して不純物濃度を下げる。これによりｐ1層とｎ1層のＰｎ接合の露出部の電界集中を緩和し、耐圧と信頼性の向上を図るものである。
【０００６】
本発明の高耐圧ダイオードは、第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて前記半導体基板との間に接合を形成する第１の導電型と同じ導電型でかつ不純物濃度が前記半導体基板より高い第１の半導体層、
前記第１の導電型と反対の第２の導電型をもち、前記半導体基板の他方の面との間に接合を形成して設けられた第２の半導体層、
前記第１の半導体層の上に設けられた第１の電極及び
前記第２の半導体層の上に設けられた第２の電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第２の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第２の半導体層の周辺部に設けたことを特徴とする。
本発明の高耐圧サイリスタは、第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて前記半導体基板との間に接合を形成する第１の導電型と反対の第２の導電型の第１の半導体層、
前記半導体基板の他方の面に設けられて前記半導体基板との間に接合を形成する第２の導電型の第２の半導体層、
前記第２の半導体層の上の少なくとも一部に設けられて前記第２の半導体層との間に接合を形成する第１の導電型の第３の半導体層、
前記第１の半導体層の上に設けられた第１の電極、
前記第３の半導体層の上に設けられた第２の電極、及び
前記第２の半導体層に設けられたゲート電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第１の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第１の半導体層周辺部に設けたことを特徴とする。
また、本発明の高耐圧サイリスタは、さらに前記第２の導電型の第２の半導体層の外周部に、前記他方の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を設けたことを特徴とする。
本発明のＧＴＯサイリスタは、第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて、前記半導体基板との間にアノード短絡部を有して接合を形成する、第１の導電型と反対の第２の導電型の少なくとも２個の第１の半導体層、
前記半導体基板の他方の面に設けられて前記半導体基板との間に接合を形成する第２の導電型の第２の半導体層、
前記第２の半導体層の上に設けられて前記第２の半導体層との間にカソード短絡部を有して接合を形成する第１の導電型の少なくとも２個の第３の半導体層、
前記第１の半導体層の上に設けられた第１の電極及び、
前記第３の半導体層の上に設けられた第２の電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第２の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第２の半導体層周辺部に設けたことを特徴とする。
【０００７】
【発明の実施の形態】
本発明の高耐圧半導体装置の概要を図１のダイオードを例にとり以下に説明する。図１において、第１の導電型をもつ円盤状の半導体基板（以後ｎ1層と記載する）１の上に、第１の導電型と同じ導電型で不純物濃度が高い第１の導電型の半導体層（以後ｎ2層と記載する）２を設ける。接合の端面は正ベベル５である。次に半導体基板１の半導体層２と反対側の基板表面上に、第１の導電型と反対の導電型を持ち、半導体基板１との間に接合を形成する第２の導電型の半導体層（以後ｐ0層と記載する）６を設ける。ｐ0層６の範囲は半導体基板１の端部から中心に向かって例えば６０μｍである。接合の端面は正ベベル４である。
【０００８】
次に半導体基板１の中心からｐ0層６との間に、ｐ0層６と同じ導電型で不純物濃度がｐ0層より高く半導体基板１との間に接合を形成する第２の導電型の半導体層（以後ｐ1層と記載する）３を設ける。ここでｐ0層６の厚さは図２ないし図３に示すように、ｐ1層３よりも厚くても薄くてもかまわない。極端に厚くなると図中のＰ0層６において図の下方に湾曲する点線で示す端面での空乏層の拡がり範囲を十分確保できず耐圧が低下する。又極端に薄いと端面での空乏層がｐ0層６に達しなくなるので本発明の効果が損なわれる。従ってｐ0層６の厚さはｎ1層１及びｐ0層６の濃度、厚さ及びベベル角θを考慮するとともに上記の空乏層の拡がり範囲も考慮して設定される必要がある。又ｐ0層６を設ける範囲はベベル底部ａよりも端部側でもかまわないし、中心側でもかまわない。極端に端部側にするとｎ1層１、ｐ0層６、ｐ1層３の三つの層の接合部Ｃの付近で電界が高くなり本発明の効果が損なわれる。又極端に中心側にするとアノードとして機能するｐ1層３の面積が減少し電力損失が増大する。従ってｐ0層６の範囲は高耐圧半導体装置の端部から５μｍ以上離れ且つ半導体装置の直径の７０％以上の範囲に設定するのが好ましい。又ｐ0層６は必ずしも基板表面に露出する必要がなく、図５及び図６のように内部に形成してもよい。この場合ｐ0層６は所定の厚さ、すなわち電界集中が高くなる部分以上の厚さにすることによって同じ効果を達成できるものである。前記半導体層３及び半導体層２にそれぞれ導電性物質を被着して、アノード電極７及びカソード電極８を設けている。
【０００９】
《実施例１》
図１ないし図６を参照して、本発明の実施例１を具体的に説明する。
実施例１は高耐圧ダイオード半導体装置に関するものである。
図１は本発明の実施例１における耐圧８ｋＶ級のΣベベル構造のダイオード半導体装置の断面図である。また図４は平面図である。この実施例１のダイオード半導体装置は半径２５００μｍのシリンドリカル構造であり、基板の出発材料となるシリコンウェハの厚さは１５００μｍである。その他の構造諸元は以下の通りである。ｐ1層３、ｐ0層６の厚さはともに７０μｍ、ｎ1層１の厚さは１３５０μｍ、ｎ2層２の厚さは８０μｍである。
【００１０】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度７×１０12（cm-3）のｎ1層１となるシリコン基板（以下単にｎ 1 層１と称する）を用意する。このｎ1層１の一方の表面上に濃度９×１０18（cm-3）のｎ2層２をリン拡散などにより形成する。次にｎ1層１のｎ2層２を形成した面の反対側の全面に濃度５×１０15（cm-3）のｐ0層をアルミ拡散などにより形成する（図示省略）。このｐ0層に濃度５×１０17（cm-3）のボロンをイオン打ち込みしてｐ1層３を形成する。このｐ1層３を形成する処理の時にｐ0層の外周部の例えば幅６０μｍの領域にはボロンを打ち込まずにｐ0層を残すことによってｐ0層６が形成される。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層３及びｎ2層２の表面にそれぞれアノード電極７とカソード電極８を形成する。
【００１１】
本実施例は高耐圧ダイオード半導体装置であり、アノード電極７の電位がカソード電極８の電位よりも低くなるように電圧を印加する場合、ｎ1層１とｐ1層３、ｐ0層６の間の接合の両側に空乏層が広がる。この時、ｐ0層６の不純物濃度がｐ1層３の不純物濃度より低いのでより広い範囲に空乏層が広がり、正ベベル４のｐ0層６側の表面空乏層を図１のＰ0層６内で図の下方に湾曲する点線で示すように厚くすることができる。この表面空乏層の厚さを、図２３においてＰ1層３の点線で示す従来のものの厚さと比較すると、図１ではＰ0層６の正ベベル４近傍で大幅に厚さが増加していることがわかる。これにより接合表面での電界強度は従来のものよりも緩和され、プレーン接合と同程度の印加電圧に耐える。このような高い耐電圧性が生じることを発明者等は実際にダイオードを試作して実証できている。
【００１２】
また、計算による予測では、図２３の従来型のダイオード半導体装置ではベベル角θが４５°で耐圧は約１００００Ｖである。これに対して本実施例１のように端部に不純物濃度を下げたｐ0層６を形成した場合は，ベベル角θが６０°で耐圧が約１００００Ｖである。すなわち、同じ耐圧に対してベベル角θを１５°大きくすることができる。従って、素子特性に影響を及ぼすことなく通電面積がベベル角４５゜の場合の１．４５倍となる。又、仮にこのダイオード半導体装置に５５００Ｖを印加して使用した場合でも従来の装置に比較してｐｎ接合表面の電界強度が低い値に緩和されるので、耐圧と信頼性を向上できる。
【００１３】
《実施例２》
図７ないし図１１を参照して、本発明の実施例２を具体的に説明する。
実施例２は高耐圧サイリスタ半導体装置に関するものである。
図７は本発明の実施例２である耐圧１０ｋＶ級のΣベベル構造のサイリスタ半導体装置の断面図である。この実施例のサイリスタは半径２．５cmのシリンドリカル構造であり、シリコンウェハの厚さは１８００μｍである。その他の構造諸元は以下の通りである。ｐ1層１０及びｐ0層１３の厚さはともに８５μｍ、ｐ2層１１の厚さは４５μｍ、ｎ1層９の厚さは１６５０μｍ、ｎ2層１２の厚さは１８μｍである。
【００１４】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度６×１０12（cm-3）のｎ1層９となるシリコン基板を用意する。このｎ1層９の図の下方の全表面上にボロンを注入し熱拡散により濃度６×１０15（cm-3）のｐ0層を形成する。次にｐ0層に濃度１×１０17（cm-3）のボロンをイオン打ち込みなどをしてｐ1層１０を形成する。ｐ1層１０を形成する処理の時に外周部の例えば幅６０μｍの領域にはボロンを打ち込まずにｐ0層１３を残す。ｐ0層１３の厚さは図８又は図９に示すようにｐ1層１０よりも厚くても薄くてもかまわないが１０〜１００μｍの範囲が好ましい。又、ｐ0層１３の範囲はベベル底部ａよりも端部側でも中心側でもかまわないが端部から５〜７５００μｍの範囲が好ましい。又、Ｐ0層１３は必ずしも基板表面に露出する必要はなく、図１０又は図１１のように内部に形成してもよい。次にｐ1層１０とは反対側の面のｎ1層９上にボロンを注入し熱拡散により濃度８×１０15（cm-3）のｐ2層１１を形成する。次にｐ2層１１にリンを拡散してｎ2層１２を形成する。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層１０とｎ2層１２の表面にそれぞれアノード電極７とカソード電極８を形成する。またｐ2層１１にはゲート電極Ｇを形成する。
【００１５】
本実施例のものは交直変換装置の順変換器側で用いられるΣベベル構造のサイリスタ半導体装置である。この交直変換装置ではサイリスタの逆方向には定格値の５０００Ｖ程度の高電圧が印加されるが、順方向にはターンオン電圧１２００〜２７００Ｖしか印加されない。従ってｐ2層１１の不純物濃度を、サイリスタの順方向耐圧よりはむしろｎ２ｐ２ｎ１トランジスタの特性に合わせて最適にする一方、逆方向に高電圧がかかるｎ1層９と、ｐ1層１０及びｐ0層１３との接合においては、ｐ0層１３の濃度を低くする。その結果図７のＰ0層１３内で図の下方に湾曲する点線で示すように、ｐ0層１３側の表面空乏層の厚さを図２４の従来のものにおいてＰ1層１０に点線で示す表面空乏層の厚さよりも厚くできる。これにより接合表面での電界強度は従来のものよりも緩和され、プレーン接合と同程度の印加電圧に耐える高い耐電圧性が生じることを実際に本実施例のサイリスタを試作して実証できている。
【００１６】
《実施例３》
図１２ないし図１６を参照して、本発明の実施例３を具体的に説明する。
実施例３は前記実施例２と異なる構成の高耐圧サイリスタ半導体装置に関するものである。
図１２は本発明の実施例３である耐圧１０ｋＶ級のΣベベル構造のサイリスタ半導体装置の断面図である。この実施例のサイリスタは半径７．０cmのシリンドリカル構造であり、シリコンウェハの厚さは１８００μｍである。その他の構造諸元は以下の通りである。ｐ1層１０及びｐ0層１３の厚さはともに８５μｍ、ｐ2層１１及びｐ0’層１４の厚さはともに４５μｍ、ｎ1層９の厚さは１６５０μｍ、ｎ2層１２の厚さは１８μｍである。
【００１７】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度７×１０12（cm-3）のｎ1層９となるシリコン基板を用意する。このｎ1層９の図の下面の全面にボロンを注入し熱拡散により濃度７×１０15（cm-3）のｐ0層を形成する。次に外周部のｐ0層１３の部分を除く他のｐ0層に濃度１×１０17（cm-3）のボロンをイオン打ち込みなどをしてｐ1層１０を形成する。ｐ0層１３の厚さは図１３又は図１４に示すようにｐ1層１０よりも厚くても薄くてもかまわない。又、ｐ0層１３の範囲はベベル底部ａよりも端部側でも中心側でもかまわない。又、ｐ0層１３は必ずしも基板表面に露出する必要がなく図１５又は図１６のように内部に形成してもよい。次にｐ1層１０とは反対側のｎ1層９の上にボロンを注入し熱拡散により濃度７×１０15（cm-3）のｐ0’層を形成する。次に外周部のｐ0’層１４の部分を除く他のｐ0’層に濃度７×１０16（cm-3）のｐ2層１１をイオン打ち込みなどにより形成する。ｐ0’層１４の厚さはｐ2層１１よりも厚くても薄くてもかまわない。又、ｐ0’層１４の範囲はベベル底部ａよりも端部側でも中心側でもかまわない。又、ｐ0’層１４は必ずしも基板表面に露出する必要がなく図１５又は図１６のように内部に形成してもよい。次にｐ2層１１にリンを拡散してｎ2層１２を形成する。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層１０とｎ2層１２の表面にそれぞれアノード電極７とカソード電極８を形成する。またｐ2層１１にはゲート電極Ｇを形成する。
【００１８】
本実施例は順及び逆の両方向の高耐圧性が必要な用途に用いられるΣベベル構造のサイリスタ半導体装置である。このサイリスタ半導体装置ではサイリスタの両方向に規格値の高電圧が印加される。順方向の場合、高電圧がかかるｎ1層９と、ｐ2層１１及びｐ0’層１４との接合においてｐ0’、層１４の不純物濃度を低くすることにより、図１２においてＰ0’層１４内で図の上方に湾曲する一点鎖線で示すように、ｎ1層９とｐ2層１１及びｐ0’層１４との間の接合の両側に広がる空乏層のｐ0’層１４側の表面空乏層の厚さを、従来の場合よりも厚くできる。又、逆方向の高電圧を印加する場合には、高電圧がかかるｎ1層９とｐ1層１０及びｐ0層１３との接合においてｐ0層１３の濃度を低くすることにより、ｎ1層９と、ｐ1層１０及びｐ0層１３との間の接合の両側に広がる空乏層のｐ0層１３側の表面空乏層の厚さを、図１２においてＰ0層１３内で図の下方に湾曲する点線で示すように、従来のものよりも厚くできる。これらにより順方向または逆方向の高電圧が印加されるいずれの場合においても接合表面での電界強度は従来よりも緩和され、図２２のグラフに実線で示すようにベベル角θが５０°以上の場合でも耐圧が１００００Ｖ以上となり、高い耐電圧性が得られることを実際にサイリスタを試作して実証できている。ちなみに図２４に示す従来のものでは点線で示すようにベベル角θが４５゜以上では耐圧が著しく低下している。
【００１９】
《実施例４》
図１７ないし図２１を参照して、本発明の実施例４を具体的に説明する。
実施例４は高耐圧ＧＴＯサイリスタ半導体装置に関するものである。図１７は本発明の実施例４である耐圧１０ｋＶ級のΣベベル構造のＧＴＯサイリスタ半導体装置の断面図である。この実施例のＧＴＯサイリスタは半径７．０cmのシリンドリカル構造であり、基板であるシリコンウェハの厚さは１８００μｍである。その他の構造諸元は以下の通りである。ｐ1層１０の厚さは８５μｍ、ｐ2層１１及びｐ0層１５の厚さは４５μｍ、ｎ1層９の厚さは１６５０μｍ、ｎ2層１２の厚さは１８μｍである。
【００２０】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度７×１０12（cm-3）のｎ1層９となるシリコン基板を用意する。このｎ1層９の図の下方の面にＳｉＯ2膜（図示省略）を形成し、ＳｉＯ2膜にホトエッチングで窓を開けてボロンを拡散し、アノード短絡部を持った濃度７×１０17（cm-3）の複数個のｐ1層１０を形成する。次にｐ1層１０とは反対側のｎ1層９の全表面上にボロンを注入し熱拡散により濃度７×１０15（cm-3）のｐ0層を形成する。次に外周部のｐ0層１５を除く他のｐ0層にイオン打込みなどにより濃度７×１０16（cm-3）のｐ2層１１を形成する。ｐ0層１５の厚さは図１８又は図１９に示すように、ｐ2層１１よりも厚くても薄くてもかまわない。又、ｐ0層１５の範囲はベベル底部ａよりも端部側でも中心側でもかまわない。又、ｐ0層１５は必ずしも基板表面に露出する必要がなく図２０又は図２１のように内部に形成してもよい。次にｐ2層１１の表面上にＳｉＯ2膜（図示省略）を形成し、ＳｉＯ2膜にホトエッチングで窓を開けリンを拡散して、カソード短絡部を持った複数のｎ2層１２を形成する。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層１０とｎ2層１２の表面にそれぞれアノード電極７とカソード電極８を形成する。また、ｐ0層１５にゲート電極Ｇを形成する。
【００２１】
本実施例は高耐圧ＧＴＯサイリスタ半導体装置であり、高い順耐圧が必要とされるが逆耐圧は低くてもよい。従ってｐ1層１０の濃度をＧＴＯサイリスタの逆方向耐圧よりはむしろｎ２ｐ２ｎ１トランジスタの特性に合わせて最適にする。また、逆方向に高電圧がかかるｎ1層９と、ｐ2層１１及びｐ0層１５との接合においてはｐ0層１５の不純物濃度をｐ2層１１の不純物濃度より低くすることにより、図１７のＰ0層１５内で図の上方に湾曲する点線で示すように、ｐ0層１５側の表面空乏層の厚さを従来のものよりも厚くできる。これにより接合表面での電界強度は従来よりも緩和され、プレーン接合と同程度の印加電圧に耐える高い耐電圧性が達成できる。
【００２２】
以上本発明の４つの実施例について説明したが本発明はこれらの実施例に限定されるものではなく、高耐圧トランジスタ、高耐圧ＭＯＳＦＥＴ、高耐圧ＩＧＢＴ、高耐圧ＳＩサイリスタ等の各種高耐圧半導体装置にも適用でき、各種の変形や応用ができるものである。又シリコン基板はＳｉＣ、ガリウムひ素といった他の材料でもよい。さらに本発明の各実施例ではｎ層の不純物をリン、ｐ層の不純物をボロンとしたが、ｎ層の不純物はアンチモンやひ素、ホウ素といった他の物質でもよいし、ｐ層の不純物もアルミニウムやガリウムといった他の物質でもよい。又電極の形成は真空蒸着法やスパッタ法、ＣＶＤ法等で行ってもよい。
【００２３】
【発明の効果】
本発明の高耐圧半導体装置では、Σベベル構造の端部の不純物濃度を下げることにより、ｐｎ接合の表面部の電界強度を緩和することができる。その結果、半導体装置の素子特性や通電面積利用率に悪影響を及ぼすことなしに耐圧を従来のものに比べて大幅に向上できる。上記の電界強度の緩和によりそのｐｎ接合表面部の信頼性も向上する。
【図面の簡単な説明】
【図１】本発明の実施例１の高耐圧ダイオード半導体装置の断面図
【図２】本発明の実施例１の高耐圧ダイオード半導体装置の変形例の断面図
【図３】本発明の実施例１の高耐圧ダイオード半導体装置の他の変形例の断面図
【図４】本発明の実施例１の高耐圧ダイオード半導体装置の平面図
【図５】本発明の実施例１の高耐圧ダイオード半導体装置のさらに他の変形例の断面図
【図６】本発明の実施例１の高耐圧ダイオード半導体装置のさらに他の変形例の断面図
【図７】本発明の実施例２の高耐圧サイリスタ半導体装置の断面図
【図８】本発明の実施例２の高耐圧サイリスタ半導体装置の変形例の断面図
【図９】本発明の実施例２の高耐圧サイリスタ半導体装置の他の変形例の断面図
【図１０】本発明の実施例２の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１１】本発明の実施例２の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１２】本発明の実施例３の高耐圧サイリスタ半導体装置の断面図
【図１３】本発明の実施例３の高耐圧サイリスタ半導体装置の変形例の断面図
【図１４】本発明の実施例３の高耐圧サイリスタ半導体装置の他の変形例の断面図
【図１５】本発明の実施例３の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１６】本発明の実施例３の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１７】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置の断面図
【図１８】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置の変形例の断面図
【図１９】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置の他の変形例の断面図
【図２０】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置のさらに他の変形例の断面図
【図２１】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置のさらに他の変形例の断面図
【図２２】従来の高耐圧サイリスタと本発明の高耐圧サイリスタの耐圧とベベル角との関係を示すグラフ
【図２３】従来の高耐圧ダイオード半導体装置の断面図
【図２４】従来の高耐圧サイリスタ半導体装置の断面図
【符号の説明】
１：ｎ1層
２：ｎ2層
３：ｐ1層
４：正ベベル
５：正ベベル
６：ｐ0層
７：アノード電極
８：カソード電極
Ｇ：ゲート電極
９：ｎ1層
１０：ｐ1層
１１：ｐ2層
１２：ｎ2層
１３：ｐ0層
１４：ｐ0’層
１５：ｐ0層
【発明の属する技術分野】
本発明は高耐圧性を有するダイオード、サイリスタ、ＧＴＯサイリスタなどの高耐圧半導体装置に関するものである。
【０００２】
【従来の技術】
従来から高耐圧性に優れたダイオード、サイリスタ、ＧＴＯサイリスタ等の高耐圧半導体装置の端面構造としてΣベベル構造が知られている。Σベベル構造とはｐｎ接合表面部の電界強度を内部の電界強度より十分小さくするために、Ｐｎ接合の露出部を含む端面に溝を形成し端面の表面に傾斜をつける加工を施したものである。一般にｐｎ接合素子では、Ｐｎ接合をはさむ一方の側を他の側に比べて強くドープしているが、ドープの弱い側から強い側に向かって断面積が増大する場合を正ベベルと呼ぶ。Σベベル構造は図２３及び２４の断面図に示すように正ベベル４及び５の２つのベベル構造が組合わされている。
【０００３】
【発明が解決しようとする課題】
図２３に断面を示す従来のΣベベル構造のダイオードにおいては、電流は円盤状の素子２０の中心軸Ｌからベベル底部ａまでの距離を半径とする円内をアノード電極７からカソード電極８に向かって流れる。従って素子２０の直径を一定にした場合、ベベル角θが小さくなると電流の流れる部分の中心軸と底部ａまでの半径が小さくなる。そのため電流が流れる範囲が減少し、通電面積利用率が低下する。従って一定の電流を流す時の電流密度が高くなり、通電時の電力損失が大きくなってしまう。そこで通電面積利用率を向上させ通電面積を大きくして電力損失を小さくするために、ベベル角θを例えば５０°以上に大きくしている。しかし、ベベル角θが５０°以上では耐圧はｐｎプレーン接合本来の値より小さくなってしまう。例えば本来の値が１００００Ｖ以上の場合でも、ベベル角θを６０°にすると計算では約６０００Ｖになってしまう。通常の高耐圧半導体装置においては定格の８０％（上記の６０００Ｖの場合は約４８００Ｖ）で使用するが、仮に５５００Ｖでこの半導体装置を使用するとｐｎ接合表面の電界強度が通常の使用状態よりも高い状態で使用することになるため、信頼性が低下する。
【０００４】
数値解析の結果、実用素子の界面電荷範囲では、端面の電界は、図２４に断面を示すサイリスタのΣベベルの正ベベル４及び５の底部ａではなく、ｐ1層１０とｎ1層９の接合の露出部ｂに集中する。この露出部ｂの電界強度がＰｎ接合の最大電界強度Ｅｍａｘをこえるとなだれ降伏が生じるため耐圧が規制されることを発明者は確認している。そこでこの電界強度を小さくするにはｐ1層１０の不純物濃度を下げるとよいが、そのようにすると電流増幅率ｈFEが小さくなってしまう等といったｐｎｐトランジスタ部の特性の低下をまねき、ひいてはサイリスタの特性に悪影響を及ぼしてしまう。
【０００５】
【課題を解決するための手段】
本発明は、素子特性と通電面積利用率とに悪影響を及ぼすことなしに、耐圧と信頼性を向上できる高耐圧半導体装置を提供することを目的としている。すなわち素子特性の低下を防いで最大電界強度を小さくするために、ｎ1層とｐ1層の接合においてｐ1層の端部のみに限定して不純物濃度を下げる。これによりｐ1層とｎ1層のＰｎ接合の露出部の電界集中を緩和し、耐圧と信頼性の向上を図るものである。
【０００６】
本発明の高耐圧ダイオードは、第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて前記半導体基板との間に接合を形成する第１の導電型と同じ導電型でかつ不純物濃度が前記半導体基板より高い第１の半導体層、
前記第１の導電型と反対の第２の導電型をもち、前記半導体基板の他方の面との間に接合を形成して設けられた第２の半導体層、
前記第１の半導体層の上に設けられた第１の電極及び
前記第２の半導体層の上に設けられた第２の電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第２の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第２の半導体層の周辺部に設けたことを特徴とする。
本発明の高耐圧サイリスタは、第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて前記半導体基板との間に接合を形成する第１の導電型と反対の第２の導電型の第１の半導体層、
前記半導体基板の他方の面に設けられて前記半導体基板との間に接合を形成する第２の導電型の第２の半導体層、
前記第２の半導体層の上の少なくとも一部に設けられて前記第２の半導体層との間に接合を形成する第１の導電型の第３の半導体層、
前記第１の半導体層の上に設けられた第１の電極、
前記第３の半導体層の上に設けられた第２の電極、及び
前記第２の半導体層に設けられたゲート電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第１の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第１の半導体層周辺部に設けたことを特徴とする。
また、本発明の高耐圧サイリスタは、さらに前記第２の導電型の第２の半導体層の外周部に、前記他方の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を設けたことを特徴とする。
本発明のＧＴＯサイリスタは、第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて、前記半導体基板との間にアノード短絡部を有して接合を形成する、第１の導電型と反対の第２の導電型の少なくとも２個の第１の半導体層、
前記半導体基板の他方の面に設けられて前記半導体基板との間に接合を形成する第２の導電型の第２の半導体層、
前記第２の半導体層の上に設けられて前記第２の半導体層との間にカソード短絡部を有して接合を形成する第１の導電型の少なくとも２個の第３の半導体層、
前記第１の半導体層の上に設けられた第１の電極及び、
前記第３の半導体層の上に設けられた第２の電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第２の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第２の半導体層周辺部に設けたことを特徴とする。
【０００７】
【発明の実施の形態】
本発明の高耐圧半導体装置の概要を図１のダイオードを例にとり以下に説明する。図１において、第１の導電型をもつ円盤状の半導体基板（以後ｎ1層と記載する）１の上に、第１の導電型と同じ導電型で不純物濃度が高い第１の導電型の半導体層（以後ｎ2層と記載する）２を設ける。接合の端面は正ベベル５である。次に半導体基板１の半導体層２と反対側の基板表面上に、第１の導電型と反対の導電型を持ち、半導体基板１との間に接合を形成する第２の導電型の半導体層（以後ｐ0層と記載する）６を設ける。ｐ0層６の範囲は半導体基板１の端部から中心に向かって例えば６０μｍである。接合の端面は正ベベル４である。
【０００８】
次に半導体基板１の中心からｐ0層６との間に、ｐ0層６と同じ導電型で不純物濃度がｐ0層より高く半導体基板１との間に接合を形成する第２の導電型の半導体層（以後ｐ1層と記載する）３を設ける。ここでｐ0層６の厚さは図２ないし図３に示すように、ｐ1層３よりも厚くても薄くてもかまわない。極端に厚くなると図中のＰ0層６において図の下方に湾曲する点線で示す端面での空乏層の拡がり範囲を十分確保できず耐圧が低下する。又極端に薄いと端面での空乏層がｐ0層６に達しなくなるので本発明の効果が損なわれる。従ってｐ0層６の厚さはｎ1層１及びｐ0層６の濃度、厚さ及びベベル角θを考慮するとともに上記の空乏層の拡がり範囲も考慮して設定される必要がある。又ｐ0層６を設ける範囲はベベル底部ａよりも端部側でもかまわないし、中心側でもかまわない。極端に端部側にするとｎ1層１、ｐ0層６、ｐ1層３の三つの層の接合部Ｃの付近で電界が高くなり本発明の効果が損なわれる。又極端に中心側にするとアノードとして機能するｐ1層３の面積が減少し電力損失が増大する。従ってｐ0層６の範囲は高耐圧半導体装置の端部から５μｍ以上離れ且つ半導体装置の直径の７０％以上の範囲に設定するのが好ましい。又ｐ0層６は必ずしも基板表面に露出する必要がなく、図５及び図６のように内部に形成してもよい。この場合ｐ0層６は所定の厚さ、すなわち電界集中が高くなる部分以上の厚さにすることによって同じ効果を達成できるものである。前記半導体層３及び半導体層２にそれぞれ導電性物質を被着して、アノード電極７及びカソード電極８を設けている。
【０００９】
《実施例１》
図１ないし図６を参照して、本発明の実施例１を具体的に説明する。
実施例１は高耐圧ダイオード半導体装置に関するものである。
図１は本発明の実施例１における耐圧８ｋＶ級のΣベベル構造のダイオード半導体装置の断面図である。また図４は平面図である。この実施例１のダイオード半導体装置は半径２５００μｍのシリンドリカル構造であり、基板の出発材料となるシリコンウェハの厚さは１５００μｍである。その他の構造諸元は以下の通りである。ｐ1層３、ｐ0層６の厚さはともに７０μｍ、ｎ1層１の厚さは１３５０μｍ、ｎ2層２の厚さは８０μｍである。
【００１０】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度７×１０12（cm-3）のｎ1層１となるシリコン基板（以下単にｎ 1 層１と称する）を用意する。このｎ1層１の一方の表面上に濃度９×１０18（cm-3）のｎ2層２をリン拡散などにより形成する。次にｎ1層１のｎ2層２を形成した面の反対側の全面に濃度５×１０15（cm-3）のｐ0層をアルミ拡散などにより形成する（図示省略）。このｐ0層に濃度５×１０17（cm-3）のボロンをイオン打ち込みしてｐ1層３を形成する。このｐ1層３を形成する処理の時にｐ0層の外周部の例えば幅６０μｍの領域にはボロンを打ち込まずにｐ0層を残すことによってｐ0層６が形成される。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層３及びｎ2層２の表面にそれぞれアノード電極７とカソード電極８を形成する。
【００１１】
本実施例は高耐圧ダイオード半導体装置であり、アノード電極７の電位がカソード電極８の電位よりも低くなるように電圧を印加する場合、ｎ1層１とｐ1層３、ｐ0層６の間の接合の両側に空乏層が広がる。この時、ｐ0層６の不純物濃度がｐ1層３の不純物濃度より低いのでより広い範囲に空乏層が広がり、正ベベル４のｐ0層６側の表面空乏層を図１のＰ0層６内で図の下方に湾曲する点線で示すように厚くすることができる。この表面空乏層の厚さを、図２３においてＰ1層３の点線で示す従来のものの厚さと比較すると、図１ではＰ0層６の正ベベル４近傍で大幅に厚さが増加していることがわかる。これにより接合表面での電界強度は従来のものよりも緩和され、プレーン接合と同程度の印加電圧に耐える。このような高い耐電圧性が生じることを発明者等は実際にダイオードを試作して実証できている。
【００１２】
また、計算による予測では、図２３の従来型のダイオード半導体装置ではベベル角θが４５°で耐圧は約１００００Ｖである。これに対して本実施例１のように端部に不純物濃度を下げたｐ0層６を形成した場合は，ベベル角θが６０°で耐圧が約１００００Ｖである。すなわち、同じ耐圧に対してベベル角θを１５°大きくすることができる。従って、素子特性に影響を及ぼすことなく通電面積がベベル角４５゜の場合の１．４５倍となる。又、仮にこのダイオード半導体装置に５５００Ｖを印加して使用した場合でも従来の装置に比較してｐｎ接合表面の電界強度が低い値に緩和されるので、耐圧と信頼性を向上できる。
【００１３】
《実施例２》
図７ないし図１１を参照して、本発明の実施例２を具体的に説明する。
実施例２は高耐圧サイリスタ半導体装置に関するものである。
図７は本発明の実施例２である耐圧１０ｋＶ級のΣベベル構造のサイリスタ半導体装置の断面図である。この実施例のサイリスタは半径２．５cmのシリンドリカル構造であり、シリコンウェハの厚さは１８００μｍである。その他の構造諸元は以下の通りである。ｐ1層１０及びｐ0層１３の厚さはともに８５μｍ、ｐ2層１１の厚さは４５μｍ、ｎ1層９の厚さは１６５０μｍ、ｎ2層１２の厚さは１８μｍである。
【００１４】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度６×１０12（cm-3）のｎ1層９となるシリコン基板を用意する。このｎ1層９の図の下方の全表面上にボロンを注入し熱拡散により濃度６×１０15（cm-3）のｐ0層を形成する。次にｐ0層に濃度１×１０17（cm-3）のボロンをイオン打ち込みなどをしてｐ1層１０を形成する。ｐ1層１０を形成する処理の時に外周部の例えば幅６０μｍの領域にはボロンを打ち込まずにｐ0層１３を残す。ｐ0層１３の厚さは図８又は図９に示すようにｐ1層１０よりも厚くても薄くてもかまわないが１０〜１００μｍの範囲が好ましい。又、ｐ0層１３の範囲はベベル底部ａよりも端部側でも中心側でもかまわないが端部から５〜７５００μｍの範囲が好ましい。又、Ｐ0層１３は必ずしも基板表面に露出する必要はなく、図１０又は図１１のように内部に形成してもよい。次にｐ1層１０とは反対側の面のｎ1層９上にボロンを注入し熱拡散により濃度８×１０15（cm-3）のｐ2層１１を形成する。次にｐ2層１１にリンを拡散してｎ2層１２を形成する。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層１０とｎ2層１２の表面にそれぞれアノード電極７とカソード電極８を形成する。またｐ2層１１にはゲート電極Ｇを形成する。
【００１５】
本実施例のものは交直変換装置の順変換器側で用いられるΣベベル構造のサイリスタ半導体装置である。この交直変換装置ではサイリスタの逆方向には定格値の５０００Ｖ程度の高電圧が印加されるが、順方向にはターンオン電圧１２００〜２７００Ｖしか印加されない。従ってｐ2層１１の不純物濃度を、サイリスタの順方向耐圧よりはむしろｎ２ｐ２ｎ１トランジスタの特性に合わせて最適にする一方、逆方向に高電圧がかかるｎ1層９と、ｐ1層１０及びｐ0層１３との接合においては、ｐ0層１３の濃度を低くする。その結果図７のＰ0層１３内で図の下方に湾曲する点線で示すように、ｐ0層１３側の表面空乏層の厚さを図２４の従来のものにおいてＰ1層１０に点線で示す表面空乏層の厚さよりも厚くできる。これにより接合表面での電界強度は従来のものよりも緩和され、プレーン接合と同程度の印加電圧に耐える高い耐電圧性が生じることを実際に本実施例のサイリスタを試作して実証できている。
【００１６】
《実施例３》
図１２ないし図１６を参照して、本発明の実施例３を具体的に説明する。
実施例３は前記実施例２と異なる構成の高耐圧サイリスタ半導体装置に関するものである。
図１２は本発明の実施例３である耐圧１０ｋＶ級のΣベベル構造のサイリスタ半導体装置の断面図である。この実施例のサイリスタは半径７．０cmのシリンドリカル構造であり、シリコンウェハの厚さは１８００μｍである。その他の構造諸元は以下の通りである。ｐ1層１０及びｐ0層１３の厚さはともに８５μｍ、ｐ2層１１及びｐ0’層１４の厚さはともに４５μｍ、ｎ1層９の厚さは１６５０μｍ、ｎ2層１２の厚さは１８μｍである。
【００１７】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度７×１０12（cm-3）のｎ1層９となるシリコン基板を用意する。このｎ1層９の図の下面の全面にボロンを注入し熱拡散により濃度７×１０15（cm-3）のｐ0層を形成する。次に外周部のｐ0層１３の部分を除く他のｐ0層に濃度１×１０17（cm-3）のボロンをイオン打ち込みなどをしてｐ1層１０を形成する。ｐ0層１３の厚さは図１３又は図１４に示すようにｐ1層１０よりも厚くても薄くてもかまわない。又、ｐ0層１３の範囲はベベル底部ａよりも端部側でも中心側でもかまわない。又、ｐ0層１３は必ずしも基板表面に露出する必要がなく図１５又は図１６のように内部に形成してもよい。次にｐ1層１０とは反対側のｎ1層９の上にボロンを注入し熱拡散により濃度７×１０15（cm-3）のｐ0’層を形成する。次に外周部のｐ0’層１４の部分を除く他のｐ0’層に濃度７×１０16（cm-3）のｐ2層１１をイオン打ち込みなどにより形成する。ｐ0’層１４の厚さはｐ2層１１よりも厚くても薄くてもかまわない。又、ｐ0’層１４の範囲はベベル底部ａよりも端部側でも中心側でもかまわない。又、ｐ0’層１４は必ずしも基板表面に露出する必要がなく図１５又は図１６のように内部に形成してもよい。次にｐ2層１１にリンを拡散してｎ2層１２を形成する。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層１０とｎ2層１２の表面にそれぞれアノード電極７とカソード電極８を形成する。またｐ2層１１にはゲート電極Ｇを形成する。
【００１８】
本実施例は順及び逆の両方向の高耐圧性が必要な用途に用いられるΣベベル構造のサイリスタ半導体装置である。このサイリスタ半導体装置ではサイリスタの両方向に規格値の高電圧が印加される。順方向の場合、高電圧がかかるｎ1層９と、ｐ2層１１及びｐ0’層１４との接合においてｐ0’、層１４の不純物濃度を低くすることにより、図１２においてＰ0’層１４内で図の上方に湾曲する一点鎖線で示すように、ｎ1層９とｐ2層１１及びｐ0’層１４との間の接合の両側に広がる空乏層のｐ0’層１４側の表面空乏層の厚さを、従来の場合よりも厚くできる。又、逆方向の高電圧を印加する場合には、高電圧がかかるｎ1層９とｐ1層１０及びｐ0層１３との接合においてｐ0層１３の濃度を低くすることにより、ｎ1層９と、ｐ1層１０及びｐ0層１３との間の接合の両側に広がる空乏層のｐ0層１３側の表面空乏層の厚さを、図１２においてＰ0層１３内で図の下方に湾曲する点線で示すように、従来のものよりも厚くできる。これらにより順方向または逆方向の高電圧が印加されるいずれの場合においても接合表面での電界強度は従来よりも緩和され、図２２のグラフに実線で示すようにベベル角θが５０°以上の場合でも耐圧が１００００Ｖ以上となり、高い耐電圧性が得られることを実際にサイリスタを試作して実証できている。ちなみに図２４に示す従来のものでは点線で示すようにベベル角θが４５゜以上では耐圧が著しく低下している。
【００１９】
《実施例４》
図１７ないし図２１を参照して、本発明の実施例４を具体的に説明する。
実施例４は高耐圧ＧＴＯサイリスタ半導体装置に関するものである。図１７は本発明の実施例４である耐圧１０ｋＶ級のΣベベル構造のＧＴＯサイリスタ半導体装置の断面図である。この実施例のＧＴＯサイリスタは半径７．０cmのシリンドリカル構造であり、基板であるシリコンウェハの厚さは１８００μｍである。その他の構造諸元は以下の通りである。ｐ1層１０の厚さは８５μｍ、ｐ2層１１及びｐ0層１５の厚さは４５μｍ、ｎ1層９の厚さは１６５０μｍ、ｎ2層１２の厚さは１８μｍである。
【００２０】
本実施例の製作方法の具体例は次の通りである。最初にリンの濃度７×１０12（cm-3）のｎ1層９となるシリコン基板を用意する。このｎ1層９の図の下方の面にＳｉＯ2膜（図示省略）を形成し、ＳｉＯ2膜にホトエッチングで窓を開けてボロンを拡散し、アノード短絡部を持った濃度７×１０17（cm-3）の複数個のｐ1層１０を形成する。次にｐ1層１０とは反対側のｎ1層９の全表面上にボロンを注入し熱拡散により濃度７×１０15（cm-3）のｐ0層を形成する。次に外周部のｐ0層１５を除く他のｐ0層にイオン打込みなどにより濃度７×１０16（cm-3）のｐ2層１１を形成する。ｐ0層１５の厚さは図１８又は図１９に示すように、ｐ2層１１よりも厚くても薄くてもかまわない。又、ｐ0層１５の範囲はベベル底部ａよりも端部側でも中心側でもかまわない。又、ｐ0層１５は必ずしも基板表面に露出する必要がなく図２０又は図２１のように内部に形成してもよい。次にｐ2層１１の表面上にＳｉＯ2膜（図示省略）を形成し、ＳｉＯ2膜にホトエッチングで窓を開けリンを拡散して、カソード短絡部を持った複数のｎ2層１２を形成する。最後にアルミニウムの蒸着及びエッチングを行ないｐ1層１０とｎ2層１２の表面にそれぞれアノード電極７とカソード電極８を形成する。また、ｐ0層１５にゲート電極Ｇを形成する。
【００２１】
本実施例は高耐圧ＧＴＯサイリスタ半導体装置であり、高い順耐圧が必要とされるが逆耐圧は低くてもよい。従ってｐ1層１０の濃度をＧＴＯサイリスタの逆方向耐圧よりはむしろｎ２ｐ２ｎ１トランジスタの特性に合わせて最適にする。また、逆方向に高電圧がかかるｎ1層９と、ｐ2層１１及びｐ0層１５との接合においてはｐ0層１５の不純物濃度をｐ2層１１の不純物濃度より低くすることにより、図１７のＰ0層１５内で図の上方に湾曲する点線で示すように、ｐ0層１５側の表面空乏層の厚さを従来のものよりも厚くできる。これにより接合表面での電界強度は従来よりも緩和され、プレーン接合と同程度の印加電圧に耐える高い耐電圧性が達成できる。
【００２２】
以上本発明の４つの実施例について説明したが本発明はこれらの実施例に限定されるものではなく、高耐圧トランジスタ、高耐圧ＭＯＳＦＥＴ、高耐圧ＩＧＢＴ、高耐圧ＳＩサイリスタ等の各種高耐圧半導体装置にも適用でき、各種の変形や応用ができるものである。又シリコン基板はＳｉＣ、ガリウムひ素といった他の材料でもよい。さらに本発明の各実施例ではｎ層の不純物をリン、ｐ層の不純物をボロンとしたが、ｎ層の不純物はアンチモンやひ素、ホウ素といった他の物質でもよいし、ｐ層の不純物もアルミニウムやガリウムといった他の物質でもよい。又電極の形成は真空蒸着法やスパッタ法、ＣＶＤ法等で行ってもよい。
【００２３】
【発明の効果】
本発明の高耐圧半導体装置では、Σベベル構造の端部の不純物濃度を下げることにより、ｐｎ接合の表面部の電界強度を緩和することができる。その結果、半導体装置の素子特性や通電面積利用率に悪影響を及ぼすことなしに耐圧を従来のものに比べて大幅に向上できる。上記の電界強度の緩和によりそのｐｎ接合表面部の信頼性も向上する。
【図面の簡単な説明】
【図１】本発明の実施例１の高耐圧ダイオード半導体装置の断面図
【図２】本発明の実施例１の高耐圧ダイオード半導体装置の変形例の断面図
【図３】本発明の実施例１の高耐圧ダイオード半導体装置の他の変形例の断面図
【図４】本発明の実施例１の高耐圧ダイオード半導体装置の平面図
【図５】本発明の実施例１の高耐圧ダイオード半導体装置のさらに他の変形例の断面図
【図６】本発明の実施例１の高耐圧ダイオード半導体装置のさらに他の変形例の断面図
【図７】本発明の実施例２の高耐圧サイリスタ半導体装置の断面図
【図８】本発明の実施例２の高耐圧サイリスタ半導体装置の変形例の断面図
【図９】本発明の実施例２の高耐圧サイリスタ半導体装置の他の変形例の断面図
【図１０】本発明の実施例２の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１１】本発明の実施例２の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１２】本発明の実施例３の高耐圧サイリスタ半導体装置の断面図
【図１３】本発明の実施例３の高耐圧サイリスタ半導体装置の変形例の断面図
【図１４】本発明の実施例３の高耐圧サイリスタ半導体装置の他の変形例の断面図
【図１５】本発明の実施例３の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１６】本発明の実施例３の高耐圧サイリスタ半導体装置のさらに他の変形例の断面図
【図１７】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置の断面図
【図１８】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置の変形例の断面図
【図１９】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置の他の変形例の断面図
【図２０】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置のさらに他の変形例の断面図
【図２１】本発明の実施例４の高耐圧ＧＴＯサイリスタ半導体装置のさらに他の変形例の断面図
【図２２】従来の高耐圧サイリスタと本発明の高耐圧サイリスタの耐圧とベベル角との関係を示すグラフ
【図２３】従来の高耐圧ダイオード半導体装置の断面図
【図２４】従来の高耐圧サイリスタ半導体装置の断面図
【符号の説明】
１：ｎ1層
２：ｎ2層
３：ｐ1層
４：正ベベル
５：正ベベル
６：ｐ0層
７：アノード電極
８：カソード電極
Ｇ：ゲート電極
９：ｎ1層
１０：ｐ1層
１１：ｐ2層
１２：ｎ2層
１３：ｐ0層
１４：ｐ0’層
１５：ｐ0層
Claims (20)
- 第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて前記半導体基板との間に接合を形成する第１の導電型と同じ導電型でかつ不純物濃度が前記半導体基板より高い第１の半導体層、
前記第１の導電型と反対の第２の導電型をもち、前記半導体基板の他方の面との間に接合を形成して設けられた第２の半導体層、
前記第１の半導体層の上に設けられた第１の電極及び
前記第２の半導体層の上に設けられた第２の電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第２の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第２の半導体層の周辺部に設けたことを特徴とする高耐圧ダイオード半導体装置。 - 前記半導体領域の厚さが前記第２の半導体層の厚さに略等しいことを特徴とする請求項１記載の高耐圧ダイオード半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さより厚いことを特徴とする請求項１記載の高耐圧ダイオード半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さより薄いことを特徴とする請求項１記載の高耐圧ダイオード半導体装置。
- 前記半導体領域が、前記半導体基板と前記第２の半導体層の間の境界の周辺部に設けられたことを特徴とする請求項１記載の高耐圧ダイオード半導体装置。
- 第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて前記半導体基板との間に接合を形成する第１の導電型と反対の第２の導電型の第１の半導体層、
前記半導体基板の他方の面に設けられて前記半導体基板との間に接合を形成する第２の導電型の第２の半導体層、
前記第２の半導体層の上の少なくとも一部に設けられて前記第２の半導体層との間に接合を形成する第１の導電型の第３の半導体層、
前記第１の半導体層の上に設けられた第１の電極、
前記第３の半導体層の上に設けられた第２の電極、及び
前記第２の半導体層に設けられたゲート電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第１の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を前記第１の半導体層周辺部に設けたことを特徴とする高耐圧サイリスタ半導体装置。 - 前記半導体領域の厚さが前記第１の半導体層の厚さに略等しいことを特徴とする請求項６記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域の厚さが前記第１の半導体層の厚さより厚いことを特徴とする請求項６記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域の厚さが前記第１他方の半導体層の厚さより薄いことを特徴とする請求項６記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域が、前記半導体基板と前記第１の半導体層の間の境界の周辺部に設けられたことを特徴とする請求項６記載の高耐圧サイリスタ半導体装置。
- 前記第２の導電型の第２の半導体層の外周部に、前記他方の半導体層の不純物濃度より低い不純物濃度の第２の導電型の半導体領域を設けたことを特徴とする請求項６記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さに略等しいことを特徴とする請求項１１記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さより厚いことを特徴とする請求項１１記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さより薄いことを特徴とする請求項１１記載の高耐圧サイリスタ半導体装置。
- 前記半導体領域が、前記半導体基板と前記第２の半導体層の間の境界の周辺部に設けられたことを特徴とする請求項１１記載の高耐圧サイリスタ半導体装置。
- 第１の導電型をもつ半導体基板、
前記半導体基板の一方の面に設けられて、前記半導体基板との間にアノード短絡部を有して接合を形成する、第１の導電型と反対の第２の導電型の少なくとも２個の第１の半導体層、
前記半導体基板の他方の面に設けられて前記半導体基板との間に接合を形成する第２の導電型の第２の半導体層、
前記第２の半導体層の上に設けられて前記第２の半導体層との間にカソード短絡部を有して接合を形成する第１の導電型の少なくとも２個の第３の半導体層、
前記第１の半導体層の上に設けられた第１の電極及び、
第３の半導体層の上に設けられた第２の電極を有し、かつ前記半導体基板、第１の半導体層及び第２の半導体層はベベル角が５０°以上のΣベベル構造を有し、
前記第２の導電型の第２の半導体層の不純物濃度より低い不純物濃度の第２の導電型の、半導体領域を前記第２の半導体層周辺部に設けたことを特徴とする高耐圧ＧＴＯサイリスタ半導体装置。 - 前記半導体領域の厚さが前記第２の半導体層の厚さに略等しいことを特徴とする請求項１６記載の高耐圧ＧＴＯサイリスタ半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さより厚いことを特徴とする請求項１６記載の高耐圧ＧＴＯサイリスタ半導体装置。
- 前記半導体領域の厚さが前記第２の半導体層の厚さより薄いことを特徴とする請求項１６記載の高耐圧ＧＴＯサイリスタ半導体装置。
- 前記半導体領域が、前記半導体基板と前記他方の半導体層の間の境界の周辺部に設けられたことを特徴とする請求項１６記載の高耐圧ＧＴＯサイリスタ半導体装置。
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