JP3776103B2 - 半導体装置及びサステイン回路 - Google Patents

Description

本発明は、半導体パワーデバイスに関し、特にワイドバンドギャップ半導体により構成される双方向のスイッチング動作が可能な半導体装置及びそれを用いたサステイン回路に関する。

半導体パワーデバイスは、高電圧が加わるパワーエレクトロニクス用途や大電流が流れる電子機器のパワースイッチなどに用いられている。

ダイオードあるいは縦型ＭＯＳＦＥＴなど、従来の半導体パワーデバイスは内部にｐｎ接合を有しており、そのｐｎ接合に逆バイアスを印加した場合に発生する空乏層により、電流が流れず高電圧に耐える構造を有している。このため、従来のパワーデバイスをスイッチング素子として動作させるときには、電源から供給される交流電圧を一度直流電圧に変換し、パワーデバイスに印加される電圧の極性を一定とする必要がある。

このようなスイッチング素子の一例として、従来の縦型ＭＯＳＦＥＴについて説明する。

図６は、スイッチング素子の１つである一般的な縦型ＭＯＳＦＥＴを示す断面図である。同図に示すように、従来の縦型ＭＯＳＦＥＴは、ｎ型のＳｉ（シリコン）基板１９３と、Ｓｉ基板１９３の主面上に設けられたｎ型ドープ層１９２と、ｎ型ドープ層１９２に囲まれて設けられたｐ型ウェル１９５と、ｐ型ウェル１９５に囲まれて設けられたｎ型ソース１９６と、ｎ型ドープ層１９２とｎ型ソース１９６とに挟まれたｐ型ウェル１９５の表面上に設けられたゲート絶縁膜１９９と、ゲート絶縁膜１９９の上に設けられたゲート電極２００と、ｎ型ソース１９６の上に設けられたソース電極１９７と、Ｓｉ基板１９３の裏面上に設けられたドレイン電極１９８とを備えている。Ｓｉ基板１９３の厚さは約３００μｍ程度であり、ｎ型ドープ層１９２、ｐ型ウェル１９５、及びｎ型ソース１９６が形成されているシリコン層の厚みが１００μｍ程度であれば１ｋＶの耐圧を確保できる。

この縦型ＭＯＳＦＥＴは電子をキャリアとしており、ｎ型ドープ層１９２とｐ型ウェル１９５との間にｐｎ接合が形成されている。この縦型ＭＯＳＦＥＴを動作させるには、ドレイン電極１９８に正、ソース電極１９７をアース電位とする。その状態でゲート電極２００に正電圧を印加することによってチャネルを流れる電流を誘起し、ｎ型ソース１９６からドレイン側に電子が流れ込むことによりオン状態になる。つまり、ゲート電圧を変化させることにより、電流のオン・オフを制御することができる。この縦型ＭＯＳＦＥＴは電気機器のインバータなどによる精密制御を可能とし、消費電力の低減に貢献する。なお、スイッチング素子としては、縦型ＭＯＳＦＥＴの他にＩＧＢＴ（Insulated Gate Bipolar transistor)などもある。
「パワーデバイス、パワーＩＣハンドブック」電気学会編，コロナ社，ｐ．１４４

上述のように、一般的なスイッチング素子の使用時には、スイッチング素子に所定の極性の電圧のみを印加する必要があるので、交流電源をまず直流に変換しなければならない。この交流−直流変換は、通常ダイオードを用いたブリッジ回路と大容量のコンデンサとを有する交流−直流変換回路により行われる。ところが、交流−直流変換回路を用いた交流−直流変換の際には、ダイオードに電流が流れることで導通損失が生じる。さらに、大容量のコンデンサを設置するためには大きい容積が必要となる。このため、従来のスイッチング素子では、回路の小型化や損失低減による省エネルギー化を図る上で限界があった。

本発明の目的は、電力損失を抑えつつ、小面積化が図られたスイッチング素子を提供することにある。

本発明の半導体装置は、ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第１の基板と、上記第１の基板の主面側に設けられた第１の電極と、上記第１の基板の裏面側に設けられた第２の電極と、上記第１の基板の主面側に設けられた第１の制御電極とを有する第１のトランジスタと、ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第２の基板と、上記第２の基板の主面側に設けられ、上記第１の電極に電気的に接続された第３の電極と、上記第２の基板の裏面側に設けられた第４の電極と、上記第２の基板の主面側に設けられた第２の制御電極とを有し、上記第１のトランジスタと電気的特性が等しい第２のトランジスタとを備え、上記第１のトランジスタと上記第２のトランジスタとは、上記第１の基板の主面側と上記第２の基板の主面側とが対向するように重ね合わされている。

この構成により、例えば、第１のトランジスタ及び第２のトランジスタが、それぞれ縦方向に電流を流すタイプのトランジスタである場合には、第２の電極と第４の電極に印加する電圧の極性が変化してもスイッチング動作が可能となるので、交流で駆動させることができる。また、２つのトランジスタを重ねているので、同一基板上に２つのトランジスタを並べて設ける場合に比べて約１／２の大きさに回路面積を縮小できる。さらに、ワイドバンドギャップ半導体からなる基板を用いているので、従来のＳｉ基板を用いる場合よりも電流密度を高めることができ、装置のサイズを大幅に縮小することができる。

双方向デバイスとして動作可能であり、上記第１の制御電極及び上記第２の制御電極は、上記第２の電極から上記第４の電極に流れる電流または上記第４の電極から上記第２の電極に流れる電流を制御するための電極であることにより、第２の電極と第４の電極に印加する電圧の極性が変化してもスイッチング動作が可能となるので、交流で駆動させることができる。そのため、本発明の半導体装置を用いれば、直流−交流変換を行う必要がなくなるので、高電圧下でのスイッチング動作をより小さい面積で行なうことができる。従って、本発明の半導体装置は、プラズマディスプレイのサステイン回路等に好ましく用いられる。

上記第１のトランジスタと上記第２のトランジスタとは共に縦型ＭＩＳＦＥＴであって、上記第１の電極及び上記第３の電極はソース電極であり、上記第２の電極及び上記第４の電極はドレイン電極であり、上記第１の制御電極及び上記第２の制御電極はゲート電極であることにより、導通損失の少ない双方向デバイスを実現できる。

上記第１の基板及び上記第２の基板は、共に炭化珪素からなっていることにより、炭化珪素は放熱性に優れているので、シリコン基板を用いる場合に比べ、装置の温度上昇をより効果的に抑えることができる。また、炭化珪素の電流密度はシリコンよりも約１０倍大きいので、同じ電流値を扱う場合、本発明の半導体装置の平面上のサイズは、従来のトランジスタを２つ重ねた半導体装置の１／１０程度に縮小できる。従って、２つの従来のトランジスタを横に並べて構成した半導体装置に比べると、本発明の半導体装置のサイズは、１／２０程度にできることになる。また、他のワイドバンドギャップ半導体を用いる場合に比べて比較的微細な装置を容易に製造することができる。

上記第１のトランジスタと上記第２のトランジスタとの間に一部を突出させて挟まれ、上記第１の電極及び上記第３の電極に接続された第１の導電板と、上記第１のトランジスタと上記第２のトランジスタとの間に一部を突出させて挟まれ、上記第１の制御電極及び上記第２の制御電極に接続され、且つ上記第１の導電板とは電気的に分離された第２の導電板とをさらに備えていることにより、第１及び第２の導電板の突出部を、第１及び第２の制御電極と第１及び第３の電極との間に制御電圧を印加するためのリード端子とすることができる。

上記第１の基板の裏面上に接着された第１の金属板と、上記第２の基板の裏面上に接着された第２の金属板とをさらに備えていることにより、回路基板への実装が容易になるうえ、放熱性を向上させることができる。

本発明のサステイン回路は、プラズマディスプレイパネルに接続可能で、上記プラズマディスプレイパネルを駆動するパルス電圧を出力するための出力部と、上記出力部に接続された双方向デバイスとを備えているサステイン回路であって、上記双方向デバイスは、ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第１の基板と、上記第１の基板の主面側に設けられた第１の電極と、上記第１の基板の裏面側に設けられた第２の電極と、上記第１の基板の主面側に設けられた第１の制御電極とを有する第１のトランジスタと、ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第２の基板と、上記第２の基板の主面側に設けられ、上記第１の電極に電気的に接続された第３の電極と、上記第２の基板の裏面側に設けられた第４の電極と、上記第２の基板の主面側に設けられた第２の制御電極とを有し、上記第１のトランジスタと電気的特性が等しく、且つ上記第１の基板の主面側と上記第２の基板の主面側とが対向するように上記第１のトランジスタと重ね合わされている、第２のトランジスタとを有している。

この構成により、Ｓｉで構成される従来のトランジスタを多数個並べる場合に比べてサステイン回路の面積を縮小且つ簡略にすることができる。また、ワイドバンドギャップ半導体は低損失で高い耐熱性を有しているので、ドライバ回路の冷却設備を省略できる。本発明のサステイン回路を用いる結果として、ＰＤＰのドライバ回路の構成を簡略化することができる。

一端が接地され、他端が上記双方向デバイスに接続されたキャパシタと、上記双方向デバイスと上記出力部との間に介設されたインダクタンスと、第１の電源と上記出力部との間に介設された第１のスイッチと、上記第１の電源よりも低い電圧を供給するための第２の電源と上記出力部との間に介設された第２のスイッチとをさらに備えていることにより、出力部の電圧がキャパシタの電圧より高い場合と低い場合の両方でそれぞれ逆方向の電流を双方向デバイスに流すことができる。

上記第１のトランジスタと上記第２のトランジスタとは共に縦型ＭＩＳＦＥＴであって、上記第１の電極及び上記第３の電極はソース電極であり、上記第２の電極及び上記第４の電極はドレイン電極であり、上記第１の制御電極及び上記第２の制御電極はゲート電極であることが好ましい。

本発明の双方向デバイスは、低損失且つ高耐圧である上、２つの電気的特性が等しいトランジスタを重ね合わせているので、２つのトランジスタを平面的に並べて設ける場合に比べて約１／２の大きさに回路面積を縮小できる。さらに、ワイドバンドギャップ半導体からなる基板を用いているので、従来のＳｉ基板を用いる場合よりも電流密度を高めることができ、装置のサイズを大幅に縮小することができる。これにより、デバイスの温度上昇が抑えられた双方向デバイスが実現され、交流直流変換を必要とせず、低損失、省スペース化を実現できる。そのため、低損失で面積の小さい、インバータなどのパワーエレクトロニクス回路や、簡略な構成のＰＤＰのサステイン回路等を実現できる。

−素子構造の検討−
従来のスイッチング素子で回路面積が大きくなったのは、上述のように、交流−直流変換回路の面積が大きいためであった。そこで、本願発明者らは、スイッチング素子を交流で駆動可能な構成にすることを考えた。

スイッチング素子を交流で駆動させるためには、互いに同一な構成の２つのスイッチング素子を同一平面上に並べて互いに接続し、双方向デバイスとする方法が考えられる。

図７は、２つの従来の縦型ＭＯＳＦＥＴを横方向に並べて構成する双方向デバイスを示す斜視図である。同図では、図６に示す縦型ＭＯＳＦＥＴとそれぞれ同じ構造を有する第１のＭＯＳＦＥＴ３００と第２のＭＯＳＦＥＴ４００とを同一平面上に互いに隣接して配置する例を示している。この双方向デバイスにおいては、第１のＭＯＳＦＥＴ３００のソース電極１９７ａと第２のＭＯＳＦＥＴ４００のソース電極１９７ｂとがワイヤーで互いに接続されるとともに、第１のＭＯＳＦＥＴ３００のゲート電極２００ａと第２のＭＯＳＦＥＴ４００のゲート電極２００ｂとがワイヤーで互いに接続される。また、第１のＭＯＳＦＥＴ３００の下には、第１のＭＯＳＦＥＴ３００のドレイン電極に接続された第１の導電板２０２ａが設けられ、第２のＭＯＳＦＥＴ４００の下には、第２のＭＯＳＦＥＴ４００のドレイン電極に接続された第２の導電板２０２ｂが設けられている。この構成により、ソース電極１９７ａ，１９７ｂとそれぞれのドレイン電極とに印加される電圧の極性が入れ替わっても正常に動作させることができ、交流で駆動させることが可能となる。

しかしながら、このような双方向デバイスでは交流−直流変換回路は不要になるものの、スイッチング素子自体の面積が大きくなってしまう。特に、大電流を扱うパワー素子の場合には面積の増加は著しい。そこで、本願発明者らはさらに研究を重ね、同一構成の２つのスイッチング素子を、互いの主面を対向させて積層することに想到した。２つのスイッチング素子を積層して双方向デバイスを構成することで、パッケージした状態での双方向デバイスのサイズは、図７に示す双方向デバイスに比べて約１／２にすることができる。

ただし、Ｓｉを構成材料とする従来のスイッチング素子では動作時の発熱が問題となるため、適する材料についての検討を併せて行った。その結果、耐圧性が高いワイドバンドギャップ半導体を用いると素子の厚みを薄くできるので好ましいことが分かった。ここで、ワイドバンドギャップ半導体とは、Ｓｉよりもバンドギャップが大きい半導体のことを意味するものとし、シリコンカーバイド（ＳｉＣ）やダイアモンド、ガリウムナイトライド（ＧａＮ）、酸化亜鉛（ＺｎＯ）などを含むものとする。また、これらワイドバンドギャップ半導体の中でも、熱伝導性が高いＳｉＣやダイアモンドを材料とすることで、さらに温度上昇が抑えられた双方向デバイスを実現できることが分かった。そのうち、ＳｉＣを材料として用いることが実用的で最も好ましいと考えられた。

また、ＳｉＣはＳｉに比べて電流密度を約１０倍まで高くすることができるので、同じ電流値を扱う場合、ＳｉＣを用いることで、半導体装置の平面サイズを従来の１／１０程度に低減することができる。

以下に、本発明の実施形態を説明する。

（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態に係る双方向デバイスを示す断面図である。

同図に示すように、本実施形態の双方向デバイスは、第１のスイッチング素子１と、主面側が第１のスイッチング素子１の主面側と対向するように第１のスイッチング素子１の上に設けられた第２のスイッチング素子２とを備えている。この例では、第１のスイッチング素子１と第２のスイッチング素子２とは互いに電気的特性が等しい縦型ＭＯＳＦＥＴである。なお、本明細書中で、スイッチング素子の主面側は基板の主面側と一致するものとする。

図１（ａ），（ｂ）に示すように、第１のスイッチング素子１は、ｎ型ＳｉＣからなる基板１１と、基板１１の主面上にエピタキシャル成長され、窒素を含むＳｉＣからなる厚さ１０μｍのｎ型ドープ層１２（ドレイン層）と、ｎ型ドープ層１２に囲まれて設けられ、Ａｌを含むｐ型ウェル１３と、ｐ型ウェル１３に囲まれて設けられ、窒素を含むｎ型ソース１４と、少なくとも２つのｐ型ウェル１３の上に設けられたＳｉＯ₂ からなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設けられたＡｌからなるゲート電極１７と、ｎ型ソース１４の上に設けられ、Ｎｉからなるソース電極１５と、基板１１の裏面上に設けられたＮｉからなるドレイン電極１８とを有している。本実施形態において、ドレイン層の厚みは、Ｓｉで構成する場合の１／１０程度に抑えられる。

また、第２のスイッチング素子２は、ｎ型ＳｉＣからなる基板２１と、基板２１の主面上にエピタキシャル成長され、窒素を含むＳｉＣからなる厚さ１０μｍのｎ型ドープ層２２（ドレイン層）と、ｎ型ドープ層２２に囲まれて設けられ、Ａｌを含むｐ型ウェル２３と、ｐ型ウェル２３に囲まれて設けられ、窒素を含むｎ型ソース２４と、２つのｐ型ウェル２３の上に設けられたＳｉＯ₂ からなるゲート絶縁膜２６と、ゲート絶縁膜２６の上に設けられたＡｌからなるゲート電極２７と、ｎ型ソース２４の上に設けられ、Ｎｉからなるソース電極２５と、基板２１の裏面上に設けられたＮｉからなるドレイン電極２８とを有している。また、図１には隣接する縦型ＭＯＳＦＥＴも示しているが、１枚のチップ上には、多数の縦型ＭＯＳＦＥＴが形成されている。

また、ｎ型ドープ層１２，２２のキャリア濃度は例えば２×１０¹⁷ｃｍ^-3、ｐ型ウェル１３，２３のキャリア濃度は１×１０¹⁶ｃｍ^-3、ｎ型ソース１４，２４のキャリア濃度は１×１０¹⁸ｃｍ^-3である。

なお、図１（ａ），（ｂ）では、第１のスイッチング素子１と第２のスイッチング素子２のゲート電極同士、ソース電極同士が直接接しているように示しているが、実際には第１のスイッチング素子１と第２のスイッチング素子２の間には層間絶縁膜が設けられており、プラグや導電板を介してゲート電極同士、ソース電極同士が電気的に接続されている。

本実施形態の双方向デバイスは、公知の方法を組み合わせることにより作製することができる。

すなわち、基板１１を準備し、基板１１の主面上に公知の方法でｎ型ドープ層１２をエピタキシャル成長させる。次いで、アルミニウムイオンをｎ型ドープ層１２に注入して活性化アニールを行い、ｐ型ウェル１３を形成する。その後、ｐ型ウェル１３に窒素イオンを注入して活性化アニールを行い、ｎ型ソース１４を形成する。次いで、基板１１を熱酸化してゲート絶縁膜１６を形成する。次に、ｎ型ソース１４の上面及び基板１１の裏面にＮｉを蒸着後、基板１１を加熱することで、ｎ型ソース１４及びｐ型ウェル１３の上にはオーミック電極であるソース電極１５を、基板１１の裏面上にはオーミック電極であるドレイン電極１８をそれぞれ形成する。続いて、ゲート絶縁膜１６上にＡｌを蒸着して、ゲート電極１７の形成を行なう。こうして第１のスイッチング素子１が作製される。

次いで、第１のスイッチング素子１が形成されたウェハをダイシングして、第１のスイッチング素子１が設けられたチップを作製する。また、同様にして、第２のスイッチング素子２が設けられたチップを作製する。

次いで、第２のスイッチング素子２と第１のスイッチング素子１とを、それぞれの主面同士を向かい合わせるようにして張り合わせる。なお、両スイッチング素子を張り合わせる前に、第１のスイッチング素子１上に層間絶縁膜やこれを貫通するプラグ等を必要に応じて形成する。また、外部端子となる電極板を第１のスイッチング１と第２のスイッチング素子２の間に必要に応じて挟み込んでよい。以上のようにして本実施形態の双方向デバイスを作製できる。

本実施形態の双方向デバイスでは、ソース電極とゲート電極間に制御用の電圧を印加することにより、第１のスイッチング素子１のドレイン電極１８から第２のスイッチング素子２のドレイン電極２８に流れる電流を制御することができる。また、ドレイン電極１８とドレイン電極２８に印加される電圧の極性が変わる場合には、逆方向の電流が流れる。このような、本発明の双方向デバイスの動作を図１を用いて次に説明する。

まず、図１（ａ）に示すように、第１のスイッチング素子１のドレイン電極１８に正、第２のスイッチング素子２のドレイン電極２８に負の電圧を印加した場合は、ｐ型ウェル２３とｎ型ドープ層２２との間のｐｎ接合においては、ｐ側に正、ｎ側に負の電圧がかかることとなり、ソース電極２５からドレイン電極２８に電流２Ｂが流れることになる。すなわち、ｐｎ接合はオンの状態となる。

一方、ｐ型ウェル１３とｎ型ドープ層１２との間のｐｎ接合においては、印加される電圧が逆方向となるので、ｐｎ接合はオフ状態となり、電流が流れない。このため、ドレイン電極１８とドレイン電極２８との間に電流は流れず、加えた印加電圧の殆どは第１のスイッチング素子１のｐｎ接合部分の空乏層に印加されることになる。

そして、この状態でソース電極１５とゲート電極１７の間にゲート電極１７が正となるような電界を印加すると、第１のスイッチング素子１においてＭＯＳＦＥＴとしての動作がオン状態になり、ドレイン電極１８、基板１１、ｎ型ドープ層１２、ｐ型ウェル１３、ｎ型ソース１４、ソース電極１５をそれぞれ経由して電流１Ａが流れる。第２のスイッチング素子２には既に電流２Ｂが流れる状態にあるので、本実施形態の双方向デバイスにおいては、電流１Ａが流れる経路と電流２Ｂが流れる経路とがつながる。ここで、ソース電極１５とゲート電極１７の間の電圧を大きくすると、電流１Ａが大きくなる。なお、本実施形態の双方向デバイスでは、ゲート電極１７とゲート電極２７とは互いに電気的に接続されて同電位となっており、ソース電極１５とソース電極２５とについても互いに電気的に接続されて同電位となっている。そのため、第２のスイッチング素子２は、第１のスイッチング素子と同様にＭＯＳＦＥＴとして動作し電流２Ｃが流れることとなる。すなわち、ソース電極に対してゲート電極に第１及び第２のスイッチング素子のしきい値以上の正電圧を印加することで、ドレイン電極１８に正、ドレイン電極２８に負の電圧をかけた場合に、ドレイン電極１８からドレイン電極２８へと電流が流れることになる。この時、電流２Ｃが流れることにより、電流２Ｂが流れる際に生じる電圧降下が小さくなり、ｐｎ接合にのみ電流が流れる素子に比べて導通損失を小さくすることができる。

逆に、第１のスイッチング素子１のドレイン電極１８に負、第２のスイッチング素子２のドレイン電極２８に正の電圧を印加した場合、図１（ｂ）に示すように、ゲート電極−ソース電極間に電位差を加えなければ、ドレイン電極間に印加された電圧の殆どは第２のスイッチング素子２のｐｎ接合部分の空乏層に印加されることになる。このとき、ｐ型ウェル１３とｎ型ドープ層１２との間のｐｎ接合はオン状態となり、ソース電極１５からドレイン電極１８に電流１Ｂのみが流れる。そして、両ドレイン電極に印加する電圧を保持したままゲート電極１７，２７にしきい値以上の正電圧を印加すると、第２のスイッチング素子２のＭＯＳＦＥＴとしての動作がオン状態になり、ドレイン電極２８からｎ型ドープ層２２、ｐ型ウェル２３、ｎ型ソース２４を経由してソース電極２５へと電流２Ａが流れる。これと同時に、第１のスイッチング素子もオン状態となり、ソース電極１５からドレイン電極１８へ電流１Ｃが流れる。

このように、本実施形態の双方向デバイスは、ドレイン電極に印加される電圧の極性が変化しても少ない電圧損失で動作させることができる。また、本実施形態の双方向デバイスでは、第１のスイッチング素子１と第２のスイッチング素子２の電気的特性が等しいので、印加される電圧の極性が変化しても、印加される電圧の絶対値に応じてスイッチング動作が行われることとなる。それ故、本実施形態の双方向デバイスは、交流駆動させることができる。従って、本実施形態の双方向デバイスを用いれば、交流−直流変換回路が不要となるので、回路全体としての面積を縮小することができる。また、２つのスイッチング素子を積層しているので、同一基板上に２つのスイッチング素子を隣接して設ける場合に比べても、パッケージの状態での面積を約１／２に低減することができる。また、例えば２０Ａ（アンペア）程度のパルス電流を扱うスイッチング素子をＳｉで構成する場合には、通常５ｍｍ角程度の大きさが必要であったが、スイッチング素子をＳｉＣで構成する場合には、平面での面積を従来の１／１０程度に抑えることができる。従って、本実施形態の双方向デバイスは、図７に示す双方向デバイスに比べて面積を１／２０程度に抑えることができる。さらに、後述するように、ＳｉＣはＳｉに比べて熱伝導率が高いので、パルス電流を扱う場合に動作に伴う昇温を抑えることができる。そのため、双方向デバイスをより小型化することもできる。従って、本実施形態の双方向デバイスは、プラズマディスプレイパネル（ＰＤＰ）のサステイン回路等に好ましく用いることができる。

なお、本実施形態の双方向デバイスが２つのスイッチング素子の積層構造をとることができるのは、基板や基板上の堆積層をＳｉＣで構成しているためである。パワーエレクトロニクス用のデバイスとして、数ｋＶ以上の高電圧スイッチング素子をＳｉで構成する場合、耐圧性を持たせるために素子の厚みを数百μｍ程度にする必要があった。これに対し、ＳｉＣはワイドバンドギャップの半導体であるので、ＳｉＣを構成材料とする場合、素子の厚みを大幅に減らすことができる。参考までであるが、１ｋＶ以上の電圧に耐えるＭＯＳＦＥＴに必要なエピタキシャル成長層（ドリフト層）の厚みは、Ｓｉ層で１００μｍであるのに対し、ＳｉＣ層では１０μｍである。すなわち、本実施形態の双方向デバイスを構成するスイッチング素子は素子の厚みが従来より薄いので、放熱性が向上し、且つ導通損失も低減されている。さらに、ＳｉＣはＳｉに比べて熱伝導率が３倍以上あるので、本実施形態で用いられるスイッチング素子の放熱性はさらに良好になっている。その上、ＳｉＣの耐熱性はＳｉに比べ非常に高くなっている。そのため、高電圧下で大電流が流れる状況下でも、本実施形態の双方向デバイスの温度は動作可能温度内に抑えられる。従って、本実施形態の双方向デバイスはインバータなどのパワーエレクトロニクス回路に使用することが可能となっている。

なお、ＳｉＣ以外にもダイアモンドやガリウムナイトライド（ＧａＮ）などのワイドバンドギャップの半導体であれば素子の厚みを薄くできるので、素子の構成材料として用いることができる。ダイアモンドの熱伝導率はＳｉに比べて３倍以上高いので、ＳｉＣの代替材料としては特に好ましい。ただし、現状の技術ではＳｉＣの方がより微細なデバイスを作製することが可能である。

以上では、スイッチング素子がｎチャネル型の縦型ＭＯＳＦＥＴである場合について説明したが、ｐチャネル型の縦型ＭＯＳＦＥＴを用いても双方向デバイスを作製できる。その場合には、２つのスイッチング素子のドレイン間に電圧を加えた時に電流の流れる方向がｎチャネル型の場合と逆になる。また、ゲート電極にソース電極に対して負またはしきい値以下の電圧をかけた時に両ドレイン間に電流が流れることになる。

また、本実施形態の双方向デバイスにおいて、縦型ＭＯＳＦＥＴの単位素子が並列して多数連なっていても動作させることができる。また、隣接する素子間に素子分離用絶縁膜が設けられていてもよい。

なお、本実施形態の双方向デバイスにおいては、スイッチング素子が縦型ＭＯＳＦＥＴであったが、これに代えてＩＧＢＴやバイポーラトランジスタを用いてもよいし、図１（ａ），（ｂ）に示す構成でゲート絶縁膜を設けないバイポーラトランジスタを用いてもよい。また、ＧＴＯサイリスタを重ね合わせても双方向デバイスとして機能させることができる。

−双方向デバイスの端子構造−
図２（ａ）は、本実施形態の双方向デバイスの電極構造を示す立体概略図であり、（ｂ）は、本実施形態の双方向デバイスの一例を示す平面概略図である。なお、図２（ａ）では、層間絶縁膜やプラグは図示していない。

同図に示すように、スイッチング素子１とスイッチング素子２の間には、ソース電極１５及びソース電極２５と電気的に接続された第１の金属板５と、ゲート電極１７及びゲート電極２７に電気的に接続された第２の金属板７とが挟み込まれている。そして、図２（ｂ）に示すように、厚みが５０μｍ程度の第１の金属板５及び第２の金属板７は、それぞれ平面的に見てスイッチング素子の基板からはみ出している。このはみ出した部分があることにより、第１の金属板５は、ソース電極用のリード端子となり、第２の金属板７は、ゲート電極用のリード端子として機能する。

本発明の双方向デバイスを動作させるためには、ソース電極１５-ゲート電極１７間及びソース電極２５−ゲート電極２７間に制御電圧を印加する必要があるので、外部に接続されるリード端子が必要となる。そのため、本実施形態では、第１の金属板５と第２の金属板７をスイッチング素子１とスイッチング素子２の間に挟む構造をとることによって、リード端子を容易に形成することができる。加えて、各スイッチング素子で生じる熱を効率よく逃がすことができるので、双方向デバイスの温度の上昇を抑制することもできる。このような放熱効果は、第１の金属板５及び第２の金属板７の厚みをさらに減らすことで大きくなる。この第１の金属板５と第２の金属板７の材料はＮｉ，Ａｌ，Ｍｏ，Ａｕなどをはじめ、金属であれば特に限定はない。

なお、本実施形態の双方向デバイスにおいて、制御電圧はドレイン電極１８，２８に供給される交流電圧に対して絶縁され、「浮いた」電圧である必要がある。また、第１の金属板５と第２の金属板７との間は互いに電気的に導通しないようにする。

なお、図２（ａ），（ｂ）に示す例では、第１の金属板５のはみ出し部分と第２の金属板のはみ出し部分とは双方向デバイスの両側に分かれているが、上面から見て同じ側に設けられていてもよく、隣接する辺の側に設けられていてもよい。

なお、金属板を用いる以外の方法でリード端子を形成することも可能である。

次に、実装に適したドレイン電極側の構成例について説明する。

図３は、実装に適した本実施形態の双方向デバイスの構成例を示す断面図である。同図に示すように、第１のスイッチング素子１が設けられた第１の半導体チップ３０のドレイン電極（裏面）と第２のスイッチング素子２が設けられた第２の半導体チップ３２のドレイン電極（裏面）とにそれぞれ金（Ａｕ）などの導電体からなる導電板３６が接着されていてもよい。この場合、実装が容易になるので好ましい。その上、導電板３６を設けることで双方向デバイスの放熱性も向上させることができる。双方向デバイスの放熱性は、導電板３６の厚みを大きくして熱容量を増加させることでさらに向上する。

このような導電板３６を双方向デバイスに接着させる際には、例えば、図３に示すような固定用具３８で固定し、熱を加えればよい。この後、必要に応じて樹脂封止などを行ってもよいし、この導電板３６を半田を用いて回路基板に直接固定してもよい。なお、双方向デバイスに固定用具３８を付けた状態で樹脂封止することもできる。また、固定用具３８で固定しながら熱をかけずに超音波融着などを行うことも可能である。導電板３６の材料が金の場合、十分に表面処理を施せば、ドレイン電極に接触させておくだけで接着させることも可能である。

（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態で説明した双方向デバイスを用いたサステイン回路を説明する。このサステイン回路は、ＰＤＰのドライバ回路の一部である。

図４は、本発明の第２の実施形態に係るサステイン回路を示す回路図であり、図５は、図４に示すサステイン回路の出力電流波形及び出力電圧波形を示す波形図である。

ＰＤＰのサステイン回路は、ＰＤＰの電極にサステインパルス電圧を供給して表示発光を行わせるためのドライバ回路である。図４に示すように、本実施形態のサステイン回路は、ＰＤＰの駆動電圧を出力するための出力部と、共にｎチャネル型の縦型ＭＯＳＦＥＴであって互いのソース同士、ゲート電極同士が互いに接続された第１のスイッチング素子８２及び第２のスイッチング素子８３と、一端が第２のスイッチング素子８３のドレインに接続され、他端が出力部に接続されたインダクタンス８４と、第１のスイッチング素子８２のドレインに接続されたコンデンサ８５と、一端が接地されたｎチャネル型ＭＯＳＦＥＴである、第３のスイッチング素子８１と、一端が第３のスイッチング素子８１に接続された第４のスイッチング素子８０と、第１のスイッチング素子８２及び第２のスイッチング素子８３の動作を制御する第１のゲート駆動回路８９と、第３のスイッチング素子８１の動作を制御する第２のゲート駆動回路８７と、第４のスイッチング素子８０の動作を制御する第３のゲート駆動回路８６とを備えている。第１のスイッチング素子８２及び第２のスイッチング素子８３は、第１の実施形態で説明した双方向デバイスである。また、第３のスイッチング素子８１と第４のスイッチング素子８０とを接続する配線は、インダクタンス８４と出力部とを接続する配線に接続されている。なお、図示しないが、ドライバ回路において、サステイン回路の出力部は、パネル側のキャパシタの一端に接続されている。

次に、本実施形態のサステイン回路の動作について図５を用いて説明する。

まず、ｔ１において、相手側にあるサステイン回路の出力電圧が０（Ｖ）よりも少し高い電圧から０（Ｖ）に立ち下がると、第３のスイッチング素子８１のボディダイオードに出力電流ｉ１ａが流れる。ここで、「相手側」とは、パネル側キャパシタの他端側のことを意味するものとする。

そして、ｔ１において、出力電流ｉ１ａが流れるのと同時に第１のスイッチング素子８２がオンすると、コンデンサ８５のＶｓｕｓ／２（Ｖ）の電圧が第１のスイッチング素子８２、第２のスイッチング素子８３を介してＡ点に供給される。これにより、Ａ点の電圧が引き上げられ、インダクタンス８４とスキャン電極の持つコンデンサ成分とが共振を開始する。これに続いて、サステイン回路の出力電圧は、０（Ｖ）からＶｓｕｓ（Ｖ）よりも少し低い電圧まで立ち上がる。このとき、第１のスイッチング素子８２及び第２のスイッチング素子８３には出力電流ｉ１ｂが流れる。そして、出力電流ｉ１ａ、ｉ１ｂが流れることで、第１のスイッチング素子８２及び第２のスイッチング素子８３のオン抵抗による電力損失が発生する。

次に、ｔ２において、第４のスイッチング素子８０がオンすると、ＰＤＰを表示発光させる放電電流と、サステイン回路の出力電圧をＶｓｕｓ（Ｖ）よりも少し低い電圧からＶｓｕｓ（Ｖ）に引き上げる電流とを複合した出力電流ｉ２が第４のスイッチング素子８０に流れる。そして、サステイン回路の出力電圧はＶｓｕｓ（Ｖ）に引き上げられる。このとき、第４のスイッチング素子８０にはオン抵抗による電力損失が発生する。

次に、ｔ３において、第４のスイッチング素子８０、第１のスイッチング素子８２、第２のスイッチング素子８３が揃ってオンすると、コンデンサ８５のＶｓｕｓ／２（Ｖ）の電圧が第１のスイッチング素子８２及び第２のスイッチング素子８３を介してＡ点に供給される。これにより、Ａ点の電圧が引き下げられ、インダクタンス８４とスキャン電極の持つコンデンサ成分とが共振を開始する。そして、サステイン回路の出力電圧はＶｓｕｓ（Ｖ）から０（Ｖ）よりも少し高い電圧まで立ち下がる。このとき、第１のスイッチング素子８２及び第２のスイッチング素子８３には出力電流ｉ３が流れ、第２のスイッチング素子８３、第１のスイッチング素子８２のそれぞれのオン抵抗による電力損失が発生する。

次に、ｔ４において、第３のスイッチング素子８１がオンすると、サステイン回路の出力電圧を０（Ｖ）よりも少し高い電圧から０（Ｖ）に引き下げる出力電流ｉ４ａが第３のスイッチング素子８１に流れる。

次に、ｔ５において、第３のスイッチング素子８１のオン状態は継続され、ＰＤＰを表示発光させる放電電流と、サステイン回路の出力電圧を０（Ｖ）よりも少し高い電圧から０（Ｖ）に引き下げる電流とを複合した出力電流ｉ５が第３のスイッチング素子８１に流れる。

次に、ｔ６において、第３のスイッチング素子８１のオン状態は継続され、相手側にあるサステイン回路の出力電圧の立ち下がりによって生じる出力電流ｉ６が第３のスイッチング素子８１のボディダイオードに流れる。

このようにサステイン回路が動作することにより、サステイン回路は、ＰＤＰを駆動するためのパルス電圧を発生させることができる。

特に、第１のスイッチング素子８２と第２のスイッチング素子８３とで構成される本発明の双方向デバイスをＰＤＰ回路のサステイン回路に用いることにより、パルス状の大電流である出力電流ｉ１ｂ、ｉ３に耐えるように、Ｓｉで構成されるスイッチング素子を並列にして３個〜５個用いていた従来のサステイン回路を簡略化することができる。

また、サステイン回路を簡略化できることにより、ドライバ回路も簡略化できる。これは、本発明の双方向デバイスが従来のものよりも低損失であることにより、パルス電流によるデバイスの加熱が抑制されたため、及び元々双方向デバイスが高温になっても動作するワイドバンドギャップ半導体で構成されたため、デバイスの冷却等の設備を必要としないことに対応している。さらに、本発明の双方向デバイスのスイッチング速度はＳｉで構成される従来の双方向デバイスよりも速く、スイッチング損失がより低減されていることも、ドライバ回路の簡略化に寄与している。

なお、対角線が４２インチクラスのＰＤＰ装置の場合、上記サステイン回路の出力電圧は、１７０（Ｖｓｕｓ）で、１周期が５μｓｅｃ程度である。また、上記パルス状の出力電流ｉ１ｂ、ｉ３はそれぞれ５０Ａ程度である。

以上説明したように、本発明の半導体装置は、低損失且つ高耐圧で従来よりも小面積化が可能な双方向デバイスであるので、ＰＤＰのドライバ回路や発電用の回路等、高い耐圧性が要求される用途に好ましく用いられる。

本発明の第１の実施形態に係る双方向デバイスを概略的に示す断面図である。 （ａ），（ｂ）は、それぞれ第１の実施形態に係る双方向デバイスの電極構造を示す立体概略図、及び該双方向デバイスの一例を示す平面概略図である。 実装に適した本発明の双方向デバイスの構成例を示す断面図である。 本発明の第２の実施形態に係るサステイン回路を示す回路図である。 図４に示すサステイン回路の出力電流波形及び出力電圧波形を示す波形図である。 一般的な縦型ＭＯＳＦＥＴを示す断面図である。 ２つの従来の縦型ＭＯＳＦＥＴを横方向に並べて構成する双方向デバイスを示す斜視図である。

符号の説明

１ 第１のスイッチング素子
２ 第２のスイッチング素子
５ 第１の金属板
７ 第２の金属板
１１，２１ 基板
１２，２２ ｎ型ドープ層
１３，２３ ｐ型ウェル
１４，２４ ｎ型ソース
１５，２５ ソース電極
１６，２６ ゲート絶縁膜
１７，２７ ゲート電極
１８，２８ ドレイン電極
８０ 第４のスイッチング素子
８１ 第３のスイッチング素子
８２ 第１のスイッチング素子
８３ 第２のスイッチング素子
８４ インダクタンス
８５ コンデンサ
８６ 第３のゲート駆動回路
８７ 第２のゲート駆動回路
８９ 第１のゲート駆動回路
１Ａ，１Ｂ，１Ｃ，２Ａ，２Ｂ，２Ｃ 電流
ｉ１ａ、ｉ１ｂ 出力電流
ｉ１ｂ、ｉ３ パルス電流

Claims (6)

1. ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第１の基板と、上記第１の基板の主面側に設けられた第１の電極と、上記第１の基板の裏面側に設けられた第２の電極と、上記第１の基板の主面側に設けられた第１の制御電極とを有する第１のトランジスタと、
   ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第２の基板と、上記第２の基板の主面側に設けられ、上記第１の電極に電気的に接続された第３の電極と、上記第２の基板の裏面側に設けられた第４の電極と、上記第２の基板の主面側に設けられた第２の制御電極とを有し、上記第１のトランジスタと電気的特性が等しい第２のトランジスタと、
   上記第１のトランジスタと上記第２のトランジスタとの間に一部を突出させて挟まれ、上記第１の電極及び上記第３の電極に接続された第１の導電板と、
   上記第１のトランジスタと上記第２のトランジスタとの間に一部を突出させて挟まれ、上記第１の制御電極及び上記第２の制御電極に接続され、且つ上記第１の導電板とは電気的に分離された第２の導電板と、
   を備え、
   上記第１のトランジスタと上記第２のトランジスタとは、上記第１の基板の主面側と上記第２の基板の主面側とが対向するように重ね合わされており、上記第１の導電板と第２の導電板との間に、上記第２の電極から上記第４の電極に流れる電流または上記第４の電極から上記第２の電極に流れる電流を制御するための電圧を印加することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記第１のトランジスタと上記第２のトランジスタとは共に縦型ＭＩＳＦＥＴであって、
   上記第１の電極及び上記第３の電極はソース電極であり、
   上記第２の電極及び上記第４の電極はドレイン電極であり、
   上記第１の制御電極及び上記第２の制御電極はゲート電極であることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   上記第１の基板及び上記第２の基板は、共に炭化珪素からなっていることを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
   上記第１の基板の裏面上に接着された第１の金属板と、
   上記第２の基板の裏面上に接着された第２の金属板と、
   をさらに備えていることを特徴とする半導体装置。
5. プラズマディスプレイパネルに接続可能で、上記パネルを駆動するパルス電圧を出力するための出力部と、上記出力部に接続された双方向デバイスとを備えているサステイン回路であって、
   上記双方向デバイスは、
   ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第１の基板と、上記第１の基板の主面側に設けられた第１の電極と、上記第１の基板の裏面側に設けられた第２の電極と、上記第１の基板の主面側に設けられた第１の制御電極とを有する第１のトランジスタと、
   ワイドバンドギャップ半導体からなり、第１導電型の不純物を含む第２の基板と、上記第２の基板の主面側に設けられ、上記第１の電極に電気的に接続された第３の電極と、上記第２の基板の裏面側に設けられた第４の電極と、上記第２の基板の主面側に設けられた第２の制御電極とを有し、上記第１のトランジスタと電気的特性が等しく、且つ上記第１の基板の主面側と上記第２の基板の主面側とが対向するように上記第１のトランジスタと重ね合わされている、第２のトランジスタと、
   上記第１のトランジスタと上記第２のトランジスタとの間に一部を突出させて挟まれ、上記第１の電極及び上記第３の電極に接続された第１の導電板と、
   上記第１のトランジスタと上記第２のトランジスタとの間に一部を突出させて挟まれ、上記第１の制御電極及び上記第２の制御電極に接続され、且つ上記第１の導電板とは電気的に分離された第２の導電板と、
   一端が接地され、他端が上記双方向デバイスに接続されたキャパシタと、
   上記双方向デバイスと上記出力部との間に介設されたインダクタンスと、
   第１の電源と上記出力部との間に介設された第１のスイッチと、
   上記第１の電源よりも低い電圧を供給するための第２の電源と上記出力部との間に介設された第２のスイッチと、
   を備え、
   上記第１のトランジスタと上記第２のトランジスタとは、上記第１の基板の主面側と上記第２の基板の主面側とが対向するように重ね合わされており、
   上記第１の導電板と第２の導電板との間に、上記第２の電極から上記第４の電極に流れる電流または上記第４の電極から上記第２の電極に流れる電流を制御するための電圧を印加することを特徴とする、サステイン回路。
6. 請求項５に記載のサステイン回路において、
   上記第１のトランジスタと上記第２のトランジスタとは共に縦型ＭＩＳＦＥＴであって、
   上記第１の電極及び上記第３の電極はソース電極であり、
   上記第２の電極及び上記第４の電極はドレイン電極であり、
   上記第１の制御電極及び上記第２の制御電極はゲート電極である、サステイン回路。

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