JP3775771B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に埋め込み配線や埋め込みプラグを用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年の半導体装置の動作速度の向上にはめざましいものがあるが、電子機器の情報処理量の増大に伴い、論理演算装置等の半導体装置の更なる動作速度の向上が求められている。
半導体装置の動作速度を更に向上するためには、内部配線における信号の遅延時間を更に短くすることが必要であり、従来から広く配線材料として用いられてきたAlを用いることなく、Alより導電率が高いCuを配線材料として用いることが提案されている。
【0003】
しかし、Cuは化学的に安定した金属であるため、Alのように通常のエッチングによりパターニングするのは困難である。
そこで、全面に堆積した絶縁層に溝を形成し、その溝内に配線材料としてCuを用いた埋め込み配線を形成する技術が提案されている。
提案されている半導体装置の製造方法を図8を用いて説明する。
【0004】
まず、シリコン基板110上に、シリコン酸化膜122、シリコン窒化膜132、シリコン酸化膜より成る絶縁層134を順に形成する。
次に、フォトリソグラフィ技術により、絶縁層134、シリコン窒化膜132に、シリコン酸化膜122に達する溝138を形成する(図8(a)参照)。
次に、全面に、バリア層140、Cu膜142を順に形成する。
【0005】
次に、CMP(Chemical Mechanical Polishing、化学的機械的研磨)法により、絶縁層134の表面が露出するまでCu層142及びバリア層140を研磨する。これにより、溝138内に、バリア層140とCu層142より成る配線144が形成されることとなる(図8(b)参照)。
次に、シリコン窒化膜146、層間絶縁膜148を順に形成する(図8(c)参照)。
【0006】
こうして、埋め込み配線を有する半導体装置が製造されることとなる。このような半導体装置では、配線の材料として導電率の高いCuが用いられているので、配線における信号の遅延時間を小さくすることができ、これにより半導体装置の動作速度を向上することが可能となる。
【0007】
【発明が解決しようとする課題】
しかしながら、このような半導体装置の製造方法では、CMP法により溝138内に埋め込み配線144を形成するため、絶縁層134上に金属不純物が残存してしまうことがあった。
絶縁層134上に金属不純物が残存していると、配線144間に電圧が印加された場合、絶縁層134とシリコン窒化膜146との界面でリーク電流が生じ、これにより、配線144間で絶縁破壊を生じてしまうことがあった。
【0008】
また、絶縁層に形成されたコンタクトホール内にCMP法により埋め込みプラグを形成する場合(図示せず)も、上記と同様に、埋め込みプラグ間で絶縁破壊を生じてしまうことがあった。
本発明の目的は、埋め込み配線間や埋め込みプラグ間の絶縁耐圧が高い半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】
上記目的は、下地基板の上方に第1の絶縁層を形成する工程と、前記第1の絶縁層に溝を形成する工程と、全面に、バリア層及び導電層を順次形成し、前記第1の絶縁層の表面が露出するまで前記導電層及び前記バリア層をCMP法により研磨することにより、前記溝内に、前記導電層と、前記導電層の側面全面及び底面に一体的に形成された前記バリア層とを有する配線を形成する工程と、前記第1の絶縁層の表面を前記配線に対して選択的に除去することにより、前記第1の絶縁層を薄くして前記導電層の上部及び前記導電層の前記側面全面に形成された前記バリア層の上部を前記第1の絶縁層よりも突出させる工程と、前記配線が埋め込まれた前記第1の絶縁層上、前記第1の絶縁層よりも突出した前記バリア層の前記上部の側面及び上面、並びに前記導電層の上面にシリコン窒化膜を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、第1の絶縁層の表面を除去することにより、第1の絶縁層の表面に残存した金属不純物を除去でき、またデバイス中への配線材料の拡散をシリコン窒化膜が防止するので、配線間の絶縁耐圧が高い半導体装置を製造することができる。
【0015】
また、上記目的は、下地基板の上方に第1の絶縁層を形成する工程と、前記第1の絶縁層上に、前記第1の絶縁層とエッチング特性が異なる第2の絶縁層を形成する工程と、前記第2の絶縁層の表面から前記第1の絶縁層中に到達する溝を形成する工程と、全面に、バリア層及び導電層を順次形成し、前記第2の絶縁層の表面が露出するまで前記導電層及び前記バリア層をCMP法により研磨することにより、前記溝内に、前記導電層と、前記導電層の側面全面及び底面に一体的に形成された前記バリア層とを有する配線を形成する工程と、前記第2の絶縁層を除去することにより、前記導電層の上部及び前記導電層の前記側面全面に形成された前記バリア層の上部を前記第1の絶縁層よりも突出させる工程と、前記配線が埋め込まれた前記第1の絶縁層上、前記第1の絶縁層よりも突出した前記バリア層の前記上部の側面及び上面、並びに前記導電層の上面にシリコン窒化膜を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。これにより、第2の絶縁層を除去することにより、第2の絶縁層の表面に残存した金属不純物を除去でき、またデバイス中への配線材料の拡散をシリコン窒化膜が防止するので、配線間の絶縁耐圧が高い半導体装置を製造することができる。
【0016】
また、上記の半導体装置の製造方法において、前記第2の絶縁層を除去する工程では、ドライエッチングにより前記第2の絶縁層を除去することが望ましい。
また、上記の半導体装置の製造方法において、前記第2の絶縁層を除去する工程では、ウエットエッチングにより前記第2の絶縁層を除去することが望ましい。
【0017】
また、上記の半導体装置の製造方法において、前記第2の絶縁層を除去する工程では、前記第2の絶縁層の表面を擦りながら、リン酸系溶液を用いて前記第2の絶縁層を除去することが望ましい。これにより、効率的に第2の絶縁層を除去することができる。
【0019】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法を図1乃至図4を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2乃至図4は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【0020】
(半導体装置)
図1に示すように、シリコン基板10上には、膜厚100nmのシリコン酸化膜12が形成されており、シリコン酸化膜12上には、バリア層14とCu層16より成る配線18が形成されている。バリア層14は、膜厚40nmのTiN膜より成るものであり、Cu層16のCuがデバイス中に拡散してしまうのを防止するためのものである。なお、配線18は埋め込み配線であり、図示しない層間絶縁膜に埋め込まれている。
【0021】
層間絶縁膜(図示せず)上、及び配線18上の全面には、膜厚20nmのシリコン窒化膜20、膜厚750nmの層間絶縁膜22が順に形成されている。層間絶縁膜22及びシリコン窒化膜20には、配線18上面に達するコンタクトホール24が形成されており、コンタクトホール24内には、バリア層26とCu層28より成る導体プラグ30が形成されている。バリア層26は、膜厚40nmのTiN膜より成るものであり、Cu層28のCuがデバイス中に拡散してしまうのを防止するためのものである。
【0022】
シリコン酸化膜22上、及び導体プラグ30上には、シリコン窒化膜32が形成されており、シリコン窒化膜32上には、シリコン酸化膜より成る絶縁層34が形成されている。
絶縁層34及びシリコン窒化膜32には、溝38a、38bが形成されており、溝38aは、導体プラグ30の上面を露出するように形成されている。溝38a、38b内には、バリア層40とCu層42より成る配線44が形成されている。バリア層40は、膜厚40nmのTiN膜より成るものであり、Cu層42のCuがデバイス中に拡散してしまうのを防止するためのものである。
【0023】
本実施形態による半導体装置は、配線44の上部が溝38a、38bから突出している、即ち、配線44の上面が絶縁層34の上面より上方に位置していることを特徴とするものである。即ち、CMP法により溝38a、38b内に配線44を形成する際に、絶縁層34の表面に金属不純物が残存する場合があるが、絶縁層34の表面が除去され、これにより金属不純物が除去されているので、配線44間の絶縁耐圧を向上することができる。
【0024】
そして、更に全面に、膜厚20nmのシリコン窒化膜46、膜厚800nmのシリコン酸化膜48が順に形成されており、本実施形態による半導体装置が構成されている。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法について図2乃至図4を用いて説明する。
【0025】
まず、図2(a)に示すように、シリコン基板10上に、プラズマCVD(Plasma enhanced Chemical Vapor Deposition、プラズマ化学気相成長)法により、膜厚100nmのシリコン酸化膜12を形成する。
次に、全面に、プラズマCVD法により、膜厚20nmのシリコン窒化膜(図示せず)、膜厚500nmのシリコン酸化膜(図示せず)を形成する。
【0026】
次に、シリコン酸化膜(図示せず)及びシリコン窒化膜(図示せず)に、シリコン酸化膜12に達する溝を形成する。
次に、全面に、膜厚40nmのTiN膜より成るバリア層14を形成する。次に、全面に、電解メッキ法により、膜厚1.5μmのCu膜16を形成する。
次に、CMP法により、シリコン酸化膜(図示せず)の表面が露出するまで、Cu膜16及びバリア層14を研磨する。これにより、溝(図示せず)内に、バリア層14及びCu膜16より成る配線18が形成されることとなる。
【0027】
次に、プラズマCVD法により、膜厚20nmのシリコン窒化膜20を形成し、この後、プラズマCVD法により、膜厚750nmのシリコン酸化膜より成る層間絶縁膜22を形成する(図2(b)参照)。
次に、層間絶縁膜22及びシリコン窒化膜20に、配線18の上面に達するコンタクトホール24を形成する(図2(c)参照)。
【0028】
次に、全面に、膜厚40nmのTiN膜をより成るバリア層26を形成する。次に、全面に、電解メッキ法により、膜厚1μmのCu膜28を形成する。
次に、CMP法により、層間絶縁膜22の表面が露出するまでCu膜28及びバリア層26を研磨する。これにより、コンタクトホール24内に、バリア層26とCu層28より成る導体プラグ30が形成されることとなる(図3(a)参照)。
【0029】
次に、プラズマCVD法により、膜厚20nmのシリコン窒化膜32を形成し、この後、プラズマCVD法により、膜厚500nmのシリコン酸化膜34aを形成する。この後、プラズマCVD法により、膜厚20nmのシリコン窒化膜34bを形成する。これにより、シリコン酸化膜34a及びシリコン窒化膜34bより成る絶縁層34が構成されることとなる(図3(b)参照)。
【0030】
次に、フォトリソグラフィ技術により、シリコン窒化膜34b、シリコン酸化膜34a、シリコン窒化膜32に、溝38a、38bを形成する。溝38aは、導体プラグ30の上面を露出するように形成する。なお、シリコン窒化膜34bは、溝38a、38bを形成する際のフォトリソグラフィにおいて反射防止膜として機能するものである(図3(c)参照)。
【0031】
次に、全面に、膜厚40nmのTiN膜をより成るバリア層40を形成する。次に、全面に、電解メッキ法により、膜厚1μmのCu膜42を形成する。
次に、CMP法により、シリコン窒化膜34bの表面が露出するまでCu膜42及びバリア層40を研磨する。これにより、溝38a、38b内に、バリア層40とCu層42より成る配線44が形成される。シリコン窒化膜34b上には、金属不純物が残存することとなる(図4(a)参照)。
【0032】
次に、ドライエッチングを用い、シリコン酸化膜34aに対して高い選択比でシリコン窒化膜34bをエッチングする(図4(b)参照)。エッチングガスについては、例えばCF4を95%、O2を5%とすることができ、エッチング条件については、例えば、圧力を10mTorr、RF出力を200Wとすることができる。シリコン窒化膜34bがエッチングされるので、シリコン窒化膜34b上に残存していた金属不純物は、シリコン窒化膜34bとともに除去されることとなる。
【0033】
次に、プラズマCVD法により、膜厚20nmのシリコン窒化膜46を形成し、この後、プラズマCVD法により、膜厚800nmのシリコン酸化膜より成る層間絶縁膜48を形成する。
こうして、本実施形態による半導体装置を製造することができる。
このように、本実施形態によれば、溝38a、38b内に配線44を形成した後、絶縁層34の表面を除去する、具体的には、シリコン窒化膜34bを除去するので、絶縁層34の表面に残存した金属不純物をシリコン窒化膜34bごと除去することができ、これにより配線44間の絶縁性を向上することができる。
【0034】
(絶縁耐圧試験)
本実施形態による半導体装置について絶縁耐圧試験を行った結果について、説明する。
配線の間隔は0.3μmとし、隣接する配線間に印加する電圧は40Vとした。
【0035】
この結果、本実施形態による半導体装置では、隣接する配線間に電圧を印加し始めてから約3000時間後に、配線間に絶縁破壊が生じた。
一方、上記に示した提案されている半導体装置では、上記と同様の条件で絶縁耐圧試験を行ったところ、隣接する配線間に電圧を印加し始めてから約200時間後に絶縁破壊が生じた。
【0036】
このように、本実施形態によれば、絶縁破壊を生じにくくすることができることが分かる。
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法を図1、図5乃至図7を用いて説明する。図5乃至図7は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図4に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【0037】
本実施形態による半導体装置は、図1に示す第1実施形態による半導体装置と同様であるので、説明を省略する。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図5乃至図7を用いて説明する。
【0038】
まず、図5(a)乃至図6(a)に示す本実施形態による半導体装置の製造方法は、図2(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
次に、第1実施形態と同様にして、プラズマCVD法により、膜厚20nmのシリコン窒化膜32を形成し、この後、プラズマCVD法により、膜厚500nmのシリコン酸化膜より成る絶縁層34を形成する。本実施形態では、第1実施形態と異なり、絶縁層34上にシリコン窒化膜を形成しない(図6(b)参照)。
【0039】
次に、フォトリソグラフィ技術により、絶縁層34、シリコン窒化膜32に、溝38a、38bを形成する。溝38aは、導体プラグ30の上面を露出するように形成する(図6(c)参照)。
次に、全面に、膜厚40nmのTiN膜より成るバリア層40を形成する。次に、全面に、電解メッキ法により、膜厚1μmのCu膜42を形成する。
【0040】
次に、CMP法により、絶縁層34の表面が露出するまでCu膜42及びバリア層40を研磨する。これにより、溝38a、38b内に、バリア層40とCu層42より成る配線44が形成されることとなる(図7(a)参照)。
次に、絶縁層34の表面をドライエッチングにより除去する(図7(b)参照)。Cu膜42及びバリア層40をCMP法により研磨した際に絶縁層34の表面に残存した金属不純物は、このドライエッチングにより除去されることとなる。
【0041】
次に、第1実施形態と同様にして、シリコン窒化膜46、及び層間絶縁膜48を形成する。
こうして、本実施形態による半導体装置を製造することができる。
このように、本実施形態によれば、溝38a、38b内に配線44を形成した後、絶縁層34の表面を除去するので、絶縁層34の表面に残存していた金属不純物を除去することができ、これにより配線44間の絶縁性を向上することができる。
【0042】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第1実施形態では、絶縁層34をシリコン酸化膜34aとシリコン窒化膜34bとにより構成したが、絶縁層34はシリコン酸化膜34aとシリコン窒化膜34bとにより構成することに限定されるものではなく、互いにエッチング特性が異なる膜を適宜組み合わせて用いることができる。
【0043】
また、第2実施形態では、絶縁層34としてシリコン酸化膜を用いたが、絶縁層34はシリコン酸化膜に限定されるものではなく、例えば、シリコン窒化膜等あらゆる絶縁膜を用いることができる。また、絶縁層34として、水素若しくはフッ素を添加したシリコン酸化膜や、商品名「SILK」(米国ダウケミカル社)、商品名「FLARE」(米国アライドシグナル社)等の有機薄膜等を用いてもよい。水素若しくはフッ素を添加したシリコン酸化膜や有機薄膜等は誘電率が低いため、半導体装置の高周波特性を良好にすることができる。
【0044】
また、第1又は第2実施形態では、バリア層としてTiN膜を用いたが、バリア層はTiN膜のみならず、Cu層からCuがデバイス中に拡散するのを防止することが出きる膜であればあらゆる膜を用いることができ、例えば、タンタル膜、タンタル窒化膜、タングステン膜、又はタングステン窒化膜等を用いることができる。
【0045】
また、第1又は第2実施形態では、Cu層を配線として用いたが、Cu層を配線に用いる場合に限定されるものではなく、あらゆる層を用いて埋め込み配線を形成する場合に適用することができる。例えば、エッチングによるパターニングが困難なCu合金層、Au層、タングステン層、タングステン合金層等を用いて埋め込み配線を形成する場合にも適用することができる。また、エッチングによるパターニングが困難な層を用いて埋め込み配線を形成する場合のみならず、エッチングによるパターニングが容易な層を用いて埋め込み配線を形成する場合にも適用することができる。
【0046】
また、第1又は第2実施形態では、配線44間の絶縁耐圧を向上する場合を例に説明したが、コンタクトホール24間の絶縁耐圧を向上する場合についても同様に適用することができる。
また、第1実施形態では、ドライエッチングを用いてシリコン窒化膜34bを除去したが、シリコン窒化膜34bを除去する方法はドライエッチングに限定されるものではなく、ウエットエッチングによりシリコン窒化膜34bを除去してもよい。例えば、リン酸系の溶液を用いたウエットエッチングにより、シリコン窒化膜34bを除去することができる。また、スクラバ等でシリコン窒化膜34bの表面を擦りながら、リン酸系の溶液を用いてシリコン窒化膜34bの表面を除去してもよい。
【0047】
また、第2実施形態では、ドライエッチングを用いて絶縁層34の表面を除去したが、絶縁層34の表面を除去する方法はドライエッチングに限定されるものではなく、例えば、フッ酸又はフッ酸の混合液を用いてエッチングすることにより絶縁層34の表面を除去してもよい。また、スクラバ等で絶縁層34の表面を擦りながら、フッ酸又はフッ酸の混合液を用いて絶縁層34の表面を除去してもよい。
【0048】
また、第1又は第2実施形態では、導体プラグ30を形成した後、配線44を形成したが、導体プラグ30と配線44とを一体形成してもよい。即ち、コンタクトホール24、溝38a、38bを形成した後、全面に、バリア層、Cu層を形成し、この後、Cu層、バリア層をCMP法により研磨することにより、コンタクトホール24内、溝38a、38b内に、導体プラグ30、配線44を一体形成してもよい。
【0049】
【発明の効果】
以上の通り、本発明によれば、絶縁層の表面を除去することにより、絶縁層の表面に残存した金属不純物を除去するので、埋め込み配線間や埋め込みプラグ間の絶縁耐圧が高い半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置を示す断面図である。
【図2】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図5】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図6】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図7】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図8】提案されている半導体装置の製造方法を示す工程断面図である。
【符号の説明】
10…シリコン基板
12…シリコン酸化膜
14…バリア層
16…Cu膜
18…配線
20…シリコン窒化膜
22…層間絶縁膜
24…コンタクトホール
26…バリア層
28…Cu膜
30…導体プラグ
32…シリコン窒化膜
34…絶縁層
34a…シリコン酸化膜
34b…シリコン窒化膜
38a、38b…溝
40…バリア層
42…Cu層
44…配線
46…シリコン窒化膜
48…層間絶縁膜
110…シリコン基板
122…層間絶縁膜
132…シリコン窒化膜
134…絶縁層
138…溝
140…バリア層
142…Cu層
144…配線
146…シリコン窒化膜
148…層間絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor equipment, the method of manufacturing a semiconductor equipment which particularly with embedded wiring and buried plug.
[0002]
[Prior art]
In recent years, there has been a remarkable improvement in the operating speed of semiconductor devices. However, as the amount of information processing in electronic devices increases, further improvement in the operating speed of semiconductor devices such as logic operation devices is required.
In order to further improve the operation speed of the semiconductor device, it is necessary to further shorten the delay time of the signal in the internal wiring, and without using Al that has been widely used as a wiring material in the past, the conductivity is higher than that of Al. It has been proposed to use Cu having a high value as a wiring material.
[0003]
However, since Cu is a chemically stable metal, it is difficult to pattern by ordinary etching like Al.
Therefore, a technique has been proposed in which a groove is formed in an insulating layer deposited on the entire surface, and a buried wiring using Cu as a wiring material is formed in the groove.
A proposed method for manufacturing a semiconductor device will be described with reference to FIG.
[0004]
First, a
Next, a
Next, a
[0005]
Next, the
Next, a
[0006]
Thus, a semiconductor device having a buried wiring is manufactured. In such a semiconductor device, Cu having a high conductivity is used as a wiring material, so that the delay time of signals in the wiring can be reduced, thereby improving the operation speed of the semiconductor device. Become.
[0007]
[Problems to be solved by the invention]
However, in such a method for manufacturing a semiconductor device, since the buried
If metal impurities remain on the
[0008]
Also, when a buried plug is formed in the contact hole formed in the insulating layer by CMP (not shown), dielectric breakdown may occur between the buried plugs as described above.
An object of the present invention is to provide a method for producing a dielectric breakdown voltage higher semiconductor equipment between buried interconnection between or buried plug.
[0009]
[Means for Solving the Problems]
The object is to sequentially form a barrier layer and a conductive layer on the entire surface, a step of forming a first insulating layer above a base substrate, a step of forming a groove in the first insulating layer, and the first layer. The conductive layer and the barrier layer were polished by CMP until the surface of the insulating layer was exposed, so that the conductive layer and the entire side surface and bottom surface of the conductive layer were integrally formed in the groove. Forming a wiring having the barrier layer, and selectively removing the surface of the first insulating layer with respect to the wiring, thereby reducing the thickness of the first insulating layer and forming an upper portion of the conductive layer; And a step of projecting an upper portion of the barrier layer formed on the entire side surface of the conductive layer from the first insulating layer, and the first insulating layer on the first insulating layer in which the wiring is embedded. The upper side surface of the barrier layer protruding beyond the layer; and Face, and it is achieved by the method of manufacturing a semiconductor device characterized by a step of forming a silicon nitride film on the upper surface of the conductive layer. Thereby, by removing the surface of the first insulating layer, the metal impurities remaining on the surface of the first insulating layer can be removed, and the silicon nitride film prevents the diffusion of the wiring material into the device. A semiconductor device having high withstand voltage between wirings can be manufactured.
[0015]
In addition, the object is to form a first insulating layer above the base substrate , and to form a second insulating layer having etching characteristics different from those of the first insulating layer on the first insulating layer. A step of forming a groove reaching the first insulating layer from the surface of the second insulating layer ; a barrier layer and a conductive layer are sequentially formed on the entire surface; and the surface of the second insulating layer The conductive layer and the barrier layer are polished by CMP until the conductive layer and the barrier layer are integrally formed on the entire side surface and bottom surface of the conductive layer in the groove. A step of forming a wiring having the second insulating layer, and removing the second insulating layer so that an upper portion of the conductive layer and an upper portion of the barrier layer formed on the entire side surface of the conductive layer are formed from the first insulating layer. a step of also protrudes, said that the wiring is embedded 1 of the insulating layer, a semiconductor, characterized in that a step of forming the first of said upper portion of the side and top surfaces of the barrier layer which protrudes from the insulating layer, and a silicon nitride film on the upper surface of the conductive layer This is achieved by a device manufacturing method. Thus, by removing the second insulating layer, it can remove metal impurities remaining on the surface of the second insulating layer, and since the diffusion of the wiring material into the device silicon nitride film is prevented, interwiring A semiconductor device having a high withstand voltage can be manufactured.
[0016]
In the method for manufacturing a semiconductor device, the second insulating layer is preferably removed by dry etching in the step of removing the second insulating layer.
In the method for manufacturing a semiconductor device, it is preferable that the second insulating layer is removed by wet etching in the step of removing the second insulating layer.
[0017]
In the method for manufacturing a semiconductor device, in the step of removing the second insulating layer, the second insulating layer is removed using a phosphoric acid solution while rubbing the surface of the second insulating layer. It is desirable to do . Thereby, the second insulating layer can be efficiently removed.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. 2 to 4 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.
[0020]
(Semiconductor device)
As shown in FIG. 1, a
[0021]
A
[0022]
A
[0023]
The semiconductor device according to the present embodiment is characterized in that the upper portion of the
[0024]
Further, a
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0025]
First, as shown in FIG. 2A, a
Next, a 20 nm-thickness silicon nitride film (not shown) and a 500 nm-thickness silicon oxide film (not shown) are formed on the entire surface by plasma CVD.
[0026]
Next, a groove reaching the
Next, a
Next, the
[0027]
Next, a
Next, a
[0028]
Next, a
Next, the
[0029]
Next, a
[0030]
Next,
[0031]
Next, a
Next, the
[0032]
Next, the
[0033]
Next, a
Thus, the semiconductor device according to the present embodiment can be manufactured.
As described above, according to the present embodiment, after the
[0034]
(Dielectric strength test)
The results of the dielectric strength test performed on the semiconductor device according to the present embodiment will be described.
The wiring interval was 0.3 μm, and the voltage applied between adjacent wirings was 40V.
[0035]
As a result, in the semiconductor device according to the present embodiment, dielectric breakdown occurred between the wirings after about 3000 hours from the start of applying the voltage between the adjacent wirings.
On the other hand, in the proposed semiconductor device shown above, the dielectric breakdown voltage test was performed under the same conditions as described above. As a result, dielectric breakdown occurred about 200 hours after the voltage began to be applied between adjacent wirings.
[0036]
Thus, according to this embodiment, it can be seen that dielectric breakdown can be made difficult to occur.
[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. 5 to 7 are process cross-sectional views illustrating the semiconductor device manufacturing method according to the present embodiment. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 4 are denoted by the same reference numerals, and description thereof is omitted or simplified.
[0037]
The semiconductor device according to the present embodiment is the same as the semiconductor device according to the first embodiment shown in FIG.
(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0038]
First, the manufacturing method of the semiconductor device according to the present embodiment shown in FIGS. 5A to 6A is the same as the manufacturing method of the semiconductor device according to the first embodiment shown in FIGS. 2A to 3A. The description is omitted because it is similar.
Next, as in the first embodiment, a
[0039]
Next,
Next, a
[0040]
Next, the
Next, the surface of the insulating
[0041]
Next, as in the first embodiment, a
Thus, the semiconductor device according to the present embodiment can be manufactured.
Thus, according to the present embodiment, after the
[0042]
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
For example, in the first embodiment, the insulating
[0043]
In the second embodiment, a silicon oxide film is used as the insulating
[0044]
In the first or second embodiment, the TiN film is used as the barrier layer. However, the barrier layer is not only a TiN film but also a film that can prevent Cu from diffusing into the device from the Cu layer. Any film can be used, for example, a tantalum film, a tantalum nitride film, a tungsten film, or a tungsten nitride film can be used.
[0045]
In the first or second embodiment, the Cu layer is used as the wiring. However, the present invention is not limited to the case where the Cu layer is used for the wiring, and is applicable to the case where the buried wiring is formed using any layer. Can do. For example, the present invention can also be applied to a case where a buried wiring is formed using a Cu alloy layer, an Au layer, a tungsten layer, a tungsten alloy layer, or the like that is difficult to be patterned by etching. Further, the present invention can be applied not only when the embedded wiring is formed using a layer that is difficult to be patterned by etching, but also when the embedded wiring is formed using a layer that is easily patterned by etching.
[0046]
In the first or second embodiment, the case where the withstand voltage between the wirings 44 is improved has been described as an example. However, the present invention can be similarly applied to the case where the withstand voltage between the contact holes 24 is improved.
In the first embodiment, the
[0047]
In the second embodiment, the surface of the insulating
[0048]
In the first or second embodiment, the
[0049]
【The invention's effect】
As described above, according to the present invention, since the metal impurities remaining on the surface of the insulating layer are removed by removing the surface of the insulating layer, a semiconductor device having a high withstand voltage between embedded wirings and between embedded plugs is provided. can do.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 3 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention;
FIG. 4 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 5 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the invention;
FIG. 6 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 7 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 8 is a process cross-sectional view illustrating a proposed method for manufacturing a semiconductor device.
[Explanation of symbols]
DESCRIPTION OF
Claims (5)
前記第1の絶縁層に溝を形成する工程と、
全面に、バリア層及び導電層を順次形成し、前記第1の絶縁層の表面が露出するまで前記導電層及び前記バリア層をCMP法により研磨することにより、前記溝内に、前記導電層と、前記導電層の側面全面及び底面に一体的に形成された前記バリア層とを有する配線を形成する工程と、
前記第1の絶縁層の表面を前記配線に対して選択的に除去することにより、前記第1の絶縁層を薄くして前記導電層の上部及び前記導電層の前記側面全面に形成された前記バリア層の上部を前記第1の絶縁層よりも突出させる工程と、
前記配線が埋め込まれた前記第1の絶縁層上、前記第1の絶縁層よりも突出した前記バリア層の前記上部の側面及び上面、並びに前記導電層の上面にシリコン窒化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。Forming a first insulating layer above the base substrate;
Forming a groove in the first insulating layer;
On the entire surface, sequentially forming a barrier layer and the conductive layer, by polishing by CMP the conductive layer and the barrier layer to the surface of the first insulating layer is exposed, in the groove, and the conductive layer Forming a wiring having the barrier layer integrally formed on the entire side surface and bottom surface of the conductive layer ;
The surface of the first insulating layer is selectively removed with respect to the wiring , whereby the first insulating layer is thinned and formed over the conductive layer and over the entire side surface of the conductive layer. Projecting the upper part of the barrier layer beyond the first insulating layer ;
Forming a silicon nitride film on the first insulating layer in which the wiring is embedded, on the upper side surface and upper surface of the barrier layer protruding from the first insulating layer, and on the upper surface of the conductive layer ; A method for manufacturing a semiconductor device, comprising:
前記第1の絶縁層上に、前記第1の絶縁層とエッチング特性が異なる第2の絶縁層を形成する工程と、
前記第2の絶縁層の表面から前記第1の絶縁層中に到達する溝を形成する工程と、
全面に、バリア層及び導電層を順次形成し、前記第2の絶縁層の表面が露出するまで前記導電層及び前記バリア層をCMP法により研磨することにより、前記溝内に、前記導電層と、前記導電層の側面全面及び底面に一体的に形成された前記バリア層とを有する配線を形成する工程と、
前記第2の絶縁層を除去することにより、前記導電層の上部及び前記導電層の前記側面全面に形成された前記バリア層の上部を前記第1の絶縁層よりも突出させる工程と、
前記配線が埋め込まれた前記第1の絶縁層上、前記第1の絶縁層よりも突出した前記バリア層の前記上部の側面及び上面、並びに前記導電層の上面にシリコン窒化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。Forming a first insulating layer above the base substrate;
Forming a second insulating layer having etching characteristics different from those of the first insulating layer on the first insulating layer;
Forming a groove reaching the first insulating layer from the surface of the second insulating layer ;
On the entire surface, sequentially forming a barrier layer and the conductive layer, by polishing by CMP the conductive layer and the barrier layer to the surface of the second insulating layer is exposed, in the groove, and the conductive layer Forming a wiring having the barrier layer integrally formed on the entire side surface and bottom surface of the conductive layer ;
Removing the second insulating layer to project the upper part of the conductive layer and the upper part of the barrier layer formed on the entire side surface of the conductive layer from the first insulating layer ;
Forming a silicon nitride film on the first insulating layer in which the wiring is embedded, on the upper side surface and upper surface of the barrier layer protruding from the first insulating layer, and on the upper surface of the conductive layer ; A method for manufacturing a semiconductor device, comprising:
前記第2の絶縁層を除去する工程では、ドライエッチングにより前記第2の絶縁層を除去する
ことを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 2 Symbol placement,
The method for manufacturing a semiconductor device, wherein in the step of removing the second insulating layer, the second insulating layer is removed by dry etching.
前記第2の絶縁層を除去する工程では、ウエットエッチングにより前記第2の絶縁層を除去する
ことを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 2 Symbol placement,
In the step of removing the second insulating layer, the second insulating layer is removed by wet etching.
前記第2の絶縁層を除去する工程では、前記第2の絶縁層の表面を擦りながら、リン酸系溶液を用いて前記第2の絶縁層を除去する
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
In the step of removing the second insulating layer, while rubbing the surface of the second insulating layer, remove the second insulating layer by using a phosphoric acid solution
The method of manufacturing a semiconductor device comprising a call.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24700298A JP3775771B2 (en) | 1998-09-01 | 1998-09-01 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24700298A JP3775771B2 (en) | 1998-09-01 | 1998-09-01 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077519A JP2000077519A (en) | 2000-03-14 |
JP3775771B2 true JP3775771B2 (en) | 2006-05-17 |
Family
ID=17156928
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3775771B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005034234A1 (en) * | 2003-10-02 | 2005-04-14 | Fujitsu Limited | Semiconductor device and method for manufacturing same |
JP2006286878A (en) * | 2005-03-31 | 2006-10-19 | Consortium For Advanced Semiconductor Materials & Related Technologies | Method for manufacturing semiconductor device |
JP2006344920A (en) * | 2005-05-10 | 2006-12-21 | Hitachi Chem Co Ltd | Printed circuit board, manufacturing method therefor, semiconductor chip mounting substrate, manufacturing method therefor, and semiconductor package |
-
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- 1998-09-01 JP JP24700298A patent/JP3775771B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2000077519A (en) | 2000-03-14 |
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