JP3634223B2

JP3634223B2 - 移相器

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Publication number: JP3634223B2
Application number: JP2000008732A
Authority: JP
Inventors: 賢一宮口; 護重檜枝; 直高木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-01-18
Filing date: 2000-01-18
Publication date: 2005-03-30
Anticipated expiration: 2020-01-18
Also published as: JP2001203502A

Description

【０００１】
【発明の属する技術分野】
この発明は、インダクタおよびキャパシタからなる直列回路と並列回路とを交互に切り替えて広い周波数帯域で所望の移相量を得る反射型の移相器に関するものである。
【０００２】
【従来の技術】
図９は、例えばＩＥＥＥ−ＧＭＴＴＩｎｔｅｒｎａｔｉｏｎａｌＭｉｃｒｏｗａｖｅＳｙｍｐｏｓｉｕｍ，１９７２，ｐｐ４７−４８に示された従来の移相器を示す回路図である。図において、１０１は高周波信号入出力端子、１０２は接地部、１０３はインダクタ、１０４はＰＩＮダイオード、１０５はキャパシタである。インダクタ１０３とＰＩＮダイオード１０４とは直列に接続されて、インダクタ１０３においてＰＩＮダイオード１０４に対して反対側の端子は入出力端子１０１に接続され、ＰＩＮダイオード１０４においてインダクタ１０３に対して反対側の端子は接地部１０２に接続される。また、キャパシタ１０５の一方の端子は入出力端子１０１に接続され、他方の端子は接地部１０２に接続される。
【０００３】
次に動作について説明する。
ＰＩＮダイオード１０４の陽極に正電圧を印加すると、順バイアスで電流が流れて通過状態すなわちオン状態となる。これに対して、ＰＩＮダイオードの陽極に負電圧を印加すると、逆バイアスで電流が流れなくなり遮断状態すなわちオフ状態となる。オン／オフ状態の切り替えについては、ＰＩＮダイオード１０４の陽極に印加する直流バイアス電圧の極性を切り替えることで実施する。
【０００４】
図１０は、ＰＩＮダイオード１０４がオン時の従来の移相器の等価回路を示す図である。図において、１１０はＰＩＮダイオード１０４のオン抵抗である。インダクタ１０３とキャパシタ１０５とにより並列回路１１１が構成される。また、図１１は、ＰＩＮダイオード１０４がオフ時の従来の移相器の等価回路を示す図である。図において、１２０はＰＩＮダイオード１０４のオフ容量、１２１はＰＩＮダイオード１０４のオフ抵抗、１２２はＰＩＮダイオード１０４のオフ容量１２０とＰＩＮダイオード１０４のオフ抵抗１２１とから構成されるＰＩＮダイオード１０４のオフ時等価回路である。インダクタ１０３とＰＩＮダイオード１０４のオフ容量１２０とにより直列回路１２３が構成される。
【０００５】
抵抗分を無視すれば、インダクタとキャパシタとからなる並列回路は共振周波数において開放状態となって反射位相は１８０度遅れる。また、インダクタとキャパシタとからなる直列回路は共振周波数において短絡状態となって反射位相はゼロになる。そして、並列回路の反射位相と直列回路の反射位相との差として与えられる移相量の周波数に対する微分係数がゼロとなるようにインダクタ１０３のインダクタンス、キャパシタ１０５，１２０のキャパシタンス等を適切に設定すれば、並列回路１１１の反射移相と直列回路１２３の反射移相との差を所定の周波数帯域において約１８０度に保持することができるので、ＰＩＮダイオード１０４がオン時の反射位相とオフ時の反射位相との差によって約１８０度の移相量を得ることができる。
【０００６】
【発明が解決しようとする課題】
従来の移相器は以上のように構成されているので、ＰＩＮダイオード１０４がオフ状態の際に、キャパシタ１０５がインダクタ１０３とＰＩＮダイオード１０４のオフ容量１２０とから構成される直列回路の寄生容量となるために、直列回路の共振周波数と並列回路の共振周波数とが異なり、１８０度の移相量を正確に得られないという課題があった。また、マイクロ波、ミリ波といった高周波においては、寄生分により移相量誤差が大きくなるという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、小型で、損失差が小さく、広い周波数帯域で所望の移相量が得られる移相器を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る移相器は、高周波信号入出力端子と、相互に並列に高周波信号入出力端子に接続される第１のスイッチおよび第２のスイッチと、直列に接続された第１のインダクタと第１のキャパシタとから構成されるとともに一方の端子が第１のスイッチに接続され他方の端子が接地部に接続される直列回路と、並列に接続された第２のインダクタと第２のキャパシタとから構成されるとともに一方の端子が第２のスイッチに接続され他方の端子が接地部に接続される並列回路とを備えるようにしたものである。
【０００９】
この発明に係る移相器は、高周波信号入出力端子と、相互に並列に高周波信号入出力端子に接続されるインダクタおよびキャパシタと、ドレイン（またはソース）がインダクタに接続されるとともにソース（またはドレイン）が接地部に接続される第１のＦＥＴと、ドレイン（またはソース）がキャパシタに接続されるとともにソース（またはドレイン）が接地部に接続される第２のＦＥＴと、第１のＦＥＴのゲートと第２のＦＥＴのゲートとを接続した信号線に制御信号を入力するための制御信号端子とを備えるようにしたものである。
【００１０】
この発明に係る移相器は、第１のＦＥＴに対して並列に設けられて一方の端子がインダクタに接続されるとともに他方の端子が接地部に接続される第１の抵抗と、第２のＦＥＴに対して並列に設けられて一方の端子がキャパシタに接続されるとともに他方の端子が接地部に接続される第２の抵抗とを備えるようにしたものである。
【００１１】
この発明に係る移相器は、第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとを等しくするとともに第１のキャパシタのキャパシタンスと第２のキャパシタのキャパシタンスとを等しくし、第１のインダクタのインダクタンスをＬ、第１のキャパシタのキャパシタンスをＣ、線路の特性インピーダンスをＺ_０とした際に、Ｚ_０＝（Ｌ／Ｃ）^１／２が成り立つようにしたものである。
【００１２】
この発明に係る移相器は、インダクタのインダクタンスをＬ、キャパシタのキャパシタンスをＣ、線路の特性インピーダンスをＺ_０とした際に、Ｚ_０＝（Ｌ／Ｃ）^１／２が成り立つようにしたものである。
【００１３】
この発明に係る移相器は、上述された移相器として与えられて相互に同じ反射係数を保持するように制御される第１の反射性終端回路および第２の反射性終端回路と、高周波信号入力端子と、高周波信号出力端子と、第１の反射性終端回路、第２の反射性終端回路、高周波信号入力端子および高周波信号出力端子にそれぞれ接続されて、高周波信号入力端子から入力される原信号を第１の反射性終端回路に出力するとともに原信号より９０度位相が遅れた信号を第２の反射性終端回路に出力し、第１の反射性終端回路から入力される反射信号を高周波信号入力端子に出力するとともに当該反射信号より９０度位相が遅れた信号を高周波信号出力端子に出力し、第２の反射性終端回路から入力される反射信号を高周波信号出力端子に出力するとともに当該反射信号より９０度位相が遅れた信号を高周波信号入力端子に出力する９０°ハイブリッドカプラとを備えるようにしたものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による移相器の構成を示す図である。図において、１は高周波信号入出力端子、２ａ，２ｂ，２ｃ，２ｄはスパイラルインダクタ、３ａ，３ｂはＭＩＭキャパシタ、４ａ，４ｂはＦＥＴ、５ａ，５ｂは抵抗、６ａ，６ｂはバイアス端子、７ａ，７ｂはスルーホール、８ａ，８ｂ，８ｃ，８ｄはマイクロストリップ線路、９は誘電体基板である。なお、この実施の形態１による移相器は、誘電体基板９上にモノリシックに構成される。
【００１５】
図２は、図１に示されたこの発明の実施の形態１による移相器に対する等価回路を示す図である。１１は高周波信号入出力端子、１２ａ，１２ｂはスイッチとして使用されるＦＥＴ、１３ａ，１３ｂはそれぞれＦＥＴ１２ａ，１２ｂのゲート端子、１４ａ，１４ｂはそれぞれスパイラルインダクタ２ｂ，２ｃに相当してＦＥＴ１２ａ，１２ｂのオフ容量と並列共振回路を構成するように設けられる共振インダクタ、１５はスパイラルインダクタ２ａに相当するインダクタ（第１のインダクタ）、１６はＭＩＭキャパシタ３ａに相当するキャパシタ（第１のキャパシタ）、１７はスパイラルインダクタ２ｄに相当するインダクタ（第２のインダクタ）、１８はＭＩＭキャパシタに相当するキャパシタ（第２のキャパシタ）、１９ａはＦＥＴ１２ａと共振インダクタ１４ａとから構成される単極単投（ＳＰＳＴ）スイッチ（第１のスイッチ）、１９ｂはＦＥＴ１２ｂと共振インダクタ１４ｂとから構成されるＳＰＳＴスイッチ（第２のスイッチ）、２０はＳＰＳＴスイッチ１９ａとＳＰＳＴスイッチ１９ｂとから構成される単極双投（ＳＰＤＴ）スイッチ、２１はインダクタ１５とキャパシタ１６とから構成される直列回路、２２はインダクタ１７とキャパシタ１８とから構成される並列回路である。
【００１６】
スイッチとして機能するＦＥＴ１２ａ，１２ｂのソースとドレインとは同電位であり、ゲート電圧をピンチオフ電圧以下にした場合にＦＥＴ１２ａ，１２ｂは遮断状態となり、ゲート電圧をソース・ドレインと同電位にした場合にＦＥＴ１２ａ，１２ｂは通過状態となる。そして、ＦＥＴ１２ａ，１２ｂが通過状態の際にはＳＰＳＴスイッチ１９ａ，１９ｂはそれぞれオン状態となり、ＦＥＴ１２ａ，１２ｂが遮断状態の際にはＳＰＳＴスイッチ１９ａ，１９ｂはそれぞれオフ状態となる。また、ＳＰＳＴスイッチ１９ａがオン状態の際にはＳＰＳＴスイッチ１９ｂがオフ状態となり、ＳＰＳＴスイッチ１９ａがオフ状態の際にはＳＰＳＴスイッチ１９ｂがオン状態となるように、ゲート端子１３ａ，１３ｂに制御信号を入力する。例えば、ゲート端子１３ａに入力される制御信号をインバータを介してゲート端子１３ｂに入力することで上記のような機能を実現することが可能である。
【００１７】
次に動作について説明する。
ＳＰＳＴスイッチ１９ａがオン状態でＳＰＳＴスイッチ１９ｂがオフ状態である際には、高周波信号入出力端子１１から入力された高周波信号は、直列回路２１において所望の位相偏移を生じて反射される。ここで、オフ状態にあるＳＰＳＴスイッチ１９ｂは、ＦＥＴ１２ｂのオフ容量とインダクタ１４ｂとからなる並列回路のインピーダンスが非常に高くなるためにほぼ開放状態となる。
【００１８】
また、ＳＰＳＴスイッチ１９ａがオフ状態でＳＰＳＴスイッチ１９ｂがオン状態である際には、高周波信号入出力端子１１から入力された高周波信号は、並列回路２２において所望の位相偏移を生じて反射される。ここで、オフ状態にあるＳＰＳＴスイッチ１９ａは、ＦＥＴ１２ａのオフ容量とインダクタ１４ａとからなる並列回路のインピーダンスが非常に高くなるためにほぼ開放状態となる。
【００１９】
以上のように、この実施の形態１によれば、インダクタ１５とキャパシタ１６とから構成される直列回路２１と高周波信号入出力端子１１との間にＳＰＳＴスイッチ１９ａを設け、インダクタ１７とキャパシタ１８とから構成される並列回路２２と高周波信号入出力端子１１との間にＳＰＳＴスイッチ１９ｂを設けるように構成したので、ＳＰＳＴスイッチ１９ａ，１９ｂのオン／オフ状態を適宜制御して高周波信号の経路を２つの異なる反射位相量を有する直列回路または並列回路に切り替えて所定の移相量を得る際に、直列回路２１および並列回路２２に寄生容量が存在しないので、直列回路２１と並列回路２２との共振周波数を一致させて広い周波数帯域で所望の移相量を得ることができるという効果を奏する。
【００２０】
なお、高周波信号入出力端子１１と直列回路２１との間に介装される第１のスイッチ、および高周波信号入出力端子１１と並列回路２２との間に介装される第２のスイッチとして、この実施の形態１ではＳＰＳＴスイッチを用いているが、第１のスイッチがオン状態の際には第２のスイッチがオフ状態となり、第１のスイッチがオフ状態の際には第２のスイッチがオン状態となるように制御可能な構成を有するものであれば、他の形態のスイッチを用いることも可能である。
【００２１】
また、この実施の形態１による移相器はモノリシックに構成されているが、受動素子を誘電体基板上に形成するとともに能動素子を半導体基板上に形成して、金属ワイヤで両基板を電気的に接続して移相器を構成するようにしてもよい。
【００２２】
実施の形態２．
図３は、この発明の実施の形態２による移相器の構成を示す図である。図において、３１は高周波信号入出力端子、３２はスパイラルインダクタ、３３はＭＩＭキャパシタ、３４ａ，３４ｂはＦＥＴ、３５ａ，３５ｂは抵抗、３６はバイアス端子、３７ａ，３７ｂはスルーホール、３８はマイクロストリップ線路、３９は誘電体基板である。なお、この実施の形態２による移相器は、誘電体基板３９上にモノリシックに構成される。
【００２３】
図４は、図３に示されたこの発明の実施の形態２による移相器に対する等価回路を示す図である。４１は高周波信号入出力端子、４２はスパイラルインダクタ３２に相当するインダクタ、４３はＭＩＭキャパシタに相当するキャパシタ、４４はスイッチとして使用される第１のＦＥＴ、４５はスイッチとして使用される第２のＦＥＴ、４６は第１のＦＥＴ４４のゲートと第２のＦＥＴ４５のゲートとを接続する信号線に制御信号を入力するためのゲート端子（制御信号端子）である。
【００２４】
スイッチとして機能するＦＥＴ４４，４５のソースとドレインとは同電位であり、ゲート電圧をピンチオフ電圧以下にした場合にＦＥＴ４４，４５は遮断状態となり、ゲート電圧をソース・ドレインと同電位にした場合にＦＥＴ４４，４５は通過状態となる。
【００２５】
次に動作について説明する。
図５は、第１のＦＥＴ４４および第２のＦＥＴ４５を通過状態とした際における移相器の等価回路を示す図である。図において、図４と同一符号は同一または相当部分を示すのでその説明を省略する。５１は第１のＦＥＴ４４が通過状態の際に現れる抵抗を等価的に表現するオン抵抗、５２は第２のＦＥＴ４５が通過状態の際に現れる抵抗を等価的に表現するオン抵抗である。したがって、図５に示されるように、第１のＦＥＴ４４および第２のＦＥＴ４５が通過状態の際には、インダクタ４２とキャパシタ４３とにより並列回路が構成される。
【００２６】
また、図６は、第１のＦＥＴ４４および第２のＦＥＴ４５を遮断状態とした際における移相器の等価回路を示す図である。図において、図４と同一符号は同一または相当部分を示すのでその説明を省略する。６１は第１のＦＥＴ４４が遮断状態の際に現れる容量を等価的に表現するオフ容量、６２は第２のＦＥＴ４５が遮断状態の際に現れる容量を等価的に表現するオフ容量、６３はキャパシタ４３とオフ容量６２とから構成される合成容量である。ここで、合成容量６３のキャパシタンスを第１のＦＥＴ４４のオフ容量６１のキャパシタンスに比べて無視できるように、第２のＦＥＴ４５のオフ容量６２のキャパシタンスを設定する。したがって、図６に示されるように、第１のＦＥＴ４４および第２のＦＥＴ４５が遮断状態の際には、インダクタ４２と第１のＦＥＴ４４のオフ容量６１とにより直列回路が構成される。
【００２７】
以上のように、この実施の形態２によれば、ＦＥＴ４４，４５が通過状態の際に構成される並列回路およびＦＥＴ４４，４５が遮断状態の際に構成される直列回路に寄生容量がほとんど含まれないので、実施の形態１によるのと同等の効果が得られるとともに、移相器を構成する回路素子数を低減できるので移相器を小型化できるという効果を奏する。
【００２８】
なお、インダクタ４２と接地部との間に介装される第１のスイッチ、およびキャパシタ４３と接地部との間に介装される第２のスイッチとして、この実施の形態２ではＦＥＴを用いているが、通過状態／遮断状態を切り替えることができるとともに遮断時のオフ容量のキャパシタンスを適宜設定可能である機能を有するものであれば、他の形態のスイッチを用いることも可能である。
【００２９】
また、この実施の形態２による移相器はモノリシックに構成されているが、受動素子を誘電体基板上に形成するとともに能動素子を半導体基板上に形成して、金属ワイヤで両基板を電気的に接続して移相器を構成するようにしてもよい。
【００３０】
実施の形態３．
図７は、この発明の実施の形態３による移相器の構成を示す図である。図において、図４と同一符号は同一または相当部分を示すのでその説明を省略する。７１は第１のＦＥＴ４４に対して並列に接続される第１の抵抗、７２は第２のＦＥＴ４５に対して並列に接続される第２の抵抗である。
【００３１】
次に動作について説明する。
第１のＦＥＴ４４および第２のＦＥＴ４５をともに通過状態にしてインダクタとキャパシタとから成る並列回路として動作させた際の減衰量と、第１のＦＥＴ４４および第２のＦＥＴ４５をともに遮断状態にしてインダクタとキャパシタとから成る直列回路として動作させた際の減衰量との差が小さくなる。
【００３２】
以上のように、この実施の形態３によれば、実施の形態１によるのと同等の効果が得られるとともに、ＦＥＴ４４，４５を通過状態にして並列回路として動作させた場合の減衰量と、ＦＥＴ４４，４５を遮断状態にして直列回路として動作させた場合の減衰量との差が小さくなり、高周波出力信号のレベル補償を簡易に実現することができるという効果を奏する。
【００３３】
実施の形態４．
図２に示されるこの発明の実施の形態１による移相器において、第１のインダクタ１５のインダクタンスと第２のインダクタ１７のインダクタンスとを等しくするとともに、その値をＬとする。また、第１のキャパシタ１６のキャパシタンスと第２のキャパシタ１８のキャパシタンスとを等しくするとともに、その値をＣとする。そして、線路の特性インピーダンスをＺ_０として、式（１）をみたす移相器を構成する。
Ｚ_０＝（Ｌ／Ｃ）^１／２（１）
【００３４】
次にこの実施の形態４による移相器の動作原理を説明する。
直列回路の反射位相をψ_Ｓ、並列回路の反射位相をψ_Ｐとすると、移相量ψは両回路の反射位相の差として表され、ψ＝ψ_Ｓ−ψ_Ｐとなる。そして、移相量の周波数に対する微分係数がゼロになれば、すべての周波数において移相量は一定となる。すなわち、ｄψ／ｄω＝ｄ（ψ_Ｓ−ψ_Ｐ）／ｄω＝０をすべての周波数で満たせばよい。上記の条件式を解法するうえでの中間式を省略すれば、結果的に上記の条件式は式（２）と等価となる。
Ｚ_０＝（Ｌｓ／Ｃｐ）^１／２＝（Ｌｐ／Ｃｓ）^１／２（２）
【００３５】
ここで、Ｌｓはインダクタ１５のインダクタンス、Ｃｓはキャパシタ１６のキャパシタンス、Ｌｐはインダクタ１７のインダクタンス、Ｃｐはキャパシタ１８のキャパシタンスである。式（２）における（Ｌｓ／Ｃｐ）^１／２＝（Ｌｐ／Ｃｓ）^１／２の関係が満たされる場合には、直列回路２１と並列回路２２の共振周波数は等しくなる。さらに、共振周波数において直列回路は短絡状態にあるので、反射位相はゼロになる。また、共振周波数において並列回路は開放状態にあるので、反射位相は１８０度遅れる。したがって、共振周波数においては反射位相の差は１８０度となる。さらに、式（２）を満たせば、全ての周波数で移相量は１８０度で一定となる。
【００３６】
以上のように、この実施の形態４によれば、直列回路および並列回路のインダクタおよびキャパシタが共通化されて、Ｌ＝Ｌｓ＝ＬｐおよびＣ＝Ｃｓ＝Ｃｐとなって、式（２）は式（１）に等しくなるから、式（１）を満たす移相器を構成することができれば、直列回路と並列回路とを切り替える反射型移相器において広い周波数帯域で１８０度の移相量を得ることができるという効果を奏する。
【００３７】
実施の形態５．
図４に示されるこの発明の実施の形態２による移相器または図７に示されるこの発明の実施の形態３による移相器において、キャパシタ４３のキャパシタンスと第１のＦＥＴ４４のオフ容量のキャパシタンスとを等しくするとともに、その値をＣとする。また、インダクタ４２のインダクタンスをＬとし、線路の特性インピーダンスをＺ₀として式（１）を満たす移相器を構成する。なお、動作については実施の形態４と同様であるので、その説明を省略する。
【００３８】
以上のように、この実施の形態５によれば、実施の形態４によるのと同等の効果が得られるとともに、移相器を構成する回路素子数を低減できるので移相器を小型化できるという効果を奏する。
【００３９】
実施の形態６．
図８は、この発明の実施の形態６による移相器の構成を示す図である。図において、８１は高周波信号入力端子、８２は高周波信号出力端子、８３は９０°ハイブリッドカプラ、８４ａ，８４ｂは端子、８５ａ，８５ｂはそれぞれ同じ構成を有する反射性終端回路（第１の反射性終端回路、第２の反射性終端回路）である。反射性終端回路８５ａ，８５ｂとしては、上記の実施の形態１から実施の形態５に記載されたいずれかの移相器が用いられる。
【００４０】
次に動作について説明する。
高周波信号が高周波信号入力端子８１から９０°ハイブリッドカプラ８３に入力されると、９０°ハイブリッドカプラ８３から原高周波信号と同相の高周波信号が反射性終端回路８５ａに入力されるとともに、原高周波信号より９０度位相が遅れた高周波信号が反射性終端回路８５ｂに入力される。反射性終端回路８５ａに入力された原高周波信号と同相の高周波信号、および反射性終端回路８５ｂに入力された原高周波信号より９０度位相が遅れた高周波信号は、それぞれ反射性終端回路８５ａ，８５ｂで所望の位相偏移を生じて反射される。なお、反射性終端回路８５ａと反射性終端回路８５ｂとは、相互に同じ反射係数を保持するように制御される。
【００４１】
反射性終端回路８５ａから反射されて原高周波信号に対して所望の位相偏移を生じた高周波信号が再び端子８４ａを介して９０°ハイブリッドカプラ８３に入力されると、原高周波信号に対して所望の位相偏移を生じた高周波信号が高周波信号入力端子８１へ出力されるとともに、原高周波信号に対して所望の位相偏移を生じるとともに９０度位相が遅れた高周波信号が高周波信号出力端子８２へ出力される。
【００４２】
また、反射性終端回路８５ｂから反射されて原高周波信号に対して所望の位相偏移を生じるとともに９０度位相が遅れた高周波信号が再び端子８４ｂを介して９０°ハイブリッドカプラ８３に入力されると、原高周波信号に対して所望の位相偏移を生じるとともに９０度位相が遅れた高周波信号が高周波信号出力端子８２へ出力されるとともに、原高周波信号に対して所望の位相偏移を生じるとともに（さらに９０度位相が遅らされて）１８０度位相が遅れた高周波信号が高周波信号入力端子８１へ出力される。
【００４３】
高周波信号入力端子８１では、原高周波信号に対して所望の位相偏移を生じた高周波信号と原高周波信号に対して所望の位相偏移を生じるとともに１８０度位相が遅れた高周波信号とが重なって、２つの高周波信号が互いに相殺される。また、高周波信号出力端子８２では、原高周波信号に対して所望の位相偏移を生じるとともに９０度位相が遅れた２つの高周波信号が同期して出力として取り出される。
【００４４】
したがって、反射性終端回路８５ａと反射性終端回路８５ｂとが同じ反射係数を有する状態を保持するように、反射性終端回路８５ａ，８５ｂにおける直列回路と並列回路との間の切り替えを同時に行うことで、所望の移相量を有する高周波出力信号を得られる。
【００４５】
以上のように、この実施の形態６によれば、実施の形態１から実施の形態５に記載されたいずれかの移相器として与えられて互いに同じ反射係数を保持するように制御される２つの反射性終端回路８５ａ，８５ｂと、高周波信号入力端子８１と、高周波信号出力端子８２と、反射性終端回路８５ａおよび反射性終端回路８５ｂにそれぞれ接続されて、高周波信号入力端子８１から入力される原高周波信号を反射性終端回路８５ａに出力するとともに原高周波信号より９０度位相が遅れた信号を反射性終端回路８５ｂに出力し、反射性終端回路８５ａから入力される反射信号を高周波信号入力端子８１に出力するとともに当該反射信号より９０度位相が遅れた信号を高周波信号出力端子８２に出力し、反射性終端回路８５ｂから入力される反射信号を高周波信号出力端子８２に出力するとともに当該反射信号より９０度位相が遅れた信号を高周波信号入力端子８１に出力する９０°ハイブリッドカプラ８３とを備えるように構成したので、高周波信号入力端子８１では９０°ハイブリッドカプラ８３から入力される２つの高周波信号が相殺されるとともに、高周波信号出力端子８２では反射性終端回路８５ａ，８５ｂを用いて所望の移相量が得られて９０°ハイブリッドカプラ８３から出力される２つの高周波信号を同期させて出力として取り出すことができるから、実施の形態１から実施の形態５において記載した効果を供する移相器を用いて所望の移相量を得た高周波出力信号を高周波入力信号から分離することができるという効果を奏する。
【００４６】
なお、この実施の形態６による移相器はモノリシックに構成されているが、受動素子および９０°ハイブリッドカプラを誘電体基板上に形成するとともに、能動素子を半導体基板上に形成して、金属ワイヤで両基板を電気的に接続して反射型移相器を構成するようにしてもよい。
【００４７】
【発明の効果】
以上のように、この発明によれば、高周波信号入出力端子と、相互に並列に高周波信号入出力端子に接続される第１のスイッチおよび第２のスイッチと、直列に接続された第１のインダクタと第１のキャパシタとから構成されて第１のスイッチと接地部との間に設けられる直列回路と、並列に接続された第２のインダクタと第２のキャパシタとから構成されて第２のスイッチと接地部との間に設けられる並列回路とを備えるように構成したので、第１のスイッチおよび第２のスイッチのオン／オフ状態を適宜制御して高周波信号の経路を２つの異なる反射位相量を有する直列回路または並列回路に切り替えて所定の移相量を得る際に、直列回路および並列回路に寄生容量が存在しないので、直列回路と並列回路との共振周波数を一致させて広い周波数帯域で所望の移相量を得ることができるという効果を奏する。
【００４８】
この発明によれば、高周波信号入出力端子と、相互に並列に高周波信号入出力端子に接続されるインダクタおよびキャパシタと、インダクタに接続される第１のＦＥＴと、キャパシタに接続される第２のＦＥＴと、第１のＦＥＴのゲートと第２のＦＥＴのゲートとを接続した信号線に制御信号を入力する制御信号端子とを備えるように構成したので、制御信号端子に所定の信号を入力して第１のＦＥＴおよび第２のＦＥＴを通過状態にするとインダクタとキャパシタとにより並列回路が構成され、制御信号端子に所定の信号を入力して第１のＦＥＴおよび第２のＦＥＴを遮断状態にするとインダクタと第１のＦＥＴのオフ容量とにより直列回路が構成され、キャパシタと第２のＦＥＴのオフ容量との合成容量のキャパシタンスを無視できる程度に小さく設定できれば、直列回路および並列回路にはほとんど寄生容量が存在しないので、広い周波数帯域で所望の移相量を得ることができるという効果を奏する。また、移相器を構成する回路素子数を低減できるので、移相器を小型化できるという効果を奏する。
【００４９】
この発明によれば、第１のＦＥＴに対して並列に設けられて一方の端子がインダクタに接続されるとともに他方の端子が接地部に接続される第１の抵抗と、第２のＦＥＴに対して並列に設けられて一方の端子がキャパシタに接続されるとともに他方の端子が接地部に接続される第２の抵抗とを備えるように構成したので、第１のＦＥＴおよび第２のＦＥＴを通過状態にしてインダクタとキャパシタとによる並列回路として動作させた場合の減衰量と、第１のＦＥＴおよび第２のＦＥＴを遮断状態にしてインダクタと第１のＦＥＴのオフ容量とによる直列回路として動作させた場合の減衰量との差が小さくなり、高周波出力信号のレベル補償を簡易に実現することができるという効果を奏する。
【００５０】
この発明によれば、第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとを等しくするとともに第１のキャパシタのキャパシタンスと第２のキャパシタのキャパシタンスとを等しくし、第１のインダクタのインダクタンスをＬ、第１のキャパシタのキャパシタンスをＣ、線路の特性インピーダンスをＺ_０とした際に、Ｚ_０＝（Ｌ／Ｃ）^１／２が成り立つように構成したので、直列回路と並列回路とを切り替える反射型移相器において広い周波数帯域で１８０度の移相量を得ることができるという効果を奏する。
【００５１】
この発明によれば、インダクタのインダクタンスをＬ、キャパシタのキャパシタンスをＣ、線路の特性インピーダンスをＺ_０とすると、Ｚ_０＝（Ｌ／Ｃ）^１／２が成り立つように構成したので、直列回路と並列回路とを切り替える反射型移相器において広い周波数帯域で１８０度の移相量を得ることができるという効果を奏する。
【００５２】
この発明によれば、上述した移相器として与えられて相互に同じ反射係数を保持するように制御される第１の反射性終端回路および第２の反射性終端回路と、高周波信号入力端子と、高周波信号出力端子と、第１の反射性終端回路、第２の反射性終端回路、高周波信号入力端子および高周波信号出力端子にそれぞれ接続される９０°ハイブリッドカプラとを備えるように構成したので、上述した効果を供する移相器を用いて所望の移相量を得た高周波出力信号を高周波入力信号から分離することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による移相器の構成を示す図である。
【図２】図１に示された移相器に対する等価回路を示す図である。
【図３】この発明の実施の形態２による移相器の構成を示す図である。
【図４】図３に示された移相器に対する等価回路を示す図である。
【図５】第１のＦＥＴおよび第２のＦＥＴを通過状態とした際における移相器の等価回路を示す図である。
【図６】第１のＦＥＴおよび第２のＦＥＴを遮断状態とした際における移相器の等価回路を示す図である。
【図７】この発明の実施の形態３による移相器の構成を示す図である。
【図８】この発明の実施の形態６による移相器の構成を示す図である。
【図９】従来の移相器の構成を示す回路図である。
【図１０】ＰＩＮダイオードがオン時の従来の移相器の等価回路を示す図である。
【図１１】ＰＩＮダイオードがオフ時の従来の移相器の等価回路を示す図である。
【符号の説明】
１，１１，３１，４１高周波信号入出力端子、２ａ，２ｂ，２ｃ，２ｄ，３２スパイラルインダクタ、３ａ，３ｂ，３３ＭＩＭキャパシタ、４ａ，４ｂ，１２ａ，１２ｂＦＥＴ、５ａ，５ｂ，３５ａ，３５ｂ抵抗、６ａ，６ｂ，３６バイアス端子、７ａ，７ｂ，３７ａ，３７ｂスルーホール、８ａ，８ｂ，８ｃ，８ｄ，３８マイクロストリップ線路、９，３９誘電体基板、１３ａ，１３ｂゲート端子、１４ａ，１４ｂ共振インダクタ、１５インダクタ（第１のインダクタ）、１６キャパシタ（第１のキャパシタ）、１７インダクタ（第２のインダクタ）、１８キャパシタ（第２のキャパシタ）、１９ａＳＰＳＴスイッチ（第１のスイッチ）、１９ｂＳＰＳＴスイッチ（第２のスイッチ）、２０ＳＰＤＴスイッチ、２１直列回路、２２並列回路、３４ａ，４４ＦＥＴ（第１のＦＥＴ）、３４ｂ，４５ＦＥＴ（第２のＦＥＴ）、４２インダクタ、４３キャパシタ、４６ゲート端子（制御信号端子）、５１，５２オン抵抗、６１，６２オフ容量、６３合成容量、７１抵抗（第１の抵抗）、７２抵抗（第２の抵抗）、８１高周波信号入力端子、８２高周波信号出力端子、８３９０°ハイブリッドカプラ、８４ａ，８４ｂ端子、８５ａ反射性終端回路（第１の反射性終端回路）、８５ｂ反射性終端回路（第２の反射性終端回路）。

Claims

高周波信号入出力端子と、相互に並列に前記高周波信号入出力端子に接続される第１のスイッチおよび第２のスイッチと、直列に接続された第１のインダクタと第１のキャパシタとから構成されるとともに一方の端子が前記第１のスイッチに接続され他方の端子が接地部に接続される直列回路と、並列に接続された第２のインダクタと第２のキャパシタとから構成されるとともに一方の端子が前記第２のスイッチに接続され他方の端子が接地部に接続される並列回路とを備えることを特徴とする移相器。
高周波信号入出力端子と、相互に並列に前記高周波信号入出力端子に接続されるインダクタおよびキャパシタと、ドレイン（またはソース）が前記インダクタに接続されるとともにソース（またはドレイン）が接地部に接続される第１のＦＥＴと、ドレイン（またはソース）が前記キャパシタに接続されるとともにソース（またはドレイン）が接地部に接続される第２のＦＥＴと、前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲートとを接続した信号線に制御信号を入力するための制御信号端子とを備えることを特徴とする移相器。
第１のＦＥＴに対して並列に設けられて一方の端子がインダクタに接続されるとともに他方の端子が接地部に接続される第１の抵抗と、第２のＦＥＴに対して並列に設けられて一方の端子がキャパシタに接続されるとともに他方の端子が接地部に接続される第２の抵抗とを備えることを特徴とする請求項２に記載の移相器。
第１のインダクタのインダクタンスと第２のインダクタのインダクタンスとを等しくするとともに第１のキャパシタのキャパシタンスと第２のキャパシタのキャパシタンスとを等しくし、
第１のインダクタのインダクタンスをＬ、第１のキャパシタのキャパシタンスをＣ、線路の特性インピーダンスをＺ_０とした際に、Ｚ_０＝（Ｌ／Ｃ）^１／２が成り立つことを特徴とする請求項１に記載の移相器。
インダクタのインダクタンスをＬ、キャパシタのキャパシタンスをＣ、線路の特性インピーダンスをＺ_０とした際に、Ｚ_０＝（Ｌ／Ｃ）^１／２が成り立つことを特徴とする請求項２または請求項３に記載の移相器。
請求項１から請求項５のいずれか１項に記載された移相器として与えられて相互に同じ反射係数を保持するように制御される第１の反射性終端回路および第２の反射性終端回路と、高周波信号入力端子と、高周波信号出力端子と、前記第１の反射性終端回路、前記第２の反射性終端回路、前記高周波信号入力端子および前記高周波信号出力端子にそれぞれ接続されて、前記高周波信号入力端子から入力される原信号を前記第１の反射性終端回路に出力するとともに原信号より９０度位相が遅れた信号を前記第２の反射性終端回路に出力し、前記第１の反射性終端回路から入力される反射信号を前記高周波信号入力端子に出力するとともに当該反射信号より９０度位相が遅れた信号を前記高周波信号出力端子に出力し、前記第２の反射性終端回路から入力される反射信号を前記高周波信号出力端子に出力するとともに当該反射信号より９０度位相が遅れた信号を前記高周波信号入力端子に出力する９０°ハイブリッドカプラとを備えることを特徴とする移相器。