JP3617392B2 - 多段パイプラインラッチ回路及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000003780 insertion Methods 0.000 claims description 43
- 230000037431 insertion Effects 0.000 claims description 43
- 230000014509 gene expression Effects 0.000 claims description 20
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 claims description 12
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 claims description 12
- 230000001934 delay Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000010187 selection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 14
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 6
- 230000002730 additional effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- Theoretical Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ設計に用いて好適な多段パイプラインラッチ回路に係り、データ入力及びクロック入力のタイミングを考慮したラッチ回路並びに多段パイプラインラッチ回路の製造方法に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ設計において多段パイプラインラッチ回路を構成するために、一般的にフリップフロップ回路、ラッチ回路などを用いている。ここで、パイプラインラッチ回路とは、フリップフロップ回路やラッチ回路などを用いてデータ保持を順番に伝達する回路を言う。図８は２段パイプラインラッチ回路をフリップフロップ回路とラッチ回路を用いて構成した場合の実装状態の構成図で、基準クロックＣＬＫ、フリップフロップＦＦ実装、ラッチ実装（Ａ）〜（Ｃ）、ラッチ挿入位置を表わしている。基準クロックＣＬＫは、始点フリップフロップ０００と終点フリップフロップ００２で２クロック分の波長を有する程度のクロック周波数のものである。例えばクロック周波数が１００ＭＨｚとすると、クロックの１周期が１０ｎｓｅｃとなって、スイッチングトランジスタのスイッチング速度に比較しても無視できないものとなり、クロック波形分布がフリップフロップ回路やラッチ回路を接続する配線パターン上に現れる。
【０００３】
始点フリップフロップ０００、中間フリップフロップ００１、終点フリップフロップ００２は、立ち上がりエッジフリップフロップＦＦである。ラッチ回路００３は、クロックが０（ロー）の場合にスルー期間、クロックが１（ハイ）の場合にホールド期間のＬＬラッチ回路である。ラッチ回路００４は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。０１０〜０１４は、論理ゲートを表している。クロック波形０２０は、フリップフロップ回路ＦＦ及びラッチ回路ＬＬ、ＬＨに入力されるクロック波形ＣＬＫである。
【０００４】
図８のＦＦ実装に示すように、２段パイプラインをフリップフロップ回路により実装する場合には、フリップフロップ回路間の論理遅延は以下の式を満たす必要がある。ただし、クロックは理想的な波形が入力されるものとする。
（中間フリップフロップ００１挿入位置の条件）
Ｆｔｐｄ＋Ｄ０１０＋Ｆｓｅｔ≦Ｔｃｌｋ … （１）
Ｆｔｐｄ＋Ｄ０１１＋Ｆｓｅｔ≦Ｔｃｌｋ … （２）
ここで、Ｆｔｐｄ及びＦｓｅｔはそれぞれフリップフロップ回路の遅延時間及びセットアップ時間を、Ｄ０１０及びＤ０１１はそれぞれ論理ゲート０１０及び０１１の遅延時間を、Ｔｃｌｋはクロック周期を表している。（１）式及び（２）式より、フリップフロップ回路間には最大Ｔｃｌｋ−Ｆｔｐｄ−Ｆｓｅｔの遅延時間の論理ゲートを組み込むことが可能である。
【０００５】
２クロックサイクルで許される最大論理遅延は、
Ｄ０１０＋Ｄ０１１＝２（Ｔｃｌｋ−Ｆｔｐｄ−Ｆｓｅｔ） … （３）
となる。（３）式の遅延を持つ論理を組み込むためのフリップフロップ００１の挿入位置は１点しかなく、その点からずれると最大論理遅延も（３）式未満に減らさなければならない。フリップフロップ回路設計では、フリップフロップ回路へデータが入力されてからクロックが立ち上がるまでの待ち合わせが生じ、待ち時間が増すと最大論理遅延（３）式は減少する。
【０００６】
次に、図８に示すように２段パイプラインをフリップフロップ回路とラッチ回路により実装する場合には、ラッチ回路へのデータ入力はスルー期間中に確定するものとする。このような構成を行うことにより、中間フリップフロップ回路の実装で生じたクロックの待ち合わせがラッチ回路では生じない。２クロックサイクルで許される最大論理遅延は、
Ｄ０１２＋Ｄ０１３＋Ｄ０１４＝２Ｔｃｌｋ−２Ｌｄｅｌ−Ｆｔｐｄ−Ｆｓｅｔ … （４）
となる。ここで、Ｌｄｅｌはラッチ回路のスルー遅延時間を、Ｄ０１２、Ｄ０１３及びＤ０１４はそれぞれ論理ゲート０１２、０１３及び０１４の遅延時間を表している。（４）式の遅延を持つ論理を組み込むためのラッチ回路００３及び００４の挿入位置は幅を持っており、ラッチ回路へのデータ入力はスルー期間中に確定すれば良い。
【０００７】
ラッチ回路挿入位置の条件は以下のようになる。
（ラッチ回路００３挿入位置の条件）
Ｆｔｐｄ＋Ｄ０１２＋Ｌｓｅｔ≦Ｔｃｌｋ … （５）
Ｆｔｐｄ＋Ｄ０１２≧１／２・Ｔｃｌｋ … （６）
（ラッチ回路００４挿入位置の条件）
Ｆｔｐｄ＋Ｄ０１２＋Ｌｄｅｌ＋Ｄ０１３＋Ｌｓｅｔ≦３／２・Ｔｃｌｋ … （７）
Ｆｔｐｄ＋Ｄ０１２＋Ｌｄｅｌ＋Ｄ０１３≧Ｔｃｌｋ … （８）
（５）及び（６）式はラッチ回路００３の、（７）及び（８）式はラッチ回路００４の挿入位置の条件である。従って、図８のラッチ回路実装（Ａ）〜（Ｃ）は、条件を満たす境界での実装を表しており、ラッチ回路の挿入位置には幅がありフリップフロップ回路を用いる場合ほど条件的に厳しくならない。この条件（５）〜（８）式を満たす限り、最大論理遅延は（４）式の値を維持することが可能である。
【０００８】
【発明が解決しようとする課題】
ところが、このラッチ回路設計では、ラッチ回路の挿入位置によってはクロックエッジのずれに対して耐性のない回路となり、クロックエッジがわずかにずれるだけで誤動作する可能性がある。クロックエッジのずれは、ＬＳＩ製造プロセスにおけるトランジスタの性能ばらつきによるスキュー、ＬＳＩ動作時のジッタなどにより生じる。またＬＳＩの動作周波数向上に伴い、クロック周期に対するスキュー及びジッタの割合が大きくなっており、クロックエッジのずれに対して耐性のある回路を構成することは必要不可欠である。
【０００９】
本発明の主な目的は、ラッチ回路の挿入位置やラッチ回路へのクロック入力タイミングを工夫することによって、クロックエッジのずれに対して耐性のある多段パイプラインラッチ回路並びにその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決する請求項１に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記ラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める回路挿入位置選定手段とを具備している。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００１１】
このように構成された装置において、回路挿入位置選定手段によりラッチ回路のスルー期間の中央で、ラッチ回路の入力が確定するように前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める構成としているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００１２】
好ましくは、請求項２に記載のように、前記ラッチ回路はＬＬラッチ回路とＬＨラッチ回路を有し、前記回路挿入位置選定手段は、該ＬＬラッチ回路に関する条件として、
Ｆｔｐｄ＋Ｄ１１０＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ
を用い、該ＬＨラッチ回路に関する条件として、
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ
を用いる構成とすると良い。
【００１３】
但し、Ｆｔｐｄは入力フリップフロップ回路の遅延時間：Ｄ１１０は入力フリップフロップ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ１１１はＬＬラッチ回路とＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬｄｅｌはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：ＬｓｅｔはＬＬラッチ回路とＬＨラッチ回路のセットアップ時間：Ｔｃｌｋはクロック周期を表わしている。
【００１４】
請求項３に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記各ラッチ回路のスルー期間の中央で当該ラッチ回路の入力が確定するように、前記ラッチ回路毎に固有のクロック信号を供給するラッチ回路クロック信号供給手段とを具備し、前記ラッチ回路クロック信号供給手段は、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路毎に固有のクロック信号を供給することを特徴とする。
【００１５】
このように構成された装置においては、ラッチ回路クロック信号供給手段により各ラッチ回路毎に固有のクロック信号を供給する構成としているので、複数のラッチ回路が入力及び出力フリップフロップ回路間に設けられる位置が多様であってもラッチ回路クロック信号供給手段により個別に調製して、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。また、ラッチ回路クロック信号供給手段が、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路毎に固有のクロック信号を供給することにより、クロック入力調整手段として遅延素子の遅延時間を用いることができる。
【００１６】
請求項４に記載の多段パイプラインラッチ回路は、請求項３に記載の多段パイプラインラッチ回路において、前記ラッチ回路の挿入位置を定める条件として、Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００１７】
また、請求項５に記載のように、前記ラッチ回路は第１のＬＨラッチ回路、ＬＬラッチ回路、並びに第２のＬＨラッチ回路を有し、前記ラッチ回路クロック信号供給手段は該第１のＬＨラッチ回路に関する条件として、
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ
を用い、該ＬＬラッチ回路に関する条件として、
Ｄ２３２＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ
を用い、該第２のＬＨラッチ回路に関する条件として、
Ｄ２３３＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ
を用いる構成とすると良い。
【００１８】
但し、Ｆｔｐｄは出力フリップフロップ回路の遅延時間：Ｄ２１０は入力フリップフロップ回路と第１のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ２１１は第１のＬＨラッチ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ２１２はＬＬラッチ回路と第２のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬｄｅｌはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌｓｅｔは第１及び第２のＬＨラッチ回路とＬＬラッチ回路のセットアップ時間：Ｔｃｌｋはクロック周期を表わしている。
【００１９】
請求項６に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路に第２のクロック信号を供給するローカルクロック信号供給手段とを備え、前記ローカルクロック信号供給手段は、前記ラッチ回路における特定のラッチ回路に対してスルー期間の中央で当該ラッチ回路の入力が確定するように前記第２のクロック信号入力を選定する多段パイプラインラッチ回路であり、前記ラッチ回路の挿入位置を定める条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００２０】
このように構成された装置においては、ローカルクロック信号供給手段によりラッチ回路に第２のクロック信号を供給している構成に対して、特定のラッチ回路について注目して第２のクロック信号入力を調整する構成としているので、特定のラッチ回路に対する調整で他のラッチ回路に対する調製も概ね行える構成であれば、簡単なクロック入力調整でありながら、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００２１】
好ましくは、請求項７に記載のように、前記ラッチ回路は第１のＬＨラッチ回路、ＬＬラッチ回路、並びに第２のＬＨラッチ回路を有し、前記ローカルクロック信号供給手段は該第１のＬＨラッチ回路に関する条件として次の２式、
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜
を用い、該ＬＬラッチ回路に関する条件として次の２式、
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜
を用い、該第２のＬＨラッチ回路に関する条件として次の２式、
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜
を用い、該６条件の中で最もＳｋｅｗが大なる条件に合わせて前記第２のクロック信号入力を選定する構成とすると良い。
【００２２】
但し、Ｄ２１１は第１のＬＨラッチ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ２１２はＬＬラッチ回路と第２のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬｄｅｌはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌｓｅｔは第１及び第２のＬＨラッチ回路とＬＬラッチ回路のセットアップ時間：Ｔｃｌｋはクロック周期：Ｓｋｅｗはクロックのずれを表わしている。
【００２３】
好ましくは、請求項８に記載のように、入力及び出力フリップフロップ回路と前記ラッチ回路の論理遅延が等しい場合には、前記特定のラッチ回路はパイプラインの真中に位置するラッチ回路とするとよい。請求項９に記載のように、ローカルクロック信号供給手段は、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路に第２のクロック信号を供給する構成とすると、第２のクロック信号入力を調整する手段として遅延素子の遅延時間を用いることができ、コストダウンに寄与する。
【００２４】
請求項１０に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の論理遅延を調整する論理遅延調整手段とを具備することを特徴としている。
【００２５】
請求項１１に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路毎に固有のクロック信号を供給するラッチ回路クロック信号供給手段と、前記各ラッチ回路のスルー期間の中央で当該ラッチ回路の入力が確定するように、前記各ラッチ回路の各クロック信号入力を調整するクロック入力調整手段とを具備することを特徴としている。
【００２６】
請求項１２に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路に第２のクロック信号を供給するローカルクロック信号供給手段と、前記入力及び出力フリップフロップ回路と前記ラッチ回路の論理遅延により、前記ラッチ回路における特定のラッチ回路に対して、スルー期間の中央で当該ラッチ回路の入力が確定するように前記第２のクロック信号入力を調整するクロック入力調整手段とを具備することを特徴としている。
【００２７】
請求項１３に記載の多段パイプラインラッチ回路の製造方法は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路の製造方法であって、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給回路を選定する工程と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める工程とを備えている。
請求項１４に記載の回路挿入位置選定方法は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作する多段パイプラインラッチ回路における回路挿入位置選定方法であって、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号が供給されるものであり、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記ラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定めることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
請求項１５に記載の回路挿入位置選定方法は、前記ラッチ回路はＬＬラッチ回路とＬＨラッチ回路を有し、該ＬＬラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、該ＬＨラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＋Ｌ del ＋Ｄ 111 ＝ 5/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ 111 はＬＬラッチ回路とＬＨラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ del はＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌ set はＬＬラッチ回路とＬＨラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００２８】
【発明の実施の形態】
本発明の上記及び他の目的、特徴及び利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
図１は、本発明の一実施の形態としてのラッチ回路、フリップフロップ回路を用いた２段パイプラインラッチ回路の実装状態を示す構成図である。図において、始点フリップフロップ１００、終点フリップフロップ１０３は、立ち上がりエッジフリップフロップである。１０１は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。１０２は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。１１０〜１１２は、論理ゲートを表している。１２０は、フリップフロップ回路及びラッチ回路に入力されるクロック波形ＣＬＫである。
【００２９】
クロックのずれを考慮すると、ラッチ回路へのデータ入力がスルー期間中に確定するためのラッチ回路挿入位置の条件は以下のようになる。
（ＬＬラッチ回路１０１挿入位置の条件）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｓｅｔ＋Ｓｋｅｗ≦Ｔｃｌｋ … （９）
Ｆｔｐｄ＋Ｄ１１０−Ｓｋｅｗ≧１／２・Ｔｃｌｋ … （１０）
（ＬＨラッチ回路１０２挿入位置の条件）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１＋Ｌｓｅｔ＋Ｓｋｅｗ≦３／２・Ｔｃｌｋ … （１１）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１−Ｓｋｅｗ≧Ｔｃｌｋ … （１２）
ここで、Ｌｓｅｔはラッチ回路のセットアップ時間で、Ｄ１１０及びＤ１１１はそれぞれ論理ゲート１１０及び１１１の遅延時間を表している。Ｓｋｅｗは、スキューやジッタなどによるクロックのずれと定義する。
【００３０】
（９）〜（１２）式から、
Ｌｓｅｔ＋２Ｓｋｅｗ≦１／２・Ｔｃｌｋ … （１３）
が得られ、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （１４）
となる。（１４）式のずれに耐性のある回路構成とするためには、
（ＬＬラッチ回路１０１に関する条件）
Ｆｔｐｄ＋Ｄ１１０＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （１５）
（ＬＨラッチ回路１０２に関する条件）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （１６）
とする必要があり、これはラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定することを意味している。従って、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を行う、すなわち論理遅延Ｄ１１０及びＤ１１１が（１５）及び（１６）式を満たすように構成することにより、クロックエッジのずれに対して最も耐性のある回路構成とすることができる。
【００３１】
図２は、本発明の第２の実施の形態としてのラッチ回路、フリップフロップ回路を用いた２段パイプラインラッチ回路の実装状態を示す構成図である。論理遅延の調整ではなく、クロック入力タイミングの調整によりラッチ回路のスルー期間の中央でラッチ回路へのデータ入力を確定させる構成である。
【００３２】
図において、始点フリップフロップ２００、終点フリップフロップ２０４は、立ち上がりエッジフリップフロップである。２０１及び２０３は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。２０２は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。２１０〜２１３は、論理ゲートを表している。２２０は基準クロック波形ＣＬＫである。２２１は基準クロック２２０から遅延素子２３１を用いて遅らせたクロックＣＬＫ１で、２２２は基準クロック２２０から遅延素子２３２を用いて遅らせたクロックＣＬＫ２で、２２３は基準クロック２２０から遅延素子２３３を用いて遅らせたクロックＣＬＫ３である。フリップフロップ２００及び２０４にはクロック２２０が入力され、ラッチ回路２０１〜２０３にはそれぞれクロック２２１〜２２３が入力される。
【００３３】
クロックのずれを考慮すると、ラッチ回路へのデータ入力がスルー期間中に確定するためのラッチ回路挿入位置の条件は以下のようになる。
（ＬＨラッチ回路２０１挿入位置の条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｓｅｔ＋Ｓｋｅｗ≦１／２・Ｔｃｌｋ＋Ｄ２３１ … （１７）
Ｆｔｐｄ＋Ｄ２１０−Ｓｋｅｗ≧Ｄ２３１ … （１８）
（ＬＬラッチ回路２０２挿入位置の条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｓｅｔ＋Ｓｋｅｗ≦Ｔｃｌｋ＋Ｄ２３２ … （１９）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−Ｓｋｅｗ≧１／２ Ｔｃｌｋ＋Ｄ２３２ … （２０）
（ＬＨラッチ回路２０３挿入位置の条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２＋Ｌｓｅｔ＋Ｓｋｅｗ≦３／２・Ｔｃｌｋ＋Ｄ２３３ … （２１）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−Ｓｋｅｗ≧Ｔｃｌｋ＋Ｄ２３３ … （２２）
ここで、Ｄ２１０〜Ｄ２１２はそれぞれ論理ゲート２１０〜２１２の遅延時間を表している。また、Ｄ２３１〜Ｄ２３３はそれぞれ遅延素子２３１〜２３３の遅延時間を表している。
【００３４】
（１７）〜（２２）式から、
Ｌｓｅｔ＋２Ｓｋｅｗ≦１／２・Ｔｃｌｋ … （２３）
が得られ、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （２４）
となる。（２４）式のずれに対して耐性のある回路構成とするためには、
（ＬＨラッチ回路２０１に関する条件）
Ｆｔｐｄ＋Ｄ２１０＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ＋Ｄ２３１ … （２５）
（ＬＬラッチ回路２０２に関する条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ＋Ｄ２３２ … （２６）
（ＬＨラッチ回路２０３に関する条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ＋Ｄ２３３… （２７）
とする必要があり、これはラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定することを意味している。
【００３５】
（２５）〜（２７）式を書き換えると、
（ＬＨラッチ回路２０１に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （２８）
（ＬＬラッチ回路２０２に関する条件）
Ｄ２３２＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （２９）
（ＬＨラッチ回路２０３に関する条件）
Ｄ２３３＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３０）
となる。
【００３６】
（２８）〜（３０）式を満たすように遅延素子２３１〜２３３を構成して、クロック２２１〜２２３を調整することによって、クロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック２２０からクロック２２１、２２２及び２２３をローカルクロックとして生成することにより、クロック２２０の負荷を軽減することができる。
【００３７】
図３は図２に示した実装において、クロック２２２及び２２３をなくし、各ラッチ回路へのクロック入力を全てクロック２２１を用いた第３の実装の形態である。（２８）〜（３０）式から、以下の式が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３１）
（ＬＬラッチ回路２０２に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３２）
（ＬＨラッチ回路２０３に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３３）
（３１）〜（３３）式は、それぞれラッチ回路２０１〜２０３に対して最もクロックエッジのずれに対して耐性のある回路構成とするための条件であるが、全てを満たすように遅延素子Ｄ２３１を構成することはできない。
【００３８】
（３１）式にあわせて遅延素子Ｄ２３１を調整してクロック２２１を構成した場合、すなわちラッチ回路２０１に対してクロックのずれによる耐性が最も高くなる構成をした場合、（１７）〜（２２）式と（３１）式から、Ｄ２３１、Ｄ２３２及びＤ２３３が等しいことを考慮して、以下の条件が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （３４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （３５）
（ＬＬラッチ回路２０２に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１ … （３６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１１ … （３７）
（ＬＨラッチ回路２０３に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２… （３８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−Ｔｃｌｋ＋２・Ｌｄｅｌ＋Ｄ２１１＋Ｄ２１２… （３９）
【００３９】
（３２）式にあわせて遅延素子Ｄ２３１を調整してクロック２２１を構成した場合、すなわちラッチ回路２０２に対してクロックのずれによる耐性が最も高くなる構成をした場合、（１７）〜（２２）式と（３２）式から、Ｄ２３１、Ｄ２３２及びＤ２３３が等しいとを考慮して、以下の条件が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１１ … （４０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１ … （４１）
（ＬＬラッチ回路２０２に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （４２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （４３）
（ＬＨラッチ回路２０３に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２ … （４４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１２ … （４５）
【００４０】
（３３）式にあわせて遅延素子Ｄ２３１を調整してクロック２２１を構成した場合、すなわちラッチ回路２０３に対してクロックのずれによる耐性が最も高くなる構成をした場合、（１７）〜（２２）式と（３３）式から、Ｄ２３１、Ｄ２３２及びＤ２３３が等しいことを考慮して、以下の条件が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−Ｔｃｌｋ＋２・Ｌｄｅｌ＋Ｄ２１１＋Ｄ２１２…（４６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２…（４７）
（ＬＬラッチ回路２０２に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１２ … （４８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２ … （４９）
（ＬＨラッチ回路２０３に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （５０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （５１）
【００４１】
（３４）〜（５１）式から、
（ＬＨラッチ回路２０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （５２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜ … （５３）
（ＬＬラッチ回路２０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （５４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜ … （５５）
（ＬＨラッチ回路２０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜ … （５６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜ … （５７）
が得られる。
【００４２】
（５２）かつ（５３）式の条件、（５４）かつ（５５）式の条件、（５６）かつ（５７）式の条件、３条件中で最もＳｋｅｗが大きくしても良い条件に合わせてクロック２２１を構成することにより、回路全体として最もクロックのずれに対して影響を受けない回路構成とすることができる。
【００４３】
フリップフロップ回路及びラッチ回路間の論理２１０〜２１３の遅延Ｄ２１０〜Ｄ２１３がそれぞれ等しい場合、（５２）〜（５７）式より以下の式が得られる。
（ＬＨラッチ回路２０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （５８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ …（５９）
（ＬＬラッチ回路２０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （６０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （６１）
（ＬＨラッチ回路２０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ …（６２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （６３）
【００４４】
（５９）及び（６２）式の条件が厳しく（６０）及び（６１）式の場合が最もＳｋｅｗを大きくできるので、論理遅延Ｄ２１０〜Ｄ２１３を均等に分割する場合には、パイプライン真ん中のラッチ回路２０２に対して最もスキュー耐性のあるクロック設計を行うことによって、回路全体としても最もクロックのずれに対して耐性のある構成とすることができる。クロックのずれは、（５４）式を満たす範囲で耐性があることになる。ここで、フリップフロップ回路の遅延時間Ｆｔｐｄ、ラッチ回路のスルー遅延時間Ｌｄｅｌ、ラッチ回路のセットアップ時間Ｌｓｅｔがクロック周期Ｔｃｌｋに対して十分小さく、論理遅延Ｄ２１０〜Ｄ２１２が約１／２・Ｔｃｌｋであるとすると、論理遅延Ｄ２３１〜Ｄ２３３を約１／４・Ｔｃｌｋと構成することによってクロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック２２０からクロック２２１をローカルクロックとして生成することにより、クロック２２０の負荷を軽減することができる。
【００４５】
図４は、本発明の第４の実施の形態としてのラッチ回路、フリップフロップ回路を用いた３段パイプラインラッチ回路の実装状態を示す構成図である。図において、始点フリップフロップ３００、終点フリップフロップ３０５は、立ち上がりエッジフリップフロップである。３０１及び３０３は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。３０２及び３０４は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。３１０〜３１４は、論理ゲートを表している。３２０は、フリップフロップ回路及びラッチ回路に入力されるクロック波形ＣＬＫである。
【００４６】
図１の２段パイプラインの場合と同様に考慮すると、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６４）
となる。（６４）式のずれに耐性のある回路構成とするためには、
（ＬＬラッチ回路３０１に関する条件）
Ｆｔｐｄ＋Ｄ３１０＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６５）
（ＬＨラッチ回路３０２に関する条件）
Ｆｔｐｄ＋Ｄ３１０＋Ｌｄｅｌ＋Ｄ３１１＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６６）
（ＬＬラッチ回路３０３に関する条件）
Ｆｔｐｄ＋Ｄ３１０＋Ｌｄｅｌ＋Ｄ３１１＋Ｌｄｅｌ＋Ｄ３１２＝７／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６７）
（ＬＨラッチ回路３０４に関する条件）
Ｆｔｐｄ＋Ｄ３１０＋Ｌｄｅｌ＋Ｄ３１１＋Ｌｄｅｌ＋Ｄ３１２＋Ｌｄｅｌ＋Ｄ３１３＝９／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ …（６８）
とする必要があり、これはラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定することを意味している。
【００４７】
ここで、Ｄ３１０〜Ｄ３１３はそれぞれ論理ゲート３１０〜３１３の遅延時間を表している。従って、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を行う、すなわち論理遅延Ｄ３１０〜Ｄ３１３が（６５）〜（６８）式を満たすように構成することにより、クロックエッジのずれに対して最も耐性のある回路構成とすることができる。
【００４８】
図５は、本発明の第５の実施の形態としてのラッチ回路、フリップフロップ回路を用いた３段パイプラインラッチ回路の実装状態を示す構成図である。論理遅延の調整ではなく、クロック入力タイミングの調整により、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を示している。図において、始点フリップフロップ４３０、終点フリップフロップ４０６は、立ち上がりエッジフリップフロップである。４０１、４０３及び４０５は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。４０２及び４０４は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。４１０〜４１５は、論理ゲートを表している。４２０は基準クロック波形ＣＬＫである。
【００４９】
４２１は基準クロック４２０から遅延素子４３１を用いて遅らせたクロックＣＬＫ１で、４２２は基準クロック４２０から遅延素子４３２を用いて遅らせたクロックＣＬＫ２で、４２３は基準クロック４２０から遅延素子４３３を用いて遅らせたクロックＣＬＫ３で、４２４は基準クロック４２０から遅延素子４３４を用いて遅らせたクロックＣＬＫ４で、４２５は基準クロック４２０から遅延素子４３５を用いて遅らせたクロックＣＬＫ５である。フリップフロップ４００及び４０６にはクロック４２０が入力され、ラッチ回路４０１〜４０５には、それぞれクロック４２１〜４２５が入力される。
【００５０】
図２の２段パイプラインの場合と同様に考慮すると、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４Ｔｃｌｋ−１／２Ｌｓｅｔ … （６９）
となる。（６９）式のずれに対して耐性のある回路構成とするためには、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を行う必要がある。このための条件は以下のようになる。
（ＬＨラッチ回路４０１に関する条件）
Ｄ４３１＝Ｆｔｐｄ＋Ｄ４１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７０）
（ＬＬラッチ回路４０２に関する条件）
Ｄ４３２＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７１）
（ＬＨラッチ回路４０３に関する条件）
Ｄ４３３＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１＋Ｌｄｅｌ＋Ｄ４１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７２）
（ＬＬラッチ回路４０４に関する条件）
Ｄ４３４＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１＋Ｌｄｅｌ＋Ｄ４１２＋Ｌｄｅｌ＋Ｄ４１３−７／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７３）
（ＬＨラッチ回路４０５に関する条件）
Ｄ４３５＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１＋Ｌｄｅｌ＋Ｄ４１２＋Ｌｄｅｌ＋Ｄ４１３＋Ｌｄｅｌ＋Ｄ４１４−９／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７４）
となる。
【００５１】
ここで、Ｄ４１０〜Ｄ４１４はそれぞれ論理ゲート４１０〜４１４の遅延時間を表している。また、Ｄ４３１〜Ｄ４３５はそれぞれ遅延素子４３１〜４３５の遅延時間を表している。（７０）〜（７４）式を満たすように遅延素子４３１〜４３５を構成して、クロック４２１〜４２５を調整することによって、クロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック４２０からクロック４２１、４２２、４２３、４２４及び４２５をローカルクロックとして生成することにより、クロック４２０の負荷を軽減することができる。
【００５２】
図６は図５に示した実装において、クロック４２２〜４２５をなくし、各ラッチ回路へのクロック入力を全てクロック４２１を用いた場合の実装例である。図３の２段パイプラインの場合と同様に考慮すると、以下の式が得られる。
（ＬＨラッチ回路４０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （７５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２｜ … （７６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３｜… （７７）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜２・Ｔｃｌｋ−４・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （７８）
【００５３】
（ＬＬラッチ回路４０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （７９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１２｜ … （８０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３｜ … （８１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２・Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （８２）
【００５４】
（ＬＨラッチ回路４０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２｜ … （８３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１２｜ … （８４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１３｜ … （８５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１３−Ｄ４１４｜ … （８６）
【００５５】
（ＬＬラッチ回路４０４において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２・Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３｜ … （８７）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３｜ … （８８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１３｜ … （８９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１４｜ … （９０）
【００５６】
（ＬＨラッチ回路４０５において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜２・Ｔｃｌｋ−４・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （９１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２・Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （９２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１３−Ｄ４１４｜ … （９３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１４｜ … （９４）
が得られる。
【００５７】
（７５）〜（７８）式の条件、（７９）〜（８２）式の条件、（８３）〜（８６）式の条件、（８７）〜（９０）式の条件、（９１）〜（９４）式の条件、５条件中で最もＳｋｅｗが大きくしても良い条件に合わせてクロック４２１を構成することにより、回路全体として最もクロックのずれに対して影響を受けない回路構成とすることができる。
【００５８】
フリップフロップ回路及びラッチ回路間の論理４１０〜４１５の遅延Ｄ４１０〜Ｄ４１５がそれぞれ等しい場合、（７５）〜（９４）式より以下の式が得られる。
（ＬＨラッチ回路４０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９７）Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−４｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９８）
【００５９】
（ＬＬラッチ回路４０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１００）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０２）
【００６０】
（ＬＨラッチ回路４０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０６）
【００６１】
（ＬＬラッチ回路４０４において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０７）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１１０）
【００６２】
（ＬＨラッチ回路４０５において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−４｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１１１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１１２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１１３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１１４）
【００６３】
（９８）及び（１１１）式の条件が厳しく（１０３）〜（１０６）式の条件の場合が最もＳｋｅｗを大きくできるので、論理遅延Ｄ４１０〜Ｄ４１５を均等に分割する場合には、パイプライン真ん中のラッチ回路４０３に対して最もスキュー耐性のあるクロック構成を行うことによって、回路全体としても最もクロックのずれに対して耐性のある構成とすることができる。クロックのずれは、（１０３）式を満たす範囲で耐性があることになる。
【００６４】
ここで、フリップフロップ回路の遅延時間Ｆｔｐｄ、ラッチ回路のスルー遅延時間Ｌｄｅｌ、ラッチ回路のセットアップ時間Ｌｓｅｔがクロック周期Ｔｃｌｋに対して十分小さく、論理ゲートの遅延時間Ｄ４１０〜Ｄ４１４が約１／２Ｔｃｌｋであるとすると、Ｄ４３１〜Ｄ４３５が約１／４Ｔｃｌｋとすることによってクロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック４２０からクロック４２１をローカルクロックとして生成することにより、クロック４２０の負荷を軽減することができる。
【００６５】
図１〜図３で２段パイプライン構成の実装を、図４〜図６で３段パイプライン構成の実装を示したが、これらの実装は同様に考慮することによってＭ段パイプライン（Ｍ≧４）構成に拡張することが可能である。図７は、本発明の第７の実施の形態としてのラッチ回路、フリップフロップ回路を用いた７段パイプラインラッチ回路の実装状態を示す構成図である。図１〜図３で２段パイプラインの実装を、図４〜図６で３段パイプラインの実装を示したが、図７に示すようにこれらを組み合わせて７段パイプラインを構成することができる。同様に、２段、３段及びＭ段パイプライン構成を組み合わせて任意のＮ段パイプライン構成を実装することができる。
【００６６】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、本実施例のラッチ回路及びフリップフロップ回路の実装は、これに限定されない。例えば、反転クロックを用いて、立ち上がりエッジフリップフロップではなく立ち下がりエッジフリップフロップを用いたり、ＬＬ（ロースルー）ラッチ回路ではなくＬＨ（ハイスルー）ラッチ回路を用いることも可能である。クロックの遅延素子としての実現方法は、インバータなどのゲート遅延を用いるなど様々なものがある。
【００６７】
【発明の効果】
以上説明したように、請求項１に記載の多段パイプラインラッチ回路は論理遅延調整手段によりラッチ回路のスルー期間の中央で、ラッチ回路の入力が確定するように入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める構成としているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００６８】
また、請求項３に記載の多段パイプラインラッチ回路は、ラッチ回路クロック信号供給手段により各ラッチ回路毎に固有のクロック信号を供給する構成としているので、複数のラッチ回路が入力及び出力フリップフロップ回路間に設けられる位置が多様であってもラッチ回路クロック信号供給手段により個別に調製して、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００６９】
さらに、請求項６に記載の多段パイプラインラッチ回路は、ローカルクロック信号供給手段によりラッチ回路に第２のクロック信号を供給している構成に対して、特定のラッチ回路に対する調整で他のラッチ回路に対する調整も概ね行える構成であれば、簡単なクロック入力調整でありながら、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７０】
また、請求項１０に記載の多段パイプラインラッチ回路は論理遅延調整手段によりラッチ回路のスルー期間の中央で、ラッチ回路の入力が確定するように入力及び出力フリップフロップ回路又はラッチ回路の論理遅延を調整する構成としているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７１】
また、請求項１１に記載の多段パイプラインラッチ回路は、ラッチ回路クロック信号供給手段により各ラッチ回路毎に固有のクロック信号を供給する構成に対して、クロック入力調整手段により各ラッチ回路毎に各クロック信号入力を調整する構成としているので、複数のラッチ回路が入力及び出力フリップフロップ回路間に設けられる位置が多様であってもクロック入力調整手段により個別に調製して、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７２】
さらに、請求項１２に記載の多段パイプラインラッチ回路は、ローカルクロック信号供給手段によりラッチ回路に第２のクロック信号を供給している構成に対して、クロック入力調整手段により特定のラッチ回路について第２のクロック信号入力を調整する構成としているので、特定のラッチ回路に対する調整で他のラッチ回路に対する調整も概ね行える構成であれば、簡単なクロック入力調整でありながら、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７３】
また、請求項１３に記載の多段パイプラインラッチ回路の製造方法によれば、入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給回路を選定する工程と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める工程とを有しているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化したＬＳＩ製品を設計したり、製造できる。
【図面の簡単な説明】
【図１】論理遅延調整により構成した２段パイプラインラッチ回路の実装状態を示す構成図である。
【図２】クロック入力調整により構成した２段パイプラインラッチ回路の実装状態を示す構成図である。
【図３】クロック入力調整により構成した２段パイプラインラッチ回路の実装状態を示す構成図である。
【図４】論理遅延調整により構成した３段パイプラインラッチ回路の実装状態を示す構成図である。
【図５】クロック入力調整により構成した３段パイプラインラッチ回路の実装状態を示す構成図である。
【図６】クロック入力調整により構成した３段パイプラインラッチ回路の実装状態を示す構成図である。
【図７】２段、３段パイプラインの組み合わせによる７段パイプラインラッチ回路の実装状態を示す構成図である。
【図８】フリップフロップ回路及びラッチ回路を用いた２段パイプラインラッチ回路の実装状態を示す構成図である。
【符号の説明】
０００：始点フリップフロップ
００１：中間フリップフロップ
００２：終点フリップフロップ
００３：ＬＬラッチ回路
００４：ＬＨラッチ回路
０１０：論理ゲート
０１１：論理ゲート
０１２：論理ゲート
０１３：論理ゲート
０１４：論理ゲート
０２０：クロック波形
１００：始点フリップフロップ
１０１：ＬＬラッチ回路
１０２：ＬＨラッチ回路
１０３：終点エッジフリップフロップ
１１０：論理ゲート
１１１：論理ゲート
１１２：論理ゲート
１２０：クロック波形
２００：始点フリップフロップ
２０１：ＬＨラッチ回路
２０２：ＬＬラッチ回路
２０３：ＬＨラッチ回路
２０４：終点フリップフロップ
２１０：論理ゲート
２１１：論理ゲート
２１２：論理ゲート
２１３：論理ゲート
２２０：クロック波形
２２１：クロック波形
２２２：クロック波形
２２３：クロック波形
２３１：遅延素子
２３２：遅延素子
２３３：遅延素子
３００：始点フリップフロップ
３０１：ＬＬラッチ回路
３０２：ＬＨラッチ回路
３０３：ＬＬラッチ回路
３０４：ＬＨラッチ回路
３０５：終点フリップフロップ
３１０：論理ゲート
３１１：論理ゲート
３１２：論理ゲート
３１３：論理ゲート
３１４：論理ゲート
３２０：クロック波形
４００：始点フリップフロップ
４０１：ＬＨラッチ回路
４０２：ＬＬラッチ回路
４０３：ＬＨラッチ回路
４０４：ＬＬラッチ回路
４０５：ＬＨラッチ回路
４０６：終点フリップフロップ
４１０：論理ゲート
４１１：論理ゲート
４１２：論理ゲート
４１３：論理ゲート
４１４：論理ゲート
４１５：論理ゲート
４２０：クロック波形
４２１：クロック波形
４２２：クロック波形
４２３：クロック波形
４２４：クロック波形
４２５：クロック波形
４３１：遅延素子
４３２：遅延素子
４３３：遅延素子
４３４：遅延素子
４３５：遅延素子
【発明の属する技術分野】
本発明はＬＳＩ設計に用いて好適な多段パイプラインラッチ回路に係り、データ入力及びクロック入力のタイミングを考慮したラッチ回路並びに多段パイプラインラッチ回路の製造方法に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ設計において多段パイプラインラッチ回路を構成するために、一般的にフリップフロップ回路、ラッチ回路などを用いている。ここで、パイプラインラッチ回路とは、フリップフロップ回路やラッチ回路などを用いてデータ保持を順番に伝達する回路を言う。図８は２段パイプラインラッチ回路をフリップフロップ回路とラッチ回路を用いて構成した場合の実装状態の構成図で、基準クロックＣＬＫ、フリップフロップＦＦ実装、ラッチ実装（Ａ）〜（Ｃ）、ラッチ挿入位置を表わしている。基準クロックＣＬＫは、始点フリップフロップ０００と終点フリップフロップ００２で２クロック分の波長を有する程度のクロック周波数のものである。例えばクロック周波数が１００ＭＨｚとすると、クロックの１周期が１０ｎｓｅｃとなって、スイッチングトランジスタのスイッチング速度に比較しても無視できないものとなり、クロック波形分布がフリップフロップ回路やラッチ回路を接続する配線パターン上に現れる。
【０００３】
始点フリップフロップ０００、中間フリップフロップ００１、終点フリップフロップ００２は、立ち上がりエッジフリップフロップＦＦである。ラッチ回路００３は、クロックが０（ロー）の場合にスルー期間、クロックが１（ハイ）の場合にホールド期間のＬＬラッチ回路である。ラッチ回路００４は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。０１０〜０１４は、論理ゲートを表している。クロック波形０２０は、フリップフロップ回路ＦＦ及びラッチ回路ＬＬ、ＬＨに入力されるクロック波形ＣＬＫである。
【０００４】
図８のＦＦ実装に示すように、２段パイプラインをフリップフロップ回路により実装する場合には、フリップフロップ回路間の論理遅延は以下の式を満たす必要がある。ただし、クロックは理想的な波形が入力されるものとする。
（中間フリップフロップ００１挿入位置の条件）
Ｆｔｐｄ＋Ｄ０１０＋Ｆｓｅｔ≦Ｔｃｌｋ … （１）
Ｆｔｐｄ＋Ｄ０１１＋Ｆｓｅｔ≦Ｔｃｌｋ … （２）
ここで、Ｆｔｐｄ及びＦｓｅｔはそれぞれフリップフロップ回路の遅延時間及びセットアップ時間を、Ｄ０１０及びＤ０１１はそれぞれ論理ゲート０１０及び０１１の遅延時間を、Ｔｃｌｋはクロック周期を表している。（１）式及び（２）式より、フリップフロップ回路間には最大Ｔｃｌｋ−Ｆｔｐｄ−Ｆｓｅｔの遅延時間の論理ゲートを組み込むことが可能である。
【０００５】
２クロックサイクルで許される最大論理遅延は、
Ｄ０１０＋Ｄ０１１＝２（Ｔｃｌｋ−Ｆｔｐｄ−Ｆｓｅｔ） … （３）
となる。（３）式の遅延を持つ論理を組み込むためのフリップフロップ００１の挿入位置は１点しかなく、その点からずれると最大論理遅延も（３）式未満に減らさなければならない。フリップフロップ回路設計では、フリップフロップ回路へデータが入力されてからクロックが立ち上がるまでの待ち合わせが生じ、待ち時間が増すと最大論理遅延（３）式は減少する。
【０００６】
次に、図８に示すように２段パイプラインをフリップフロップ回路とラッチ回路により実装する場合には、ラッチ回路へのデータ入力はスルー期間中に確定するものとする。このような構成を行うことにより、中間フリップフロップ回路の実装で生じたクロックの待ち合わせがラッチ回路では生じない。２クロックサイクルで許される最大論理遅延は、
Ｄ０１２＋Ｄ０１３＋Ｄ０１４＝２Ｔｃｌｋ−２Ｌｄｅｌ−Ｆｔｐｄ−Ｆｓｅｔ … （４）
となる。ここで、Ｌｄｅｌはラッチ回路のスルー遅延時間を、Ｄ０１２、Ｄ０１３及びＤ０１４はそれぞれ論理ゲート０１２、０１３及び０１４の遅延時間を表している。（４）式の遅延を持つ論理を組み込むためのラッチ回路００３及び００４の挿入位置は幅を持っており、ラッチ回路へのデータ入力はスルー期間中に確定すれば良い。
【０００７】
ラッチ回路挿入位置の条件は以下のようになる。
（ラッチ回路００３挿入位置の条件）
Ｆｔｐｄ＋Ｄ０１２＋Ｌｓｅｔ≦Ｔｃｌｋ … （５）
Ｆｔｐｄ＋Ｄ０１２≧１／２・Ｔｃｌｋ … （６）
（ラッチ回路００４挿入位置の条件）
Ｆｔｐｄ＋Ｄ０１２＋Ｌｄｅｌ＋Ｄ０１３＋Ｌｓｅｔ≦３／２・Ｔｃｌｋ … （７）
Ｆｔｐｄ＋Ｄ０１２＋Ｌｄｅｌ＋Ｄ０１３≧Ｔｃｌｋ … （８）
（５）及び（６）式はラッチ回路００３の、（７）及び（８）式はラッチ回路００４の挿入位置の条件である。従って、図８のラッチ回路実装（Ａ）〜（Ｃ）は、条件を満たす境界での実装を表しており、ラッチ回路の挿入位置には幅がありフリップフロップ回路を用いる場合ほど条件的に厳しくならない。この条件（５）〜（８）式を満たす限り、最大論理遅延は（４）式の値を維持することが可能である。
【０００８】
【発明が解決しようとする課題】
ところが、このラッチ回路設計では、ラッチ回路の挿入位置によってはクロックエッジのずれに対して耐性のない回路となり、クロックエッジがわずかにずれるだけで誤動作する可能性がある。クロックエッジのずれは、ＬＳＩ製造プロセスにおけるトランジスタの性能ばらつきによるスキュー、ＬＳＩ動作時のジッタなどにより生じる。またＬＳＩの動作周波数向上に伴い、クロック周期に対するスキュー及びジッタの割合が大きくなっており、クロックエッジのずれに対して耐性のある回路を構成することは必要不可欠である。
【０００９】
本発明の主な目的は、ラッチ回路の挿入位置やラッチ回路へのクロック入力タイミングを工夫することによって、クロックエッジのずれに対して耐性のある多段パイプラインラッチ回路並びにその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決する請求項１に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記ラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める回路挿入位置選定手段とを具備している。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００１１】
このように構成された装置において、回路挿入位置選定手段によりラッチ回路のスルー期間の中央で、ラッチ回路の入力が確定するように前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める構成としているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００１２】
好ましくは、請求項２に記載のように、前記ラッチ回路はＬＬラッチ回路とＬＨラッチ回路を有し、前記回路挿入位置選定手段は、該ＬＬラッチ回路に関する条件として、
Ｆｔｐｄ＋Ｄ１１０＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ
を用い、該ＬＨラッチ回路に関する条件として、
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ
を用いる構成とすると良い。
【００１３】
但し、Ｆｔｐｄは入力フリップフロップ回路の遅延時間：Ｄ１１０は入力フリップフロップ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ１１１はＬＬラッチ回路とＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬｄｅｌはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：ＬｓｅｔはＬＬラッチ回路とＬＨラッチ回路のセットアップ時間：Ｔｃｌｋはクロック周期を表わしている。
【００１４】
請求項３に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記各ラッチ回路のスルー期間の中央で当該ラッチ回路の入力が確定するように、前記ラッチ回路毎に固有のクロック信号を供給するラッチ回路クロック信号供給手段とを具備し、前記ラッチ回路クロック信号供給手段は、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路毎に固有のクロック信号を供給することを特徴とする。
【００１５】
このように構成された装置においては、ラッチ回路クロック信号供給手段により各ラッチ回路毎に固有のクロック信号を供給する構成としているので、複数のラッチ回路が入力及び出力フリップフロップ回路間に設けられる位置が多様であってもラッチ回路クロック信号供給手段により個別に調製して、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。また、ラッチ回路クロック信号供給手段が、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路毎に固有のクロック信号を供給することにより、クロック入力調整手段として遅延素子の遅延時間を用いることができる。
【００１６】
請求項４に記載の多段パイプラインラッチ回路は、請求項３に記載の多段パイプラインラッチ回路において、前記ラッチ回路の挿入位置を定める条件として、Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００１７】
また、請求項５に記載のように、前記ラッチ回路は第１のＬＨラッチ回路、ＬＬラッチ回路、並びに第２のＬＨラッチ回路を有し、前記ラッチ回路クロック信号供給手段は該第１のＬＨラッチ回路に関する条件として、
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ
を用い、該ＬＬラッチ回路に関する条件として、
Ｄ２３２＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ
を用い、該第２のＬＨラッチ回路に関する条件として、
Ｄ２３３＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ
を用いる構成とすると良い。
【００１８】
但し、Ｆｔｐｄは出力フリップフロップ回路の遅延時間：Ｄ２１０は入力フリップフロップ回路と第１のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ２１１は第１のＬＨラッチ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ２１２はＬＬラッチ回路と第２のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬｄｅｌはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌｓｅｔは第１及び第２のＬＨラッチ回路とＬＬラッチ回路のセットアップ時間：Ｔｃｌｋはクロック周期を表わしている。
【００１９】
請求項６に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路に第２のクロック信号を供給するローカルクロック信号供給手段とを備え、前記ローカルクロック信号供給手段は、前記ラッチ回路における特定のラッチ回路に対してスルー期間の中央で当該ラッチ回路の入力が確定するように前記第２のクロック信号入力を選定する多段パイプラインラッチ回路であり、前記ラッチ回路の挿入位置を定める条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００２０】
このように構成された装置においては、ローカルクロック信号供給手段によりラッチ回路に第２のクロック信号を供給している構成に対して、特定のラッチ回路について注目して第２のクロック信号入力を調整する構成としているので、特定のラッチ回路に対する調整で他のラッチ回路に対する調製も概ね行える構成であれば、簡単なクロック入力調整でありながら、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００２１】
好ましくは、請求項７に記載のように、前記ラッチ回路は第１のＬＨラッチ回路、ＬＬラッチ回路、並びに第２のＬＨラッチ回路を有し、前記ローカルクロック信号供給手段は該第１のＬＨラッチ回路に関する条件として次の２式、
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜
を用い、該ＬＬラッチ回路に関する条件として次の２式、
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜
を用い、該第２のＬＨラッチ回路に関する条件として次の２式、
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜
を用い、該６条件の中で最もＳｋｅｗが大なる条件に合わせて前記第２のクロック信号入力を選定する構成とすると良い。
【００２２】
但し、Ｄ２１１は第１のＬＨラッチ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ２１２はＬＬラッチ回路と第２のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬｄｅｌはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌｓｅｔは第１及び第２のＬＨラッチ回路とＬＬラッチ回路のセットアップ時間：Ｔｃｌｋはクロック周期：Ｓｋｅｗはクロックのずれを表わしている。
【００２３】
好ましくは、請求項８に記載のように、入力及び出力フリップフロップ回路と前記ラッチ回路の論理遅延が等しい場合には、前記特定のラッチ回路はパイプラインの真中に位置するラッチ回路とするとよい。請求項９に記載のように、ローカルクロック信号供給手段は、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路に第２のクロック信号を供給する構成とすると、第２のクロック信号入力を調整する手段として遅延素子の遅延時間を用いることができ、コストダウンに寄与する。
【００２４】
請求項１０に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の論理遅延を調整する論理遅延調整手段とを具備することを特徴としている。
【００２５】
請求項１１に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路毎に固有のクロック信号を供給するラッチ回路クロック信号供給手段と、前記各ラッチ回路のスルー期間の中央で当該ラッチ回路の入力が確定するように、前記各ラッチ回路の各クロック信号入力を調整するクロック入力調整手段とを具備することを特徴としている。
【００２６】
請求項１２に記載の多段パイプラインラッチ回路は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、前記ラッチ回路に第２のクロック信号を供給するローカルクロック信号供給手段と、前記入力及び出力フリップフロップ回路と前記ラッチ回路の論理遅延により、前記ラッチ回路における特定のラッチ回路に対して、スルー期間の中央で当該ラッチ回路の入力が確定するように前記第２のクロック信号入力を調整するクロック入力調整手段とを具備することを特徴としている。
【００２７】
請求項１３に記載の多段パイプラインラッチ回路の製造方法は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路の製造方法であって、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給回路を選定する工程と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める工程とを備えている。
請求項１４に記載の回路挿入位置選定方法は、入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作する多段パイプラインラッチ回路における回路挿入位置選定方法であって、前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号が供給されるものであり、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記ラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定めることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
請求項１５に記載の回路挿入位置選定方法は、前記ラッチ回路はＬＬラッチ回路とＬＨラッチ回路を有し、該ＬＬラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、該ＬＨラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＋Ｌ del ＋Ｄ 111 ＝ 5/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ 111 はＬＬラッチ回路とＬＨラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ del はＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌ set はＬＬラッチ回路とＬＨラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
【００２８】
【発明の実施の形態】
本発明の上記及び他の目的、特徴及び利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
図１は、本発明の一実施の形態としてのラッチ回路、フリップフロップ回路を用いた２段パイプラインラッチ回路の実装状態を示す構成図である。図において、始点フリップフロップ１００、終点フリップフロップ１０３は、立ち上がりエッジフリップフロップである。１０１は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。１０２は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。１１０〜１１２は、論理ゲートを表している。１２０は、フリップフロップ回路及びラッチ回路に入力されるクロック波形ＣＬＫである。
【００２９】
クロックのずれを考慮すると、ラッチ回路へのデータ入力がスルー期間中に確定するためのラッチ回路挿入位置の条件は以下のようになる。
（ＬＬラッチ回路１０１挿入位置の条件）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｓｅｔ＋Ｓｋｅｗ≦Ｔｃｌｋ … （９）
Ｆｔｐｄ＋Ｄ１１０−Ｓｋｅｗ≧１／２・Ｔｃｌｋ … （１０）
（ＬＨラッチ回路１０２挿入位置の条件）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１＋Ｌｓｅｔ＋Ｓｋｅｗ≦３／２・Ｔｃｌｋ … （１１）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１−Ｓｋｅｗ≧Ｔｃｌｋ … （１２）
ここで、Ｌｓｅｔはラッチ回路のセットアップ時間で、Ｄ１１０及びＤ１１１はそれぞれ論理ゲート１１０及び１１１の遅延時間を表している。Ｓｋｅｗは、スキューやジッタなどによるクロックのずれと定義する。
【００３０】
（９）〜（１２）式から、
Ｌｓｅｔ＋２Ｓｋｅｗ≦１／２・Ｔｃｌｋ … （１３）
が得られ、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （１４）
となる。（１４）式のずれに耐性のある回路構成とするためには、
（ＬＬラッチ回路１０１に関する条件）
Ｆｔｐｄ＋Ｄ１１０＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （１５）
（ＬＨラッチ回路１０２に関する条件）
Ｆｔｐｄ＋Ｄ１１０＋Ｌｄｅｌ＋Ｄ１１１＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （１６）
とする必要があり、これはラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定することを意味している。従って、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を行う、すなわち論理遅延Ｄ１１０及びＤ１１１が（１５）及び（１６）式を満たすように構成することにより、クロックエッジのずれに対して最も耐性のある回路構成とすることができる。
【００３１】
図２は、本発明の第２の実施の形態としてのラッチ回路、フリップフロップ回路を用いた２段パイプラインラッチ回路の実装状態を示す構成図である。論理遅延の調整ではなく、クロック入力タイミングの調整によりラッチ回路のスルー期間の中央でラッチ回路へのデータ入力を確定させる構成である。
【００３２】
図において、始点フリップフロップ２００、終点フリップフロップ２０４は、立ち上がりエッジフリップフロップである。２０１及び２０３は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。２０２は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。２１０〜２１３は、論理ゲートを表している。２２０は基準クロック波形ＣＬＫである。２２１は基準クロック２２０から遅延素子２３１を用いて遅らせたクロックＣＬＫ１で、２２２は基準クロック２２０から遅延素子２３２を用いて遅らせたクロックＣＬＫ２で、２２３は基準クロック２２０から遅延素子２３３を用いて遅らせたクロックＣＬＫ３である。フリップフロップ２００及び２０４にはクロック２２０が入力され、ラッチ回路２０１〜２０３にはそれぞれクロック２２１〜２２３が入力される。
【００３３】
クロックのずれを考慮すると、ラッチ回路へのデータ入力がスルー期間中に確定するためのラッチ回路挿入位置の条件は以下のようになる。
（ＬＨラッチ回路２０１挿入位置の条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｓｅｔ＋Ｓｋｅｗ≦１／２・Ｔｃｌｋ＋Ｄ２３１ … （１７）
Ｆｔｐｄ＋Ｄ２１０−Ｓｋｅｗ≧Ｄ２３１ … （１８）
（ＬＬラッチ回路２０２挿入位置の条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｓｅｔ＋Ｓｋｅｗ≦Ｔｃｌｋ＋Ｄ２３２ … （１９）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−Ｓｋｅｗ≧１／２ Ｔｃｌｋ＋Ｄ２３２ … （２０）
（ＬＨラッチ回路２０３挿入位置の条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２＋Ｌｓｅｔ＋Ｓｋｅｗ≦３／２・Ｔｃｌｋ＋Ｄ２３３ … （２１）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−Ｓｋｅｗ≧Ｔｃｌｋ＋Ｄ２３３ … （２２）
ここで、Ｄ２１０〜Ｄ２１２はそれぞれ論理ゲート２１０〜２１２の遅延時間を表している。また、Ｄ２３１〜Ｄ２３３はそれぞれ遅延素子２３１〜２３３の遅延時間を表している。
【００３４】
（１７）〜（２２）式から、
Ｌｓｅｔ＋２Ｓｋｅｗ≦１／２・Ｔｃｌｋ … （２３）
が得られ、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （２４）
となる。（２４）式のずれに対して耐性のある回路構成とするためには、
（ＬＨラッチ回路２０１に関する条件）
Ｆｔｐｄ＋Ｄ２１０＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ＋Ｄ２３１ … （２５）
（ＬＬラッチ回路２０２に関する条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ＋Ｄ２３２ … （２６）
（ＬＨラッチ回路２０３に関する条件）
Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ＋Ｄ２３３… （２７）
とする必要があり、これはラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定することを意味している。
【００３５】
（２５）〜（２７）式を書き換えると、
（ＬＨラッチ回路２０１に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （２８）
（ＬＬラッチ回路２０２に関する条件）
Ｄ２３２＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （２９）
（ＬＨラッチ回路２０３に関する条件）
Ｄ２３３＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３０）
となる。
【００３６】
（２８）〜（３０）式を満たすように遅延素子２３１〜２３３を構成して、クロック２２１〜２２３を調整することによって、クロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック２２０からクロック２２１、２２２及び２２３をローカルクロックとして生成することにより、クロック２２０の負荷を軽減することができる。
【００３７】
図３は図２に示した実装において、クロック２２２及び２２３をなくし、各ラッチ回路へのクロック入力を全てクロック２２１を用いた第３の実装の形態である。（２８）〜（３０）式から、以下の式が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３１）
（ＬＬラッチ回路２０２に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３２）
（ＬＨラッチ回路２０３に関する条件）
Ｄ２３１＝Ｆｔｐｄ＋Ｄ２１０＋Ｌｄｅｌ＋Ｄ２１１＋Ｌｄｅｌ＋Ｄ２１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （３３）
（３１）〜（３３）式は、それぞれラッチ回路２０１〜２０３に対して最もクロックエッジのずれに対して耐性のある回路構成とするための条件であるが、全てを満たすように遅延素子Ｄ２３１を構成することはできない。
【００３８】
（３１）式にあわせて遅延素子Ｄ２３１を調整してクロック２２１を構成した場合、すなわちラッチ回路２０１に対してクロックのずれによる耐性が最も高くなる構成をした場合、（１７）〜（２２）式と（３１）式から、Ｄ２３１、Ｄ２３２及びＤ２３３が等しいことを考慮して、以下の条件が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （３４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （３５）
（ＬＬラッチ回路２０２に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１ … （３６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１１ … （３７）
（ＬＨラッチ回路２０３に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２… （３８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−Ｔｃｌｋ＋２・Ｌｄｅｌ＋Ｄ２１１＋Ｄ２１２… （３９）
【００３９】
（３２）式にあわせて遅延素子Ｄ２３１を調整してクロック２２１を構成した場合、すなわちラッチ回路２０２に対してクロックのずれによる耐性が最も高くなる構成をした場合、（１７）〜（２２）式と（３２）式から、Ｄ２３１、Ｄ２３２及びＤ２３３が等しいとを考慮して、以下の条件が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１１ … （４０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１ … （４１）
（ＬＬラッチ回路２０２に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （４２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （４３）
（ＬＨラッチ回路２０３に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２ … （４４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１２ … （４５）
【００４０】
（３３）式にあわせて遅延素子Ｄ２３１を調整してクロック２２１を構成した場合、すなわちラッチ回路２０３に対してクロックのずれによる耐性が最も高くなる構成をした場合、（１７）〜（２２）式と（３３）式から、Ｄ２３１、Ｄ２３２及びＤ２３３が等しいことを考慮して、以下の条件が得られる。
（ＬＨラッチ回路２０１に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−Ｔｃｌｋ＋２・Ｌｄｅｌ＋Ｄ２１１＋Ｄ２１２…（４６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２…（４７）
（ＬＬラッチ回路２０２に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−１／２・Ｔｃｌｋ＋Ｌｄｅｌ＋Ｄ２１２ … （４８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）＋１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２ … （４９）
（ＬＨラッチ回路２０３に関する条件）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （５０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ） … （５１）
【００４１】
（３４）〜（５１）式から、
（ＬＨラッチ回路２０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （５２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜ … （５３）
（ＬＬラッチ回路２０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （５４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜ … （５５）
（ＬＨラッチ回路２０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ２１１−Ｄ２１２｜ … （５６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１２｜ … （５７）
が得られる。
【００４２】
（５２）かつ（５３）式の条件、（５４）かつ（５５）式の条件、（５６）かつ（５７）式の条件、３条件中で最もＳｋｅｗが大きくしても良い条件に合わせてクロック２２１を構成することにより、回路全体として最もクロックのずれに対して影響を受けない回路構成とすることができる。
【００４３】
フリップフロップ回路及びラッチ回路間の論理２１０〜２１３の遅延Ｄ２１０〜Ｄ２１３がそれぞれ等しい場合、（５２）〜（５７）式より以下の式が得られる。
（ＬＨラッチ回路２０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （５８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ …（５９）
（ＬＬラッチ回路２０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （６０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （６１）
（ＬＨラッチ回路２０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ …（６２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ２１１｜ … （６３）
【００４４】
（５９）及び（６２）式の条件が厳しく（６０）及び（６１）式の場合が最もＳｋｅｗを大きくできるので、論理遅延Ｄ２１０〜Ｄ２１３を均等に分割する場合には、パイプライン真ん中のラッチ回路２０２に対して最もスキュー耐性のあるクロック設計を行うことによって、回路全体としても最もクロックのずれに対して耐性のある構成とすることができる。クロックのずれは、（５４）式を満たす範囲で耐性があることになる。ここで、フリップフロップ回路の遅延時間Ｆｔｐｄ、ラッチ回路のスルー遅延時間Ｌｄｅｌ、ラッチ回路のセットアップ時間Ｌｓｅｔがクロック周期Ｔｃｌｋに対して十分小さく、論理遅延Ｄ２１０〜Ｄ２１２が約１／２・Ｔｃｌｋであるとすると、論理遅延Ｄ２３１〜Ｄ２３３を約１／４・Ｔｃｌｋと構成することによってクロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック２２０からクロック２２１をローカルクロックとして生成することにより、クロック２２０の負荷を軽減することができる。
【００４５】
図４は、本発明の第４の実施の形態としてのラッチ回路、フリップフロップ回路を用いた３段パイプラインラッチ回路の実装状態を示す構成図である。図において、始点フリップフロップ３００、終点フリップフロップ３０５は、立ち上がりエッジフリップフロップである。３０１及び３０３は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。３０２及び３０４は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。３１０〜３１４は、論理ゲートを表している。３２０は、フリップフロップ回路及びラッチ回路に入力されるクロック波形ＣＬＫである。
【００４６】
図１の２段パイプラインの場合と同様に考慮すると、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６４）
となる。（６４）式のずれに耐性のある回路構成とするためには、
（ＬＬラッチ回路３０１に関する条件）
Ｆｔｐｄ＋Ｄ３１０＝３／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６５）
（ＬＨラッチ回路３０２に関する条件）
Ｆｔｐｄ＋Ｄ３１０＋Ｌｄｅｌ＋Ｄ３１１＝５／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６６）
（ＬＬラッチ回路３０３に関する条件）
Ｆｔｐｄ＋Ｄ３１０＋Ｌｄｅｌ＋Ｄ３１１＋Ｌｄｅｌ＋Ｄ３１２＝７／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ … （６７）
（ＬＨラッチ回路３０４に関する条件）
Ｆｔｐｄ＋Ｄ３１０＋Ｌｄｅｌ＋Ｄ３１１＋Ｌｄｅｌ＋Ｄ３１２＋Ｌｄｅｌ＋Ｄ３１３＝９／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ …（６８）
とする必要があり、これはラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定することを意味している。
【００４７】
ここで、Ｄ３１０〜Ｄ３１３はそれぞれ論理ゲート３１０〜３１３の遅延時間を表している。従って、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を行う、すなわち論理遅延Ｄ３１０〜Ｄ３１３が（６５）〜（６８）式を満たすように構成することにより、クロックエッジのずれに対して最も耐性のある回路構成とすることができる。
【００４８】
図５は、本発明の第５の実施の形態としてのラッチ回路、フリップフロップ回路を用いた３段パイプラインラッチ回路の実装状態を示す構成図である。論理遅延の調整ではなく、クロック入力タイミングの調整により、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を示している。図において、始点フリップフロップ４３０、終点フリップフロップ４０６は、立ち上がりエッジフリップフロップである。４０１、４０３及び４０５は、クロックが１の場合にスルー期間、クロックが０の場合にホールド期間のＬＨラッチ回路である。４０２及び４０４は、クロックが０の場合にスルー期間、クロックが１の場合にホールド期間のＬＬラッチ回路である。４１０〜４１５は、論理ゲートを表している。４２０は基準クロック波形ＣＬＫである。
【００４９】
４２１は基準クロック４２０から遅延素子４３１を用いて遅らせたクロックＣＬＫ１で、４２２は基準クロック４２０から遅延素子４３２を用いて遅らせたクロックＣＬＫ２で、４２３は基準クロック４２０から遅延素子４３３を用いて遅らせたクロックＣＬＫ３で、４２４は基準クロック４２０から遅延素子４３４を用いて遅らせたクロックＣＬＫ４で、４２５は基準クロック４２０から遅延素子４３５を用いて遅らせたクロックＣＬＫ５である。フリップフロップ４００及び４０６にはクロック４２０が入力され、ラッチ回路４０１〜４０５には、それぞれクロック４２１〜４２５が入力される。
【００５０】
図２の２段パイプラインの場合と同様に考慮すると、許されるクロックのずれの最大値は、
Ｓｋｅｗ＝１／４Ｔｃｌｋ−１／２Ｌｓｅｔ … （６９）
となる。（６９）式のずれに対して耐性のある回路構成とするためには、ラッチ回路のスルー期間の中央でラッチ回路へのデータ入力が確定する構成を行う必要がある。このための条件は以下のようになる。
（ＬＨラッチ回路４０１に関する条件）
Ｄ４３１＝Ｆｔｐｄ＋Ｄ４１０−１／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７０）
（ＬＬラッチ回路４０２に関する条件）
Ｄ４３２＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１−３／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７１）
（ＬＨラッチ回路４０３に関する条件）
Ｄ４３３＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１＋Ｌｄｅｌ＋Ｄ４１２−５／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７２）
（ＬＬラッチ回路４０４に関する条件）
Ｄ４３４＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１＋Ｌｄｅｌ＋Ｄ４１２＋Ｌｄｅｌ＋Ｄ４１３−７／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７３）
（ＬＨラッチ回路４０５に関する条件）
Ｄ４３５＝Ｆｔｐｄ＋Ｄ４１０＋Ｌｄｅｌ＋Ｄ４１１＋Ｌｄｅｌ＋Ｄ４１２＋Ｌｄｅｌ＋Ｄ４１３＋Ｌｄｅｌ＋Ｄ４１４−９／４・Ｔｃｌｋ＋１／２・Ｌｓｅｔ … （７４）
となる。
【００５１】
ここで、Ｄ４１０〜Ｄ４１４はそれぞれ論理ゲート４１０〜４１４の遅延時間を表している。また、Ｄ４３１〜Ｄ４３５はそれぞれ遅延素子４３１〜４３５の遅延時間を表している。（７０）〜（７４）式を満たすように遅延素子４３１〜４３５を構成して、クロック４２１〜４２５を調整することによって、クロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック４２０からクロック４２１、４２２、４２３、４２４及び４２５をローカルクロックとして生成することにより、クロック４２０の負荷を軽減することができる。
【００５２】
図６は図５に示した実装において、クロック４２２〜４２５をなくし、各ラッチ回路へのクロック入力を全てクロック４２１を用いた場合の実装例である。図３の２段パイプラインの場合と同様に考慮すると、以下の式が得られる。
（ＬＨラッチ回路４０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （７５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２｜ … （７６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３｜… （７７）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜２・Ｔｃｌｋ−４・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （７８）
【００５３】
（ＬＬラッチ回路４０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （７９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１２｜ … （８０）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３｜ … （８１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２・Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （８２）
【００５４】
（ＬＨラッチ回路４０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２｜ … （８３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１２｜ … （８４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１３｜ … （８５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１３−Ｄ４１４｜ … （８６）
【００５５】
（ＬＬラッチ回路４０４において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２・Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３｜ … （８７）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３｜ … （８８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１３｜ … （８９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１４｜ … （９０）
【００５６】
（ＬＨラッチ回路４０５において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜２・Ｔｃｌｋ−４・Ｌｄｅｌ−Ｄ４１１−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （９１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜３／２・Ｔｃｌｋ−３・Ｌｄｅｌ−Ｄ４１２−Ｄ４１３−Ｄ４１４｜ … （９２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜Ｔｃｌｋ−２・Ｌｄｅｌ−Ｄ４１３−Ｄ４１４｜ … （９３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１４｜ … （９４）
が得られる。
【００５７】
（７５）〜（７８）式の条件、（７９）〜（８２）式の条件、（８３）〜（８６）式の条件、（８７）〜（９０）式の条件、（９１）〜（９４）式の条件、５条件中で最もＳｋｅｗが大きくしても良い条件に合わせてクロック４２１を構成することにより、回路全体として最もクロックのずれに対して影響を受けない回路構成とすることができる。
【００５８】
フリップフロップ回路及びラッチ回路間の論理４１０〜４１５の遅延Ｄ４１０〜Ｄ４１５がそれぞれ等しい場合、（７５）〜（９４）式より以下の式が得られる。
（ＬＨラッチ回路４０１において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９６）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９７）Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−４｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９８）
【００５９】
（ＬＬラッチ回路４０２において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （９９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１００）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０２）
【００６０】
（ＬＨラッチ回路４０３において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０４）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０５）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０６）
【００６１】
（ＬＬラッチ回路４０４において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０７）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１０８）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１０９）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１１０）
【００６２】
（ＬＨラッチ回路４０５において最もスキュー耐性のある構成）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−４｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１１１）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−３｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１１２）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−２｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜… （１１３）
Ｓｋｅｗ≦（１／４・Ｔｃｌｋ−１／２・Ｌｓｅｔ）−｜１／２・Ｔｃｌｋ−Ｌｄｅｌ−Ｄ４１１｜ … （１１４）
【００６３】
（９８）及び（１１１）式の条件が厳しく（１０３）〜（１０６）式の条件の場合が最もＳｋｅｗを大きくできるので、論理遅延Ｄ４１０〜Ｄ４１５を均等に分割する場合には、パイプライン真ん中のラッチ回路４０３に対して最もスキュー耐性のあるクロック構成を行うことによって、回路全体としても最もクロックのずれに対して耐性のある構成とすることができる。クロックのずれは、（１０３）式を満たす範囲で耐性があることになる。
【００６４】
ここで、フリップフロップ回路の遅延時間Ｆｔｐｄ、ラッチ回路のスルー遅延時間Ｌｄｅｌ、ラッチ回路のセットアップ時間Ｌｓｅｔがクロック周期Ｔｃｌｋに対して十分小さく、論理ゲートの遅延時間Ｄ４１０〜Ｄ４１４が約１／２Ｔｃｌｋであるとすると、Ｄ４３１〜Ｄ４３５が約１／４Ｔｃｌｋとすることによってクロックのずれに最も耐性のある回路構成とすることができる。また付加的な効果として、クロック４２０からクロック４２１をローカルクロックとして生成することにより、クロック４２０の負荷を軽減することができる。
【００６５】
図１〜図３で２段パイプライン構成の実装を、図４〜図６で３段パイプライン構成の実装を示したが、これらの実装は同様に考慮することによってＭ段パイプライン（Ｍ≧４）構成に拡張することが可能である。図７は、本発明の第７の実施の形態としてのラッチ回路、フリップフロップ回路を用いた７段パイプラインラッチ回路の実装状態を示す構成図である。図１〜図３で２段パイプラインの実装を、図４〜図６で３段パイプラインの実装を示したが、図７に示すようにこれらを組み合わせて７段パイプラインを構成することができる。同様に、２段、３段及びＭ段パイプライン構成を組み合わせて任意のＮ段パイプライン構成を実装することができる。
【００６６】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、本実施例のラッチ回路及びフリップフロップ回路の実装は、これに限定されない。例えば、反転クロックを用いて、立ち上がりエッジフリップフロップではなく立ち下がりエッジフリップフロップを用いたり、ＬＬ（ロースルー）ラッチ回路ではなくＬＨ（ハイスルー）ラッチ回路を用いることも可能である。クロックの遅延素子としての実現方法は、インバータなどのゲート遅延を用いるなど様々なものがある。
【００６７】
【発明の効果】
以上説明したように、請求項１に記載の多段パイプラインラッチ回路は論理遅延調整手段によりラッチ回路のスルー期間の中央で、ラッチ回路の入力が確定するように入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める構成としているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００６８】
また、請求項３に記載の多段パイプラインラッチ回路は、ラッチ回路クロック信号供給手段により各ラッチ回路毎に固有のクロック信号を供給する構成としているので、複数のラッチ回路が入力及び出力フリップフロップ回路間に設けられる位置が多様であってもラッチ回路クロック信号供給手段により個別に調製して、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００６９】
さらに、請求項６に記載の多段パイプラインラッチ回路は、ローカルクロック信号供給手段によりラッチ回路に第２のクロック信号を供給している構成に対して、特定のラッチ回路に対する調整で他のラッチ回路に対する調整も概ね行える構成であれば、簡単なクロック入力調整でありながら、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７０】
また、請求項１０に記載の多段パイプラインラッチ回路は論理遅延調整手段によりラッチ回路のスルー期間の中央で、ラッチ回路の入力が確定するように入力及び出力フリップフロップ回路又はラッチ回路の論理遅延を調整する構成としているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７１】
また、請求項１１に記載の多段パイプラインラッチ回路は、ラッチ回路クロック信号供給手段により各ラッチ回路毎に固有のクロック信号を供給する構成に対して、クロック入力調整手段により各ラッチ回路毎に各クロック信号入力を調整する構成としているので、複数のラッチ回路が入力及び出力フリップフロップ回路間に設けられる位置が多様であってもクロック入力調整手段により個別に調製して、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７２】
さらに、請求項１２に記載の多段パイプラインラッチ回路は、ローカルクロック信号供給手段によりラッチ回路に第２のクロック信号を供給している構成に対して、クロック入力調整手段により特定のラッチ回路について第２のクロック信号入力を調整する構成としているので、特定のラッチ回路に対する調整で他のラッチ回路に対する調整も概ね行える構成であれば、簡単なクロック入力調整でありながら、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化してＬＳＩ製品の動作が安定したものとなる。
【００７３】
また、請求項１３に記載の多段パイプラインラッチ回路の製造方法によれば、入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給回路を選定する工程と、前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める工程とを有しているので、トランジスタ性能のばらつきによるスキュー、ＬＳＩ動作時に生じるジッタ及びｄｕｔｙ比などの変動に対して多段パイプラインラッチ回路の受ける影響を極小化したＬＳＩ製品を設計したり、製造できる。
【図面の簡単な説明】
【図１】論理遅延調整により構成した２段パイプラインラッチ回路の実装状態を示す構成図である。
【図２】クロック入力調整により構成した２段パイプラインラッチ回路の実装状態を示す構成図である。
【図３】クロック入力調整により構成した２段パイプラインラッチ回路の実装状態を示す構成図である。
【図４】論理遅延調整により構成した３段パイプラインラッチ回路の実装状態を示す構成図である。
【図５】クロック入力調整により構成した３段パイプラインラッチ回路の実装状態を示す構成図である。
【図６】クロック入力調整により構成した３段パイプラインラッチ回路の実装状態を示す構成図である。
【図７】２段、３段パイプラインの組み合わせによる７段パイプラインラッチ回路の実装状態を示す構成図である。
【図８】フリップフロップ回路及びラッチ回路を用いた２段パイプラインラッチ回路の実装状態を示す構成図である。
【符号の説明】
０００：始点フリップフロップ
００１：中間フリップフロップ
００２：終点フリップフロップ
００３：ＬＬラッチ回路
００４：ＬＨラッチ回路
０１０：論理ゲート
０１１：論理ゲート
０１２：論理ゲート
０１３：論理ゲート
０１４：論理ゲート
０２０：クロック波形
１００：始点フリップフロップ
１０１：ＬＬラッチ回路
１０２：ＬＨラッチ回路
１０３：終点エッジフリップフロップ
１１０：論理ゲート
１１１：論理ゲート
１１２：論理ゲート
１２０：クロック波形
２００：始点フリップフロップ
２０１：ＬＨラッチ回路
２０２：ＬＬラッチ回路
２０３：ＬＨラッチ回路
２０４：終点フリップフロップ
２１０：論理ゲート
２１１：論理ゲート
２１２：論理ゲート
２１３：論理ゲート
２２０：クロック波形
２２１：クロック波形
２２２：クロック波形
２２３：クロック波形
２３１：遅延素子
２３２：遅延素子
２３３：遅延素子
３００：始点フリップフロップ
３０１：ＬＬラッチ回路
３０２：ＬＨラッチ回路
３０３：ＬＬラッチ回路
３０４：ＬＨラッチ回路
３０５：終点フリップフロップ
３１０：論理ゲート
３１１：論理ゲート
３１２：論理ゲート
３１３：論理ゲート
３１４：論理ゲート
３２０：クロック波形
４００：始点フリップフロップ
４０１：ＬＨラッチ回路
４０２：ＬＬラッチ回路
４０３：ＬＨラッチ回路
４０４：ＬＬラッチ回路
４０５：ＬＨラッチ回路
４０６：終点フリップフロップ
４１０：論理ゲート
４１１：論理ゲート
４１２：論理ゲート
４１３：論理ゲート
４１４：論理ゲート
４１５：論理ゲート
４２０：クロック波形
４２１：クロック波形
４２２：クロック波形
４２３：クロック波形
４２４：クロック波形
４２５：クロック波形
４３１：遅延素子
４３２：遅延素子
４３３：遅延素子
４３４：遅延素子
４３５：遅延素子
Claims (15)
- 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、
前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給手段と、
前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記ラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める回路挿入位置選定手段と、
を具備することを特徴とする多段パイプラインラッチ回路。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。 - 前記ラッチ回路はＬＬラッチ回路とＬＨラッチ回路を有し、
前記回路挿入位置選定手段は、該ＬＬラッチ回路に関する条件として、
Ｆtpd＋Ｄ110＝3/4・Ｔclk−1/2・Ｌset
を用い、該ＬＨラッチ回路に関する条件として、
Ｆtpd＋Ｄ110＋Ｌdel＋Ｄ111＝5/4・Ｔclk−1/2・Ｌset
を用いることを特徴とする請求項１に記載の多段パイプラインラッチ回路。
但し、Ｆtpdは入力フリップフロップ回路の遅延時間：Ｄ110は入力フリップフロップ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ111はＬＬラッチ回路とＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬdelはＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：ＬsetはＬＬラッチ回路とＬＨラッチ回路のセットアップ時間：Ｔclkはクロック周期を表わしている。 - 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、
前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、
前記各ラッチ回路のスルー期間の中央で当該ラッチ回路の入力が確定するように、前記ラッチ回路毎に固有のクロック信号を供給するラッチ回路クロック信号供給手段と、
を具備し、
前記ラッチ回路クロック信号供給手段は、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路毎に固有のクロック信号を供給することを特徴とする多段パイプラインラッチ回路。 - 前記ラッチ回路の挿入位置を定める条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする請求項３に記載の多段パイプラインラッチ回路。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。 - 前記ラッチ回路は第１のＬＨラッチ回路、ＬＬラッチ回路、並びに第２のＬＨラッチ回路を有し、
前記ラッチ回路クロック信号供給手段は該第１のＬＨラッチ回路に関する条件として、
Ｄ231＝Ｆtpd＋Ｄ210−1/4・Ｔclk＋1/2・Ｌset
を用い、該ＬＬラッチ回路に関する条件として、
Ｄ232＝Ｆtpd＋Ｄ210＋Ｌdel＋Ｄ211−3/4・Ｔclk＋1/2・Ｌset
を用い、該第２のＬＨラッチ回路に関する条件として、
Ｄ233＝Ｆtpd＋Ｄ210＋Ｌdel＋Ｄ211＋Ｌdel＋Ｄ212−5/4・Ｔclk＋1/2・Ｌset
を用いることを特徴とする請求項３に記載の多段パイプラインラッチ回路。
但し、Ｆtpdは出力フリップフロップ回路の遅延時間：Ｄ210は入力フリップフロップ回路と第１のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ211は第１のＬＨラッチ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ212はＬＬラッチ回路と第２のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬdelはＬＨラッチ回路とＬＬラッチ回路のスルー遅延時間：Ｌsetは第１及び第２のＬＨラッチ回路とＬＬラッチ回路のセットアップ時間：Ｔclkはクロック周期を表わしている。 - 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、
前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、
前記ラッチ回路に第２のクロック信号を供給するローカルクロック信号供給手段とを備え、
前記ローカルクロック信号供給手段は、前記ラッチ回路における特定のラッチ回路に対してスルー期間の中央で当該ラッチ回路の入力が確定するように前記第２のクロック信号入力を選定する多段パイプラインラッチ回路であり、
前記ラッチ回路の挿入位置を定める条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする多段パイプラインラッチ回路。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。 - 前記ラッチ回路は第１のＬＨラッチ回路、ＬＬラッチ回路、並びに第２のＬＨラッチ回路を有し、
前記ローカルクロック信号供給手段は該第１のＬＨラッチ回路に関する条件として次の２式、
Ｓkew≦(1/4・Ｔclk−1/2・Ｌset)−|1/2・Ｔclk−Ｌdel−Ｄ211|
Ｓkew≦(1/4・Ｔclk−1/2・Ｌset)−|Ｔclk−2・Ｌdel−Ｄ211−Ｄ212|
を用い、該ＬＬラッチ回路に関する条件として次の２式、
Ｓkew≦(1/4・Ｔclk−1/2・Ｌset)−|1/2・Ｔclk−Ｌdel−Ｄ211|
Ｓkew≦(1/4・Ｔclk−1/2・Ｌset)−|1/2・Ｔclk−Ｌdel−Ｄ212|
を用い、該第２のＬＨラッチ回路に関する条件として次の２式、
Ｓkew≦(1/4・Ｔclk−1/2・Ｌset)−|Ｔclk−2・Ｌdel−Ｄ211−Ｄ212|
Ｓkew≦(1/4・Ｔclk−1/2・Ｌset)−|1/2・Ｔclk−Ｌdel−Ｄ212|
を用い、該６条件の中で最もＳkewが大なる条件に合わせて前記第２のクロック信号入力を選定することを特徴とする請求項６に記載の多段パイプラインラッチ回路。
但し、Ｄ211は第１のＬＨラッチ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ212はＬＬラッチ回路と第２のＬＨラッチ回路の間に実装された論理ゲートの遅延時間：ＬdelはＬＨラッチ回路とＬＬラッチ回路のスルー遅延時間：Ｌsetは第１及び第２のＬＨラッチ回路とＬＬラッチ回路のセットアップ時間：Ｔclkはクロック周期：Ｓkewはクロックのずれを表わしている。 - 前記入力及び出力フリップフロップ回路と前記ラッチ回路の論理遅延が等しいと共に、
前記特定のラッチ回路はパイプラインの真中に位置するラッチ回路であることを特徴とする請求項６に記載の多段パイプラインラッチ回路。 - 前記ローカルクロック信号供給手段は、前記クロック信号供給手段の出力するクロック信号を遅延素子に入力して、前記ラッチ回路に第２のクロック信号を供給することを特徴とする請求項６乃至請求項８の何れかに記載の多段パイプラインラッチ回路。
- 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、
前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給手段と、
前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の論理遅延を調整する論理遅延調整手段と、
を具備することを特徴とする多段パイプラインラッチ回路。 - 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、
前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、
前記ラッチ回路毎に固有のクロック信号を供給するラッチ回路クロック信号供給手段と、
前記各ラッチ回路のスルー期間の中央で当該ラッチ回路の入力が確定するように、前記各ラッチ回路の各クロック信号入力を調整するクロック入力調整手段と、
を具備することを特徴とする多段パイプラインラッチ回路。 - 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられた複数のラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路において、
前記入力及び出力フリップフロップ回路に第１のクロック信号を供給するクロック信号供給手段と、
前記ラッチ回路に第２のクロック信号を供給するローカルクロック信号供給手段と、
前記入力及び出力フリップフロップ回路と前記ラッチ回路の論理遅延により、前記ラッチ回路における特定のラッチ回路に対して、スルー期間の中央で当該ラッチ回路の入力が確定するように前記第２のクロック信号入力を調整するクロック入力調整手段と、
を具備することを特徴とする多段パイプラインラッチ回路。 - 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作するラッチ回路の製造方法であって、
前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号を供給するクロック信号供給回路を選定する工程と、
前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定める工程と、
を具備することを特徴とする多段パイプラインラッチ回路の製造方法。 - 入力信号が印加される入力フリップフロップ回路と、出力信号を供給する出力フリップフロップ回路と、該入力及び出力フリップフロップ回路間に設けられたラッチ回路とを備え、２段以上のパイプラインとして動作する多段パイプラインラッチ回路における回路挿入位置選定方法であって、
前記入力及び出力フリップフロップ回路及びラッチ回路に共通のクロック信号が供給されるものであり、
前記ラッチ回路のスルー期間の中央で前記ラッチ回路の入力が確定するように、前記ラ ッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、前記入力及び出力フリップフロップ回路又はラッチ回路の挿入位置を定めることを特徴とする回路挿入位置選定方法。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ set はラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。 - 前記ラッチ回路はＬＬラッチ回路とＬＨラッチ回路を有し、
該ＬＬラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＝ 3/4 ・Ｔ clk − 1/2 ・Ｌ set
を用い、該ＬＨラッチ回路に関する条件として、
Ｆ tpd ＋Ｄ 110 ＋Ｌ del ＋Ｄ 111 ＝ 5/4 ・Ｔ clk − 1/2 ・Ｌ set
を用いることを特徴とする請求項１４に記載の回路挿入位置選定方法。
但し、Ｆ tpd は入力フリップフロップ回路の遅延時間：Ｄ 110 は入力フリップフロップ回路とＬＬラッチ回路の間に実装された論理ゲートの遅延時間：Ｄ 111 はＬＬラッチ回路とＬＨラッチ回路の間に実装された論理ゲートの遅延時間：Ｌ del はＬＬラッチ回路とＬＨラッチ回路のスルー遅延時間：Ｌ set はＬＬラッチ回路とＬＨラッチ回路のセットアップ時間：Ｔ clk はクロック周期を表わしている。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33494599A JP3617392B2 (ja) | 1999-11-25 | 1999-11-25 | 多段パイプラインラッチ回路及びその製造方法 |
| US09/717,160 US6466066B1 (en) | 1999-11-25 | 2000-11-21 | Multistage pipeline latch circuit and manufacturing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33494599A JP3617392B2 (ja) | 1999-11-25 | 1999-11-25 | 多段パイプラインラッチ回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156598A JP2001156598A (ja) | 2001-06-08 |
| JP3617392B2 true JP3617392B2 (ja) | 2005-02-02 |
Family
ID=18283001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33494599A Expired - Fee Related JP3617392B2 (ja) | 1999-11-25 | 1999-11-25 | 多段パイプラインラッチ回路及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6466066B1 (ja) |
| JP (1) | JP3617392B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003234643A (ja) | 2002-02-07 | 2003-08-22 | Mitsubishi Electric Corp | 半導体集積回路装置の設計方法および半導体集積回路装置 |
| US7207024B2 (en) * | 2002-09-13 | 2007-04-17 | Cadence Design Sytems, Inc. | Automatic insertion of clocked elements into an electronic design to improve system performance |
| US6856270B1 (en) | 2004-01-29 | 2005-02-15 | International Business Machines Corporation | Pipeline array |
| JP4419633B2 (ja) | 2004-03-25 | 2010-02-24 | 日本電気株式会社 | 論理回路設計システム、論理回路設計方法およびそのプログラム |
| US7643591B2 (en) * | 2006-07-26 | 2010-01-05 | International Business Machines Corproation | Transition balancing for noise reduction /Di/Dt reduction during design, synthesis, and physical design |
| US7823107B2 (en) * | 2007-10-19 | 2010-10-26 | International Business Machines Corporation | Transition balancing for noise reduction/Di/Dt reduction during design, synthesis, and physical design |
| US8918748B1 (en) * | 2012-08-24 | 2014-12-23 | Altera Corporation | M/A for performing automatic latency optimization on system designs for implementation on programmable hardware |
| US20220013154A1 (en) * | 2015-12-29 | 2022-01-13 | Sudarshan Kumar | Low Power Content Addressable Memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200836A (ja) | 1986-02-27 | 1987-09-04 | Sharp Corp | デ−タ取り込み回路 |
| JPH05166303A (ja) | 1991-12-16 | 1993-07-02 | Hitachi Ltd | データ入力装置 |
| JPH09230958A (ja) | 1995-12-20 | 1997-09-05 | Hitachi Ltd | 半導体集積回路装置 |
| JP3429977B2 (ja) | 1997-05-16 | 2003-07-28 | 富士通株式会社 | スキュー低減回路及び半導体装置 |
| JP3202655B2 (ja) | 1997-05-29 | 2001-08-27 | 日本電気株式会社 | シフトレジスタ装置、その駆動方法 |
| JP3251882B2 (ja) * | 1997-08-13 | 2002-01-28 | 株式会社東芝 | 半導体記憶装置 |
| US6265904B1 (en) * | 1998-10-02 | 2001-07-24 | Vlsi Technology Inc. | Digital phase shift amplification and detection system and method |
-
1999
- 1999-11-25 JP JP33494599A patent/JP3617392B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-21 US US09/717,160 patent/US6466066B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001156598A (ja) | 2001-06-08 |
| US6466066B1 (en) | 2002-10-15 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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