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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した表示用パネルに関する。また、該表示用パネルにＩＣを実装した表示用モジュールに関する。なお本明細書において、表示用パネル及び表示用モジュールを発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。
【０００４】
そしてさらに、自発光型素子として発光素子を有したアクティブマトリクス型の発光装置の研究が活発化している。発光装置は有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
発光装置は、液晶ディスプレイと異なり自発光型である。発光素子は一対の電極（陽極と陰極）間に、電場を加えることでルミネッセンスが発生する有機化合物を含む層（以下、有機化合物層と記す）が挟まれた構造となっているが、有機化合物層は通常、積層構造となっている。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進められている発光装置は殆どこの構造を採用している。
【０００６】
有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちのいずれか一方の発光を用いても良いし、または両方の発光を用いても良い。
【０００７】
また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０００８】
本明細書において陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。
【０００９】
そして、上記構造でなる有機化合物層に一対の電極から所定の電圧をかけ、それにより発光層においてキャリアの再結合が起こって発光する。なお本明細書において発光素子が発光することを、発光素子が駆動すると呼ぶ。また、本明細書中では、陽極、有機化合物層及び陰極で形成される発光素子を発光素子と呼ぶ。
【００１０】
【発明が解決しようとする課題】
発光装置はバックライトを用いる必要がないことから、液晶ディスプレイに比べて、ディスプレイ自身の厚さと重さを抑えることができる。そのため近年、発光装置は液晶ディスプレイに代わり、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）の表示部に用いられるようになっている。
【００１１】
そして携帯情報端末の消費電力を抑えるために、表示部に用いる発光装置の消費電力を抑えることが望まれていた。
【００１２】
また近年、テレビやラジオなどの放送局側のデジタル化に加え、家庭用の受信機やＶＴＲなどもデジタル化が進んでいる。そして放送システムのデジタル化の次の段階は、放送電波のデジタル化、すなわちデジタル放送の実現であり、これに向けて盛んに研究開発が行われている。
【００１３】
発光装置のデジタル駆動には時間階調表示がある。時間階調表示とは１フレーム期間中に発光素子が発光する時間を制御することで階調表示を行う駆動方法である。
【００１４】
発光装置をデジタル駆動で時間階調表示させた場合、表示する画像の階調数を高くすると、画素に入力される画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）が書き換えられる回数が多くなる。そのため画素にデジタルビデオ信号を入力するための駆動回路群の消費電力が大きくなってしまい、発光装置の消費電力が大きくなる。
【００１５】
また発光素子は自発光型であるため、表示する画像によって発光素子が１フレーム期間中に発光する期間が左右される。そのため発光装置の消費電力は、表示する画像によって左右される。
【００１６】
またさらに発光素子に流れる電流の大きさは、温度によっても左右される。発光素子の電極間にかかる電圧が同じであっても、発光素子が有する温度特性によって、有機化合物層の温度が高くなれば高くなるほど、発光素子を流れる電流は大きくなる。よって発光装置を使用する環境温度が高ければ高いほど、発光装置の消費電力が大きくなり、発光素子の輝度も上昇してしまう。
【００１７】
本発明は上述したことに鑑み、発光装置及び発光装置を表示部に用いる電子機器の消費電力を抑えることを課題とする。
【００１８】
【課題を解決するための手段】
本発明の第１の構成は、発光装置において、モノクロの表示を行う場合、画素部に表示される画像によって画像の明暗を反転させることを特徴とする。
【００１９】
上記構成によって、発光素子に流れる電流の大きさをある程度抑えることができ、発光装置の消費電力を抑えることができる。
【００２０】
また本発明の第２の構成は、デジタル駆動の時分割階調表示を行う発光装置において、発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そのビット数を落としてから画素部に入力することを特徴とする。具体的には、最下位ビットのデジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジタルビデオ信号のビット数を落としてゆく。
【００２１】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なくなるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビデオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電力も抑えることができる。
【００２２】
また本発明の第３の構成では、発光装置に温度モニター用の発光素子を設ける。そして温度モニター用の発光素子の一方の電極を定電流源に接続する。そしてモニター用の発光素子の温度特性を用いて、画素の発光素子を流れる電流の大きさを一定に保つ。
【００２３】
上記構成によって、有機化合物層の温度が変化しても画素の発光素子を流れる電流の大きさを一定に保つことができる。よって発光装置の環境温度が上昇しても、発光装置の消費電力が大きくなるのを抑えることができ、輝度も一定に保つことができる。
【００２４】
本発明は上述した第１から第３の構成によって、発光装置及び該発光装置を用いた電子機器の消費電力を抑えることが可能である。なお本発明は、第１から第３の構成のいずれか１つを有していればよい。また第１から第３の構成のうちの複数の構成を有していても良いし、全てを有していても良い。
【００２５】
以下に本発明の構成を示す。
【００２６】
本発明によって、
複数の画素を有する表示装置であって、
前記複数の画素に入力されるデジタルビデオ信号の極性を反転することによって、前記複数の画素の輝度を変えることを特徴とする表示装置が提供される。
【００２７】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路は出力の極性を切り替える切り替え回路を有しており、
前記切り替え回路に入力されたデジタルビデオ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、前記複数の画素に入力することを特徴とする表示装置が提供される。
【００２８】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記複数の画素は発光素子をそれぞれ有しており、
前記ソース信号線駆動回路はシフトレジスタと、１つまたは複数のラッチと、切り替え回路とを有しており、
前記１つまたは複数のラッチから前記切り替え回路に入力されたデジタルビデオ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、前記複数の画素に入力することを特徴とする表示装置が提供される。
【００２９】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記複数の画素は発光素子をそれぞれ有しており、
前記ソース信号線駆動回路はシフトレジスタと、１つまたは複数のラッチと、切り替え回路とを有しており、
前記１つまたは複数のラッチから前記切り替え回路に入力されたデジタルビデオ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、前記複数の画素に入力しており、
１フレーム期間中における全ての前記発光素子の発光する期間の長さの平均が、１フレーム期間中における全ての前記発光素子の発光する期間の長さの最大値の半分以下であることを特徴とする表示装置が提供される。
【００３０】
前記切り替え回路はインバーターと、第１のアナログスイッチと、第２のアナログスイッチとを有しており、
前記切り替え回路に入力されたデジタルビデオ信号は、前記インバーターを介して前記第１のアナログスイッチの入力端子に入力し、
また前記１つまたは複数のラッチから出力されたデジタルビデオ信号は、前記第２のアナログスイッチの入力端子に入力し、
切り替え信号が前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子から入力し、
前記切り替え信号の極性が反転した信号が前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子から入力し、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力される信号が、前記切り替え回路から出力されることを特徴としていても良い。
【００３１】
前記切り替え回路はインバーターと、第１のＮＡＮＤと、第２のＮＡＮＤと、ＮＯＲとを有しており、
前記第１のＮＡＮＤに、切り替え信号と、前記インバーターを介してデジタルビデオ信号とが入力され、
前記第２のＮＡＮＤに、前記切り替え信号の極性を反転させた信号と、前記デジタルビデオ信号とが入力され、
前記第１のＮＡＮＤから出力された信号と、前記第２のＮＡＮＤから出力された信号とが前記ＮＯＲに入力され、
前記ＮＯＲから出力された信号が前記切り替え回路から出力されることを特徴としていても良い。
【００３２】
本発明によって、
複数の画素とソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路に入力されるデジタルビデオ信号のうち、上位ビットのデジタルビデオ信号のみが前記複数の画素に入力されることを特徴とする表示装置が提供される。
【００３３】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラッチと、クロック信号制御回路とを有しており、
前記クロック信号制御回路を介してクロック信号が前記シフトレジスタに入力されることによって、前記シフトレジスタからタイミング信号が出力され、
前記タイミング信号によって前記第１のラッチにデジタルビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたデジタルビデオ信号が前記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたデジタルビデオ信号は、前記複数の画素に入力され、
前記クロック信号制御回路は、一定の期間、前記クロック信号の代わりに、一定の固定電位を前記シフトレジスタに与えることで、前記第１のラッチに入力して保持するデジタルビデオ信号のビット数を減らしていることを特徴とする表示装置が提供される。
【００３４】
前記クロック信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにクロック信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記クロック信号制御回路から出力されることを特徴としていても良い。
【００３５】
前記クロック信号制御回路は第１のアナログスイッチと、第２のアナログスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にクロック信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力された信号は、前記クロック信号制御回路から出力されることを特徴としていても良い。
【００３６】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、を有する表示装置であって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラッチと、タイミング信号制御回路とを有しており、
前記シフトレジスタから出力されたタイミング信号が前記タイミング信号制御回路を介して前記第１のラッチに入力され、
前記第１のラッチに入力された前記タイミング信号によって、前記第１のラッチにデジタルビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたデジタルビデオ信号が前記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたデジタルビデオ信号は、前記複数の画素に入力され、
前記タイミング信号制御回路は、一定の期間、前記シフトレジスタから出力された前記タイミング信号の代わりに、一定の固定電位を前記第１のラッチに与えることで、前記第１のラッチに入力して保持するデジタルビデオ信号のビット数を減らしていることを特徴とする表示装置が提供される。
【００３７】
前記タイミング信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにタイミング信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記タイミング信号制御回路から出力されることを特徴としていても良い。
【００３８】
前記タイミング信号制御回路は第１のアナログスイッチと、第２のアナログスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にタイミング信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力された信号は、前記タイミング信号制御回路から出力されることを特徴としていても良い。
【００３９】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラッチと、スタートパルス信号制御回路とを有しており、
前記スタートパルス信号制御回路を介してスタートパルス信号が前記シフトレジスタに入力されることによって、前記シフトレジスタからタイミング信号が出力され、
前記タイミング信号によって前記第１のラッチにデジタルビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたデジタルビデオ信号が前記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたデジタルビデオ信号は、前記複数の画素に入力され、
前記スタートパルス信号制御回路は、一定の期間、前記スタートパルス信号の代わりに、一定の固定電位を前記シフトレジスタに与えることで、前記第１のラッチに入力して保持するデジタルビデオ信号のビット数を減らしていることを特徴とする表示装置が提供される。
【００４０】
前記スタートパルス信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにスタートパルス信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記スタートパルス信号制御回路から出力されることを特徴としていても良い。
【００４１】
前記スタートパルス信号制御回路は第１のアナログスイッチと、第２のアナログスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にスタートパルス信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力された信号は、前記スタートパルス信号制御回路から出力されることを特徴としていても良い。
【００４２】
本発明によって、
複数の発光素子を有する複数の画素と、モニター用発光素子とを有する表示装置であって、前記モニター用発光素子の温度特性を用いて前記複数の発光素子を流れる電流の大きさを一定に保つことを特徴とする表示装置が提供される。
【００４３】
本発明によって、
複数の画素を有する画素部と、電源供給線と、バッファアンプと、モニター用発光素子と、定電流源とを有する表示装置であって、
前記複数の画素は薄膜トランジスタと発光素子をそれぞれ有しており、
前記モニター用発光素子及び前記発光素子は第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた有機化合物層とをそれぞれ有しており、
前記モニター用発光素子の第１の電極と前記定電流源とは接続されており、
前記モニター用発光素子の第１の電極と前記バッファアンプの非反転入力端子が接続されており、
前記バッファアンプの出力端子は前記電源供給線に接続されており、
前記電源供給線の電位は前記薄膜トランジスタを介して前記発光素子の第１の電極に与えられていることを特徴とする表示装置が提供される。
【００４４】
本発明によって、
複数の画素を有する画素部と、電源供給線と、バッファアンプと、モニター用発光素子と、定電流源と、加算回路とを有する表示装置であって、
前記複数の画素は薄膜トランジスタと発光素子をそれぞれ有しており、
前記モニター用発光素子及び前記発光素子は第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた有機化合物層とをそれぞれ有しており、
前記モニター用発光素子の第１の電極と前記定電流源とは接続されており、
前記モニター用発光素子の第１の電極と前記バッファアンプの非反転入力端子が接続されており、
前記バッファアンプの出力端子は加算回路の入力端子に接続されており、
前記加算回路の出力端子は前記電源供給線に接続されており、
前記加算回路の入力端子と出力端子とは、常に一定の電位差を有しており、
前記電源供給線の電位は前記薄膜トランジスタを介して前記発光素子の第１の電極に与えられていることを特徴とする表示装置が提供される。
【００４５】
本発明は、前記表示装置を用いることを特徴とするビデオカメラ、画像再生装置、ヘッドマウントディスプレイ、携帯電話または携帯情報端末であっても良い。
【００４６】
【発明の実施の形態】
（実施の形態１）
本発明の第１の構成について説明する。本発明の第１の構成を有する発光装置のブロック図を、図１に示す。
【００４７】
１０１は画素部であり、複数の画素がマトリクス状に設けられている。１０２はソース信号線駆動回路であって、１０３はゲート信号線駆動回路である。
【００４８】
ソース信号線駆動回路１０２はシフトレジスタ１０２−１、ラッチ（Ａ）１０２−２、ラッチ（Ｂ）１０２−３、切り替え回路１０２−４を有している。なお本発明のソース信号線駆動回路は、上述したものの他にレベルシフトやバッファ等を有していても良い。
【００４９】
また図示しないが、ゲート信号線駆動回路１０３はシフトレジスタ、バッファを有している。また場合によっては、シフトレジスタ、バッファの他にレベルシフトを有していても良い。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【００５０】
ソース信号線駆動回路１０２において、シフトレジスタ１０２−１にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２−１は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、後段の回路へタイミング信号を順次供給する。
【００５１】
なお、シフトレジスタ１０２−１から出力されるタイミング信号をバッファ等（図示せず）を通して後段の回路へタイミング信号を順次供給しても良い。シフトレジスタ１０２−１からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【００５２】
シフトレジスタ１０２−１から出力されたタイミング信号は、ラッチ（Ａ）１０２−２に供給される。ラッチ（Ａ）１０２−２は、ｎビットのデジタルビデオ信号（n bit digital video signals）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２−２は、前記タイミング信号が入力されると、ソース信号線駆動回路１０２の外部から供給されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【００５３】
なお、ラッチ（Ａ）１０２−２にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）１０２−２が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１０２−２が有する複数のステージのラッチをいくつかのグループに分け、グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【００５４】
ラッチ（Ａ）１０２−２の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの期間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１０２−２中で一番左側のステージのラッチにデジタルビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００５５】
１ライン期間が終了すると、ラッチ（Ｂ）１０２−３にラッチ信号（Latch Signals）が供給される。この瞬間、ラッチ（Ａ）１０２−２に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）１０２−３に一斉に送出され、ラッチ（Ｂ）１０２−３の全ステージのラッチに書き込まれ、保持される。
【００５６】
デジタルビデオ信号をラッチ（Ｂ）１０２−３に送出し終えたラッチ（Ａ）１０２−２には、シフトレジスタ１０２−１からのタイミング信号に基づき、再びソース信号線駆動回路１０２の外部から供給されるデジタルビデオ信号の書き込みが順次行われる。
【００５７】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２−２に書き込まれ保持されているデジタルビデオ信号が、一斉に切り替え回路１０２−４に入力される。切り替え回路１０２−４は、切り替え信号（Shift Signals）によって、ラッチ（Ｂ）１０２−２から入力されたデジタルビデオ信号の極性を反転させて、もしくは反転させずに出力する。
【００５８】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。デジタルビデオ信号の極性を反転させるとは、「０」の情報を有するデジタルビデオ信号を「１」の情報を有するデジタルビデオ信号に変換し、「１」の情報を有するデジタルビデオ信号を「０」の情報を有するデジタルビデオ信号に変換することを意味する。
【００５９】
なお切り替え信号は、ラッチ（Ｂ）１０２−２から入力されたデジタルビデオ信号の極性を反転させるか、させないかを選択する信号である。１フレーム期間中における全ての発光素子の発光する期間の長さの平均が、画素部１０１に全白を表示させたときの１フレーム期間中における発光素子の発光する期間の長さの半分よりも長くなったとき、切り替え信号によってデジタルビデオ信号の極性を反転させることで、消費電力を低減できる。逆に、１フレーム期間中における全ての発光素子の発光する期間の長さの平均が、画素部１０１に全白を表示させたときの１フレーム期間中における発光素子の発光する期間の長さの半分よりも短くなったとき、切り替え信号によってデジタルビデオ信号の極性を反転させない方が消費電力を抑えることができる。
【００６０】
なお、切り替え信号によってデジタルビデオ信号の極性を反転させるかさせないかは、使用者が選択しても良いし、表示される画像によって自動的に選択されるようにしても良い。
【００６１】
切り替え回路１０２−４から出力されたデジタルビデオ信号は、ソース信号線に入力される。
【００６２】
一方、ゲート信号線駆動回路１０３において、シフトレジスタ（図示せず）からのゲート信号がバッファ（図示せず）に入力され、対応するゲート信号線（走査線とも呼ぶ）に入力される。
【００６３】
ゲート信号線に入力されたゲート信号によって、ソース信号線に入力されたデジタルビデオ信号が画素に入力される。
【００６４】
なお本発明において、ソース信号線駆動回路１０２とゲート信号線駆動回路１０３は、画素部１０１と同じ基板上に形成されていても良いし、ＩＣチップ上に形成してＦＰＣやＴＡＢ等を介して画素部１０１と接続されていても良い。
【００６５】
本実施の形態の上記構成によって、デジタル駆動の時分割階調表示を行う発光装置がモノクロの表示を行う場合、画素部に表示される画像によって画像の明暗を反転させることができる。具体的には、１フレーム期間中における全ての発光素子の発光する期間の長さの平均が、画素部１０１に全白を表示させたときの１フレーム期間中における発光素子の発光する期間の長さの半分よりも長くなるような場合、画素部に表示される画像の明暗を反転させれば良い。逆に、１フレーム期間中における全ての発光素子の発光する期間の長さの平均が、画素部１０１に全白を表示させたときの１フレーム期間中における発光素子の発光する期間の長さの半分よりも短くなったときは、画素部に表示される画像の明暗を反転させない方がよい。
【００６６】
なお、本実施の形態では、ソース信号線駆動回路の中に切り変え回路が含まれている構成を有しているが、切り変え回路はソース信号線駆動回路に含まれていなくても良い。
【００６７】
また、本実施の形態ではデジタルビデオ信号を用いた場合についてのみ説明したが、本発明はデジタルビデオ信号だけではなく、アナログのビデオ信号にも適用することが可能である。
【００６８】
よって、本発明の第１の構成によって発光素子に流れる電流の大きさをある程度抑えることができ、発光装置の消費電力を抑えることができる。
【００６９】
（実施の形態２）
次に、本発明の第２の構成について説明する。本発明の第２の構成を有する発光装置のブロック図を、図２に示す。なお図１で示したものと同じものは、図１と同じ符号で示す。
【００７０】
本実施の形態の発光装置は、クロック信号制御回路１０６によって、クロック信号（ＣＬＫ）の代わりに、一定の電位をシフトレジスタ１０２−１に与えることを可能にした。
【００７１】
具体的には、クロック信号制御回路１０６によって、一定の期間クロック信号の代わりに一定の電位（固定電位）をシフトレジスタ１０２−１に入力するようにした。上記構成により、１〜ｍビット目（ｍは１からｎまでの任意の整数）までの下位ビットのデジタルビデオ信号を、ラッチ（Ａ）１０２−２に書き込むためのタイミング信号が、ラッチ（Ａ）１０２−２に入力しないようにした。よってソース信号線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【００７２】
なお本実施の形態の発光装置は、図１とは異なり、ソース信号線駆動回路１０２が切り替え回路１０２−４を有していない。そのため、ラッチ（Ｂ）１０２−３に書き込まれて保持されているデジタルビデオ信号は、ラッチ（Ｂ）１０２−３に入力されるラッチ信号によってソース信号線に入力される。
【００７３】
本実施の形態では、デジタル駆動の時分割階調表示を行う発光装置において、発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そのビット数を落としてから画素部に入力している。具体的には、最下位ビットのデジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジタルビデオ信号のビット数を落としてゆく。
【００７４】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なくなるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビデオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電力も抑えることができる。
【００７５】
なお本実施の形態において、クロック信号制御回路１０６は、画素部１０１と同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても良い。
【００７６】
（実施の形態３）
次に、本発明の第２の構成の、実施の形態２とは異なる例について説明する。本発明の第２の構成を有する発光装置のブロック図を、図３に示す。なお図１で示したものと同じものは、図１と同じ符号で示す。
【００７７】
本実施の形態の発光装置は、タイミング信号制御回路１０７によって、シフトレジスタ１０２−１から出力されるタイミング信号の代わりに、一定の電位をラッチ（Ａ）１０２−２に与えることができるようにした。
【００７８】
具体的には、タイミング信号制御回路１０７によって、一定の期間シフトレジスタ１０２−１から出力されるタイミング信号の代わりに、一定の電位（固定電位）をラッチ（Ａ）１０２−２に与えるようにした。上記構成により、１〜ｍビット目（ｍは１からｎまでの任意の整数）までの下位ビットのデジタルビデオ信号をラッチ（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−２に入力しないようにした。よってソース信号線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、ｍ＋１ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【００７９】
なお本実施の形態において固定電位は、ラッチ（Ａ）１０２−２にデジタルビデオ信号が書き込まれないような電位であることが必要である。
【００８０】
本実施の形態では、デジタル駆動の時分割階調表示を行う発光装置において、発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そのビット数を落としてから画素部に入力している。具体的には、最下位ビットのデジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジタルビデオ信号のビット数を落としてゆく。
【００８１】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なくなるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビデオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電力も抑えることができる。
【００８２】
なお本実施の形態において、タイミング信号制御回路１０７は、画素部１０１と同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても良い。
【００８３】
（実施の形態４）
次に、本発明の第２の構成の、実施の形態２及び３とは異なる例について説明する。本発明の第２の構成を有する発光装置のブロック図を、図４に示す。なお図１で示したものと同じものは、図１と同じ符号で示す。
【００８４】
本実施の形態の発光装置は、スタートパルス信号制御回路１０８によって、スタートパルス信号（ＳＰ）の代わりに、一定の電位をシフトレジスタ１０２−１に与えることができるようにした。
【００８５】
具体的には、１〜ｍビット目（ｍは１からｎまでの任意の整数）までの下位ビットのデジタルビデオ信号をラッチ（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−２に入力しないように、スタートパルス信号制御回路１０８によってスタートパルス信号の代わりに一定の電位（固定電位）を一定の期間シフトレジスタ１０２−１に与えるようにした。よってソース信号線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【００８６】
なお本実施の形態において固定電位は、シフトレジスタ１０２−１からタイミング信号が出力されないような電位であることが必要である。
【００８７】
本実施の形態では、デジタル駆動の時分割階調表示を行う発光装置において、発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そのビット数を落としてから画素部に入力している。具体的には、最下位ビットのデジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジタルビデオ信号のビット数を落としてゆく。
【００８８】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なくなるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビデオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電力も抑えることができる。
【００８９】
なお本実施の形態において、スタートパルス信号制御回路１０８は、画素部１０１と同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても良い。
【００９０】
（実施の形態５）
次に、本発明の第３の構成について図５を用いて説明する。５０１は電源供給線を示している。なお本明細書において電源供給線は、ソース信号線に入力されるデジタルビデオ信号によって画素部の発光素子が有する画素電極に所定の電位を与えるための配線である。本明細書では電源供給線の電位を電源電位と呼ぶ。
【００９１】
５０２はバッファアンプ（緩衝増幅器）であり、５０３はモニター用発光素子、５０４は定電流源である。モニター用発光素子５０３の一方の電極は定電流源５０４に接続されており、モニター用発光素子５０３には常に一定の電流が流れている。そして発光素子が有する有機化合物層の温度が変化すると、モニター用発光素子５０３を流れる電流の大きさが変化しないかわりに、定電流源５０４に接続されているモニター用発光素子５０３の電極の電位が変化する。
【００９２】
一方バッファアンプ５０２は２つの入力端子と１つの出力端子とを有しており、２つの入力端子のうち一方は非反転入力端子（＋）、もう一方は反転入力端子（−）である。モニター用発光素子５０３の一方の電極の電位は、バッファアンプ５０２の非反転入力端子に与えられる。
【００９３】
バッファアンプ５０２は、定電流源５０４に接続されたモニター用発光素子５０３の画素電極の電位が、電源供給線５０１の配線容量等の負荷によって変化するのを防ぐ回路である。よってバッファアンプ５０２の非反転入力端子に与えられた電位は、電源供給線５０１の配線容量等の負荷によって変化することなく出力端子から出力され、電源電位として電源供給線に与えられる。
【００９４】
よって、環境温度の変化により、モニター用発光素子５０３または画素部の発光素子の有機化合物層の温度が変化しても、発光素子に一定の電流が流れるように電源電位が変化する。よって発光装置の環境温度が上昇しても、発光装置の消費電力が大きくなるのを抑えることができる。
【００９５】
なお本実施の形態において、バッファアンプ５０２、モニター用発光素子５０３、定電流源５０４は、画素部と同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても良い。またモニター用発光素子５０３は画素部の中に含まれていても良いし、画素部とは別個に設けても良い。
【００９６】
本発明は上述した第１から第３の構成によって、発光装置及び該発光装置を用いた電子機器の消費電力を抑えることが可能である。なお本発明は、第１から第３の構成のいずれか１つを有していればよい。また第１から第３の構成のうちの複数の構成を有していても良いし、全てを有していても良い。
【００９７】
本発明は上記３つの構成によって、発光装置の消費電力を抑えることが可能になる。
【００９８】
【実施例】
以下に、本発明の実施例について説明する。
【００９９】
（実施例１）
本実施例では、本発明の発光装置の画素部の構造とその駆動方法について説明する。
【０１００】
本実施例の発光装置の画素部３０１の拡大図を図６に示す。ソース信号線（Ｓ１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、ゲート信号線（Ｇ１〜Ｇｙ）が画素部３０１に設けられている。
【０１０１】
本実例の場合、ソース信号線（Ｓ１〜Ｓｘ）と、電源供給線（Ｖ１〜Ｖｘ）と、ゲート信号線（Ｇ１〜Ｇｙ）とを１つずつ備えた領域が画素３０４である。画素部３０１にはマトリクス状に複数の画素３０４が配置されることになる。
【０１０２】
画素３０４の拡大図を図７に示す。図７において、３０５はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ３０５のゲート電極は、ゲート信号線Ｇ（Ｇ１〜Ｇｘ）に接続されている。スイッチング用ＴＦＴ３０５のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘ）に、もう一方が電流制御用ＴＦＴ３０６のゲート電極、各画素が有するコンデンサ３０８にそれぞれ接続されている。
【０１０３】
コンデンサ３０８はスイッチング用ＴＦＴ３０５が非選択状態（オフ状態）にある時、電流制御用ＴＦＴ３０６のゲート電圧（ゲート電極とソース領域間の電位差）を保持するために設けられている。なお本実施の形態ではコンデンサ３０８を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ３０８を設けない構成にしても良い。
【０１０４】
また、電流制御用ＴＦＴ３０６のソース領域とドレイン領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘ）に接続され、もう一方は発光素子３０７に接続される。電源供給線Ｖはコンデンサ３０８に接続されている。
【０１０５】
発光素子３０７は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極が電流制御用ＴＦＴ３０６のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が電流制御用ＴＦＴ３０６のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【０１０６】
発光素子３０７の対向電極には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。電源電位と対向電位は、本発明の発光装置に、外付けのＩＣ等により設けられた電源によって与えられる。
【０１０７】
スイッチング用ＴＦＴ３０５、電流制御用ＴＦＴ３０６は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし電流制御用ＴＦＴ３０６のソース領域またはドレイン領域が発光素子３０７の陽極と接続されている場合、電流制御用ＴＦＴ３０６はｐチャネル型ＴＦＴであることが望ましい。また、電流制御用ＴＦＴ３０６のソース領域またはドレイン領域が発光素子３０７の陰極と接続されている場合、電流制御用ＴＦＴ３０６はｎチャネル型ＴＦＴであることが望ましい。
【０１０８】
またスイッチング用ＴＦＴ３０５、電流制御用ＴＦＴ３０６は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０１０９】
次に上述した構成を有する本発明の発光装置の駆動方法について、図８を用いて説明する。
【０１１０】
まず、電源供給線の電源電位は発光素子の対向電極の電位と同じになる。そしてゲート信号線Ｇ１に、ゲート信号線駆動回路からゲート信号が入力される。その結果、ゲート信号線Ｇ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ３０５がオンの状態になる。
【０１１１】
そして同時に、ソース信号線（Ｓ１〜Ｓｘ）にソース信号線駆動回路から、１ビット目のデジタルビデオ信号が入力される。デジタルビデオ信号はスイッチング用ＴＦＴ３０５を介して電流制御用ＴＦＴ３０６のゲート電極に入力される。
【０１１２】
次にＧ１へのゲート信号の入力が終了すると同時に、ゲート信号線Ｇ２に同様にゲート信号が入力される。そしてゲート信号線Ｇ２に接続されている全ての画素のスイッチング用ＴＦＴ３０５がオンの状態になり、２ライン目の画素にソース信号線（Ｓ１〜Ｓｘ）から１ビット目のデジタルビデオ信号が入力される。
【０１１３】
そして順に、全てのゲート信号線（Ｇ１〜Ｇｘ）にゲート信号が入力されていく。全てのゲート信号線（Ｇ１〜Ｇｘ）が選択され、全てのラインの画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１１４】
書込期間Ｔａ１が終了すると次に発光期間Ｔｒ１になる。発光期間Ｔｒ１では、電源供給線の電源電位は、電源電位が発光素子の画素電極に与えられたときに発光素子が発光する程度に、対向電極との間に電位差を有する電位になる。
【０１１５】
そして本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、電流制御用ＴＦＴ３０６はオフの状態となっている。よって発光素子３０７の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子３０７は発光しない。
【０１１６】
逆に、「１」の情報を有していた場合、電流制御用ＴＦＴ３０６はオンの状態となっている。よって発光素子３０７の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子３０７は発光する。
【０１１７】
このように、表示期間Ｔｒ１では発光素子３０７が発光、または非発光の状態になり、全ての画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。図８では説明を簡便にするために、特に１ライン目の画素の表示期間についてのみ示す。全てのラインの表示期間が開始されるタイミングは同じである。
【０１１８】
表示期間Ｔｒ１が終了すると書込期間Ｔａ２となり、電源供給線の電源電位は発光素子の対向電極の電位と同じになる。そして書込期間Ｔａ１の場合と同様に順に全てのゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全てのラインの画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１１９】
書込期間Ｔａ２が終了すると表示期間Ｔｒ２になり、電源供給線の電源電位は、電源電位が発光素子の画素電極に与えられたときに発光素子が発光する程度に、対向電極との間に電位差を有する電位になる。そして全ての画素が表示を行う。
【０１２０】
上述した動作はｎビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、書込期間Ｔａと表示期間Ｔｒとが繰り返し出現する。全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると１つの画像を表示することができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。１フレーム期間が終了すると次のフレーム期間が開始される。そして再び書込期間Ｔａ１が出現し、上述した動作を繰り返す。
【０１２１】
通常の発光装置では１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【０１２２】
本実施例では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、なおかつ表示期間の長さ比は、Ｔｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)となるようにすることが必要である。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【０１２３】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１２４】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。
【０１２５】
なお本実施例では、電源供給線の電源電位の高さを書込期間と表示期間とで変化させていたが、本発明はこれに限定されない。電源電位が発光素子の画素電極に与えられたときに発光素子が発光する程度の電位差を、電源電位と対向電極の電位との間に常に有するようにしても良い。その場合、書込期間においても発光素子を発光させることが可能になる。よって、当該フレーム期間において画素が表示する階調は、１フレーム期間中に発光素子が発光した書込期間と表示期間の長さの総和によって決まる。なおこの場合、各ビットのデジタルビデオ信号に対応する書込期間と表示期間の長さの和の比が、（Ｔａ１＋Ｔｒ１）：（Ｔａ２＋Ｔｒ２）：（Ｔａ３＋Ｔｒ３）：…：（Ｔａ（ｎ−１）＋Ｔｒ（ｎ−１））：（Ｔａｎ＋Ｔｒｎ）＝２0：２1：２2：…：２(n-2)：２(n-1)となることが必要である。
【０１２６】
（実施例２）
本実施例では、本発明の発光装置の画素部の構造とその駆動方法について、実施例１とは異なる例について説明する。
【０１２７】
図９に本実施例の発光装置のブロック図の一例を示す。図９の発光装置は、基板上に形成されたＴＦＴによって画素部９０１、画素部の周辺に配置されたソース信号側駆動回路９０２、書き込み用ゲート信号側駆動回路（第１ゲート信号線駆動回路）９０３ａ、消去用ゲート信号線駆動回路（第２ゲート信号線駆動回路）９０３ｂを有している。なお、本実施例で発光装置はソース信号側駆動回路を１つ有しているが、本実施例においてソース信号側駆動回路は２つあってもよい。
【０１２８】
ソース信号側駆動回路９０２は本発明の第１から第３の構成のうち、少なくとも１つを有している。
【０１２９】
なお本実施例において、ソース信号線駆動回路９０２と書き込み用ゲート信号側駆動回路９０３ａと消去用ゲート信号線駆動回路９０３ｂとは、画素部９０１と同じ基板上に形成されていても良いし、ＩＣチップ上に形成してＦＰＣ、ＴＡＢ等のコネクターを介して画素部９０１と接続されていても良い。
【０１３０】
画素部９０１の拡大図を図１０に示す。ソース信号線（Ｓ１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、書き込み用ゲート信号線（第１ゲート信号線）（Ｇａ１〜Ｇａｙ）、消去用ゲート信号線（第２ゲート信号線）（Ｇｅ１〜Ｇｅｙ）が画素部９０１に設けられている。
【０１３１】
ソース信号線（Ｓ１〜Ｓｘ）と、電源供給線（Ｖ１〜Ｖｘ）と、書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）と、消去用ゲート信号線（Ｇｅ１〜Ｇｅｙ）とをそれぞれ少なくとも１つ備えた領域が画素９０４である。画素部９０１にはマトリクス状に複数の画素９０４が配列されることになる。
【０１３２】
画素９０４の拡大図を図１１に示す。図１１において、９０７はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ９０７のゲート電極は、書き込み用ゲート信号線Ｇａ（Ｇａ１〜Ｇａｙ）に接続されている。スイッチング用ＴＦＴ９０７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘ）に、もう一方が電流制御用ＴＦＴ９０８のゲート電極、各画素が有するコンデンサ９１２及び消去用ＴＦＴ９０９のソース領域又はドレイン領域にそれぞれ接続されている。
【０１３３】
コンデンサ９１２はスイッチング用ＴＦＴ９０７が非選択状態（オフ状態）にある時、電流制御用ＴＦＴ９０８のゲート電圧を保持するために設けられている。なお本実施例ではコンデンサ９１２を設ける構成を示したが、本実施例はこの構成に限定されず、コンデンサ９１２を設けない構成にしても良い。
【０１３４】
また、電流制御用ＴＦＴ９０８のソース領域とドレイン領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘ）に接続され、もう一方は発光素子９１０に接続される。電源供給線Ｖはコンデンサ９１２に接続されている。
【０１３５】
また消去用ＴＦＴ９０９のソース領域とドレイン領域のうち、スイッチング用ＴＦＴ９０７のソース領域またはドレイン領域に接続されていない方は、電源供給線Ｖに接続されている。そして消去用ＴＦＴ９０９のゲート電極は、消去用ゲート信号線Ｇｅに接続されている。
【０１３６】
発光素子９１０は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極が電流制御用ＴＦＴ９０８のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が電流制御用ＴＦＴ９０８のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【０１３７】
発光素子９１０の対向電極９１１には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。そして対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差に常に保たれている。電源電位と対向電位は、本発明の発光装置に、外付けのＩＣ等により設けられた電源によって与えられる。
【０１３８】
現在の典型的な発光装置には、画素の発光する面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため特に画面サイズが大きくなると、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御することが難しくなっていく。本実施例においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【０１３９】
スイッチング用ＴＦＴ９０７、電流制御用ＴＦＴ９０８、消去用ＴＦＴ９０９は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし電流制御用ＴＦＴ９０８のソース領域またはドレイン領域が発光素子９１０の陽極と接続されている場合、電流制御用ＴＦＴ９０８はｐチャネル型ＴＦＴであることが望ましい。また、電流制御用ＴＦＴ９０８のソース領域またはドレイン領域が発光素子９１０の陰極と接続されている場合、電流制御用ＴＦＴ９０８はｎチャネル型ＴＦＴであることが望ましい。
【０１４０】
またスイッチング用ＴＦＴ９０７、電流制御用ＴＦＴ９０８、消去用ＴＦＴ９０９は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０１４１】
次に上述した構成を有する本発明の発光装置の駆動方法について、図１２を用いて説明する。
【０１４２】
はじめに書き込み用ゲート信号線駆動回路９０３ａから書き込み用ゲート信号線Ｇａ１に入力される書き込み用ゲート信号によって、書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ９０７がオンの状態になる。なお本明細書において信号線にゲート電極が接続されたＴＦＴが全てオンの状態になることを、該配線が選択されたと呼ぶ。よってこの場合、書き込み用ゲート信号線Ｇａ１が選択されていることになる。
【０１４３】
そして同時に、ソース信号線（Ｓ１〜Ｓｘ）にソース信号線駆動回路９０２から、１ビット目のデジタルビデオ信号が１ライン目の画素に入力される。具体的にはデジタルビデオ信号はスイッチング用ＴＦＴ９０７を介して電流制御用ＴＦＴ９０８のゲート電極に入力される。
【０１４４】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、電流制御用ＴＦＴ９０８はオフの状態となる。よって発光素子９１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子９１０は発光しない。
【０１４５】
逆に、「１」の情報を有していた場合、電流制御用ＴＦＴ９０８はオンの状態となる。よって発光素子９１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子９１０は発光する。
【０１４６】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、発光素子９１０が発光、または非発光の状態になり、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。図１２では説明を簡便にするために、特に１ライン目の画素の表示期間についてのみ示す。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１４７】
次にＧａ１の選択が終了すると同時に、書き込み用ゲート信号線Ｇａ２が書き込み用ゲート信号によって選択される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ９０７がオンの状態になり、２ライン目の画素にソース信号線（Ｓ１〜Ｓｘ）から１ビット目のデジタルビデオ信号が入力される。
【０１４８】
そして順に、全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択されていく。全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択され、全てのラインの画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１４９】
一方、全てのラインの画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線駆動回路９０３ｂから入力される消去用ゲート信号によって、消去用ゲート信号線Ｇｅ１の選択が行われる。
【０１５０】
消去用ゲート信号線Ｇｅ１が選択されると、消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ９０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ９０９を介して１ライン目の画素の電流制御用ＴＦＴ９０８のゲート電極に与えられる。
【０１５１】
電源電位が電流制御用ＴＦＴ９０８のゲート電極に与えられると、電流制御用ＴＦＴ９０８はオフの状態となる。よって電源電位は発光素子９１０の画素電極に与えられなくなり、１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号線Ｇａ１が選択されたときから電流制御用ＴＦＴのゲート電極が保持していたデジタルビデオ信号は、電流制御用ＴＦＴのゲート電極に電源電位が与えられることで消去される。よって１ライン目の画素が表示を行わなくなる。
【０１５２】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素は、消去用ゲート信号線Ｇｅ１に消去用ゲート信号が入力されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。
【０１５３】
図１２では説明を簡便にするために、特に１ライン目の画素の非表示期間についてのみ示す。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１５４】
そしてＧｅ１の選択が終了すると同時に、消去用ゲート信号によって消去用ゲート信号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ９０９がオンの状態になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ９０９を介して電流制御用ＴＦＴ９０８のゲート電極に与えられる。電源電位が電流制御用ＴＦＴ９０８のゲート電極に与えられると、電流制御用ＴＦＴ９０８はオフの状態となる。よって電源電位は発光素子９１０の画素電極に与えられなくなる。その結果２ライン目の画素が有する発光素子は全て非発光の状態になり、２ライン目の画素が表示を行わなくなり、非表示の状態となる。
【０１５５】
そして順に、消去用ゲート信号によって全ての消去用ゲート信号線が選択されていく。全ての消去用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択され、全てのラインの画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１５６】
一方、全てのラインの画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素への１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用ゲート信号線Ｇａ１の選択が行われる。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１５７】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全てのラインの画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１５８】
そして一方、全てのラインの画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｇｅ２の選択が行われる。よって１ライン目の画素が有する発光素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１５９】
そして順に、全ての消去用ゲート信号線が選択される。全ての消去用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択され、全てのラインの画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１６０】
上述した動作はｍビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから表示期間Ｔｒ２が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が定められる。
【０１６１】
そしてｍビット目のデジタルビデオ信号が１ライン目の画素に入力された後は、消去用ゲート信号線Ｇｅ１は選択されない。説明を簡便にするために、本実施例ではｍ＝ｎ−２の場合を例にとって説明するが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、２からｎまでの値を任意に選択することが可能である。
【０１６２】
（ｎ−２）ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒ（ｎ−２）となり表示を行う。そして次のビットのデジタルビデオ信号が入力されるまで、（ｎ−２）ビット目のデジタルビデオ信号は画素に保持される。
【０１６３】
そして次に（ｎ−１）ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、画素に保持されていた（ｎ−２）ビット目のデジタルビデオ信号は、（ｎ−１）ビット目のデジタルビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ（ｎ−１）となり、表示を行う。（ｎ−２）ビット目のデジタルビデオ信号は、次のビットのデジタルビデオ信号が入力されるまで画素に保持される。
【０１６４】
上述した動作をｎビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われる。表示期間Ｔｒ（ｎ−２）は、書き込み期間Ｔａ（ｎ−２）が開始されてから、書き込み期間Ｔａ（ｎ−１）が開始されるまでの期間である。そして表示期間（Ｔｒ（ｎ−１）、Ｔｒｎ）も表示期間Ｔｒ（ｎ−２）と同様に、書き込み期間Ｔａによって、その期間が定められる。
【０１６５】
なお本実施例では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【０１６６】
全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると、１つの画像を表示することができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。
【０１６７】
そして１フレーム期間終了後は、再び１ビット目のデジタルビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１６８】
通常の発光装置では１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【０１６９】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１７０】
ｍビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【０１７１】
また表示期間（Ｔｒ１〜Ｔｒｎ）は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ４、Ｔｒ３、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅｎ）が互いに重ならない順序の方がより好ましい。
【０１７２】
なお本実施例においては、表示期間Ｔｒと書き込み期間Ｔａとが一部重なっている。言い換えると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
【０１７３】
（実施例３）
本実施例では、実施の形態１で示した発光装置が有するソース信号線駆動回路の詳しい構成について説明する。図１３に本実施例のソース信号線駆動回路の回路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０１７４】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０１７５】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０１７６】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）１０２−３に入力される。
【０１７７】
ラッチ（Ａ）１０２−２の詳しい構成について、ラッチ（Ａ）１０２−２の一部８０１を例にとって説明する。ラッチ（Ａ）１０２−２の一部８０１は２つのクロックドインバータと２つのインバーターを有している。
【０１７８】
ラッチ（Ａ）１０２−２の一部８０１の上面図を図１４に示す。８３１ａ、８３１ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有するインバーターの１つを形成するＴＦＴの活性層であり、８３６は該インバータの１つを形成するＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有するもう１つのインバーターを形成するＴＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的に接続されている。
【０１７９】
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有するクロックドインバータの１つを形成するＴＦＴの活性層である。活性層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造となっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられており、ダブルゲート構造となっている。
【０１８０】
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有するもう１つのクロックドインバータを形成するＴＦＴの活性層である。活性層８３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造となっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられており、ダブルゲート構造となっている。
【０１８１】
また１０２−４は切り替え回路である。図１５（Ａ）と図１５（Ｂ）に本実施例の切り替え回路の回路図を示す。
【０１８２】
図１５（Ａ）に示す本実施例の切り替え回路１０２−４は、インバーター８５１と、第１のアナログスイッチ８５２と、第２のアナログスイッチ８５３とを有している。また図に示す配線から切り替え信号ＳＳと切り替え信号の極性を反転させた信号ＳＳＢが入力される。
【０１８３】
第１及び第２のアナログスイッチ８５２、８５３の等価回路図を図１６に示す。第１及び第２のアナログスイッチ８５２、８５３はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。第１の制御入力端子（Ｖｉｎ）または第２の制御入力端子（Ｖｉｎｂ）から入力される信号によって入力端子（ＩＮ）から入力される信号がサンプリングされ、出力端子（ＯＵＴ）から出力される。
【０１８４】
ラッチ（Ｂ）１０２−３からのデジタルビデオ信号は、インバーター８５１を介して第１のアナログスイッチ８５２に入力端子（ＩＮ）から入力する。また同時に、ラッチ（Ｂ）１０２−３からのデジタルビデオ信号は第２のアナログスイッチ８５３に入力端子（ＩＮ）から入力する。
【０１８５】
そして切り替え信号ＳＳと切り替え信号の極性を反転させた信号ＳＳＢとが、第１のアナログスイッチ８５２と第２のアナログスイッチ８５３に、第１の制御入力端子（Ｖｉｎ）または第２の制御入力端子（Ｖｉｎｂ）からそれぞれ入力される。この切り替え信号ＳＳによってデジタルビデオ信号がサンプリングされ、第１のアナログスイッチ８５２と第２のアナログスイッチ８５３の出力端子（ＯＵＴ）からサンプリングされたデジタルビデオ信号が出力される。
【０１８６】
切り替え回路１０２−４に入力されたデジタルビデオ信号は、そのまま、もしくはその極性を反転させられて、切り替え回路１０２−４から出力される。切り替え回路１０２−４においてデジタルビデオ信号の極性が反転するかしないかは、切り替え信号ＳＳによって選択される。
【０１８７】
図１５（Ｂ）に示す本実施例の切り替え回路１０２−４は、インバーター８６１と、第１のＮＡＮＤ８６２と、第２のＮＡＮＤ８６３と、ＮＯＲ８６４とを有している。また図に示す配線から切り替え信号ＳＳと切り替え信号の極性を反転させた信号ＳＳＢが入力される。
【０１８８】
ラッチ（Ｂ）１０２−３からのデジタルビデオ信号は、インバーター８６１を介してする。そして同時に切り替え信号ＳＳの極性を反転させた信号ＳＳＢも第１のＮＡＮＤ８６２に入力される。
【０１８９】
またデジタルビデオ信号がインバーター８６１を介して第１のＮＡＮＤ８６２に入力されるのと同時に、デジタルビデオ信号が第２のＮＡＮＤ８６３に入力される。そして同時に切り替え信号ＳＳも第２のＮＡＮＤ８６３に入力される。
【０１９０】
第１及び第２のＮＡＮＤ８６２、８６３から出力された信号は、同時にＮＯＲ８６４に入力される。ＮＯＲ８６４から出力された信号はソース信号線に入力する。
【０１９１】
切り替え回路１０２−４に入力されたデジタルビデオ信号は、そのまま、もしくはその極性を反転させられて、切り替え回路１０２−４から出力される。切り替え回路１０２−４においてデジタルビデオ信号の極性が反転するかしないかは、切り替え信号ＳＳによって選択される。
【０１９２】
なお切り替え回路は図１５に示した構成に限定されない。入力したデジタルビデオ信号を、そのまま、もしくはその極性を反転させて出力することができるなら、切り替え回路はどの様な構成を有していても良い。
【０１９３】
なお本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１９４】
（実施例４）
本実施例では、実施の形態２で示した発光装置が有するソース信号線駆動回路の詳しい構成について説明する。図１７に本実施例のソース信号線駆動回路の回路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０１９５】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０１９６】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０１９７】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）１０２−３に入力される。
【０１９８】
ラッチ（Ａ）１０２−２の詳しい構成については、図１４に示したものと同じであるため、ここでは省略する。
【０１９９】
１０６はクロック信号制御回路であり、一定の期間クロック信号（ＣＬＫ）の代わりに、一定の電位（固定電位）をシフトレジスタ１０２−１に与えることができる。
【０２００】
具体的には、１〜ｍビット目までの下位ビットのデジタルビデオ信号をラッチ（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−２に入力しないように、一定の期間クロック信号制御回路１０６によってクロック信号の代わりに、一定の電位（固定電位）をシフトレジスタ１０２−１に入力させるようにした。よってソース信号線駆動回路の外部から入力されたデジタルビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【０２０１】
図１８（Ａ）（Ｂ）に本実施例のクロック信号制御回路１０６の詳しい回路図を示す。
【０２０２】
図１８（Ａ）に示す本実施例のクロック信号制御回路１０６は、ＮＡＮＤ１８０１と、インバーター１８０２を有している。また図に示す配線から選択信号が入力される。
【０２０３】
ソース信号線駆動回路の外部から入力されるクロック信号は入力端子（ＩＮ）からＮＡＮＤ１８０１に入力される。また同時に選択信号もＮＡＮＤ１８０１に入力される。そしてＮＡＮＤ１８０１から出力された信号は、インバーター１８０２によってその極性が反転されて出力端子（ＯＵＴ）から出力され、シフトレジスタ１０２−１に入力される。
【０２０４】
選択信号によって、シフトレジスタ１０２−１にクロック信号が入力されるか、一定の電位（固定電位）が与えられるかが選択される。
【０２０５】
図１８（Ｂ）に示す本実施例のクロック信号制御回路１０６は、第１のアナログスイッチ１８１１と、第２のアナログスイッチ１８１２と、インバーター１８１３とを有している。また図に示す配線から選択信号が入力される。
【０２０６】
第１及び第２のアナログスイッチ１８１１、１８１２の等価回路図は図１６に示したものと同じである。第１及び第２のアナログスイッチ１８１１、１８１２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。第１の制御入力端子（Ｖｉｎ）または第２の制御入力端子（Ｖｉｎｂ）から入力される信号によって入力端子（ＩＮ）から入力される信号がサンプリングされ、出力端子（ＯＵＴ）から出力される。
【０２０７】
選択信号が第１及び第２のアナログスイッチ１８１１、１８１２に第１の制御入力端子（Ｖｉｎ）から入力され、同時にインバーター１８１３によってその極性が反転された選択信号が第１及び第２のアナログスイッチ１８１１、１８１２に第２の制御入力端子（Ｖｉｎｂ）から入力される。またさらに同時に、ソース信号線駆動回路の外部から入力されるクロック信号ＣＬＫは、第１のアナログスイッチ１８１１に入力端子（ＩＮ）から入力する。第２のアナログスイッチ１８１２に入力端子（ＩＮ）から一定の電位（固定電位）が与えられている。
【０２０８】
第１及び第２のアナログスイッチ１８１１、１８１２の出力端子（ＯＵＴ）から出力される信号は、共にクロック信号制御回路１０６の出力端子（ＯＵＴ）から出力される。
【０２０９】
選択信号によって、シフトレジスタ１０２−１にクロック信号が入力されるか、一定の電位（固定電位）が与えられるかが選択される。
【０２１０】
なおクロック信号制御回路は図１８に示した構成に限定されない。
【０２１１】
なお本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０２１２】
（実施例５）
本実施例では、実施の形態３で示した発光装置が有するソース信号線駆動回路の詳しい構成について説明する。図１９に本実施例のソース信号線駆動回路の回路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０２１３】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０２１４】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２１５】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）１０２−３に入力される。
【０２１６】
ラッチ（Ａ）１０２−２の詳しい構成については、図１４に示したものと同じであるため、ここでは省略する。
【０２１７】
１０７は、タイミング信号制御回路であり、一定の期間タイミング信号の代わりに、一定の電位（固定電位）をラッチ（Ａ）１０２−２に与えることができる。
【０２１８】
具体的には、１〜ｍビット目までの下位ビットのデジタルビデオ信号をラッチ（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−２に入力しないように、一定の期間タイミング信号制御回路１０７によってシフトレジスタ１０２−１から出力されるタイミング信号の代わりに、一定の電位（固定電位）をラッチ（Ａ）１０２−２に与えるようにした。よってソース信号線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【０２１９】
なお本実施例のタイミング信号制御回路１０７の構成は、図１８（Ａ）（Ｂ）に示したものと同じであるので、タイミング信号制御回路１０７の構成についての詳しい説明は実施例４を参照する。ただし本実施例では、図１８（Ａ）（Ｂ）に示した回路の入力端子（ＩＮ）にシフトレジスタ１０２−１からのタイミング信号が入力される。そして図１８（Ａ）（Ｂ）に示した回路の出力端子（ＯＵＴ）から出力される信号は、ラッチ（Ａ）１０２−２に入力される。そして選択信号によって、ラッチ（Ａ）１０２−２にタイミング信号が入力されるか、一定の電位（固定電位）が与えられるかが選択される。
【０２２０】
なおタイミング信号制御回路は図１８に示した構成に限定されない。
【０２２１】
なお本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０２２２】
（実施例６）
本実施例では、実施の形態４で示した発光装置が有するソース信号線駆動回路の詳しい構成について説明する。図２０に本実施例のソース信号線駆動回路の回路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０２２３】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０２２４】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２２５】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）１０２−３に入力される。
【０２２６】
ラッチ（Ａ）１０２−２の詳しい構成については、図１４に示したものと同じであるため、ここでは省略する。
【０２２７】
１０８は、スタートパルス信号制御回路であり、一定の期間スタートパルス信号（ＳＰ）の代わりに、一定の電位（固定電位）をシフトレジスタ１０２−１に与えることができる。
【０２２８】
具体的には、１〜ｍビット目までの下位ビットのデジタルビデオ信号をラッチ（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−２に入力しないように、一定の期間スタートパルス信号制御回路１０８によってスタートパルス信号の代わりに一定の電位（固定電位）をシフトレジスタ１０２−１に与えるようにした。よってソース信号線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【０２２９】
なお本実施例のスタートパルス信号制御回路１０８の構成は、図１８（Ａ）（Ｂ）に示したものと同じであるので、スタートパルス信号制御回路１０８の構成についての詳しい説明は実施例４を参照する。ただし本実施例では、図１８（Ａ）（Ｂ）に示した回路の入力端子（ＩＮ）にスタートパルス信号が入力される。そして図１８（Ａ）（Ｂ）に示した回路の出力端子（ＯＵＴ）から出力される信号は、シフトレジスタ１０２−１に入力される。そして選択信号によって、シフトレジスタ１０２−１にスタートパルス信号が入力されるか、一定の電位（固定電位）が与えられるかが選択される。
【０２３０】
なおタイミング信号制御回路は図１８に示した構成に限定されない。
【０２３１】
なお本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０２３２】
（実施例７）
本実施例では、本発明の第３の構成の、実施の形態５で示した構成とは異なる例について、図２１を用いて説明する。なお図２１において、なお図５で示したものと同一のものは同じ符号で示す。
【０２３３】
５０１は電源供給線であり、５０２はバッファアンプ（緩衝増幅器）、５０３はモニター用発光素子、５０４は定電流源、５０５は加算回路である。モニター用発光素子５０３の一方の電極は定電流源５０４に接続されており、モニター用発光素子５０３には常に一定の電流が流れている。そして発光素子が有する有機化合物層の温度が変化すると、モニター用発光素子５０３を流れる電流の大きさが変化しないかわりに、定電流源５０４に接続されているモニター用発光素子５０３の電極の電位が変化する。
【０２３４】
一方バッファアンプ５０２は２つの入力端子と１つの出力端子とを有しており、２つの入力端子のうち一方は非反転入力端子（＋）、もう一方は反転入力端子（−）である。モニター用発光素子５０３の一方の電極の電位は、バッファアンプ５０２の非反転入力端子に与えられる。
【０２３５】
バッファアンプは、定電流源５０４に接続されたモニター用発光素子５０３の電極の電位が、電源供給線５０１の配線容量等の負荷によって変化するのを防ぐ回路である。よってバッファアンプ５０２の非反転入力端子に与えられた電位は、電源供給線５０１や加算回路５０５の配線容量等の負荷によって変化することなく出力端子から出力され、加算回路５０５に与えられる。
【０２３６】
加算回路５０５に与えられたバッファアンプ５０２の出力端子の電位は、ある一定の電位差が加えられるか差し引かれるかした後、電源電位として電源供給線５０１に与えられる。
【０２３７】
図２２に本実施例の加算回路の詳しい回路図を示す。加算回路５０５は第１の抵抗５２１と、第２の抵抗５２２と、加算回路用電源５２５と、非反転増幅回路５２０とを有している。非反転増幅回路５２０は第３の抵抗５２３と、第４の抵抗５２４と、非反転増幅回路用電源５２６と、アンプ５２７とを有している。
【０２３８】
第１の抵抗５２１の一方の端子は加算回路の入力端子（ＩＮ）である。そして、第１の抵抗５２１のもう一方の端子は第２の抵抗５２２の一方の端子に接続されている。第２の抵抗５２２のもう一方の端子は加算回路用電源５２５に接続されている。第１の抵抗５２１と第２の抵抗５２２の間からの出力は、非反転増幅回路５２０のアンプ５２７の非反転入力端子（＋）に入力される。
【０２３９】
第３の抵抗５２３の一方の端子はアンプ５２７の出力端子に、第３の抵抗５２３のもう一方の端子はアンプ５２７の反転入力端子に接続されている。第３の抵抗５２３とアンプ５２７の反転入力端子との間からの出力は第４の抵抗５２４の一方の端子に入力されている。第４の抵抗５２４のもう一方の端子は非反転増幅回路用電源５２６と接続されている。第３の抵抗５２３とアンプ５２７の出力端子との間からの出力は加算回路５０５の出力端子（ＯＵＴ）から出力される。
【０２４０】
上記構成によって、環境温度の変化により、モニター用発光素子５０３または画素部の発光素子の有機化合物層の温度が変化しても、発光素子に一定の電流が流れるように電源電位が変化する。よって発光装置の環境温度が上昇しても、発光装置の消費電力が大きくなるのを抑えることができ、かつ発光素子の輝度を一定に保つことができる。そしてなおかつ加算回路５０５を設けることで、電源供給線５０１の電位を、モニター用発光素子５０３の定電流源５０４に接続されている電極の電位と同じにする必要がなくなる。よってバッファアンプ５０２、モニター用発光素子５０３、定電流源５０４に流れる電流の大きさを抑えることができ、その結果、消費電力を抑えることができる。
【０２４１】
なお加算回路５０５は図２２に示した構成に限定されない。
【０２４２】
また本実施例は、実施例１〜６と自由に組み合わせて実施することが可能である。
【０２４３】
（実施例８）
本実施例では、同一基板上に画素部と、画素部の周辺の駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【０２４４】
まず、図２３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス、または石英基板から成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。なお図２３（Ａ）では下地膜を１つの層で示した。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０２４５】
半導体層４０２〜４０５は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体層４０２〜４０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２４６】
公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法、触媒金属を用いた結晶化法がある。
【０２４７】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行う。
【０２４８】
次いで、半導体層４０２〜４０５を覆うゲート絶縁膜４０６を形成する。ゲート絶縁膜４０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜４０６はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２４９】
そして、ゲート絶縁膜４０６上にゲート電極を形成するための第１の導電膜４０７と第２の導電膜４０８とを形成する。本実施例では、第１の導電膜４０７をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８をＷで１００〜３００ｎｍの厚さに形成する。
【０２５０】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０２５１】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９％または９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０２５２】
なお、本実施例では、第１の導電膜４０７をＴａ、第２の導電膜４０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。（図２３（Ｂ））
【０２５３】
次に、レジストによるマスク４０９〜４１２を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０２５４】
なお図２３（Ｃ）では図示しなかったが、上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。また図２３（Ｃ）では図示しなかったが、ゲート絶縁膜４０６は、上記エッチングによって第１の形状の導電層４１４〜４１７で覆われない領域が２０〜５０nm程度エッチングされ薄くなった。
【０２５５】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１４〜４１７（第１の導電層４１４ａ〜４１７ａと第２の導電層４１４ｂ〜４１７ｂ）を形成する。
【０２５６】
次に、図２３（Ｄ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層４１９〜４２２（第１の導電層４１９ａ〜４２２ａと第２の導電層４１９ｂ〜４２２ｂ）を形成する。また図２３（Ｄ）では図示しなかったが、ゲート絶縁膜４０６は、上記エッチングによって第２の形状の導電層４１９〜４２２で覆われない領域がさらに２０〜５０nm程度エッチングされ薄くなった。
【０２５７】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０２５８】
そして、マスク４０９ａ〜マスク４１２ａを除去し、図２４（Ａ）に示すように第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行う。ドーピングは、第２の形状の導電層４１９〜４２２を不純物元素に対するマスクとして用い、第２の導電層４１９ａ〜４２２ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層４１９ａ〜４２２ａと重なる第１の不純物領域４２５〜４２８と、第１の不純物領域よりも不純物の濃度が高い第２の不純物領域４２９〜４３２とが形成される。なお本実施例ではマスク４０９ａ〜４１２ａを除去してからｎ型を付与する不純物元素を添加したが、本発明はこれに限定されない。図２４（Ａ）の工程においてｎ型を付与する不純物元素を添加してからマスク４０９ａ〜マスク４１２ａを除去しても良い。
【０２５９】
次に第２の導電層４２１ａ、４２１ｂを覆うように半導体層４０４上にレジストからなるマスク４３３を形成する。マスク４３３はゲート絶縁膜４０６を間に挟んで第２の不純物領域４３１と一部重なっている。そして第２のドーピング処理を行いｎ型を付与する不純物元素を添加する。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。（図２４（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、第２の形状の導電層４１９〜４２２がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にソース領域４３４〜４３７、ドレイン領域４３８〜４４１、Ｌｏｖ領域４４２〜４４５が形成される。またマスク４３３によってＬｏｆｆ領域４４６が形成される。ソース領域４３４〜４３７、ドレイン領域４３８〜４４１には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０２６０】
本実施例はマスク４３３のサイズを制御することで、Ｌｏｆｆ領域４４６の長さを自由に設定することが可能である。
【０２６１】
なお本明細書において、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域をＬｏｖ領域と呼ぶ。またゲート絶縁膜を介してゲート電極と重ならないＬＤＤ領域をＬｏｆｆ領域と呼ぶ。
【０２６２】
ｎ型を付与する不純物元素は、Ｌｏｆｆ領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、Ｌｏｖ領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
【０２６３】
なお図２４（Ｂ）において、上述したような条件でｎ型を付与する不純物元素をドーピングする前または後に、半導体層４０４上にマスク４３３を形成した状態で加速電圧を７０〜１２０ｋｅＶとしｎ型を付与する不純物元素をドーピングしても良い。上記工程によって、スイッチング用ＴＦＴのＬｏｆｆ領域となる部分４４６のｎ型を付与する不純物元素の濃度を抑えつつ、駆動回路に用いられるＴＦＴのＬｏｖ領域となる部分４４２、４４３のｎ型を付与する不純物元素の濃度を高めることができる。スイッチング用ＴＦＴのＬｏｆｆ領域となる部分４４６のｎ型を付与する不純物元素の濃度を抑えることで、スイッチング用ＴＦＴのオフ電流を提言することが可能である。また駆動回路に用いられるｎチャネル型ＴＦＴのＬｏｖ領域となる部分４４３のｎ型を付与する不純物元素の濃度を高めることで、ホットキャリア効果による、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすのを防ぐことができる。
【０２６４】
そして、マスク４５３を除去した後、図２４（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層４０２、４０５に一導電型とは逆の導電型のソース領域４４７、４４８と、ドレイン領域４４９、４５０と、Ｌｏｖ領域４５１、４５２を形成する。第２の形状を有する導電層４１９、４２２を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層４０２、４０３はレジストマスク４５３で全面を被覆しておく。ソース領域４４７、４４８及びドレイン領域４４９、４５０と、Ｌｏｖ領域４５１、４５２とにはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
【０２６５】
以上までの工程でそれぞれの半導体層４０２〜４０５に不純物領域（ソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層と重なる第２の導電層４１９〜４２２がゲート電極として機能する。
【０２６６】
こうして導電型の制御を目的として、それぞれの半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４１９〜４２２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０２６７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２６８】
次いで、第１の層間絶縁膜４５５は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。（図２５（Ａ））その上に有機絶縁物材料から成る第２の層間絶縁膜４５８を形成する。
【０２６９】
そして、ゲート絶縁膜４０６、第１の層間絶縁膜４５５、第２の層間絶縁膜４５８にコンタクトホールを形成し、該コンタクトホールを介して、ソース領域４４７、４３５、４３６、４４８と接するようにソース配線４５９〜４６２を形成した。また同様に、ドレイン領域４４９、４３９、４４０、４５０と接するドレイン配線４６３〜４６５を形成する（図２５（Ｂ））。
【０２７０】
なお、ゲート絶縁膜４０６、第１の層間絶縁膜４５５、第２の層間絶縁膜４５８がＳｉＯ2膜またはＳｉＯＮ膜の場合、ＣＦ4とＯ2とを用いたドライエッチングでコンタクトホールを形成するのが好ましい。またゲート絶縁膜４０６、第１の層間絶縁膜４５５、第２の層間絶縁膜４５８が有機樹脂膜の場合、ＣＨＦ3を用いたドライエッチング、またはＢＨＦ（緩衝フッ酸：ＨＦ＋ＮＨ4Ｆ）でコンタクトホールを形成するのが好ましい。またゲート絶縁膜４０６、第１の層間絶縁膜４５５、第２の層間絶縁膜４５８が異なる材料で形成されている場合、膜ごとにエッチングの方法及び用いるエッチャントやエッチングガスの種類を変えることが好ましいが、エッチングの方法及び用いるエッチャントやエッチングガスを全て同じにしてコンタクトホールを形成しても良い。
【０２７１】
次に、有機樹脂からなる第３層間絶縁膜４６７を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第３層間絶縁膜４６７は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０２７２】
次に第３層間絶縁膜４６７に、ドレイン配線４６５に達するコンタクトホールを形成し、画素電極４６８を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極４６８を形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極４６８が発光素子の陽極となる。（図２５（Ｃ））
【０２７３】
次に、樹脂材料でなる第１バンク４６９及び第２バンク４７０を形成する。第１バンク４６９及び第２バンク４７０は後に形成される有機化合物層及び陰極を隣り合う画素間で分離するために設けられる。よって第１バンク４６９よりも第２バンク４７０の方が横に張り出している構成にすることが望ましい。なお第１バンク４６９と第２バンク４７０とを合わせた厚さは１〜２μm程度であることが好ましいが、後に形成される有機化合物層及び陰極を隣り合う画素間で分離することができるならこの厚さに限らない。また第１バンク４６９及び第２バンク４７０は絶縁膜で形成されることが必要であり、例えば酸化物、樹脂等で形成することが可能である。そして第１バンク４６９と第２バンク４７０は互いに同じ材料で形成されていても、異なる材料で形成されていてもどちらでも良い。第１バンク４６９及び第２バンク４７０は画素と画素との間にストライプ状に形成される。第１バンク４６９及び第２バンク４７０はソース配線（ソース信号線）上に沿って形成しても良いし、ゲート配線（ゲート信号線）上に沿って形成しても良い。なお第１バンク４６９及び第２バンク４７０を樹脂に顔料等を混ぜたもので形成しても良い。（図２６（Ａ））
【０２７４】
次に、有機化合物層４７１及び陰極（ＭｇＡｇ電極）４７２を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機化合物層４７１の膜厚は８００〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極４７２の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。なお、本実施例では一画素しか図示されていないが、このとき同時に赤色に発光する有機化合物層、緑色に発光する有機化合物層及び青色に発光する有機化合物層が形成される。なおバンク４７０上に有機化合物層と陰極を形成する材料が一部積層されるが、本明細書ではこれらを有機化合物層４７１と陰極４７２に含めない。
【０２７５】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次有機化合物層４７１及び陰極４７２を形成する。但し、有機化合物層４７１は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機化合物層４７１及び陰極４７２を形成するのが好ましい。
【０２７６】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機化合物層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合物層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機化合物層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に有機化合物層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０２７７】
なお、本実施例では有機化合物層４７１を発光層のみからなる単層構造とするが、有機化合物層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を有していても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。有機化合物層４７１としては公知の材料を用いることができる。公知の材料としては、発光素子の駆動電圧を考慮すると有機材料を用いるのが好ましい。
【０２７８】
次に陰極４７２を形成する。本実施例では発光素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料を用いることが可能である。
【０２７９】
こうして図２６（Ｂ）に示すような構造のアクティブマトリクス基板が完成する。なお、第１バンク４６９と第２バンク４７０を形成した後、陰極４７２を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２８０】
本実施例において、スイッチング用ＴＦＴ５０１の半導体層は、ソース領域５０４、ドレイン領域５０５、Ｌｏｆｆ領域５０６、Ｌｏｖ領域５０７、チャネル形成領域５０８を含んでいる。Ｌｏｆｆ領域５０６はゲート絶縁膜４０６を介してゲート電極４２１と重ならないように設けられている。またＬｏｖ領域５０７はゲート絶縁膜４０６を介してゲート電極４２１と重なるように設けられている。このような構造はオフ電流を低減する上で非常に効果的である。
【０２８１】
また、本実施例ではスイッチング用ＴＦＴ５０１はシングルゲート構造としているが、本発明ではスイッチング用ＴＦＴはダブルゲート構造やその他のマルチゲート構造を有していても良い。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流をさらに低減することができるという利点がある。
【０２８２】
また本実施例ではスイッチング用ＴＦＴ５０１はｎチャネル型ＴＦＴであるが、ｐチャネル型ＴＦＴであってもかまわない。
【０２８３】
電流制御用ＴＦＴ５０２の半導体層は、ソース領域５１０、ドレイン領域５１１、Ｌｏｖ領域５１２、チャネル形成領域５１３を含んでいる。Ｌｏｖ領域５１２はゲート絶縁膜４０６を介してゲート電極４２２と重なるように設けられている。なお本実施例において電流制御用ＴＦＴ５０２はＬｏｆｆ領域を有していないが、Ｌｏｆｆ領域を有する構成にしても良い。
【０２８４】
また本実施例では電流制御用ＴＦＴ５０２はｐチャネル型ＴＦＴであるが、ｎチャネル型ＴＦＴであってもかまわない。
【０２８５】
なお、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。
【０２８６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴ５０３として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、サンプリング回路（サンプル及びホールド回路）などが含まれる。デジタル駆動を行う場合には、Ｄ／Ａコンバータなどの信号変換回路も含まれ得る。
【０２８７】
本実施例の場合、ＣＭＯＳ回路のｎチャネル型ＴＦＴ５０３の半導体層は、ソース領域５２１、ドレイン領域５２２、Ｌｏｖ領域５２３及びチャネル形成領域５２４を含んでいる。
【０２８８】
また本実施例の場合、ＣＭＯＳ回路のｐチャネル型ＴＦＴ５０４の半導体層は、ソース領域５３１、ドレイン領域５３２、Ｌｏｖ領域５３３及びチャネル形成領域５３４を含んでいる。
【０２８９】
なお、実際には図２６（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。
【０２９０】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できるまでした状態を本明細書中では発光装置という。
【０２９１】
上述したように本実施例の作製行程では、ゲート電極のチャネル長方向の長さ（以下単にゲート電極の幅と呼ぶ）が異なっているため、ゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【０２９２】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのはＬｏｖ領域の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が容易である。
【０２９３】
なお本実施例では有機化合物層から発せられる光が基板側に向いている例について説明したが、本発明はこれに限定されず、有機化合物層から発せられる光が基板の上に向いているような構成であっても良い。この場合発光素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０２９４】
なお本実施例では画素がスイッチング用ＴＦＴと電流制御用ＴＦＴの２つのＴＦＴを有している場合について説明した。しかし本実施例はこれに限定されない。画素が３つ以上ＴＦＴを有している場合でも、本実施例を適用することは可能である。
【０２９５】
本発明の発光装置の作製方法は、本実施例において示した作製方法に限定されることはなく、他のあらゆる作製方法を用いることが可能である。
【０２９６】
また本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２９７】
（実施例９）
本発明を実施して形成された発光装置は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部に用いることができる。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）の発光装置を筐体に組み込んだ表示装置の表示部として本発明の発光装置を用いるとよい。本発明の発光装置は様々な電子機器の表示部として用いることができる。
【０２９８】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２７、図２８に示す。
【０２９９】
図２７（Ａ）は携帯情報端末であり、２７０１は表示用パネル、２７０２は操作用パネルである。表示用パネル２７０１と操作用パネル２７０２とは接続部２７０３において接続されている。そして接続部２７０３における、表示用パネル２７０１の表示部２７０４が設けられている面と操作用パネル２７０２の操作キー２７０６が設けられている面との角度θは、任意に変えることができる。
【０３００】
表示用パネル２７０１は表示部２７０４を有している。また図２７（Ａ）に示した携帯情報端末は電話としての機能を有しており、表示用パネル２７０１は音声出力部２７０５を有しており、音声が音声出力部２７０５から出力される。そして本発明の発光装置は表示部２７０４に用いられている。
【０３０１】
操作用パネル２７０２は操作キー２７０６、電源スイッチ２７０７、音声入力部２７０８、ＣＣＤ受光部２７０９を有している。なお図２７（Ａ）では操作キー２７０６と電源スイッチ２７０７とを別個に設けたが、操作キー２７０６の中に電源スイッチ２７０７が含まれる構成にしても良い。
【０３０２】
音声入力部２７０７において、音声が入力される。ＣＣＤ受光部２７０９において入力された画像が電子データとして携帯情報端末に取り込まれる。
【０３０３】
なお図２７（Ａ）では表示用パネル２７０１が音声出力部２７０５を有し、操作用パネルが音声入力部２７０８を有しているが、本実施例はこの構成に限定されない。表示用パネル２７０１が音声入力部２７０８を有し、操作用パネルが音声出力部２７０５を有していても良い。また音声出力部２７０５と音声入力部２７０８とが共に表示用パネル２７０１に設けられていても良いし、音声出力部２７０５と音声入力部２７０８とが共に操作用パネル２７０２に設けられていても良い。
【０３０４】
なお図２７（Ａ）では携帯情報端末はアンテナを有していないが、必要に応じてアンテナを設けても良い。
【０３０５】
図２７（Ｂ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本発明の発光装置は表示部２６０４に用いることができる。なお、表示部２６０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３０６】
本発明の発光装置は消費電力を抑えることが可能なので、携帯型の電子機器において特に有効である。
【０３０７】
図２８（Ａ）は発光装置を有する表示装置であり、筐体２００１、支持台２００２、表示部２００３等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶表示装置よりも薄い表示部とすることができる。
【０３０８】
図２８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３０９】
図２８（Ｃ）は頭部取り付け型の電子機器の一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４、光学系２２０５、表示部２２０６等を含む。本発明の発光装置は表示部２２０６に用いることができる。
【０３１０】
図２８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本発明の発光装置はこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３１１】
図２８（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本発明の発光装置は表示部２４０２に用いることができる。
【０３１２】
図２８（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等を含む。本発明の発光装置は表示部２５０３に用いることができる。
【０３１３】
なお、将来的に有機材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３１４】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３１５】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３１６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。
【０３１７】
（実施例１０）
本実施例では、本発明の第３の構成のより具体的な構成と、温度による輝度の変化を実測値に基づいて説明する。
【０３１８】
図２９（Ａ）に、本実施例の発光装置が有する、モニター用発光素子の接続の様子を示す。７０１は電源供給線、７０２はバッファアンプ、７０３はモニター用発光素子、７０４は定電流源、７０５は画素部の発光素子の１つを示している。
【０３１９】
なお、図２９では、画素部の駆動用ＴＦＴがオンの状態にある場合を示しており、駆動用ＴＦＴは図示しておらず、画素部の発光素子７０５の画素電極と、電源供給線７０１とを直接接続している。
【０３２０】
また、図２９（Ａ）では、画素部の発光素子７０５の陽極を画素電極として用いているが、本実施例はこの構成に限定されない。陰極を画素電極として用いていても良い。
【０３２１】
本実施例の定電流源７０４は、アンプと、可変抵抗と、バイポーラトランジスタを有している。Ｖ１とＶ２は所定の電圧の印加を意味しており、アノードに印加される電圧＜Ｖ２＜Ｖ１の関係を満たしている。なお、アノードに印加される電圧と、Ｖ２と、Ｖ１の関係は、画素電極に陽極を用いるか陰極を用いるかで変わってくる。発光素子に順バイアスの電流が流れるように、アノードに印加される電圧と、Ｖ２と、Ｖ１の関係を適宜設定する。また、定電流源７０４は、図２９（Ａ）に示した構成に限定されず、公知の定電流源を用いることができる。
【０３２２】
定電流源７０４の出力端子は、モニター用発光素子７０３の画素電極に接続されている。なお画素部の発光素子７０５において陽極を画素電極として用いている場合、モニター用発光素子７０３においても陽極を画素電極として用いる。逆に、画素部の発光素子７０５において陰極を画素電極として用いている場合、モニター用発光素子７０３においても陰極を画素電極として用いる。図２９（Ａ）では、モニター用発光素子７０３において、陽極を画素電極として用いる。
【０３２３】
定電流源７０４の出力端子が、モニター用発光素子７０３の画素電極に接続されることで、モニター用発光素子７０３に電流が流れる場合、その値は常に一定に保たれることになる。また、そして発光素子が有する有機化合物層の温度が変化すると、モニター用発光素子７０３を流れる電流の大きさが変化しないかわりに、定電流源７０４に接続されているモニター用発光素子７０３の画素電極の電位が変化する。
【０３２４】
一方バッファアンプ７０２は２つの入力端子と１つの出力端子とを有しており、２つの入力端子のうち一方は非反転入力端子（＋）、もう一方は反転入力端子（−）である。モニター用発光素子７０３の画素電極の電位は、バッファアンプ７０２の非反転入力端子に与えられる。
【０３２５】
バッファアンプ７０２は、定電流源７０４に接続されたモニター用発光素子７０３の画素電極の電位が、電源供給線７０１の配線容量等の負荷によって変化するのを防ぐ回路である。よってバッファアンプ７０２の非反転入力端子に与えられた電位は、電源供給線７０１の配線容量等の負荷によって変化することなく出力端子から出力され、画素部の発光素子７０５の画素電極に与えられる。よって、モニター用発光素子７０３に流れる電流と、画素部の発光素子７０５に流れる電流は等しくなる。
【０３２６】
そして、環境温度の変化により、モニター用発光素子７０３または画素部の発光素子７０５の有機化合物層の温度が変化しても、各発光素子に一定の電流が流れるようになる。よって発光装置の環境温度が上昇しても、発光装置の消費電力が大きくなるのを抑えることができる。
【０３２７】
図２９（Ａ）に示した構成を有する発光装置が有する、画素部の発光素子７０５の、温度による輝度の変化の測定値を図２９（Ｂ）に示す。なお、補正ありのグラフが本発明の発光装置の測定値であり、補正なしのグラフは、本発明の第３の構成を有さない発光装置の測定値である。
【０３２８】
図２９（Ａ）から明らかなように、補正なしのグラフでは温度の上昇と共に輝度が高くなっている。しかし補正ありのグラフでは、温度が上昇しても輝度がほぼ一定に保たれている。電流と輝度は比例関係にあるので、本発明の発光装置では、温度が上昇しても電流を一定に保つことができ、消費電力を抑えることができることがわかる。
【０３２９】
また、発光素子は、有機発光層の劣化により輝度の低下が引き起こされるが、同じ程度劣化していても、陰極と陽極の間に流れる電流を一定に保っていたほうが、陰極と陽極の間にかかる電圧を一定に保っているよりも、輝度の低下が小さい。よって本発明の発光装置は発光素子に流れる電流を一定に保つことが可能であるので、劣化による輝度の低下を抑えることができるといえる。
【０３３０】
本実施例は、実施例１〜９の構成と、自由に組み合わせて実施することが可能である。
【０３３１】
【発明の効果】
本発明の第１の構成によって、発光素子に流れる電流の大きさをある程度抑えることができ、発光装置の消費電力を抑えることができる。また本発明の第２の構成によって、画素に入力されるデジタルビデオ信号のビット数が少なくなるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビデオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電力も抑えることができる。また本発明の第３の構成によって、有機化合物層の温度が変化しても発光素子を流れる電流の大きさを一定に保つことができる。よって発光装置の環境温度が上昇し、発光装置の消費電力が大きくなるのを抑えることができる。
【０３３２】
本発明は上述した第１から第３の構成によって、発光装置及び該発光装置を用いた電子機器の消費電力を抑えることが可能である。なお本発明は、第１から第３の構成のいずれか１つを有していればよい。また第１から第３の構成のうちの複数の構成を有していても良いし、全てを有していても良い。
【図面の簡単な説明】
【図１】 本発明の発光装置のブロック図。
【図２】 本発明の発光装置のブロック図。
【図３】 本発明の発光装置のブロック図。
【図４】 本発明の発光装置のブロック図。
【図５】 本発明の発光装置の電源供給線とモニター用発光素子の接続の様子を示す図。
【図６】 本発明の発光装置の画素部を示す図。
【図７】 本発明の発光装置の画素の拡大図。
【図８】 本発明の発光装置の駆動方法を示す図。
【図９】 本発明の発光装置のブロック図。
【図１０】 本発明の発光装置の画素部を示す図。
【図１１】 本発明の発光装置の画素の拡大図。
【図１２】 本発明の発光装置の駆動方法を示す図。
【図１３】 本発明の発光装置のソース信号線駆動回路の回路図。
【図１４】 ラッチ（Ａ）の一部の上面図。
【図１５】 切り変え回路の回路図。
【図１６】 アナログスイッチの等価回路図。
【図１７】 本発明の発光装置のソース信号線駆動回路の回路図。
【図１８】 クロック信号制御回路、タイミング信号制御回路、スタートパルス信号制御回路の回路図。
【図１９】 本発明の発光装置のソース信号線駆動回路の回路図。
【図２０】 本発明の発光装置のソース信号線駆動回路の回路図。
【図２１】 本発明の発光装置の電源供給線とモニター用発光素子の接続の様子を示す図。
【図２２】 加算回路の回路図。
【図２３】 発光装置の作製方法を示す図。
【図２４】 発光装置の作製方法を示す図。
【図２５】 発光装置の作製方法を示す図。
【図２６】 発光装置の作製方法を示す図。
【図２７】 本発明の発光装置を用いた電子機器の図。
【図２８】 本発明の発光装置を用いた電子機器の図。
【図２９】 本発明の発光装置の電源供給線とモニター用発光素子の接続の様子を示す図と、発光素子の温度による輝度の特性を示すグラフ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display panel in which a light emitting element formed on a substrate is enclosed between the substrate and a cover material. The present invention also relates to a display module in which an IC is mounted on the display panel. In this specification, the display panel and the display module are collectively referred to as a light emitting device. The present invention further relates to an electronic apparatus using the light emitting device.
[0002]
[Prior art]
In recent years, a technology for forming a TFT on a substrate has greatly advanced, and application development to an active matrix display device has been advanced. In particular, a TFT using a polysilicon film has higher field effect mobility (also referred to as mobility) than a conventional TFT using an amorphous silicon film, and thus can operate at high speed. For this reason, it is possible to control a pixel, which has been conventionally performed by a drive circuit outside the substrate, with a drive circuit formed on the same substrate as the pixel.
[0003]
Such an active matrix display device has various advantages such as a reduction in manufacturing cost, a reduction in size of the display device, an increase in yield, and a reduction in throughput by forming various circuits and elements on the same substrate. .
[0004]
In addition, active matrix light-emitting devices having light-emitting elements as self-light-emitting elements are being actively researched. The light emitting device is also called an organic EL display (OELD) or an organic light emitting diode (OLED).
[0005]
Unlike a liquid crystal display, the light emitting device is a self-luminous type. A light-emitting element has a structure in which a layer containing an organic compound that generates luminescence by applying an electric field (hereinafter referred to as an organic compound layer) is sandwiched between a pair of electrodes (anode and cathode). The layer usually has a laminated structure. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. This structure has very high luminous efficiency, and most of the light emitting devices that are currently under research and development employ this structure.
[0006]
Luminescence in an organic compound includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. Any one of the above-described light emission may be used, or both light emission may be used.
[0007]
In addition, the hole injection layer / hole transport layer / light emitting layer / electron transport layer, or hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are laminated in this order on the anode. Structure may be sufficient. You may dope a fluorescent pigment | dye etc. with respect to a light emitting layer.
[0008]
In this specification, all layers provided between the cathode and the anode are collectively referred to as an organic compound layer. Therefore, the above-described hole injection layer, hole transport layer, light emitting layer, electron transport layer, electron injection layer, and the like are all included in the organic compound layer.
[0009]
A predetermined voltage is applied to the organic compound layer having the above structure from the pair of electrodes, whereby recombination of carriers occurs in the light emitting layer to emit light. Note that in this specification, light emission of a light-emitting element is referred to as driving of the light-emitting element. In this specification, a light-emitting element formed using an anode, an organic compound layer, and a cathode is referred to as a light-emitting element.
[0010]
[Problems to be solved by the invention]
Since the light emitting device does not need to use a backlight, the thickness and weight of the display itself can be suppressed as compared with a liquid crystal display. Therefore, in recent years, a light emitting device has been used for a display unit of a portable information terminal (such as a mobile computer, a mobile phone, a portable game machine, or an electronic book) instead of a liquid crystal display.
[0011]
In order to reduce the power consumption of the portable information terminal, it has been desired to reduce the power consumption of the light emitting device used for the display unit.
[0012]
In recent years, in addition to the digitization of broadcasting stations such as televisions and radios, home receivers and VTRs are also being digitized. The next stage of digitalization of the broadcasting system is the digitization of broadcast radio waves, that is, the realization of digital broadcasting, and research and development are actively conducted for this purpose.
[0013]
There is a time gradation display in digital driving of a light emitting device. Time gradation display is a driving method for performing gradation display by controlling the time during which a light emitting element emits light during one frame period.
[0014]
When time gradation display is performed on a light emitting device by digital driving, if the number of gradations of an image to be displayed is increased, the number of times a digital video signal (digital video signal) having image information input to a pixel is rewritten increases. . Therefore, the power consumption of the drive circuit group for inputting the digital video signal to the pixel is increased, and the power consumption of the light emitting device is increased.
[0015]
Further, since the light-emitting element is a self-luminous type, a period during which the light-emitting element emits light during one frame period depends on an image to be displayed. Therefore, the power consumption of the light emitting device depends on the image to be displayed.
[0016]
Further, the magnitude of the current flowing through the light emitting element also depends on the temperature. Even if the voltage applied between the electrodes of the light-emitting element is the same, the current flowing through the light-emitting element increases as the temperature of the organic compound layer increases due to the temperature characteristics of the light-emitting element. Therefore, the higher the environmental temperature at which the light emitting device is used, the greater the power consumption of the light emitting device and the higher the luminance of the light emitting element.
[0017]
In view of the above, it is an object of the present invention to suppress power consumption of a light-emitting device and an electronic device using the light-emitting device for a display portion.
[0018]
[Means for Solving the Problems]
The first configuration of the present invention is characterized in that in the light emitting device, when performing monochrome display, the lightness and darkness of the image is inverted by the image displayed on the pixel portion.
[0019]
With the above structure, the current flowing through the light-emitting element can be suppressed to some extent, and the power consumption of the light-emitting device can be suppressed.
[0020]
According to a second configuration of the present invention, in a light-emitting device that performs time division gray scale display of digital driving, a digital video signal input to a source signal line driving circuit included in the light-emitting device is reduced in the number of bits before the pixel It is characterized by being input to the section. Specifically, the number of bits of the digital video signal input to the pixel portion is decreased by sequentially discarding the digital video signal of the least significant bit.
[0021]
With the above structure, the number of bits of the digital video signal input to the pixel is reduced, so that the number of times the digital video signal is written to the pixel by the source signal line driver circuit and the gate signal line driver circuit is reduced. Therefore, power consumption of the source signal line driver circuit and the gate signal line driver circuit can be suppressed, and power consumption of the light-emitting device can also be suppressed.
[0022]
In the third configuration of the present invention, the light emitting device is provided with a light emitting element for temperature monitoring. Then, one electrode of the temperature monitoring light emitting element is connected to a constant current source. Then, using the temperature characteristics of the light emitting element for monitoring, the magnitude of the current flowing through the light emitting element of the pixel is kept constant.
[0023]
With the above structure, even when the temperature of the organic compound layer changes, the magnitude of the current flowing through the light emitting element of the pixel can be kept constant. Therefore, even when the environmental temperature of the light emitting device rises, the power consumption of the light emitting device can be prevented from increasing, and the luminance can be kept constant.
[0024]
According to the first to third configurations of the present invention, the power consumption of the light emitting device and the electronic device using the light emitting device can be suppressed. Note that the present invention only needs to have one of the first to third configurations. Moreover, you may have a some structure of 1st to 3rd structures, and may have all.
[0025]
The configuration of the present invention is shown below.
[0026]
According to the present invention,
A display device having a plurality of pixels,
There is provided a display device characterized in that the luminance of the plurality of pixels is changed by inverting the polarity of a digital video signal input to the plurality of pixels.
[0027]
According to the present invention,
A display device having a pixel portion having a plurality of pixels and a source signal line driver circuit,
The source signal line driving circuit has a switching circuit for switching the polarity of the output,
A digital video signal input to the switching circuit is inverted in polarity by the switching signal input to the switching circuit and is input to the plurality of pixels.
[0028]
According to the present invention,
A display device having a pixel portion having a plurality of pixels and a source signal line driver circuit,
Each of the plurality of pixels has a light emitting element,
The source signal line driver circuit includes a shift register, one or more latches, and a switching circuit.
A display device characterized in that the digital video signal input to the switching circuit from the one or more latches is inverted in polarity by the switching signal input to the switching circuit and is input to the plurality of pixels. Provided.
[0029]
According to the present invention,
A display device having a pixel portion having a plurality of pixels and a source signal line driver circuit,
Each of the plurality of pixels has a light emitting element,
The source signal line driver circuit includes a shift register, one or more latches, and a switching circuit.
The digital video signal input from the one or more latches to the switching circuit is inverted in polarity by the switching signal input to the switching circuit and is input to the plurality of pixels.
The average length of the light emitting periods of all the light emitting elements in one frame period is less than or equal to half of the maximum value of the length of the light emitting period of all of the light emitting elements in one frame period. A display device is provided.
[0030]
The switching circuit includes an inverter, a first analog switch, and a second analog switch,
The digital video signal input to the switching circuit is input to the input terminal of the first analog switch via the inverter,
The digital video signal output from the one or more latches is input to an input terminal of the second analog switch,
A switching signal is input from a first control input terminal of the first analog switch and a second control input terminal of the second analog switch;
A signal obtained by inverting the polarity of the switching signal is a second control input terminal of the first analog switch and the first control switch. 2 The
Signals output from output terminals of the first analog switch and the second analog switch may be output from the switching circuit.
[0031]
The switching circuit includes an inverter, a first NAND, a second NAND, and a NOR,
A switching signal and a digital video signal are input to the first NAND via the inverter,
A signal obtained by inverting the polarity of the switching signal and the digital video signal are input to the second NAND,
The signal output from the first NAND and the signal output from the second NAND are input to the NOR,
The signal output from the NOR may be output from the switching circuit.
[0032]
According to the present invention,
A display device having a plurality of pixels and a source signal line driving circuit,
Of the digital video signals input to the source signal line driver circuit, only the upper bit digital video signal is input to the plurality of pixels.
[0033]
According to the present invention,
A display device having a pixel portion having a plurality of pixels and a source signal line driver circuit,
The source signal line driver circuit includes a shift register, a first latch, a second latch, and a clock signal control circuit,
When a clock signal is input to the shift register via the clock signal control circuit, a timing signal is output from the shift register,
A digital video signal is input and held in the first latch by the timing signal,
The digital video signal held in the first latch is input and held in the second latch by the latch signal,
The digital video signal input and held in the second latch is input to the plurality of pixels,
The clock signal control circuit reduces the number of bits of the digital video signal that is input to and held in the first latch by applying a constant fixed potential to the shift register instead of the clock signal for a certain period. A display device is provided.
[0034]
The clock signal control circuit has a NAND and an inverter,
A clock signal and a selection signal are input to the NAND,
The signal output from the NAND may be output from the clock signal control circuit via the inverter.
[0035]
The clock signal control circuit includes a first analog switch, a second analog switch, and an inverter.
A selection signal is input to the second control input terminal of the first analog switch and the first control input terminal of the second analog switch via the inverter.
A selection signal is input to the first control input terminal of the first analog switch and the second control input terminal of the second analog switch,
A clock signal is input to an input terminal of the first analog switch;
A fixed potential is applied to an input terminal of the second analog switch;
The signals output from the output terminals of the first analog switch and the second analog switch may be output from the clock signal control circuit.
[0036]
According to the present invention,
A display device having a pixel portion having a plurality of pixels and a source signal line driver circuit,
The source signal line driver circuit includes a shift register, a first latch, a second latch, and a timing signal control circuit.
The timing signal output from the shift register is input to the first latch via the timing signal control circuit,
According to the timing signal input to the first latch, a digital video signal is input and held in the first latch,
The digital video signal held in the first latch is input to and held in the second latch by the latch signal,
The digital video signal input and held in the second latch is input to the plurality of pixels,
The timing signal control circuit inputs and holds the first latch by supplying a constant fixed potential to the first latch instead of the timing signal output from the shift register for a certain period. There is provided a display device characterized in that the number of bits of the digital video signal to be reduced is reduced.
[0037]
The timing signal control circuit has a NAND and an inverter,
A timing signal and a selection signal are input to the NAND,
The signal output from the NAND may be output from the timing signal control circuit via the inverter.
[0038]
The timing signal control circuit includes a first analog switch, a second analog switch, and an inverter.
A selection signal is input to the second control input terminal of the first analog switch and the first control input terminal of the second analog switch via the inverter.
A selection signal is input to the first control input terminal of the first analog switch and the second control input terminal of the second analog switch,
A timing signal is input to an input terminal of the first analog switch;
A fixed potential is applied to an input terminal of the second analog switch;
The signals output from the output terminals of the first analog switch and the second analog switch may be output from the timing signal control circuit.
[0039]
According to the present invention,
A display device having a pixel portion having a plurality of pixels and a source signal line driver circuit,
The source signal line driver circuit includes a shift register, a first latch, a second latch, and a start pulse signal control circuit.
When a start pulse signal is input to the shift register via the start pulse signal control circuit, a timing signal is output from the shift register,
A digital video signal is input and held in the first latch by the timing signal,
The digital video signal held in the first latch is input and held in the second latch by the latch signal,
The digital video signal input and held in the second latch is input to the plurality of pixels,
The start pulse signal control circuit supplies a constant fixed potential to the shift register instead of the start pulse signal for a certain period, thereby inputting the number of bits of the digital video signal to be held in the first latch There is provided a display device that is characterized in that
[0040]
The start pulse signal control circuit has a NAND and an inverter,
A start pulse signal and a selection signal are input to the NAND,
The signal output from the NAND may be output from the start pulse signal control circuit via the inverter.
[0041]
The start pulse signal control circuit includes a first analog switch, a second analog switch, and an inverter.
A selection signal is input to the second control input terminal of the first analog switch and the first control input terminal of the second analog switch via the inverter.
A selection signal is input to the first control input terminal of the first analog switch and the second control input terminal of the second analog switch,
A start pulse signal is input to an input terminal of the first analog switch;
A fixed potential is applied to an input terminal of the second analog switch;
The signals output from the output terminals of the first analog switch and the second analog switch may be output from the start pulse signal control circuit.
[0042]
According to the present invention,
A display device having a plurality of pixels each having a plurality of light-emitting elements and a monitor light-emitting element, and maintaining a constant magnitude of a current flowing through the plurality of light-emitting elements using temperature characteristics of the monitor light-emitting elements. A display device is provided.
[0043]
According to the present invention,
A display device having a pixel portion having a plurality of pixels, a power supply line, a buffer amplifier, a monitor light emitting element, and a constant current source,
The plurality of pixels each have a thin film transistor and a light emitting element,
The monitor light-emitting element and the light-emitting element each have a first electrode, a second electrode, and an organic compound layer provided between the first electrode and the second electrode. ,
The first electrode of the monitor light emitting element and the constant current source are connected,
A first electrode of the monitor light emitting element and a non-inverting input terminal of the buffer amplifier are connected;
The output terminal of the buffer amplifier is connected to the power supply line,
A display device is provided in which the potential of the power supply line is supplied to the first electrode of the light-emitting element through the thin film transistor.
[0044]
According to the present invention,
A display device having a pixel portion having a plurality of pixels, a power supply line, a buffer amplifier, a monitor light emitting element, a constant current source, and an adder circuit,
The plurality of pixels each have a thin film transistor and a light emitting element,
The monitor light-emitting element and the light-emitting element each have a first electrode, a second electrode, and an organic compound layer provided between the first electrode and the second electrode. ,
The first electrode of the monitor light emitting element and the constant current source are connected,
A first electrode of the monitor light emitting element and a non-inverting input terminal of the buffer amplifier are connected;
The output terminal of the buffer amplifier is connected to the input terminal of the adder circuit,
An output terminal of the adder circuit is connected to the power supply line;
The input terminal and output terminal of the adder circuit always have a constant potential difference,
A display device is provided in which the potential of the power supply line is supplied to the first electrode of the light-emitting element through the thin film transistor.
[0045]
The present invention may be a video camera, an image reproducing device, a head mounted display, a mobile phone, or a portable information terminal using the display device.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
The first configuration of the present invention will be described. A block diagram of a light emitting device having the first configuration of the present invention is shown in FIG.
[0047]
Reference numeral 101 denotes a pixel portion, and a plurality of pixels are provided in a matrix. Reference numeral 102 denotes a source signal line driver circuit, and reference numeral 103 denotes a gate signal line driver circuit.
[0048]
The source signal line driver circuit 102 includes a shift register 102-1, a latch (A) 102-2, a latch (B) 102-3, and a switching circuit 102-4. Note that the source signal line driver circuit of the present invention may have a level shift, a buffer, and the like in addition to the above.
[0049]
Although not shown, the gate signal line driver circuit 103 includes a shift register and a buffer. In some cases, a level shift may be provided in addition to the shift register and the buffer. The gate signal line is connected to the gate electrode of the pixel TFT for one line, and all the pixel TFTs for one line must be turned on at the same time, so that the buffer can flow a large current. Used.
[0050]
In the source signal line driver circuit 102, a clock signal (CLK) and a start pulse (SP) are input to the shift register 102-1. The shift register 102-1 sequentially generates timing signals based on the clock signal (CLK) and the start pulse (SP), and sequentially supplies the timing signals to subsequent circuits.
[0051]
Note that the timing signal output from the shift register 102-1 may be sequentially supplied to a subsequent circuit through a buffer or the like (not shown). The timing signal from the shift register 102-1 is buffered and amplified by a buffer or the like. Since many circuits or elements are connected to the wiring to which the timing signal is supplied, the load capacitance (parasitic capacitance) is large. This buffer is provided in order to prevent “blunting” of the rising edge or falling edge of the timing signal caused by the large load capacity.
[0052]
The timing signal output from the shift register 102-1 is supplied to the latch (A) 102-2. The latch (A) 102-2 has a plurality of stages of latches for processing n-bit digital video signals. When the timing signal is input, the latch (A) 102-2 sequentially captures and holds n-bit digital video signals supplied from the outside of the source signal line driver circuit 102.
[0053]
Note that when the digital video signal is taken into the latch (A) 102-2, the digital video signal may be sequentially input to the latches of a plurality of stages included in the latch (A) 102-2. However, the present invention is not limited to this configuration. A plurality of stages of latches included in the latch (A) 102-2 may be divided into several groups, and so-called divided driving may be performed in which digital video signals are input simultaneously in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for every four stages, it is said that the driving is divided into four.
[0054]
A period until writing of digital video signals to all the latches of the latch (A) 102-2 is called a line period. That is, from the time when writing of the digital video signal is started to the leftmost stage latch in the latch (A) 102-2 to the time when writing of the digital video signal is finished to the rightmost stage latch. The time interval is a line period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.
[0055]
When one line period ends, a latch signal (Latch Signals) is supplied to the latch (B) 102-3. At this moment, the digital video signal written and held in the latch (A) 102-2 is sent all at once to the latch (B) 102-3 and written to all the latches of the latch (B) 102-3. , Retained.
[0056]
The latch (A) 102-2 that has finished sending the digital video signal to the latch (B) 102-3 is again supplied from the outside of the source signal line driver circuit 102 based on the timing signal from the shift register 102-1. The digital video signals are sequentially written.
[0057]
During the second line of one line, the digital video signals written and held in the latch (B) 102-2 are input to the switching circuit 102-4 all at once. The switching circuit 102-4 inverts the polarity of the digital video signal input from the latch (B) 102-2 according to the switching signal (Shift Signals) or outputs the inverted signal.
[0058]
The digital video signal has information of “0” or “1”, and the digital video signals of “0” and “1” are signals having one voltage of Hi and one of Lo. The inversion of the polarity of the digital video signal means that a digital video signal having information “0” is converted into a digital video signal having information “1”, and the digital video signal having information “1” is converted to “0”. It is converted into a digital video signal having the following information.
[0059]
The switching signal is a signal for selecting whether to invert the polarity of the digital video signal input from the latch (B) 102-2. The average length of the light emission period of all the light emitting elements in one frame period is more than half the length of the light emission period of the light emitting elements in one frame period when all white is displayed on the pixel portion 101. When it becomes longer, the power consumption can be reduced by inverting the polarity of the digital video signal by the switching signal. On the other hand, the average length of the light emission periods of all the light emitting elements in one frame period is the length of the light emission period of the light emitting elements in one frame period when all white is displayed on the pixel portion 101. When the length is shorter than half, the power consumption can be reduced if the polarity of the digital video signal is not inverted by the switching signal.
[0060]
Whether the polarity of the digital video signal is inverted by the switching signal may be selected by the user or may be automatically selected according to the displayed image.
[0061]
The digital video signal output from the switching circuit 102-4 is input to the source signal line.
[0062]
On the other hand, in the gate signal line driver circuit 103, a gate signal from a shift register (not shown) is inputted to a buffer (not shown) and inputted to a corresponding gate signal line (also called a scanning line).
[0063]
The digital video signal input to the source signal line is input to the pixel by the gate signal input to the gate signal line.
[0064]
Note that in the present invention, the source signal line driver circuit 102 and the gate signal line driver circuit 103 may be formed over the same substrate as the pixel portion 101, or may be formed over an IC chip through FPC, TAB, or the like. It may be connected to the pixel portion 101.
[0065]
With the above structure of this embodiment mode, when a light-emitting device that performs digital-driven time-division gradation display performs monochrome display, light and darkness of an image can be reversed by an image displayed in a pixel portion. Specifically, the average length of the light emission periods of all the light emitting elements in one frame period is the length of the light emission period of the light emitting elements in one frame period when all white is displayed on the pixel portion 101. In the case where it is longer than half of that, the brightness of the image displayed on the pixel portion may be reversed. On the other hand, the average length of the light emission periods of all the light emitting elements in one frame period is the length of the light emission period of the light emitting elements in one frame period when all white is displayed on the pixel portion 101. When it becomes shorter than half, it is better not to reverse the brightness of the image displayed on the pixel portion.
[0066]
Note that in this embodiment, the switching circuit is included in the source signal line driver circuit, but the switching circuit may not be included in the source signal line driver circuit.
[0067]
In this embodiment, only the case of using a digital video signal has been described. However, the present invention can be applied not only to a digital video signal but also to an analog video signal.
[0068]
Therefore, with the first structure of the present invention, the magnitude of the current flowing through the light emitting element can be suppressed to some extent, and the power consumption of the light emitting device can be suppressed.
[0069]
(Embodiment 2)
Next, the second configuration of the present invention will be described. FIG. 2 shows a block diagram of a light emitting device having the second configuration of the present invention. The same components as those shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
[0070]
In the light-emitting device of this embodiment mode, the clock
[0071]
Specifically, the clock
[0072]
Note that in the light-emitting device of this embodiment, unlike FIG. 1, the source signal line driver circuit 102 does not include the switching circuit 102-4. Therefore, the digital video signal written and held in the latch (B) 102-3 is input to the source signal line by the latch signal input to the latch (B) 102-3.
[0073]
In this embodiment mode, a digital video signal input to a source signal line driver circuit included in a light-emitting device is input to a pixel portion after the number of bits is reduced in a light-emitting device that performs digital-driven time-division gradation display. ing. Specifically, the number of bits of the digital video signal input to the pixel portion is decreased by sequentially discarding the digital video signal of the least significant bit.
[0074]
With the above structure, the number of bits of the digital video signal input to the pixel is reduced, so that the number of times the digital video signal is written to the pixel by the source signal line driver circuit and the gate signal line driver circuit is reduced. Therefore, power consumption of the source signal line driver circuit and the gate signal line driver circuit can be suppressed, and power consumption of the light-emitting device can also be suppressed.
[0075]
Note that in this embodiment, the clock
[0076]
(Embodiment 3)
Next, an example different from the second embodiment of the second configuration of the present invention will be described. A block diagram of a light emitting device having the second configuration of the present invention is shown in FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
[0077]
In the light-emitting device of this embodiment, the timing
[0078]
Specifically, the timing
[0079]
Note that in this embodiment mode, the fixed potential needs to be a potential at which a digital video signal is not written to the latch (A) 102-2.
[0080]
In this embodiment mode, a digital video signal input to a source signal line driver circuit included in a light-emitting device is input to a pixel portion after the number of bits is reduced in a light-emitting device that performs digital-driven time-division gradation display. ing. Specifically, the number of bits of the digital video signal input to the pixel portion is decreased by sequentially discarding the digital video signal of the least significant bit.
[0081]
With the above structure, the number of bits of the digital video signal input to the pixel is reduced, so that the number of times the digital video signal is written to the pixel by the source signal line driver circuit and the gate signal line driver circuit is reduced. Therefore, power consumption of the source signal line driver circuit and the gate signal line driver circuit can be suppressed, and power consumption of the light-emitting device can also be suppressed.
[0082]
Note that in this embodiment, the timing
[0083]
(Embodiment 4)
Next, an example of the second configuration of the present invention that is different from the second and third embodiments will be described. A block diagram of a light emitting device having the second configuration of the present invention is shown in FIG. The same components as those shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
[0084]
In the light-emitting device of this embodiment mode, the start pulse
[0085]
Specifically, only the timing signal for writing the digital video signal of the lower bits from the 1st to mth bits (m is an arbitrary integer from 1 to n) to the latch (A) 102-2 is latched (A). In order not to input to 102-2, the start pulse
[0086]
Note that in this embodiment mode, the fixed potential needs to be a potential at which a timing signal is not output from the shift register 102-1.
[0087]
In this embodiment mode, a digital video signal input to a source signal line driver circuit included in a light-emitting device is input to a pixel portion after the number of bits is reduced in a light-emitting device that performs digital-driven time-division gradation display. ing. Specifically, the number of bits of the digital video signal input to the pixel portion is decreased by sequentially discarding the digital video signal of the least significant bit.
[0088]
With the above structure, the number of bits of the digital video signal input to the pixel is reduced, so that the number of times the digital video signal is written to the pixel by the source signal line driver circuit and the gate signal line driver circuit is reduced. Therefore, power consumption of the source signal line driver circuit and the gate signal line driver circuit can be suppressed, and power consumption of the light-emitting device can also be suppressed.
[0089]
Note that in this embodiment mode, the start pulse
[0090]
(Embodiment 5)
Next, a third configuration of the present invention will be described with reference to FIG.
[0091]
[0092]
On the other hand, the
[0093]
The
[0094]
Therefore, even if the temperature of the organic
[0095]
Note that in this embodiment, the
[0096]
According to the first to third configurations of the present invention, the power consumption of the light emitting device and the electronic device using the light emitting device can be suppressed. Note that the present invention only needs to have one of the first to third configurations. Moreover, you may have a some structure of 1st to 3rd structures, and may have all.
[0097]
According to the present invention, the power consumption of the light emitting device can be suppressed by the above three configurations.
[0098]
【Example】
Examples of the present invention will be described below.
[0099]
(Example 1)
In this embodiment, a structure of a pixel portion of a light emitting device of the present invention and a driving method thereof will be described.
[0100]
An enlarged view of the pixel portion 301 of the light emitting device of this embodiment is shown in FIG. Source signal lines (
[0101]
In this example, the pixel 304 is a region provided with one source signal line (S1 to Sx), one power supply line (V1 to Vx), and one gate signal line (G1 to Gy). A plurality of pixels 304 are arranged in a matrix in the pixel portion 301.
[0102]
An enlarged view of the pixel 304 is shown in FIG. In FIG. 7,
[0103]
The capacitor 308 is provided to hold the gate voltage (potential difference between the gate electrode and the source region) of the current control TFT 306 when the switching
[0104]
One of the source region and the drain region of the current control TFT 306 is connected to the power supply line V (V1 to Vx), and the other is connected to the
[0105]
The
[0106]
A counter potential is applied to the counter electrode of the
[0107]
As the switching
[0108]
Further, the switching
[0109]
Next, a driving method of the light emitting device of the present invention having the above-described configuration will be described with reference to FIG.
[0110]
First, the power supply potential of the power supply line is the same as the potential of the counter electrode of the light emitting element. A gate signal is input to the gate signal line G1 from the gate signal line driving circuit. As a result, the switching
[0111]
At the same time, the first bit digital video signal is input to the source signal lines (S1 to Sx) from the source signal line driving circuit. The digital video signal is input to the gate electrode of the current control TFT 306 via the switching
[0112]
Next, at the same time as the input of the gate signal to G1, the gate signal is similarly input to the gate signal line G2. Then, the switching
[0113]
In turn, gate signals are inputted to all the gate signal lines (G1 to Gx). The period until all the gate signal lines (G1 to Gx) are selected and the digital video signal of the first bit is input to the pixels of all the lines is the writing period Ta1.
[0114]
When the writing period Ta1 ends, the light emission period Tr1 is reached next. In the light emission period Tr1, the power supply potential of the power supply line is a potential having a potential difference with the counter electrode to the extent that the light emitting element emits light when the power supply potential is applied to the pixel electrode of the light emitting element.
[0115]
In this embodiment, when the digital video signal has information “0”, the current control TFT 306 is turned off. Therefore, no power supply potential is applied to the pixel electrode of the
[0116]
On the other hand, when the information “1” is included, the current control TFT 306 is in an on state. Accordingly, a power supply potential is applied to the pixel electrode of the
[0117]
Thus, in the display period Tr1, the
[0118]
When the display period Tr1 ends, the writing period Ta2 starts, and the power supply potential of the power supply line becomes the same as the potential of the counter electrode of the light emitting element. In the same manner as in the writing period Ta1, all the gate signal lines are sequentially selected, and the second bit digital video signal is input to all the pixels. A period until the second bit digital video signal is completely input to the pixels of all the lines is referred to as a writing period Ta2.
[0119]
When the writing period Ta2 ends, the display period Tr2 starts. The power supply potential of the power supply line is different from that of the counter electrode so that the light emitting element emits light when the power supply potential is applied to the pixel electrode of the light emitting element. It becomes the electric potential which has. All pixels display.
[0120]
The above-described operation is repeated until the n-th digital video signal is input to the pixel, and the writing period Ta and the display period Tr appear repeatedly. When all the display periods (Tr1 to Trn) are completed, one image can be displayed. In the driving method of the present invention, a period for displaying one image is referred to as one frame period (F). When one frame period ends, the next frame period starts. Then, the writing period Ta1 appears again, and the above-described operation is repeated.
[0121]
In a normal light emitting device, it is preferable to provide 60 or more frame periods per second. When the number of images displayed per second is less than 60, flickering of images may start to be noticeable visually.
[0122]
In this embodiment, the sum of the lengths of all writing periods is shorter than one frame period, and the length ratio of the display periods is Tr1: Tr2: Tr3:...: Tr (n−1): Trn = 2. 0 : 2 1 : 2 2 : ...: 2 (n-2) : 2 (n-1) It is necessary to ensure that 2 in combination with this display period n Of the gradations, a desired gradation display can be performed.
[0123]
By obtaining the sum of the lengths of the display periods during which the light emitting element emits light during one frame period, the gradation displayed by the pixel in the frame period is determined. For example, when n = 8, assuming that the luminance is 100% when the pixels emit light in the entire display period, 1% luminance can be expressed when the pixels emit light in Tr1 and Tr2, and Tr3, Tr5, and Tr8 When is selected, a luminance of 60% can be expressed.
[0124]
The display periods Tr1 to Trn may appear in any order. For example, in one frame period, it is possible to cause the display period to appear in the order of Tr3, Tr5, Tr2,.
[0125]
In this embodiment, the power supply potential of the power supply line is changed between the writing period and the display period. However, the present invention is not limited to this. A potential difference such that the light emitting element emits light when the power supply potential is applied to the pixel electrode of the light emitting element may be always present between the power supply potential and the potential of the counter electrode. In that case, the light-emitting element can emit light even in the writing period. Therefore, the gray level displayed by the pixel in the frame period is determined by the sum of the length of the writing period and the display period during which the light emitting element emits light during one frame period. In this case, the ratio of the sum of the lengths of the writing period and the display period corresponding to the digital video signal of each bit is (Ta1 + Tr1) :( Ta2 + Tr2) :( Ta3 + Tr3):...: (Ta (n-1) + Tr (N-1)): (Tan + Trn) = 2 0 : 2 1 : 2 2 : ...: 2 (n-2) : 2 (n-1) It is necessary to become.
[0126]
(Example 2)
In this embodiment, an example different from the first embodiment will be described with respect to the structure of the pixel portion of the light emitting device of the present invention and the driving method thereof.
[0127]
FIG. 9 shows an example of a block diagram of the light emitting device of this embodiment. The light-emitting device of FIG. 9 includes a
[0128]
The source signal side drive circuit 902 has at least one of the first to third configurations of the present invention.
[0129]
Note that in this embodiment, the source signal line driver circuit 902, the write gate signal side driver circuit 903a, and the erase gate signal line driver circuit 903b may be formed on the same substrate as the
[0130]
An enlarged view of the
[0131]
At least one source signal line (S1 to Sx), a power supply line (V1 to Vx), a write gate signal line (Ga1 to Gay), and an erase gate signal line (Ge1 to Gey) are provided. The area is a
[0132]
An enlarged view of the
[0133]
The capacitor 912 is provided to hold the gate voltage of the current control TFT 908 when the switching
[0134]
One of the source region and the drain region of the current control TFT 908 is connected to the power supply line V (
[0135]
Of the source region and drain region of the erasing TFT 909, the one not connected to the source region or drain region of the switching
[0136]
The light-emitting
[0137]
A counter potential is applied to the
[0138]
The current typical light emitting device has a light emission amount of 200 cd / m per pixel emitting area. 2 In this case, the current per area of the pixel portion is several mA / cm. 2 A degree is required. Therefore, especially when the screen size is increased, it becomes difficult to control the height of the potential applied from the power source provided in the IC with a switch. In this embodiment, the power source potential and the counter potential are always kept constant, and it is not necessary to control the height of the potential supplied from the power source provided in the IC with a switch. Useful for realization.
[0139]
As the switching
[0140]
Further, the switching
[0141]
Next, a method for driving the light emitting device of the present invention having the above-described configuration will be described with reference to FIG.
[0142]
First, for switching all the pixels (pixels in the first line) connected to the write gate signal line Ga1 by the write gate signal input to the write gate signal line Ga1 from the write gate signal line drive circuit 903a. The
[0143]
At the same time, the digital video signal of the first bit is input to the pixels of the first line from the source signal line driver circuit 902 to the source signal lines (S1 to Sx). Specifically, the digital video signal is input to the gate electrode of the current control TFT 908 via the switching
[0144]
In this embodiment, when the digital video signal has information of “0”, the current control TFT 908 is turned off. Therefore, no power supply potential is applied to the pixel electrode of the
[0145]
On the contrary, when the information “1” is included, the current control TFT 908 is turned on. Accordingly, a power supply potential is applied to the pixel electrode of the
[0146]
In this manner, at the same time as the digital video signal is input to the pixels on the first line, the
[0147]
Next, simultaneously with the selection of Ga1, the write gate signal line Ga2 is selected by the write gate signal. Then, the switching
[0148]
In turn, all the write gate signal lines (Ga1 to Gax) are selected. A period until all the gate signal lines for writing (Ga1 to Gax) are selected and the digital video signal of the first bit is input to the pixels of all the lines is a writing period Ta1.
[0149]
On the other hand, before the first bit digital video signal is input to the pixels of all the lines, in other words, before the writing period Ta1 ends, in parallel with the input of the first bit digital video signal to the pixels. The erase gate signal line Ge1 is selected by the erase gate signal input from the gate signal line drive circuit 903b.
[0150]
When the erasing gate signal line Ge1 is selected, the erasing TFTs 909 of all the pixels (pixels in the first line) connected to the erasing gate signal line Ge1 are turned on. The power supply potential of the power supply lines (V1 to Vx) is applied to the gate electrode of the current control TFT 908 of the pixel on the first line via the erasing TFT 909.
[0151]
When the power supply potential is applied to the gate electrode of the current control TFT 908, the current control TFT 908 is turned off. Accordingly, the power supply potential is not applied to the pixel electrode of the
[0152]
A period in which the pixels do not display is called a non-display period Td. In the pixels on the first line, the display period Tr1 ends at the same time when the erase gate signal is input to the erase gate signal line Ge1, and the non-display period Td1 is reached.
[0153]
In FIG. 12, only the non-display period of the pixels on the first line is shown for the sake of simplicity. Similar to the display period, the timing at which the non-display period of each line is started has a time difference.
[0154]
At the same time as the selection of Ge1, the erasing gate signal line Ge2 is selected by the erasing gate signal, and the erasing TFTs 909 of all the pixels (second line pixels) connected to the erasing gate signal line Ge2 are selected. Turns on. The power supply potential of the power supply lines (V1 to Vx) is applied to the gate electrode of the current control TFT 908 via the erasing TFT 909. When the power supply potential is applied to the gate electrode of the current control TFT 908, the current control TFT 908 is turned off. Accordingly, the power supply potential is not applied to the pixel electrode of the
[0155]
In turn, all the erase gate signal lines are selected by the erase gate signal. An erasing period Te1 is a period until all the erasing gate signal lines (Ga1 to Gax) are selected and the first bit digital video signals held in the pixels of all the lines are erased.
[0156]
On the other hand, before the first bit digital video signal held by the pixels of all lines is erased, in other words, before the erase period Te1 ends, in parallel with the erase of the first bit digital video signal to the pixels. Then, the write gate signal line Ga1 is selected again. As a result, the pixels on the first line perform display again, so the non-display period Td1 ends and the display period Tr2 starts.
[0157]
Similarly, all the gate signal lines for writing are sequentially selected, and the second bit digital video signal is input to all the pixels. A period until the second bit digital video signal is completely input to the pixels of all the lines is referred to as a writing period Ta2.
[0158]
On the other hand, before the second bit digital video signal is input to the pixels of all lines, in other words, before the writing period Ta2 ends, in parallel with the input of the second bit digital video signal to the pixels, The erase gate signal line Ge2 is selected. Accordingly, all the light emitting elements included in the pixels on the first line are in a non-light emitting state, and the pixels on the first line do not display. Therefore, the display period Tr2 ends in the pixels on the first line, and becomes a non-display period Td2.
[0159]
In turn, all the erasing gate signal lines are selected. An erasing period Te2 is a period until all the erasing gate signal lines (Ga1 to Gax) are selected and the second bit digital video signals held by the pixels of all the lines are erased.
[0160]
The above-described operation is repeated until the m-bit digital video signal is input to the pixel, and the display period Tr and the non-display period Td appear repeatedly. The display period Tr1 is a period from the start of the writing period Ta1 to the start of the erasing period Te1. The non-display period Td1 is a period from the start of the erase period Te1 to the start of the display period Tr2. In addition, the display periods Tr2, Tr3,..., Tr (m−1) and the non-display periods Td2, Td3,..., Td (m−1) are written in the writing periods Ta1, respectively, as in the display periods Tr1 and non-display periods Td1. .., Tam and the erasing period Te1, Te2,..., Te (m−1) determine the period.
[0161]
After the m-bit digital video signal is input to the pixels on the first line, the erasing gate signal line Ge1 is not selected. In order to simplify the explanation, the present embodiment will be described by taking the case of m = n−2 as an example, but it goes without saying that the present invention is not limited to this. In the present invention, m can be arbitrarily selected from 2 to n.
[0162]
When the digital video signal of the (n-2) th bit is input to the pixels on the first line, the pixels on the first line are displayed during the display period Tr (n-2). Until the next bit digital video signal is input, the digital video signal of the (n-2) th bit is held in the pixel.
[0163]
Then, when the (n-1) -bit digital video signal is input to the pixel on the first line, the (n-2) -bit digital video signal held in the pixel is (n-1) It is rewritten to the digital video signal of the bit. The pixels on the first line enter the display period Tr (n−1) and display is performed. The digital video signal of the (n-2) th bit is held in the pixel until the digital video signal of the next bit is input.
[0164]
The above-described operation is repeated until the n-th digital video signal is input to the pixel. The display period Tr (n-2) is a period from the start of the writing period Ta (n-2) to the start of the writing period Ta (n-1). The display period (Tr (n−1), Trn) is determined by the writing period Ta in the same manner as the display period Tr (n−2).
[0165]
In this embodiment, the sum of the lengths of all writing periods is shorter than one frame period, and the length of the display period is Tr1: Tr2: Tr3:...: Tr (n−1): Trn = 2. 0 : 2 1 : 2 2 : ...: 2 (n-2) : 2 (n-1) Is necessary. 2 in combination with this display period n Of the gradations, a desired gradation display can be performed.
[0166]
When all the display periods (Tr1 to Trn) are completed, one image can be displayed. In the driving method of the present invention, a period for displaying one image is referred to as one frame period (F).
[0167]
After the end of one frame period, the digital video signal of the first bit is input again to the pixels, and the pixels on the first line again become the display period Tr1. Then, the above-described operation is repeated again.
[0168]
In a normal light emitting device, it is preferable to provide 60 or more frame periods per second. When the number of images displayed per second is less than 60, flickering of images may start to be noticeable visually.
[0169]
By obtaining the sum of the lengths of the display periods during which the light emitting element emits light during one frame period, the gradation displayed by the pixel in the frame period is determined. For example, when n = 8, assuming that the luminance is 100% when the pixels emit light in the entire display period, 1% luminance can be expressed when the pixels emit light in Tr1 and Tr2, and Tr3, Tr5, and Tr8 When is selected, a luminance of 60% can be expressed.
[0170]
It is important that the writing period Tam in which the m-bit digital video signal is written to the pixel is shorter than the length of the display period Trm. Therefore, the value of the number of bits m needs to be a value from 1 to n such that the writing period Tam is shorter than the length of the display period Trm.
[0171]
The display periods (Tr1 to Trn) may appear in any order. For example, in one frame period, it is possible to cause the display period to appear in the order of Tr4, Tr3, Tr2,. However, the order in which the erase periods (Te1 to Ten) do not overlap each other is more preferable.
[0172]
In this embodiment, the display period Tr and the writing period Ta partially overlap. In other words, it is possible to display pixels even in the writing period. Therefore, the ratio (duty ratio) of the total length of the display periods in one frame period is not determined only by the length of the writing period.
[0173]
(Example 3)
In this example, a detailed structure of a source signal line driver circuit included in the light-emitting device described in
[0174]
Reference numeral 102-1 denotes a shift register, in which the clock signal (CLK), the signal (CLKB) in which the polarity of the clock signal is inverted, the start pulse signal (SP), and the bidirectional switching signal (SL / R) are shown in the diagram. Each is input from.
[0175]
Reference numeral 102-2 denotes a latch (A), and reference numeral 102-3 denotes a latch (B). In this embodiment, one set of latches (A) 102-2 and one set of latches (B) 102-3 correspond to four source signal lines. However, in this embodiment, the number of source signal lines corresponding to one set of latches (A) 102-2 and one set of latches (B) 102-3 is not limited to this. In this embodiment, the level shift for changing the amplitude range of the voltage of the signal is not provided. However, the designer may appropriately provide it.
[0176]
A digital video signal (DV) input from the outside of the source signal line driver circuit is input to the latch (A) 102-2 from the wiring shown in the drawing. The signals S_LATb in which the polarities of the latch signals S_LAT and S_LAT are inverted are input to the latch (B) 102-3 from the wiring shown in the drawing.
[0177]
A detailed configuration of the latch (A) 102-2 will be described by taking a
[0178]
A top view of a
[0179]
[0180]
[0181]
Reference numeral 102-4 denotes a switching circuit. FIGS. 15A and 15B are circuit diagrams of the switching circuit of this embodiment.
[0182]
A switching circuit 102-4 of this embodiment illustrated in FIG. 15A includes an
[0183]
An equivalent circuit diagram of the first and second analog switches 852 and 853 is shown in FIG. The first and second analog switches 852 and 853 have an n-channel TFT and a p-channel TFT. A signal input from the input terminal (IN) is sampled by a signal input from the first control input terminal (Vin) or the second control input terminal (Vinb), and is output from the output terminal (OUT).
[0184]
The digital video signal from the latch (B) 102-3 is input from the input terminal (IN) to the
[0185]
Then, the switching signal SS and the signal SSB obtained by inverting the polarity of the switching signal are supplied to the
[0186]
The digital video signal input to the switching circuit 102-4 is output from the switching circuit 102-4 as it is or with its polarity inverted. Whether or not the polarity of the digital video signal is inverted in the switching circuit 102-4 is selected by the switching signal SS.
[0187]
The switching circuit 102-4 of this embodiment illustrated in FIG. 15B includes an
[0188]
The digital video signal from the latch (B) 102-3 is sent through the
[0189]
At the same time as the digital video signal is input to the
[0190]
The signals output from the first and
[0191]
The digital video signal input to the switching circuit 102-4 is output from the switching circuit 102-4 as it is or with its polarity inverted. Whether or not the polarity of the digital video signal is inverted in the switching circuit 102-4 is selected by the switching signal SS.
[0192]
The switching circuit is not limited to the configuration shown in FIG. The switching circuit may have any configuration as long as the input digital video signal can be output as it is or with its polarity inverted.
[0193]
Note that this embodiment can be implemented by being freely combined with
[0194]
(Example 4)
In this example, a detailed structure of a source signal line driver circuit included in the light-emitting device described in
[0195]
Reference numeral 102-1 denotes a shift register, in which the clock signal (CLK), the signal (CLKB) in which the polarity of the clock signal is inverted, the start pulse signal (SP), and the bidirectional switching signal (SL / R) are shown in the diagram. Each is input from.
[0196]
Reference numeral 102-2 denotes a latch (A), and reference numeral 102-3 denotes a latch (B). In this embodiment, one set of latches (A) 102-2 and one set of latches (B) 102-3 correspond to four source signal lines. However, in this embodiment, the number of source signal lines corresponding to one set of latches (A) 102-2 and one set of latches (B) 102-3 is not limited to this. In this embodiment, the level shift for changing the amplitude range of the voltage of the signal is not provided. However, the designer may appropriately provide it.
[0197]
A digital video signal (DV) input from the outside of the source signal line driver circuit is input to the latch (A) 102-2 from the wiring shown in the drawing. The signals S_LATb in which the polarities of the latch signals S_LAT and S_LAT are inverted are input to the latch (B) 102-3 from the wiring shown in the drawing.
[0198]
The detailed configuration of the latch (A) 102-2 is the same as that shown in FIG.
[0199]
A clock
[0200]
Specifically, a certain period of time is used so that only the timing signal for writing the low-order bit digital video signals from the 1st to m-th bits to the latch (A) 102-2 is not input to the latch (A) 102-2. Instead of the clock signal, the clock
[0201]
18A and 18B are detailed circuit diagrams of the clock
[0202]
The clock
[0203]
A clock signal input from the outside of the source signal line driver circuit is input to the
[0204]
A selection signal selects whether a clock signal is input to the shift register 102-1 or a constant potential (fixed potential) is applied.
[0205]
The clock
[0206]
The equivalent circuit diagram of the first and second analog switches 1811 and 1812 is the same as that shown in FIG. The first and second analog switches 1811 and 1812 have n-channel TFTs and p-channel TFTs. A signal input from the input terminal (IN) is sampled by a signal input from the first control input terminal (Vin) or the second control input terminal (Vinb), and is output from the output terminal (OUT).
[0207]
A selection signal is input from the first control input terminal (Vin) to the first and second analog switches 1811 and 1812, and at the same time, the selection signal whose polarity is inverted by the
[0208]
Signals output from the output terminals (OUT) of the first and second analog switches 1811 and 1812 are both output from the output terminal (OUT) of the clock
[0209]
A selection signal selects whether a clock signal is input to the shift register 102-1 or a constant potential (fixed potential) is applied.
[0210]
The clock signal control circuit is not limited to the configuration shown in FIG.
[0211]
In addition, a present Example can be implemented combining freely with Examples 1-3.
[0212]
(Example 5)
In this example, a detailed structure of a source signal line driver circuit included in the light-emitting device described in
[0213]
Reference numeral 102-1 denotes a shift register, in which the clock signal (CLK), the signal (CLKB) in which the polarity of the clock signal is inverted, the start pulse signal (SP), and the bidirectional switching signal (SL / R) are shown in the diagram. Each is input from.
[0214]
Reference numeral 102-2 denotes a latch (A), and reference numeral 102-3 denotes a latch (B). In this embodiment, one set of latches (A) 102-2 and one set of latches (B) 102-3 correspond to four source signal lines. However, in this embodiment, the number of source signal lines corresponding to one set of latches (A) 102-2 and one set of latches (B) 102-3 is not limited to this. In this embodiment, the level shift for changing the amplitude range of the voltage of the signal is not provided. However, the designer may appropriately provide it.
[0215]
A digital video signal (DV) input from the outside of the source signal line driver circuit is input to the latch (A) 102-2 from the wiring shown in the drawing. The signals S_LATb in which the polarities of the latch signals S_LAT and S_LAT are inverted are input to the latch (B) 102-3 from the wiring shown in the drawing.
[0216]
The detailed configuration of the latch (A) 102-2 is the same as that shown in FIG.
[0217]
[0218]
Specifically, a certain period of time is used so that only the timing signal for writing the low-order bit digital video signals from the 1st to m-th bits to the latch (A) 102-2 is not input to the latch (A) 102-2. Instead of the timing signal output from the shift register 102-1 by the timing
[0219]
Note that the configuration of the timing
[0220]
The timing signal control circuit is not limited to the configuration shown in FIG.
[0221]
In addition, a present Example can be implemented combining freely with Examples 1-3.
[0222]
(Example 6)
In this example, a detailed structure of a source signal line driver circuit included in the light-emitting device described in Embodiment Mode 4 will be described. FIG. 20 shows a circuit diagram of the source signal line driving circuit of this embodiment. In addition, the same thing as what was shown in FIG. 1 is shown with the same code | symbol.
[0223]
Reference numeral 102-1 denotes a shift register, in which the clock signal (CLK), the signal (CLKB) in which the polarity of the clock signal is inverted, the start pulse signal (SP), and the bidirectional switching signal (SL / R) are shown in the diagram. Each is input from.
[0224]
Reference numeral 102-2 denotes a latch (A), and reference numeral 102-3 denotes a latch (B). In this embodiment, one set of latches (A) 102-2 and one set of latches (B) 102-3 correspond to four source signal lines. However, in this embodiment, the number of source signal lines corresponding to one set of latches (A) 102-2 and one set of latches (B) 102-3 is not limited to this. In this embodiment, the level shift for changing the amplitude range of the voltage of the signal is not provided. However, the designer may appropriately provide it.
[0225]
A digital video signal (DV) input from the outside of the source signal line driver circuit is input to the latch (A) 102-2 from the wiring shown in the drawing. The signals S_LATb in which the polarities of the latch signals S_LAT and S_LAT are inverted are input to the latch (B) 102-3 from the wiring shown in the drawing.
[0226]
The detailed configuration of the latch (A) 102-2 is the same as that shown in FIG.
[0227]
[0228]
Specifically, a certain period of time is used so that only the timing signal for writing the low-order bit digital video signals from the 1st to m-th bits to the latch (A) 102-2 is not input to the latch (A) 102-2. The start pulse
[0229]
Since the configuration of the start pulse
[0230]
The timing signal control circuit is not limited to the configuration shown in FIG.
[0231]
In addition, a present Example can be implemented combining freely with Examples 1-3.
[0232]
(Example 7)
In this example, an example of the third configuration of the present invention that is different from the configuration shown in
[0233]
[0234]
On the other hand, the
[0235]
The buffer amplifier is a circuit that prevents the potential of the electrode of the monitor
[0236]
The potential of the output terminal of the
[0237]
FIG. 22 shows a detailed circuit diagram of the adder circuit of this embodiment. The
[0238]
One terminal of the
[0239]
One terminal of the
[0240]
With the above structure, the power supply potential changes so that a constant current flows through the light emitting element even when the temperature of the organic compound layer of the light emitting element for monitoring 503 or the light emitting element of the pixel portion changes due to a change in environmental temperature. Therefore, even when the environmental temperature of the light emitting device rises, the power consumption of the light emitting device can be suppressed and the luminance of the light emitting element can be kept constant. Further, by providing the
[0241]
The adding
[0242]
In addition, this embodiment can be implemented in combination with
[0243]
(Example 8)
In this embodiment, a method for simultaneously manufacturing a pixel portion and TFTs (n-channel TFT and p-channel TFT) of a driver circuit around the pixel portion on the same substrate will be described in detail.
[0244]
First, as shown in FIG. 23A, oxidation is performed on a
[0245]
The semiconductor layers 402 to 405 are formed using a crystalline semiconductor film in which a semiconductor film having an amorphous structure is formed using a laser crystallization method or a known thermal crystallization method. The semiconductor layers 402 to 405 are formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy.
[0246]
Known crystallization methods include a thermal crystallization method using an electric furnace, a laser annealing crystallization method using laser light, a lamp annealing crystallization method using infrared light, and a crystallization method using a catalytic metal. is there.
[0247]
In order to fabricate a crystalline semiconductor film by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four Use a laser. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 400 mJ / cm. 2 (Typically 200-300mJ / cm 2 ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 30 to 300 kHz, and the laser energy density is set to 300 to 600 mJ / cm. 2 (Typically 350-500mJ / cm 2 ) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 μm, for example, 400 μm is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser beam at this time is set to 50 to 90%.
[0248]
Next, a
[0249]
Then, a first
[0250]
The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for the gate electrode. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm, so that an α-phase Ta film can be easily obtained. be able to.
[0251]
When forming a W film, it is formed by sputtering using W as a target. In addition, tungsten hexafluoride (WF 6 It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in the W film, the crystallization is hindered and the resistance is increased. Therefore, when sputtering is used, a W target having a purity of 99.99% or 99.9999% is used, and a W film is formed with sufficient consideration so that impurities are not mixed in the gas phase during film formation. Thus, a resistivity of 9 to 20 μΩcm can be realized.
[0252]
In this embodiment, the first
[0253]
Next, resist
[0254]
Although not shown in FIG. 23C, the first conductive layer and the second conductive layer are formed by the effect of the bias voltage applied to the substrate side by making the shape of the resist mask suitable under the above etching conditions. The end portion of the conductive layer is tapered. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the over-etching process. Although not shown in FIG. 23C, the
[0255]
Thus, the first shape conductive layers 414 to 417 (first
[0256]
Next, a second etching process is performed as shown in FIG. Similarly, using the ICP etching method, the etching gas is CF. Four And Cl 2 And O 2 And 500 W of RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. 50 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the W film is anisotropically etched, and Ta, which is the first conductive layer, is anisotropically etched at a slower etching rate to form second-shaped conductive layers 419 to 422 (first
[0257]
CF of W film and Ta film Four And Cl 2 The etching reaction by the mixed gas can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. Comparing the vapor pressure of fluoride and chloride of W and Ta, WF, which is fluoride of W 6 Is extremely high, other WCl Five , TaF Five , TaCl Five Are comparable. Therefore, CF Four And Cl 2 With this mixed gas, both the W film and the Ta film are etched. However, an appropriate amount of O is added to this mixed gas. 2 When CF is added Four And O 2 Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, O 2 When Ta is added, the surface of Ta is oxidized. Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
[0258]
Then, the
[0259]
Next, a
[0260]
In this embodiment, the length of the
[0261]
Note that in this specification, an LDD region overlapping with a gate electrode through a gate insulating film is referred to as a Lov region. An LDD region that does not overlap with the gate electrode through the gate insulating film is called a Loff region.
[0262]
An impurity element imparting n-type conductivity is 1 × 10 6 in the Loff region. 17 ~ 1x10 19 atoms /
[0263]
Note that in FIG. 24B, before or after doping the impurity element imparting n-type under the above-described conditions, the acceleration voltage is set to 70 to 120 keV and the n-type is changed with the
[0264]
After the
[0265]
Through the above steps, impurity regions (source region, drain region, Lov region, Loff region) are formed in each of the semiconductor layers 402 to 405. The second conductive layers 419 to 422 overlapping with the semiconductor layer function as gate electrodes.
[0266]
Thus, for the purpose of controlling the conductivity type, a step of activating the impurity element added to each semiconductor layer is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 500 ° C. for 4 hours. Heat treatment is performed. However, when the wiring material used for 419 to 422 is weak against heat, activation is preferably performed after an interlayer insulating film (mainly composed of silicon) is formed in order to protect the wiring and the like.
[0267]
Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0268]
Next, the first
[0269]
Then, contact holes are formed in the
[0270]
Note that the
[0271]
Next, a third
[0272]
Next, a contact hole reaching the
[0273]
Next, a
[0274]
Next, the
[0275]
In this step, the
[0276]
That is, first, a mask that hides all pixels other than those corresponding to red is set, and an organic compound layer that emits red light is selectively formed using the mask. Next, a mask that hides all pixels other than those corresponding to green is set, and an organic compound layer that emits green light is selectively formed using the mask. Next, similarly, a mask for hiding all but the pixels corresponding to blue is set, and a blue light-emitting organic compound layer is selectively formed using the mask. Note that although all the different masks are described here, the same mask may be used. Moreover, it is preferable to process without breaking a vacuum until an organic compound layer and a cathode are formed on all pixels.
[0277]
In this embodiment, the
[0278]
Next, a
[0279]
Thus, an active matrix substrate having a structure as shown in FIG. 26B is completed. Note that the processes from the formation of the
[0280]
In this embodiment, the semiconductor layer of the switching
[0281]
In this embodiment, the switching
[0282]
In this embodiment, the switching
[0283]
The semiconductor layer of the
[0284]
In this embodiment, the
[0285]
Note that the active matrix substrate of this embodiment can exhibit extremely high reliability and improve operating characteristics by arranging TFTs having an optimal structure not only in the pixel portion but also in the drive circuit portion.
[0286]
First, a TFT having a structure that reduces hot carrier injection so as not to reduce the operating speed as much as possible is used as an n-
[0287]
In this embodiment, the semiconductor layer of the n-
[0288]
In this embodiment, the semiconductor layer of the p-
[0289]
In fact, when completed up to FIG. 26 (B), a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting sealing material that is highly airtight and less degassed so as not to be exposed to the outside air. It is preferable to package (enclose). At that time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the light emitting element is improved.
[0290]
In addition, when the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal routed from the element or circuit formed on the substrate and the external signal terminal is attached. Completed as a product. In this specification, such a state that can be shipped is referred to as a light emitting device.
[0291]
As described above, since the length of the gate electrode in the channel length direction (hereinafter simply referred to as the width of the gate electrode) is different in the manufacturing process of this embodiment, ion implantation is performed using the gate electrode as a mask. A semiconductor layer that is not located under the first gate electrode by using the difference in ion penetration depth due to the difference in electrode thickness to change the ion concentration in the semiconductor layer located under the first gate electrode. It is possible to make it lower than the ion concentration inside.
[0292]
Further, since the Loff region is formed using the mask, only the width of the Lov region has to be controlled by etching, and the positions of the Loff region and the Lov region can be easily controlled.
[0293]
In this embodiment, the example in which the light emitted from the organic compound layer is directed toward the substrate has been described. However, the present invention is not limited to this, and the light emitted from the organic compound layer is directed toward the substrate. It may be a simple configuration. In this case, it is desirable that the cathode of the light emitting element is a pixel electrode, and the current control TFT is an n-channel TFT.
[0294]
In this embodiment, the case where the pixel has two TFTs, a switching TFT and a current control TFT, has been described. However, the present embodiment is not limited to this. Even when a pixel has three or more TFTs, this embodiment can be applied.
[0295]
The manufacturing method of the light-emitting device of the present invention is not limited to the manufacturing method shown in this embodiment, and any other manufacturing method can be used.
[0296]
In addition, this embodiment can be implemented by freely combining with
[0297]
Example 9
A light-emitting device formed by implementing the present invention is a self-luminous type, so that it has excellent visibility in a bright place as compared with a liquid crystal display device and has a wide viewing angle. Therefore, it can be used for display portions of various electronic devices. For example, when viewing a TV broadcast or the like on a large screen, the light emitting device of the present invention is used as a display unit of a display device in which a light emitting device having a diagonal size of 30 inches or more (typically 40 inches or more) is incorporated in a housing. Good. The light emitting device of the present invention can be used as a display portion of various electronic devices.
[0298]
Such an electronic device of the present invention includes a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game machine, a mobile phone. Information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.), image playback device equipped with a recording medium (specifically, playback of a recording medium such as a digital video disc (DVD), and display the image) And a device equipped with a display that can be used. In particular, a portable information terminal that is often viewed from an oblique direction emphasizes the wide viewing angle, and thus it is desirable to use a light emitting device. Specific examples of these electronic devices are shown in FIGS.
[0299]
FIG. 27A shows a portable information terminal, 2701 is a display panel, and 2702 is an operation panel. The
[0300]
The
[0301]
The
[0302]
The voice input unit 2707 inputs voice. An image input in the CCD
[0303]
In FIG. 27A, the
[0304]
Note that although the portable information terminal does not include an antenna in FIG. 27A, an antenna may be provided as necessary.
[0305]
FIG. 27B illustrates a mobile phone, which includes a
[0306]
Since the light-emitting device of the present invention can reduce power consumption, it is particularly effective for portable electronic devices.
[0307]
FIG. 28A illustrates a display device including a light-emitting device, which includes a
[0308]
FIG. 28B shows a video camera, which includes a main body 2101, a display portion 2102, an
[0309]
FIG. 28C illustrates a part of the head-mounted electronic device (on the right side), which includes a main body 2201, a signal cable 2202, a
[0310]
FIG. 28D shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2301, a recording medium (DVD or the like) 2302, an
[0311]
FIG. 28E illustrates a goggle type display (head mounted display), which includes a main body 2401, a
[0312]
FIG. 28F shows a personal computer, which includes a main body 2501, a housing 2502, a display portion 2503, a
[0313]
If the emission luminance of the organic material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used for a front type or rear type projector.
[0314]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the response speed of the organic material is very high, the light-emitting device is preferable for displaying moving images.
[0315]
In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0316]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, this embodiment can be implemented in combination with Embodiments 1-8.
[0317]
(Example 10)
In the present embodiment, a more specific configuration of the third configuration of the present invention and a change in luminance due to temperature will be described based on actually measured values.
[0318]
FIG. 29A shows a connection state of a monitor light-emitting element included in the light-emitting device of this example.
[0319]
Note that FIG. 29 illustrates the case where the driving TFT in the pixel portion is in an on state, and the driving TFT is not illustrated, and the pixel electrode of the
[0320]
In FIG. 29A, the anode of the light-emitting
[0321]
The constant current source 704 of this embodiment includes an amplifier, a variable resistor, and a bipolar transistor. V1 and V2 mean application of a predetermined voltage, and satisfies the relationship of voltage <V2 <V1 applied to the anode. Note that the relationship between the voltage applied to the anode and V2 and V1 varies depending on whether an anode or a cathode is used for the pixel electrode. The relationship between the voltage applied to the anode, V2, and V1 is set as appropriate so that a forward bias current flows through the light emitting element. The constant current source 704 is not limited to the structure shown in FIG. 29A, and a known constant current source can be used.
[0322]
The output terminal of the constant current source 704 is connected to the pixel electrode of the monitor
[0323]
By connecting the output terminal of the constant current source 704 to the pixel electrode of the monitor
[0324]
On the other hand, the buffer amplifier 702 has two input terminals and one output terminal. One of the two input terminals is a non-inverting input terminal (+) and the other is an inverting input terminal (−). The potential of the pixel electrode of the monitor
[0325]
The buffer amplifier 702 is a circuit that prevents the potential of the pixel electrode of the monitor
[0326]
Even if the temperature of the organic compound layer of the monitor
[0327]
FIG. 29B shows measured values of luminance change due to temperature of the light-emitting
[0328]
As is clear from FIG. 29A, in the graph without correction, the luminance increases as the temperature increases. However, in the corrected graph, the brightness is kept almost constant even when the temperature rises. Since the current and the luminance are in a proportional relationship, it can be seen that the light emitting device of the present invention can keep the current constant even when the temperature rises and can suppress power consumption.
[0329]
In addition, although the luminance of the light emitting element is reduced due to the deterioration of the organic light emitting layer, the current flowing between the cathode and the anode is kept constant between the cathode and the anode even if the luminance is deteriorated to the same extent. The decrease in luminance is smaller than when the voltage is kept constant. Therefore, since the light-emitting device of the present invention can keep the current flowing through the light-emitting element constant, it can be said that a reduction in luminance due to deterioration can be suppressed.
[0330]
The present embodiment can be implemented by freely combining with the configurations of the first to ninth embodiments.
[0331]
【The invention's effect】
According to the first configuration of the present invention, the magnitude of the current flowing through the light emitting element can be suppressed to some extent, and the power consumption of the light emitting device can be suppressed. In addition, since the number of bits of the digital video signal input to the pixel is reduced by the second configuration of the present invention, the number of times the digital video signal is written to the pixel by the source signal line driver circuit and the gate signal line driver circuit is reduced. . Therefore, power consumption of the source signal line driver circuit and the gate signal line driver circuit can be suppressed, and power consumption of the light-emitting device can also be suppressed. In addition, according to the third configuration of the present invention, the magnitude of the current flowing through the light emitting element can be kept constant even when the temperature of the organic compound layer changes. Therefore, it is possible to suppress an increase in the environmental temperature of the light emitting device and an increase in power consumption of the light emitting device.
[0332]
According to the first to third configurations of the present invention, the power consumption of the light emitting device and the electronic device using the light emitting device can be suppressed. Note that the present invention only needs to have one of the first to third configurations. Moreover, you may have a some structure of 1st to 3rd structures, and may have all.
[Brief description of the drawings]
FIG. 1 is a block diagram of a light-emitting device of the present invention.
FIG. 2 is a block diagram of a light emitting device of the present invention.
FIG. 3 is a block diagram of a light emitting device of the present invention.
FIG. 4 is a block diagram of a light emitting device of the present invention.
FIG. 5 is a diagram showing a state of connection between a power supply line of a light emitting device of the present invention and a monitor light emitting element.
FIG. 6 shows a pixel portion of a light emitting device of the present invention.
FIG. 7 is an enlarged view of a pixel of the light emitting device of the present invention.
FIG. 8 is a diagram showing a driving method of a light emitting device of the present invention.
FIG. 9 is a block diagram of a light emitting device of the present invention.
FIG. 10 is a diagram showing a pixel portion of a light emitting device of the present invention.
FIG. 11 is an enlarged view of a pixel of the light-emitting device of the present invention.
FIG. 12 is a diagram showing a driving method of a light emitting device of the present invention.
FIG. 13 is a circuit diagram of a source signal line driver circuit of a light emitting device of the present invention.
FIG. 14 is a top view of a part of the latch (A).
FIG. 15 is a circuit diagram of a switching circuit.
FIG. 16 is an equivalent circuit diagram of an analog switch.
FIG. 17 is a circuit diagram of a source signal line driver circuit of a light emitting device of the present invention.
18 is a circuit diagram of a clock signal control circuit, a timing signal control circuit, and a start pulse signal control circuit. FIG.
FIG. 19 is a circuit diagram of a source signal line driver circuit of a light emitting device of the present invention.
FIG. 20 is a circuit diagram of a source signal line driver circuit of a light emitting device of the present invention.
FIG. 21 is a diagram showing a state of connection between a power supply line of a light emitting device of the present invention and a monitor light emitting element.
FIG. 22 is a circuit diagram of an adder circuit.
FIG. 23 illustrates a method for manufacturing a light-emitting device.
FIG. 24 illustrates a method for manufacturing a light-emitting device.
FIG 25 illustrates a method for manufacturing a light-emitting device.
FIG 26 illustrates a method for manufacturing a light-emitting device.
27 is a diagram of an electronic device using the light-emitting device of the present invention. FIG.
FIG. 28 is a diagram of an electronic device using the light-emitting device of the present invention.
29A and 29B are a diagram illustrating a connection state between a power supply line of a light-emitting device of the present invention and a monitor light-emitting element, and a graph illustrating luminance characteristics depending on the temperature of the light-emitting element.
Claims (42)
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
An active matrix light-emitting device, wherein the other of the source region and the drain region of the second thin film transistor is connected to an output of a circuit that outputs a potential equal to the input potential.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
An active matrix type characterized in that the other of the source region and the drain region of the second thin film transistor and the other electrode of the capacitor are connected to the output of a circuit that outputs a potential equal to the inputted potential. Light-emitting device.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each include a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal line to which a signal from the source signal line driver circuit is input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, a second gate signal line to which a signal from the second gate signal line driving circuit is input, Have
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The other of the source region and the drain region of the second thin film transistor and the other of the source region and the drain region of the third thin film transistor are connected to the output of the circuit that outputs a potential equal to the input potential. An active matrix light emitting device characterized by the above.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each receive a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. A source signal line, a first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal to which a signal from the second gate signal line driving circuit is input And having a line,
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential,
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The output of the circuit that outputs a potential equal to the input potential includes the other of the source region and the drain region of the second thin film transistor, the other of the source region and the drain region of the third thin film transistor, and the other of the capacitor. An active matrix light-emitting device, characterized in that the electrodes are connected.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
An active matrix light-emitting device, wherein the other of the source region and the drain region of the second thin film transistor is connected to the output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とする発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
The light-emitting device, wherein the other of the source region and the drain region of the second thin film transistor and the other electrode of the capacitor are connected to the output of the adder circuit.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each include a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal line to which a signal from the source signal line driver circuit is input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, a second gate signal line to which a signal from the second gate signal line driving circuit is input, Have
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
The active matrix type light emission characterized in that the other of the source region and the drain region of the second thin film transistor and the other of the source region and the drain region of the third thin film transistor are connected to the output of the adder circuit apparatus.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each receive a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. A source signal line, a first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal to which a signal from the second gate signal line driving circuit is input And having a line,
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
The output of the adder circuit is connected to the other of the source region or the drain region of the second thin film transistor, the other of the source region or the drain region of the third thin film transistor, and the other electrode of the capacitor. A featured active matrix light emitting device.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light emitting device in which one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of a circuit that outputs a potential equal to the input potential.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記電源供給線が接続されていることを特徴とする発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The light-emitting device, wherein the power supply line is connected to an output of a circuit that outputs a potential equal to the input potential.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each include a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal line to which a signal from the source signal line driver circuit is input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, a second gate signal line to which a signal from the second gate signal line driving circuit is input, A power supply line,
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of a circuit that outputs a potential equal to the input potential.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路とを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each receive a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. A source signal line, a first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal to which a signal from the second gate signal line driving circuit is input And a power supply line,
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
In the third thin film transistor, a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a circuit for outputting a potential equal to the inputted potential;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of a circuit that outputs a potential equal to the input potential.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light emitting device in which one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記電源供給線が接続されていることを特徴とする発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
The light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each include a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal line to which a signal from the source signal line driver circuit is input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, a second gate signal line to which a signal from the second gate signal line driving circuit is input, A power supply line,
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、入力された電位と等しい電位を出力する回路と、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記入力された電位と等しい電位を出力する回路の入力とが互いに接続され、
前記入力された電位と等しい電位を出力する回路の出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
The plurality of pixels each receive a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. A source signal line, a first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal to which a signal from the second gate signal line driving circuit is input And a power supply line,
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
In the third thin film transistor, a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, a circuit that outputs a potential equal to the input potential, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and an input of a circuit that outputs a potential equal to the input potential are connected to each other,
The input of the adder circuit is connected to the output of a circuit that outputs a potential equal to the input potential,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
An active matrix light-emitting device, wherein the other of the source region and the drain region of the second thin film transistor is connected to the output of the buffer amplifier.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The active matrix light-emitting device, wherein the output of the buffer amplifier is connected to the other of the source region and the drain region of the second thin film transistor and the other electrode of the capacitor.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal to which a signal from the source signal line driver circuit is input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal line to which a signal from the second gate signal line driving circuit is input Have
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The active matrix light emission characterized in that the other of the source region and the drain region of the second thin film transistor and the other of the source region and the drain region of the third thin film transistor are connected to the output of the buffer amplifier apparatus.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels receives a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. Source signal line, a first gate signal line to which a signal from the first gate signal line driver circuit is input, and a second gate to which a signal from the second gate signal line driver circuit is input A signal line;
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The output of the buffer amplifier is connected to the other of the source region or the drain region of the second thin film transistor, the other of the source region or the drain region of the third thin film transistor, and the other electrode of the capacitor. A featured active matrix light emitting device.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
An active matrix light-emitting device, wherein the other of the source region and the drain region of the second thin film transistor is connected to the output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
The second thin film transistor is an active matrix light-emitting device in which one of a source region and a drain region is connected to one electrode of the light-emitting element,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
An active matrix light-emitting device, wherein the output of the adder circuit is connected to the other of the source region and the drain region of the second thin film transistor and the other electrode of the capacitor.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal to which a signal from the source signal line driver circuit is input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal line to which a signal from the second gate signal line driving circuit is input Have
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
The active matrix type light emission characterized in that the other of the source region and the drain region of the second thin film transistor and the other of the source region and the drain region of the third thin film transistor are connected to the output of the adder circuit apparatus.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に、前記第２の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記第３の薄膜トランジスタのソース領域又はドレイン領域の他方と、前記コンデンサの他方の電極が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels receives a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. Source signal line, a first gate signal line to which a signal from the first gate signal line driver circuit is input, and a second gate to which a signal from the second gate signal line driver circuit is input A signal line;
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element,
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
The output of the adder circuit is connected to the other of the source region or the drain region of the second thin film transistor, the other of the source region or the drain region of the third thin film transistor, and the other electrode of the capacitor. A featured active matrix light emitting device.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light emitting device in which one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the buffer amplifier.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the buffer amplifier.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal to which signals from the source signal line driver circuit are input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal line to which a signal from the second gate signal line driving circuit is input A power supply line, and
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the buffer amplifier.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプとを有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels receives a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. Source signal line, a first gate signal line to which a signal from the first gate signal line driver circuit is input, and a second gate to which a signal from the second gate signal line driver circuit is input A signal line and a power supply line;
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
In the third thin film transistor, a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, and a buffer amplifier;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the buffer amplifier.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a source signal line to which a signal from the source signal line driver circuit is input, and the gate signal line A gate signal line to which a signal from the drive circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to a gate electrode of the second thin film transistor.
The second thin film transistor is an active matrix light emitting device in which one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタ及び第２の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記ゲート信号線駆動回路からの信号が入力されるゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記ゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記コンデンサの一方の電極に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, and a gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor and a second thin film transistor, a capacitor, a source signal line to which a signal from the source signal line driver circuit is input, A gate signal line to which a signal from the gate signal line driving circuit is input, and a power supply line,
In the first thin film transistor, a gate electrode is connected to the gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is one of the gate electrode of the second thin film transistor and the capacitor. Connected to the electrode,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels includes a light emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, and a source signal to which signals from the source signal line driver circuit are input. A first gate signal line to which a signal from the first gate signal line driving circuit is input, and a second gate signal line to which a signal from the second gate signal line driving circuit is input A power supply line, and
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region and a drain region is connected to the source signal line, and the other is connected to the gate electrode of the second thin film transistor and the first thin film transistor. 3 is connected to one of the source region and the drain region of the thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
The third thin film transistor is an active matrix light emitting device in which a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
前記複数の画素は、それぞれ、一対の電極を有する発光素子と、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、コンデンサと、前記ソース信号線駆動回路からの信号が入力されるソース信号線と、前記第１のゲート信号線駆動回路からの信号が入力される第１のゲート信号線と、前記第２のゲート信号線駆動回路からの信号が入力される第２のゲート信号線と、電源供給線と、を有し、
前記第１の薄膜トランジスタは、ゲート電極が前記第１のゲート信号線に接続され、ソース領域又はドレイン領域の一方が前記ソース信号線に接続され、他方が前記第２の薄膜トランジスタのゲート電極、前記コンデンサの一方の電極、及び前記第３の薄膜トランジスタのソース領域又はドレイン領域の一方に接続され、
前記第２の薄膜トランジスタは、ソース領域又はドレイン領域の一方が前記発光素子の一方の電極に接続され、他方が前記電源供給線に接続され、
前記第３の薄膜トランジスタは、ゲート電極が前記第２のゲート信号線に接続され、ソース領域又はドレイン領域の他方が前記電源供給線に接続され、
前記コンデンサは、他方の電極が前記電源供給線に接続されているアクティブマトリクス型の発光装置であって、
定電流源と、一対の電極を有するモニター用発光素子と、バッファアンプと、加算回路と、を有し、
前記定電流源と、前記モニター用発光素子の一方の電極と、前記バッファアンプの入力とが互いに接続され、
前記バッファアンプの出力に、前記加算回路の入力が接続され、
前記加算回路の出力に前記電源供給線が接続されていることを特徴とするアクティブマトリクス型の発光装置。A plurality of pixels, a source signal line driver circuit, a first gate signal line driver circuit, and a second gate signal line driver circuit;
Each of the plurality of pixels receives a light-emitting element having a pair of electrodes, a first thin film transistor, a second thin film transistor, a third thin film transistor, a capacitor, and a signal from the source signal line driver circuit. Source signal line, a first gate signal line to which a signal from the first gate signal line driver circuit is input, and a second gate to which a signal from the second gate signal line driver circuit is input A signal line and a power supply line;
In the first thin film transistor, a gate electrode is connected to the first gate signal line, one of a source region or a drain region is connected to the source signal line, and the other is a gate electrode of the second thin film transistor, the capacitor Connected to one of the electrodes and one of the source region or the drain region of the third thin film transistor,
In the second thin film transistor, one of a source region and a drain region is connected to one electrode of the light emitting element, and the other is connected to the power supply line.
In the third thin film transistor, a gate electrode is connected to the second gate signal line, and the other of the source region or the drain region is connected to the power supply line,
The capacitor is an active matrix light-emitting device in which the other electrode is connected to the power supply line,
A constant current source, a monitor light emitting element having a pair of electrodes, a buffer amplifier, and an adder circuit;
The constant current source, one electrode of the monitor light emitting element, and the input of the buffer amplifier are connected to each other,
The input of the adder circuit is connected to the output of the buffer amplifier,
An active matrix light-emitting device, wherein the power supply line is connected to an output of the adder circuit.
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| JP5025123B2 (en) * | 2004-12-03 | 2012-09-12 | 株式会社半導体エネルギー研究所 | Display device and electronic device |
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| US7812794B2 (en) * | 2004-12-06 | 2010-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
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| JP5238140B2 (en) * | 2005-05-02 | 2013-07-17 | 株式会社半導体エネルギー研究所 | Light emitting device |
| JP4926426B2 (en) | 2005-08-12 | 2012-05-09 | 株式会社半導体エネルギー研究所 | Electronics |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002072964A (en) * | 2000-06-13 | 2002-03-12 | Semiconductor Energy Lab Co Ltd | Display device |
| US7534985B2 (en) | 2006-01-10 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7960678B2 (en) | 2006-01-10 | 2011-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8304710B2 (en) | 2006-01-10 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8466404B2 (en) | 2006-01-10 | 2013-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
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