[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3683696B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP3683696B2
JP3683696B2 JP01695998A JP1695998A JP3683696B2 JP 3683696 B2 JP3683696 B2 JP 3683696B2 JP 01695998 A JP01695998 A JP 01695998A JP 1695998 A JP1695998 A JP 1695998A JP 3683696 B2 JP3683696 B2 JP 3683696B2
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
substrate
semiconductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP01695998A
Other languages
English (en)
Other versions
JPH11214434A (ja
Inventor
敏昭 福中
秀輝 荒木
薫 久良木
堅治 青木
雄毅 松居
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Microdevices Corp
Original Assignee
Asahi Kasei EMD Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei EMD Corp filed Critical Asahi Kasei EMD Corp
Priority to JP01695998A priority Critical patent/JP3683696B2/ja
Publication of JPH11214434A publication Critical patent/JPH11214434A/ja
Application granted granted Critical
Publication of JP3683696B2 publication Critical patent/JP3683696B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、極めて小型の、実装のための部分も含めた投影寸法が２ｍｍ×２ｍｍより小さい、新規な構造をもつ半導体素子とその製造方法に関する。
【０００２】
【従来の技術】
個別トランジスター、ダイオード等の半導体素子は、電子機械や装置の中に組み込まれて広範囲に使用されている。それらの機械や装置の精密化、小型化に伴って、より小型の半導体素子の要求が益々強まっている。
【０００３】
これら半導体素子の中身を構成する半導体装置自身は０. ３ｍｍ角程度と極めて小さくなっているのに、実装用の電極であるリードフレームを含めた外形寸法はせいぜい２. ５×２. １ｍｍ程度の投影寸法となる。現状での最も小型の半導体素子のいわゆる投影面積は約４ｍｍ2 を大幅に下回ることは出来ていない。また、高さもリードフレームを介在していることもあって１ｍｍ程度となってしまう。
【０００４】
リードフレームを介在させない方式としてテープキャリア方式が提案されている。この方式では、半導体装置の電極部をテープにバンプで接続して、基板等に実装するやり方である。これもテープの厚みの介在分だけ厚さが制限される。また、素子自体がモールド樹脂で覆われにくい。
【０００５】
コンデンサー等はいわゆるチップ素子になり、チップ・オン・ボード方式で基板に実装されるやり方がとられ、まさに小型化の要請に答えてきている。このような概念を半導体素子に適用することができれば良いのだが、樹脂で覆わないとどうしても信頼性上問題が生じる。
【０００６】
特開平８−６４７２５号公報には、上記不都合を解消し薄型化を達成する半導体装置とその製造方法が開示されている。即ち、半導体チップの電極上にバンプまたはＡｕボールを形成し、該バンプまたはＡｕボールをモールド樹脂の表面に露出させたことを特徴とする樹脂封止型半導体装置とその製造方法である。ＩＣカードやメモリカード等の薄型化がこの方法で可能となる。しかし、本発明のごとく、極めて小型の半導体素子に特開平８−６４７２５号公報の方法をそのまま適用してモールド樹脂で完全に覆うためには、半導体装置を事前に個別化する必要が生じて、生産性上極めて非効率となる。
【０００７】
【発明が解決しようとする課題】
本発明は、樹脂で完全に覆われ、かつ極めて小さな投影面積を可能とする新しい構造の半導体素子と、そのような半導体素子を一括して製造し得る製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
現状の個別半導体素子は、能動領域とその周辺または上部に２つ以上の内部電極を有する半導体装置を、リードフレームのアイランドと呼ぶ部分に樹脂や比較的低温で溶融する金属を介して固着し、リードフレームと上記の内部電極を金属細線で結線し、次いで樹脂により半導体装置およびリードフレームを覆う部分をモールドし、バリ取り、フォーミング、電気的検査等の工程を経て製造されている。図４は、このようにして製造されているダイオードの一例である。図４において、１１は基板、１２は内部電極、１３は能動領域、１４は金属細線、１５はリードフレーム、１６はリードフレームのアイランド部、１７は樹脂モールドである。
【０００９】
本発明者らは、鋭意検討を重ねた結果、現状のようなリードフレームを用いている限り小型化には自ずと限界があるという結論に達した。素子はモールドされるのであるが、モールド寸法自体は１. ５ｍｍ×１. ５ｍｍ程度にはできてもそこからはみでたリードフレームを実装のためにフォーミングする必要があり、そのはみだし分が小型化の足かせになっていることである。また、リードフレームの厚みに限界があること、リードフレーム表裏をモールド樹脂で覆う必要があること等で高さにも限界がある。
【００１０】
現状の実装用電極も含めてモールド寸法程度にする工夫から本発明はなされた。
【００１１】
本発明は、基板上に形成された内部電極を備えた半導体装置を有する半導体素子において、前記内部電極上に導電性物体が形成されており、かつ前記半導体素子は前記導電性物体の少なくとも一部を除いて基板の側面を含めて樹脂により完全に覆われており、前記導電性物体の前記樹脂に覆われずに露出している部分が外部電極となっていることを特徴とする半導体素子の製造方法に関する。
【００１２】
すなわち、本発明は、前記構成を特徴とする小型半導体素子の製造方法であって、基板に形成された内部電極を備えた多数個の半導体装置を準備する工程、前記内部電極部分に導電性物体を載せる工程、前記基板上の半導体装置を個別に隔離するように、最終製品としての半導体素子の境界部に相当する基板位置に厚み方向に切れ目を入れる工程、前記半導体装置および前記導電性物体を樹脂で覆う工程、該樹脂の表面を前記導電性物体が見えるまで研磨する工程、前記基板の前記半導体装置と反対側の面を少なくとも前記切れ目に到達するまで研磨する工程、および前記半導体装置を個別に切断する工程、からなることを特徴とする半導体素子の製造方法である。
【００１３】
上述の工程を経て、上述のような構造にすることで、例えば１. ２×１. ２ｍｍの投影寸法で高さが０. ２２ｍｍといった極めて小型の半導体素子が可能になった。半導体装置は、一般に多段プロセスを経てウェハー上に多数個形成される。その際、半導体素子として使用するために、１個の素子について２つ以上の内部電極が一括して形成される。その内部電極に金等の金属細線を介在しないで、直接外部電極に結線できるようにするのが本発明のポイントである。そのようなウェハーを用意し、そのウェハー上の多数個の半導体装置の多数個の内部電極の上に導電性物体を０．０２ｍｍ以上の厚みに形成する。この厚さは後述する工程で表面を研磨した後の導電性物体の厚さをいうのであって、実際には研磨後表面に現れる導電性物体の形状が均一になるように所望の厚さ以上の厚さで形成する。導電性物体の厚みが０．０２ｍｍ未満であると以下の問題を生じる。素子の完成後、チップ素子を基板に実装する際に、ハンダにより電極部を接続するが、ハンダの溶融時に導電性物体がハンダに食われ断線につながる場合がある。また、後述する表面受感部側に形成される樹脂が薄くなることにより、温度湿度ストレスに対する信頼性が低下する。従って、０. ０２ｍｍ以上が実用上好ましい厚みである。
【００１４】
この際の導電性物体を内部電極上に形成する方法は種々取りうる。例えば、１個毎の内部電極の上に金、銀、ハンダ等の金属のボールをボールボンディングにより形成する方法である。この際、不良の半導体装置の部分はマークを付与しておき、ボンディング時にその不良半導体装置を認識してその内部電極には金属をボールボンディングしないようにすることも可能である。所望の厚みにより金属ボールを積層にすることも可能である。所望の厚みが０. １ｍｍの場合、３個の金属ボールの積層体を形成するような形態である。あるいは、内部電極上に導電性樹脂を印刷法等で形成する方法も取り得る。あるいは、このような導電性樹脂がその上に形成する別の導電性物体を固定するための接着剤層を兼ねるような形態も取り得る。その場合、まず導電性樹脂を付着後、例えば金、銀、銅、真鍮、リン青銅等の小片をダイボンディングにより１個毎に載せていく方法を取り得る。この小片を載せる方法としては、特公平７−１３９８７号公報に記載の方法、すなわち、上述の金属製小片を振動によりトレーに振り込んでおき、その金属小片を保持したトレーとウェハーとを重ね合わせることによって行う方法も取りうる。この方法においては、隣同士の半導体装置の内部電極が近接している場合には、それらの電極上に一括でそれらの電極に見合う大きさの金属小片を載せることができる。その場合には、後の切断工程でそれぞれの半導体装置を分割することが出来る。
【００１５】
半導体装置の形態上、内部電極の高さが異なる場合、例えば電界効果型トランジスターのようにゲート電極とその他の電極の基板上の高さが異なる場合、付加的工夫がなされうる。例えば、ゲート電極以外の電極と同一レベルにある別電極を形成しておき、ゲート電極とこの別電極それをあらかじめ金属細線で結線しておき、別電極に本発明の導電性物体を形成するような形態である。
【００１６】
次いで、基板上の半導体装置を個別に引き離すように、最終の製品である半導体素子中の基板の厚みに切れ目を入れる工程が続く。これはダイシングにより好適に行うことができる。
【００１７】
本発明の半導体素子の製造法においては、上記導電性物体を載せる工程と切れ目を入れる工程は逆にしても良い。
【００１８】
次いで、半導体装置および導電性物体をカバーするように樹脂で覆う工程を経る。この際使用できる樹脂としては、エポキシ樹脂、ポリイミド樹脂、イミド変性エポキシ樹脂等の熱硬化性樹脂や、フェノキシ樹脂、ポリアミド樹脂、ポリベンツイミダゾール樹脂、ポリスチレン、ポリスルホン樹脂、ポリウレタン樹脂、ポリビニールアセタール、ポリ酢酸ビニルアルコールとそのアロイ樹脂等の熱可塑性樹脂をあげることができる。この際、ウェハー全体を一括成型することが好ましい。スピンコーター等のコーターによる塗布やトランスファーモールド等のモールディングによって本工程を行うことができる
次いで、樹脂層を研磨する工程が続く。本工程において、先述の金属ボールあるいは金属よりなる導電性物体が露出するようになる。露出した部分が外部電極となる。導電性物体の種類によっては、外部基板への接着がよりうまくいくように、金やハンダ等の他の金属層を付与することが可能である。その際、無電解メッキあるいはハンダ槽へのディッピングによるのが好ましい。本発明はかくてウェハー全体を一括して素子化することを特徴とするものである。
【００１９】
次いで、基板の半導体装置と反対側の面を切れ目あるいはそれ以上まで研磨する工程が続く。この場合の研磨は、一般の適当なアルミナやダイヤモンド等の粉末を用いての研磨機あるいはグラインダーのような装置が好適に使用できる。
【００２０】
さらに、個別の半導体素子にするには、ダイシング等によって個別に分離すれば良い。
【００２１】
本発明は、種々の変形が可能である。上述したような工程の場合にはウェハーの裏面が露出するようになる。それが問題の場合には、最終工程あるいは途中工程で、裏面に樹脂を付与すれば良い。
【００２２】
【発明の実施の形態】
次に、本発明による実施例を図面に基づいて説明する。
【００２３】
（実施例１）
本発明の小型の半導体素子の一実施例の構造を、断面透視図として図１に示す。１はシリコン基板、２は半導体装置の内部電極、３は半導体装置の能動層、４は金ボール、５および７は樹脂、８は外部接続用ハンダである。本例では、金ボール４は２個のボールを積層した構造である。
【００２４】
図１のような半導体素子を作成するための本発明の工程の例を図２および図３を用いて説明する。図２（１）は厚さ０．６ｍｍのシリコン基板（ウエハー）１上に内部電極２と能動層３を有するダイオードが多数個形成されている状態を示す。そのウェハーをボールボンダーに載せ、内部電極部に金ボール４を２段重ねで載せた状態を図２（２）に示している。溶融状態でボール状の金は内部電極上でつぶれて金の全体の厚みが０．０８ｍｍになった。次いで基板１上の半導体装置を個別に引き離すように０．１５ｍｍ幅のブレードを使用しダイシングソーで基板１に０．１５ｍｍ＋αの深さに切れ目１ａを入れた状態を図２（３）に示している。次いで、金ボール４を覆うだけの厚みに熱硬化性エポキシ樹脂５をスピンコートして硬化した状態を図２（４）に示している。次いで樹脂５の上面を金ボール４が現れ、金の全体の厚みがほぼ０．０５ｍｍとなるまで研磨した状態を示したのが図３（５）である。金が見えた部分を６で示す。基板の半導体装置と反対側の面を切れ目１ａまで研磨した状態を図３（６）に示す。次いで、シリコンウェハー１の裏面に樹脂７を０．０２ｍｍの厚みにスピンコートし、さらに樹脂を硬化させた状態を図３（７）に示してある。次いで表面に現れた金属製バンプの部分にハンダ層８を形成した状態を図３（８）に示す。
【００２５】
図３（８）の状態のものを０．０５ｍｍ幅のブレードを使用しダイシングにより個別素子に分離した様子を図３（９）に示す。このようにして、図１に示したような半導体素子が出来上がった。この際、シリコンウェハー１の裏面へ塗布する樹脂として透明なものを用いると、個別素子になった状態が目視できるので、切断がやりやすくなる。本実施例ではハンダ層８は含めない状態で１. ２×１. ２ｍｍ角で厚さが０．２２ｍｍの大きさの素子にした。
【００２６】
（実施例２）
実施例１における金ボールに代えてリン青銅を用いた場合について述べる。図２（１）の状態のウェハーの内部電極部分にスクリーン印刷によりテクノα社製の導電性熱可塑性樹脂ＳＴＡＹＨＯＬＤを塗布し、溶剤を飛ばして乾燥させた。１５０度に加熱したダイボンダー上にウェハーを担持し、０. １ｍｍ角のほぼ立方体のリン青銅をダイボンダーにより熱可塑性樹脂部分に熱圧着して載せた。あとの工程は実施例１と同様な工程を経て実施例１と同じ大きさのダイオードを作った。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、樹脂で完全に覆われ、かつ極めて小さい半導体素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体素子の一実施例の断面透視図である。
【図２】本発明の半導体素子の製造方法の模式図である。
【図３】本発明の半導体素子の製造方法の模式図である。
【図４】比較例としてのこれまでの半導体素子の断面図である。
【符号の説明】
１ シリコン基板（ウェハー）
２ 内部電極
３ 能動層
４ 金ボール
５ 樹脂
６ 表面に現れた金ボールの部分
７ 樹脂
８ ハンダボール
１１ 基板
１２ 内部電極
１３ 能動領域
１４ 金属細線
１５ リードフレーム
１６ リードフレームのアイランド部
１７ 樹脂モールド

Claims (3)

  1. 小型半導体素子の製造方法であって、
    基板に形成された内部電極を備えた多数個の半導体装置を準備する工程、
    前記内部電極部分に導電性物体を載せる工程、
    前記基板上の半導体装置を個別に隔離するように、最終製品としての半導体素子の境界部に相当する基板位置に厚み方向に切れ目を入れる工程、
    前記半導体装置および前記導電性物体を樹脂で覆う工程、
    該樹脂の表面を前記導電性物体が見えるまで研磨する工程、
    前記基板の前記半導体装置と反対側の面を少なくとも前記切れ目に到達するまで研磨する工程、および
    前記半導体装置を個別に切断する工程、
    からなることを特徴とする半導体素子の製造方法。
  2. 前記基板の研磨面を樹脂で覆う工程を付加することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 研磨後表面に現れた前記導電性物体上に金属層を付与する工程をさらに含むことを特徴とする請求項１または２に記載の半導体素子の製造方法。
JP01695998A 1998-01-29 1998-01-29 半導体素子の製造方法 Expired - Lifetime JP3683696B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP01695998A JP3683696B2 (ja) 1998-01-29 1998-01-29 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01695998A JP3683696B2 (ja) 1998-01-29 1998-01-29 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JPH11214434A JPH11214434A (ja) 1999-08-06
JP3683696B2 true JP3683696B2 (ja) 2005-08-17

Family

ID=11930659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01695998A Expired - Lifetime JP3683696B2 (ja) 1998-01-29 1998-01-29 半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP3683696B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903451B1 (en) 1998-08-28 2005-06-07 Samsung Electronics Co., Ltd. Chip scale packages manufactured at wafer level
JP3921885B2 (ja) * 1999-08-25 2007-05-30 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
JP2001217340A (ja) 2000-02-01 2001-08-10 Nec Corp 半導体装置及びその製造方法
JP4508396B2 (ja) * 2000-10-30 2010-07-21 パナソニック株式会社 チップ型半導体装置及びその製造方法
JP3706573B2 (ja) 2001-11-22 2005-10-12 株式会社ルネサステクノロジ 半導体パッケージ及び半導体パッケージの製造方法
JP4523299B2 (ja) 2003-10-31 2010-08-11 学校法人早稲田大学 薄膜コンデンサの製造方法
JP2006196701A (ja) 2005-01-13 2006-07-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
CN101552248B (zh) * 2008-03-31 2013-01-23 兆装微股份有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
JPH11214434A (ja) 1999-08-06

Similar Documents

Publication Publication Date Title
JP3420057B2 (ja) 樹脂封止型半導体装置
US7816187B2 (en) Method for fabricating semiconductor package free of substrate
KR100500919B1 (ko) 수지봉입형 반도체장치 및 그 제조방법
JP4400898B2 (ja) チップサイズパッケージ及びその製造方法
US5155068A (en) Method for manufacturing an IC module for an IC card whereby an IC device and surrounding encapsulant are thinned by material removal
JP3142723B2 (ja) 半導体装置及びその製造方法
JP4097403B2 (ja) 半導体装置
JP3207738B2 (ja) 樹脂封止型半導体装置及びその製造方法
KR100559652B1 (ko) 반도체장치 및 그 제조방법
US20020041019A1 (en) Semiconductor package having implantable conductive lands and method for manufacturing the same
US7939383B2 (en) Method for fabricating semiconductor package free of substrate
JP2002100709A (ja) 半導体装置及びその製造方法
JP3449796B2 (ja) 樹脂封止型半導体装置の製造方法
US7423340B2 (en) Semiconductor package free of substrate and fabrication method thereof
JP3683696B2 (ja) 半導体素子の製造方法
US7354796B2 (en) Method for fabricating semiconductor package free of substrate
US20080105960A1 (en) Integrated Circuit Package and Method for Manufacturing an Integrated Circuit Package
CN111048468B (zh) 电子元件的层叠件及其制造方法
JP4334047B2 (ja) 半導体装置とその製造方法
JP2003046053A (ja) 半導体装置およびその製造方法
US20050194665A1 (en) Semiconductor package free of substrate and fabrication method thereof
JP2004015015A (ja) 半導体装置及びその製造方法
JP4033969B2 (ja) 半導体パッケージ、その製造方法及びウェハキャリア
JPH09330992A (ja) 半導体装置実装体とその製造方法
US20050184368A1 (en) Semiconductor package free of substrate and fabrication method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050526

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080603

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080603

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080603

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080603

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090603

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090603

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100603

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130603

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130603

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140603

Year of fee payment: 9

EXPY Cancellation because of completion of term