JP3679970B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP3679970B2 JP3679970B2 JP2000089100A JP2000089100A JP3679970B2 JP 3679970 B2 JP3679970 B2 JP 3679970B2 JP 2000089100 A JP2000089100 A JP 2000089100A JP 2000089100 A JP2000089100 A JP 2000089100A JP 3679970 B2 JP3679970 B2 JP 3679970B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- trench
- bit line
- forming
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000004519 manufacturing process Methods 0.000 title claims description 43
- 238000003860 storage Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 77
- 229920005591 polysilicon Polymers 0.000 description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 42
- 239000010410 layer Substances 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 13
- 101150064834 ssl1 gene Proteins 0.000 description 13
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 12
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 12
- 239000012535 impurity Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 6
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 101001122938 Homo sapiens Lysosomal protective protein Proteins 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 101000585359 Homo sapiens Suppressor of tumorigenicity 20 protein Proteins 0.000 description 2
- 102100029860 Suppressor of tumorigenicity 20 protein Human genes 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数のメモリセルトランジスタを直列的に接続して構成されたＮＡＮＤ型メモリセルユニットを有する不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の１つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルトランジスタを複数個直列的に接続してＮＡＮＤ型メモリセルユニットを構成するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
図４１はＮＡＮＤ型メモリセルユニットの等価回路を示す図であり、図４２はＮＡＮＤ型メモリセルユニットのメモリセル部分の構造を平面的に示す図である。この図４２の例では、素子分離にＳＴＩ（Shallow Trench Isolation）を用いた場合のＮＡＮＤ型メモリセルユニットを示している。
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルトランジスタＭＴは、半導体基板上に絶縁膜を介して浮遊ゲートＦＧ（電荷蓄積層）と制御ゲートＣＧが積層されたＦＥＴＭＯＳ構造を有しており、複数個のメモリセルトランジスタＭＴが隣接するもの同士でソース／ドレインを共有する形で直列接続されて、ＮＡＮＤ型メモリセルユニットを構成する。このようなＮＡＮＤ型メモリセルユニットがマトリックス配列されてメモリセルアレイが構成される。
【０００５】
ＮＡＮＤ型メモリセルユニットの一端側のドレインＤは、それぞれ選択ゲートトランジスタＳＴ３１を介して、ビット線ＢＬに接続される。一方、ＮＡＮＤ型メモリセルユニットの他端側のソースは、やはり選択ゲートトランジスタＳＴ３２を介して、共通ソース線ＳＬに接続される。メモリセルトランジスタＭＴの制御ゲートＣＧや選択ゲートトランジスタＳＴ３１、ＳＴ３２のゲート電極は、ビット線ＢＬ方向と直交する方向にそれぞれワード線ＷＬ、選択ゲート線として、共通接続される。
【０００６】
図４２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、１本のビット線ＢＬに対して、シリコン活性領域の拡散層で形成された１本のソース／ドレイン線が１本形成される。つまり、１本のビット線ＢＬに対して１個のＮＡＮＤ型メモリセルユニットが構成される。ここで、デザインルールをＦ（Feature size）とすると、ビット線ＢＬのライン／スペースは１Ｆ／１Ｆになり、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆになる。このため、１つのメモリセルトランジスタＭＴのセルサイズは、２Ｆ×２Ｆ＝４Ｆ２となる。また、１本のＮＡＮＤ型メモリセルユニットには、選択ゲートトランジスタＳＴ３１、ＳＴ３２が設けられているので、これら選択ゲートトランジスタＳＴ３１、ＳＴ３２のサイズをオーバヘッドαとして加味すると、実質的な１セルサイズは、４Ｆ２＋αになる。
【０００７】
このようなＮＡＮＤ型ＥＥＰＲＯＭの公知例としては、K.-D. Suh et al., ”A 3.3V 32MB NAND Flash Memory with Incremental Step Pulse Programming Scheme” IEEE J. Solid-State Circuits, vol.30, pp.1149-1156, Nov. 1995、及び、Y. Iwata et. al., ”A 35ns Cycle Time 3.3V Only 32MB NAND Flash EEPROM” IEEE J. Solid-State Circuits, vol. 30, pp.1157-1164, 1995等の発表がある。これらの文献には、従来のＮＡＮＤ型ＥＥＰＲＯＭの動作が説明されている。
【０００８】
図４３はＡＮＤ型メモリセルユニットを有する不揮発性半導体記憶装置の等価回路を示す図であり、図４４はＡＮＤ型メモリセルユニットのメモリセル部分の構造を平面的に示す図である。
【０００９】
ＡＮＤ型の名称は、接続方式がＮＯＲ型と同じ並列接続であり、論理方式がＮＯＲ型と反転していることに由来する。すなわち、図４３に示すように、ＡＮＤ型メモリセルユニットは、サブビット線ＳＢＢＬとサブソース線ＳＢＳＬとを有しており、これらサブビット線ＳＢＢＬとサブソース線ＳＢＳＬとの間に複数のメモリセルトランジスタＭＴが並列的に接続されている。例えば、６４ＭビットのＡＮＤ型の不揮発性半導体記憶装置の場合、１つのＡＮＤ型メモリセルユニットに１２８個のメモリセルトランジスタＭＴが並列的に接続されている。
【００１０】
サブビット線ＳＢＢＬは、選択ゲートトランジスタＳＴ４１を介して、メインビット線ＭＢＬに接続されている。サブソース線ＳＢＳＬは、選択ゲートトランジスタＳＴ４２を介して、メインソース線ＭＳＬに接続されている。
【００１１】
このＡＮＤ型メモリセルユニットから構成されたメモリセルアレイの特徴は、メインビット線ＭＢＬとワード線ＷＬとが階層化され、サブビット線ＳＢＢＬやサブソース線ＳＢＳＬを拡散層で形成した疑似コンタクトレスの構造をとっていることである。メモリセルトランジスタＭＴへの書き込み／消去は、ＦＮ（Fowler-Nordheim）トンネル電流で行う。すなわち、メモリセルトランジスタＭＴへの書き込みは、浮遊ゲートＦＧの電子をドレイン側へ、ＦＮトンネル電流を用いて、引き抜くことにより行われる。メモリセルトランジスタＭＴからの消去は、半導体基板から浮遊ゲートＦＧへ、チャネル全面のＦＮトンネル電流で電子を注入することにより行われる。
【００１２】
図４４に示すように、ＡＮＤ型メモリセルユニットにおいては、１本のメインビット線ＭＢＬに対して、シリコン活性領域の拡散層で形成されたサブソース線ＳＢＳＬとサブビット線ＳＢＢＬとが計２本形成される。このため、サブソース線ＳＢＳＬとサブビット線ＳＢＢＬのライン／スペースはいずれも１Ｆ／１Ｆなり、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆになる。このため、１つのメモリセルトランジスタＭＴのセルサイズは、２Ｆ×４Ｆ＝８Ｆ２となる。また、１本のＡＮＤメモリセルユニットには、選択ゲートトランジスタＳＴ４１、ＳＴ４２が設けられているので、これら選択ゲートトランジスタＳＴ４１、ＳＴ４２のサイズをオーバヘッドαとして加味すると、実質的な１セルサイズは、８Ｆ２＋αになる。
【００１３】
一方、特開平７−４５７９７号公報には、１セルサイズの縮小を図るため、トレンチ側壁部分に、縦型にＮＡＮＤメモリセルユニットを形成した不揮発性半導体記憶装置が開示されている。図４５は、この特開平７−４５７９７号公報に開示されている不揮発性半導体記憶装置のメモリセルトランジスタＭＴ部分の断面を示す図である。
【００１４】
この図４５に示すように、この不揮発性半導体記憶装置においては、半導体基板にトレンチ領域ＴＣを形成し、このトレンチ領域ＴＣの両側の側壁部分にそれぞれメモリセルトランジスタＭＴを形成している。この場合、浮遊ゲートＦＧは、トレンチ領域ＴＣ内側における側壁に沿って形成され、ソース／ドレインＳＤは、半導体基板のトレンチ領域ＴＣ側壁に沿って拡散層として形成される。すなわち、このＮＡＮＤ型メモリセルユニットにおいては、トレンチ領域ＴＣの側壁に沿って複数のメモリセルトランジスタＭＴが形成され、このため、トレンチ領域ＴＣの側壁に沿ってソース／ドレイン電流が流れることになる。ビット線ＢＬは、層間絶縁膜を介して各ＮＡＮＤ型メモリセルユニット毎に形成される。このビット線ＢＬにおけるライン／スペースは、１Ｆ／１Ｆである。
【００１５】
【発明が解決しようとする課題】
しかしながら、さらに高集積化を図るためには、２Ｆのビット線ピッチに、２本のシリコン活性化領域でソース／ドレイン線を配設し、実効的にメモリセルサイズを半減する必要がある。
【００１６】
本発明は、前記課題に鑑みてなされたものであり、ＮＡＮＤ型ＥＥＰＲＯＭを３次元的に作り込み、２Ｆのビット線ピッチに、２本のシリコン活性化領域でソース／ドレイン線を配設することを目的とする。すなわち、１本のビット線に対して、２個のＮＡＮＤ型メモリセルユニットを配設することを目的とする。そして、これにより、メモリセルサイズを半減させて、結果的に低ビットコストを実現し得る不揮発性半導体記憶装置その製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
複数のビット線が所定のピッチで並列に形成され、
２個１組の前記ＮＡＮＤ型メモリセルユニットが同一のビット線に接続されるとともに、半導体基板に形成されたトレンチの両側壁部分に沿って形成されて、１本分のビット線ピッチに、２個の前記ＮＡＮＤ型メモリセルユニットが配置され、
前記トレンチ内の側壁部分で向かい合う２つの前記不揮発性メモリセルトランジスタは、前記トレンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており、
前記制御ゲートは、前記トレンチの両側壁部分で向かい合う２つの前記電荷蓄積層を覆う絶縁膜の間に形成され、且つ、連続的に延びるワード線に電気的に接続している、
ことを特徴とする。
【００１８】
また、本発明に係る不揮発性半導体記憶装置は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な複数の不揮発性メモリセルトランジスタを直列的に接続したＮＡＮＤ型のメモリセル列と、
所定のピッチで並列に形成された複数のビット線と、
前記メモリセル列と前記ビット線との間に接続されたビット線側スイッチ部と、
前記メモリセル列とソース線との間に接続されたソース線側スイッチ部と、
を有するＮＡＮＤ型メモリセルユニットを複数備え、
前記ＮＡＮＤ型メモリセルユニットは、２個１組となって、半導体基板に形成されたトレンチの両側壁部分に沿って形成されて、１本分のビット線ピッチに、２個の前記ＮＡＮＤ型メモリセルユニットが配置され、
２個１組となった前記ＮＡＮＤ型メモリセルユニットのぞれぞれは、前記ビット線側スイッチ部を介して、同一のビット線に接続されている、
ことを特徴とする。
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板に所定のピッチでトレンチを形成する工程と、
前記トレンチの両側壁部分に第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に形成された前記第１絶縁膜の表面側に、一対の前記電荷蓄積層を形成する工程と、
前記トレンチの両側壁部分に形成された前記一対の電荷蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の間に、前記一対の電荷蓄積層に共通する前記制御ゲートを形成する工程と、
前記制御ゲートに電気的に接続して連続的に延びるワード線を形成する工程と、
前記トレンチの延在方向に沿って、なおかつ前記トレンチ上に前記所定のピッチで複数のビット線を並列に形成することにより、１本のビット線に対して２個のＮＡＮＤ型メモリセルユニットを配設する工程と、
を備えることを特徴とする。
【００２０】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板に所定のピッチでトレンチを形成する工程と、
前記トレンチの両側壁部分にメモリセルトランジスタ用第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に選択ゲートトランジスタ用第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に形成された前記メモリセルトランジスタ用第１絶縁膜の表面側に、一対の前記電荷蓄積層を形成する工程と、
前記トレンチの両側壁部分に形成された前記選択ゲートトランジスタ用第１絶縁膜の表面側に、一対の第１ゲート電極を形成する工程と、
前記トレンチの両側壁部分に形成された前記一対の電荷蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の間に、前記一対の電荷蓄積層に共通する前記制御ゲートを形成する工程と、
前記一対の第１ゲート電極の間に、前記一対の第１ゲート電極に共通する第２ゲート電極を形成する工程と、
前記制御ゲートに電気的に接続して連続的に延びるワード線を形成する工程と、
前記第２ゲート電極に電気的に接続して連続的に延びる選択ゲート線を形成する工程と、
前記トレンチの延在方向に沿って、なおかつ前記トレンチ上に前記所定のピッチで複数のビット線を並列に形成することにより、１本のビット線に対して２個のＮＡＮＤ型メモリセルユニットを配設する工程と、
を備えることを特徴とする。
【００２１】
【発明の実施の形態】
図１は、本発明の一実施形態に係る縦型のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの等価回路を示す図である。まず、この図１に基づいて、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの接続関係について説明する。
【００２２】
図１に示すように、本実施形態に係る不揮発性半導体記憶装置においては、１本のビット線ＢＬに対して、２つのＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２が設けられている。ＮＡＮＤ型メモリセルユニットＮＤ１は、選択ゲートトランジスタＳＴ１、ＳＴ３と、１６個のメモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ５とを直列的に接続することにより構成されている。同様に、ＮＡＮＤ型メモリセルユニットＮＤ２は、選択ゲートトランジスタＳＴ２、ＳＴ４と、１６個のメモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ６とを直列的に接続することにより構成されている。
【００２３】
選択ゲートトランジスタＳＴ１、ＳＴ２のドレイン側は、ビット線ＢＬに共通に接続されている。ここで、選択ゲートトランジスタＳＴ１、ＳＴ４は、ディプレッション型（ノーマリー・オン型）のＭＯＳトランジスタであり、それ以外の選択ゲートトランジスタＳＴ２、ＳＴ３、ＳＴ５、ＳＴ６は、エンハンスメント型（ノーマリー・オフ型）のＭＯＳトランジスタである。選択ゲートトランジスタＳＴ５、ＳＴ６のソース側は、共通ソース線ＳＬに接続されている。
【００２４】
各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極は共通に接続され、選択ゲート線ＳＳＬ１となる。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の選択ゲートトランジスタＳＴ３、ＳＴ４のゲート電極は共通に接続され、選択ゲート線ＳＳＬ２となる。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２における１６個のメモリセルトランジスタＭＴの制御ゲートは、それぞれ共通に接続されて、ワード線ＷＬ０〜ＷＬ１５となる。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の選択ゲートトランジスタＳＴ５、ＳＴ６のゲート電極は共通に接続され、選択ゲート線ＧＳＬとなる。
【００２５】
選択ゲートトランジスタＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４により本実施形態におけるビット線側スイッチ部が構成され、これにより２個１組のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のうちの一方のＮＡＮＤ型メモリセルユニットが選択される。また、選択ゲートトランジスタＳＴ５、ＳＴ６により本実施形態におけるソース線側スイッチ部が構成される。
【００２６】
本実施形態においては、この図１に示すようなＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２が複数アレイ状に配列されて１つのメモリセルアレイを構成している。
【００２７】
次に、図２乃至図６に基づいて、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭセルアレイの構造を説明する。
【００２８】
図２は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭセルアレイの平面を模式的示す図であり、図３（ａ）は、図２におけるワード線部分の平面を示す図であり、図３（ｂ）はそのＡ−Ａ’線断面を示す図である。図４（ａ）は、図２における選択ワード線部分の平面を模式的に示す図であり、図４（ｂ）はそのＢ−Ｂ’線断面を示す図である。図５（ａ）は、図２におけるビット線コンタクト部分の平面を模式的に示す図であり、図５（ｂ）はそのＣ−Ｃ’線断面を示す図である。図６（ａ）は、図２におけるソース線コンタクト部分の平面を模式的に示す図であり、図６（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【００２９】
図２乃至図６に示すように、１つのトレンチ領域１４の側壁の両側には、ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２がそれぞれ形成されている。特に図２及び図３に示すように、このＮＡＮＤ型メモリセルユニットＮＤ１のメモリセルトランジスタＭＴと、ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴとは、１つのトレンチ領域１４で向かい合う形で形成されている。
【００３０】
より具体的には、対向して形成された２つのメモリセルトランジスタＭＴ、ＭＴは、それぞれ、側壁に形成された薄い酸化膜１７と、浮遊ゲートＦＧと、インターポリ絶縁膜１９とを備えている。このインターポリ絶縁膜１９は、本実施形態においては、例えばＯＮＯ膜から形成されている。また、これら対向して形成された２つのメモリセルトランジスタＭＴ、ＭＴは、共通の制御ゲートＣＧを１つ備えている。また、浮遊ゲートＦＧの替わりに、窒化膜等の電荷をトラップする膜であってもよい。
【００３１】
この制御ゲートＣＧは、トレンチ領域１４の深さ方向に略垂直に延びて形成されている。また、この制御ゲートＣＧは、ポリシリコン２２に接続されている。このポリシリコン２２は、トレンチ領域１４の水平方向に延びて形成されている。また、このポリシリコン２２は、連続的に形成されたワード線ＷＬ０〜ＷＬ１５（この図３の場合、ワード線ＷＬ０）に接続されている。なお、このポリシリコン２２を介さずに、制御ゲートＣＧとワード線ＷＬ０〜ＷＬ１５（この図３の場合、ワード線ＷＬ０）とを直接電気的に接続してもよい。
【００３２】
さらに、特に図２及び図４に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ１と、ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴ２は、１つのトレンチ領域１４で向かい合う形で形成されている。
【００３３】
より具体的には、対向して形成された２つの選択ゲートトランジスタＳＴ１、ＳＴ２は、それぞれ、側壁に形成された薄い酸化膜１７と、ゲート電極ＧＥとを備えている。但し、選択トランジスタゲートＳＴ１は、ディプレッション型のＭＯＳトランジスタであるので、トレンチ領域１４側壁部分のメモリセルＰ型ウェル１３に、つまり、チャネルを構成する部分に、Ｎ型不純物領域１６が形成されている。このように対向して形成された２つの選択ゲートトランジスタＳＴ１、ＳＴ２は、共通のポリシリコン２２に接続されている。
【００３４】
このポリシリコン２２は、トレンチ領域１４の深さ方向に略垂直に延びて形成されている。また、このポリシリコン２２は、連続的に形成された選択ゲート線ＳＳＬ１に接続されている。
【００３５】
特に図２及び図５に示すように、これら選択ゲートトランジスタＳＴ１、ＳＴ２は、それぞれ、コンタクト領域２８を介して、１つのプラグ状の金属層２９に接続されており、このプラグ状の金属層２９はビット線ＢＬに接続されている。
【００３６】
これら選択ゲートトランジスタＳＴ１、ＳＴ２と同様に、図２に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ３と、ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴ４は、１つのトレンチ領域１４で向かい合う形で形成されている。これら選択ゲートトランジスタＳＴ３、ＳＴ４については、選択ゲートトランジスタＳＴ４が、ディプレッション型のＭＯＳトランジスタであるので、チャネルを構成する部分にＮ型不純物領域１６が形成されている。この点を除けば、選択ゲートトランジスタＳＴ３、ＳＴ４の構造は、上述した選択ゲートトランジスタＳＴ３、ＳＴ４と同様である。
【００３７】
これら選択ゲートトランジスタＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４と同様に、図２に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ５と、ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴ６は、１つのトレンチ領域１４で向かい合う形で形成されている。これら選択ゲートトランジスタＳＴ５、ＳＴ６の構成は、上述したエンハンスメント型の選択ゲートトランジスタＳＴ２、ＳＴ３と同様である。
【００３８】
特に、図２及び図６に示すように、これら選択ゲートトランジスタＳＴ５、ＳＴ６は、それぞれ、コンタクト領域２８を介して、連続的に形成された共通ソース線ＳＬに接続されている。
【００３９】
次に、図７乃至図３４に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００４０】
これらの図のうち、図７乃至図１０、図１１乃至図１４、図１５乃至図１８、図１９乃至図２２、図２３乃至図２６、図２７乃至図３０、及び、図３１乃至図３４は、それぞれ、不揮発性半導体記憶装置における製造過程の状態を４つの部分に分けて説明する図である。これら４つの部分に分けた図は、それぞれ、上述した図３乃至図６に相当している。
【００４１】
まず、図７乃至図１０に示すように、Ｐ型のシリコン基板である半導体基板１１上に、メモリセルＮ型ウェル１２を形成する。続いて、このメモリセルＮ型ウェル１２内に、メモリセルＰ型ウェル１３を形成する。続いて、このメモリセルＰ型ウェル１３の表面に、酸化膜１５１を形成する。この酸化膜１５１は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成する。その後、メモリセルＰ型ウェル１３内に、トレンチ領域１４を形成する。このトレンチ領域１４は、例えば、フォトレジストをパターニングして、ＲＩＥ（Reactive Ion Etching）をすることにより形成する。このため、トレンチ領域１４の幅は１Ｆであり、トレンチ領域１４同士の間も１Ｆになる。
【００４２】
次に、トレンチ領域１４の底面に、酸化膜１５２を堆積させる。すなわち、フォトレジストを残存させたまま、ＣＶＤにより酸化膜を堆積した後、このフォトレジストを剥離することにより、トレンチ領域１４底面に酸化膜１５２を形成する。但し、酸化膜１５１と酸化膜１５２を同一工程で形成してもよい。この場合、上述した酸化膜１５１を形成する工程を省略し、トレンチ領域１４を形成したフォトレジストを剥離した後に、ＣＶＤにより酸化膜を堆積することにより、酸化膜１５１と酸化膜１５２を同時に形成すればよい。
【００４３】
次に、特に図８に示すように、選択ゲートトランジスタＳＴ１、ＳＴ４のゲート領域に、選択的に砒素（Ａｓ）や燐（Ｐ）をイオン注入して、Ｎ型不純物領域１６を形成する。具体的には、イオン注入する前にフォトレジストを全面的に塗布し、選択ゲートトランジスタＳＴ１、ＳＴ４のゲート領域部分にフォトレジスト開口を形成する。続いて、このフォトレジスト開口を通して、半導体基板１１の垂直方向＋７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の側壁の片面のみに選択的にイオン注入を行うことができる。同様に、フォトレジスト開口を通して、半導体基板１１の垂直方向−７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の側壁の別の片面のみに選択的にイオン注入を行うことができる。このようにＮ型不純物領域１６を形成することにより、選択ゲートトランジスタＳＴ１、ＳＴ４のしきい値電圧を負にさせることができ、ディプレッション・モード化させることができる。
【００４４】
次に、図１１乃至図１４に示すように、トレンチ領域１４の側壁に薄い酸化膜１７を形成する。この薄い酸化膜１７は、例えば、ＣＶＤにより形成する。このため、このＣＶＤにより形成した酸化膜は、酸化膜１５１上や酸化膜１５２上にも形成されるが、薄いので図示は省略してある。
【００４５】
続いて、不純物をドーピングしたポリシリコン１８をトレンチ領域１４の側壁部分に堆積する。具体的には、ポリシリコンをＣＶＤによりトレンチ領域１４の底面、側壁、上面に全体的に堆積した後、ＲＩＥにより全体的にエッチングする。これにより、トレンチ領域１４の側壁部分に堆積したポリシリコンが残存して、ポリシリコン１８が形成される。つまり、このポリシリコン１８は、自己整合的な側壁残し技術により、形成される。この側壁部に残されたポリシリコン１８は、後に浮遊ゲートＦＧやゲート電極ＧＥとなる。
【００４６】
次に、図１５乃至図１８に示すように、トレンチ領域１４の底面、側壁、上面に全体的にインターポリ絶縁膜１９を堆積する。本実施形態においては、このインターポリ絶縁膜１９は、ＯＮＯ（Oxide-Nitride-Oxide）膜から形成されている。例えば、このＯＮＯ膜は、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、熱酸化により上側酸化膜を形成することにより、形成する。続いて、不純物をドーピングしたポリシリコン２０を全面的に堆積する。但し、このポリシリコン２０に代えて、タングステン等の金属を堆積するようにしてもよい。このポリシリコン２０は、後に制御ゲートＣＧとなる。
【００４７】
次に、図１９乃至図２２に示すように、メモリセルトランジスタ領域のみを保護膜２１で覆う。すなわち、図２に示すように、保護膜を全体的に形成した後、選択ゲートトランジスタＳＴ１〜ＳＴ６領域にある保護膜を除去し、メモリセルトランジスタ領域に保護膜２１を形成する。続いて、この保護膜２１をマスクとして用いて、メモリセルトランジスタ領域以外に形成されたインターポリ絶縁膜１９とポリシリコン２０とを剥離する。
【００４８】
次に、図２３乃至図２６に示すように、保護膜２１を除去し、不純物をドーピングしたポリシリコン２２を全面的に堆積する。続いて、ポリシリコン２０とポリシリコン２２とを、同時にパターニングして、ビット線ＢＬ方向に分離する。この際、メモリセルトランジスタ領域においては、特に図２３に示すように、インターポリ絶縁膜１９も同時にパターニングして、ビット線ＢＬ方向に分離する。具体的には、酸化膜１５１上部分にビット線ＢＬ方向にスリットを有するフォトレジストを形成し、このフォトレジストをマスクとして用いてＲＩＥを行う。これにより、メモリセルトランジスタ領域においては、特に図２３に示すように、インターポリ絶縁膜１９とポリシリコン２０とポリシリコン２２とが、ビット線方向に分離される。この結果、メモリセルトランジスタ領域では、このポリシリコン２２がポリシリコン２０上に直接堆積され、電気的に同一ノードとなる。また、メモリセルトランジスタ領域以外の領域である選択ゲートトランジスタ領域においては、特に図２４乃至図２６に示すように、ポリシリコン２０とポリシリコン２２とが、ビット線方向に分離される。この結果、メモリセルトランジスタ領域以外の領域では、このポリシリコン２２が、インターポリ絶縁膜１９を介さずに、ポリシリコン１８上に直接堆積され、電気的に同一ノードとなる。なお、このポリシリコン２２に代えて、タングステン等の金属を堆積するようにしてもよい。
【００４９】
但し、このパターニングは自己整合的に行うことも可能である。この場合、酸化膜１５１を厚めに付けておき、ＲＩＥにより全面的にエッチングを行う。このようにすることにより、トランジスタ領域１４に対して、自己整合的にインターポリ絶縁膜１９とポリシリコン２０とポリシリコン２２とを、残してもよい。この場合、フォトレジストのマスクが１枚省略することができ、且つ、マスク合わせ余裕ＭＲＧ（図２３参照）も必要なくなる。
【００５０】
次に、図２７乃至図３０に示すように、層間絶縁膜２３をポリシリコン２２の間に埋め込むように全体的に形成する。続いて、金属層を堆積し、パターニングすることにより、ワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。このパターニングの前に金属層をＣＭＰ（Chemical Mechanical Polishing）で平坦化してもよい。また、金属層は、タングステン・シリサイド（ＷＳｉ）、アルミニウム（Ａｌ）、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）であってもよい。
【００５１】
具体的には、金属層をパターニングする際には、ワード線ＷＬ０〜ＷＬ１５方向にスリットを有するフォトレジストを形成する。このフォトレジストをマスクとして用いて、金属層をＲＩＥによりエッチングすることにより、ワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。さらに、このフォトレジストをマスクとして用いて、層間絶縁膜２３と、ポリシリコン２２と、ポリシリコン２０と、インターポリ絶縁膜１９と、ポリシリコン１８と、薄い酸化膜１７とを、順次、ＲＩＥによりエッチングする。これにより、これらの膜がワード線ＷＬ０〜ＷＬ１５方向に分離され、特に図２７に示すように、ポリシリコン１８がメモリセルトランジスタＭＴの浮遊ゲートＦＧとなり、ポリシリコン２０がメモリセルトランジスタＭＴの制御ゲートＣＧとなる。また、特に図２８乃至図３０に示すように、ポリシリコン１８が選択ゲートトランジスタＳＴ１〜ＳＴ６のゲート電極ＧＥとなる。
【００５２】
次に、図３１乃至図３４に示すように、トレンチ領域１４のメモリセルＰ型ウェル１３側壁部分に、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１〜ＳＴ６のソース／ドレイン領域２５を形成する。具体的には、フォトレジストを全面的に塗布し、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１〜ＳＴ６の側壁部分にフォトレジスト開口を形成する。続いて、このフォトレジストとワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬとをマスクとして用いて、半導体基板１１の垂直方向＋７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の図左側部分にソース／ドレイン領域２５を形成する。次に、半導体基板１１の垂直方向−７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の図右側部分にソース／ドレイン領域２５を形成する。これらの場合、例えば、砒素（Ａｓ）や燐（Ｐ）のＮ型不純物をイオン注入する。
【００５３】
続いて、層間絶縁膜２６を全面的に堆積し、ビット線及びソース線のコンタクト領域における層間絶縁膜２６に開口２７を形成する。そして、ビット線ＢＬ及び共通ソース線ＳＬのコンタクト領域２８を低抵抗化するために、開口２７を通して、トレンチ領域１４側壁部の両側に、砒素（Ａｓ）や燐（Ｐ）のＮ型不純物を再拡散させる。
【００５４】
次に、図３乃至図６に示すように、ビット線ＢＬ及び共通ソース線ＳＬのコンタクト領域部分に形成された開口２７に、金属層をプラグ状に埋め込むことにより、図５に示す金属層２９を形成し、図６に示す共通ソース線ＳＬを形成する。この金属層としては、例えば、タングステン（Ｗ）が用いられる。続いて、層間絶縁膜３０を全面的に堆積し、この層間絶縁膜３０に開口３１を形成する。この開口３１は、ビット線のコンタクト領域と、ソース線シャント領域（図示省略）とに、形成する。
【００５５】
次に、この層間絶縁膜３０上に、金属層を形成し、これをパターニングすることにより、ビット線ＢＬとソース線（図示省略）とを形成する。ソース線は、図示していないが、複数カラム毎、例えば、６４カラム毎にビット線ＢＬと平行に形成する。最後に、全体的に保護膜３３で覆うことにより、不揮発性半導体記憶装置が得られる。
【００５６】
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１に示すように、本実施形態においては、１本のビット線ＢＬを２つのＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２で共通利用しているので、読み出しの際と書き込みの際に、選択ゲートトランジスタＳＴ１〜ＳＴ４を用いて、ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のいずれか一方を選択する必要がある。このこと以外は、基本的に、通常の不揮発性半導体記憶装置の動作と同等である。以下、図３５に基づいて、この不揮発性半導体記憶装置の動作を、消去動作、読み出し動作、書き込み動作に分けて説明する。
【００５７】
（消去動作）
ＮＡＮＤ型のＥＥＰＲＯＭにおいては、消去動作はブロック単位で行う。１つのブロックは、ワード線ＷＬ０〜ＷＬ１５が共通接続されたメモリセルトランジスタＭＴにより構成される。つまり、消去動作は、１つのブロック内の複数のＮＡＮＤ型メモリセルユニットのメモリセルトランジスタＭＴに対して一括で行われる。
【００５８】
すなわち、図３５に示すように、選択ブロックのワード線ＷＬ０〜ＷＬ１５を接地電位にする。このとき、非選択ブロックのワード線ＷＬ０〜ＷＬ１５は、フローティング状態にする。次に、２１Ｖ、３ｍｓの消去パルスをメモリセルＰ型ウェル１３（バルク）に印加する。その結果、選択ブロックでは、バルクとワード線ＷＬ０〜ＷＬ１５との間に消去電圧２１Ｖが加わり、浮遊ゲートＦＧ中の電子がＦＮトンネル電流により、メモリセルＰ型ウェル１３側に抜ける。このため、メモリセルトランジスタＭＴのしきい値電圧は、−３Ｖ程度となる。
【００５９】
ＮＡＮＤ型のＥＥＰＲＯＭでは、過消去が問題とならないため、メモリセルトランジスタＭＴは、１回の消去パルスで−３Ｖ程度に深く消去される。一方、非選択ブロックは、フローティング状態のワード線ＷＬ０〜ＷＬ１５と、２１Ｖの消去電圧が印加されるメモリセルＰ型ウェル１３との容量カップリングにより、消去パルスの影響を受けない。フローティング状態のワード線ＷＬ０〜ＷＬ１５には、種々の接合容量、配線容量があるが、ワード線ＷＬ０〜ＷＬ１５とメモリセルＰ型ウェル１３との間の容量が、全容量に対して、支配的に大きい。このため、非選択ブロックにおいてＦＮトンネル電流が流れるのを防げる。消去ベリファイ（検証）では、選択ブロック内のすべてのメモリセルトランジスタＭＴのしきい値電圧が−１Ｖ以下になったかどうかが、判定される。
【００６０】
（読み出し動作）
読み出し動作は、ページ単位で行われる。１ページは、１つのブロックにおける１本のワード線ＷＬ０〜ＷＬ１５に接続されている範囲である。このため、読み出し動作では、１ページ分のメモリセルトランジスタＭＴのセルデータが同時にページバッファのラッチ回路に転送され、連続的に読み出される。
【００６１】
なお、ビット線ＢＬ側に選択ゲートトランジスタＳＴ１〜ＳＴ４を設けたＥＰＲＯＭの動作は、R. Stewart et al., ”A High Density EPROM Cell and Array” in Symp. VLSI Circuits Dig. Tech. Papers, pp.89-90, June 1987に記載されている。
【００６２】
すなわち、一旦、ビット線ＢＬを０Ｖに設定し、選択ゲート線ＳＳＬ１を０Ｖにし、選択ゲート線ＳＳＬ２を４．５Ｖにし、選択ゲート線ＧＳＬを４．５Ｖにする。これにより、図１における選択ゲートトランジスタＳＴ３がオン状態となり、選択ゲートトランジスタＳＴ２がオフ状態となる。このため、ＮＡＮＤ型メモリセルユニットＮＤ１側が選択され、ＮＡＮＤ型メモリセルユニットＮＤ２側を非選択にしたことになる。これとは逆にＮＡＮＤ型メモリセルユニットＮＤ２側を選択する場合には、選択ゲート線ＳＳＬ１を４．５Ｖにし、選択ゲート線ＳＳＬ２を０Ｖにすればよい。
【００６３】
次に、選択ブロック内の選択ワード線ＷＬｉを０Ｖにし、非選択ワード線ＷＬ０〜ＷＬ１５（ＷＬｉを除く）をパス電圧である４．５Ｖにする。本実施形態におけるメモリセルトランジスタＭＴの書き込み後（電荷蓄積後）のしきい値電圧は、＋２Ｖ程度であるので、ＮＡＮＤ型メモリセルユニットＮＤ１内の非選択のメモリセルトランジスタＭＴは、パス・トランジスタとして働く。一方、０Ｖが印加されて選択されたメモリセルトランジスタＭＴは、消去後（電荷未蓄積）の場合にのみ導通し、書き込み後（電荷蓄積後）の場合は導通しない。このため、消去後（電荷未蓄積）の場合、ビット線ＢＬは選択されたメモリセルトランジスタＭＴを介して共通ソース線ＳＬに接地するパスを形成する。一方、書き込み後（電荷蓄積後）の場合、ビット線ＢＬが接地することなく、開放状態（オープン状態）のパスを形成する。
【００６４】
なお、本実施形態においては、メモリセルトランジスタＭＴにおける消去後（電荷未蓄積）の状態を“１”とし、書き込み後（電荷蓄積後）の状態を“０”とする。但し、この“１”と“０”の関係は、逆であってもよい。
【００６５】
続いて、ビット線ＢＬに２μＡの負荷電流を印加する。消去後（電荷未蓄積）のＮＡＮＤ型メモリセルユニットＮＤ１を読み出しているビット線ＢＬにおいては、負荷電流が共通ソース線ＳＬに垂れ流されるので、このビット線ＢＬの電位は０．７Ｖ程度のローレベルになる。一方、書き込み後（電荷蓄積後）のＮＡＮＤ型メモリセルユニットＮＤ１を読み出しているビット線ＢＬにおいては、負荷電流が共通ソース線ＳＬに垂れ流されないので、このビット線ＢＬの電位は１．８Ｖ程度のハイレベルになる。このビット線ＢＬの電位をラッチ回路でセンスして保持する。
【００６６】
（書き込み動作）
書き込み動作では、最初、連続的にページバッファに書き込みデータがロードされる。“０”は書き込みを行うセルデータであり、浮遊ゲートＦＧに電荷を蓄積することを意味する。“１”は書き込み禁止のセルデータであり、浮遊ゲートＦＧに電荷を蓄積しないことを意味する。書き込み動作は、すべての“０”のセルデータが書き込まれるまで繰り返される。
【００６７】
この書き込み動作は、書き込み期間とベリファイ期間とに、大きく区分される。まず、書き込み期間の動作を図３６に基づいて説明する。
【００６８】
この図３６は、この書き込み動作の書き込み期間における各信号線の電圧関係を示すタイミングチャートである。この図３６に示すように、まず、時刻Ｔ１で選択ゲート線ＳＳＬ１、ＳＳＬ２を、Ｖｃｃ（＝３．５Ｖ）にし、“０”書き込みを行うビット線ＢＬ０と、“１”書き込みを行うビット線ＢＬ１とを、Ｖｃｃ（＝３．５Ｖ）にする。これにより、選択ゲートトランジスタＳＴ１〜ＳＴ４がオン状態になり、すべてのＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のチャネル領域を予備電圧に充電する。
【００６９】
次に、時刻Ｔ２で選択ゲート線ＳＳＬ１、ＳＳＬ２をＶｓｓ（＝０Ｖ）にし、選択ゲートトランジスタＳＴ２、ＳＴ３をオフ状態にする。続いて、時刻Ｔ３で“０”書き込みを行うビット線ＢＬ０を、Ｖｓｓ（＝０Ｖ）にする。次に、時刻Ｔ４で選択ゲート線ＳＳＬ２をＶｃｃ（＝３．５Ｖ）にする。これにより、選択ゲートトランジスタＳＴ３がオン状態になり、選択ゲートトランジスタＳＴ１がディプレッション型であるので、ＮＡＮＤ型メモリセルユニットＮＤ１のみが選択される。
【００７０】
次に、時刻Ｔ５で選択ワード線ＷＬｉをＶｐｇｍ（＝１８Ｖ）にし、非選択ワード線ＷＬ０〜ＷＬ１５（ＷＬｉを除く）をＶｐａｓｓ（＝１０Ｖ）にする。これにより、“０”を書き込むべきメモリセルトランジスタＭＴのチャネル領域は、ビット線ＢＬ０の電圧（Ｖｓｓ）で接地され、浮遊ゲートＦＧに電荷が蓄積される。一方、“１”を書き込むべきメモリセルトランジスタＭＴのチャネル領域は、ビット線ＢＬ１の電圧（Ｖｃｃ）によりフローティングハイになり、浮遊ゲートＦＧには電荷は蓄積されない。つまり、消去状態が保たれる。また、選択されなかったＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴのチャネル領域もフローティングハイになり、既存の状態が保たれる。
【００７１】
この時刻Ｔ５の状態は、時刻Ｔ６まで継続し、この時刻Ｔ６で、選択ゲート線ＳＳＬ２がＶｓｓ（＝０Ｖ）になり、ワード線ＷＬ０〜ＷＬ１５がＶｓｓ（＝Ｖ）になる。
【００７２】
上述した動作のうち、時刻Ｔ１〜時刻Ｔ３が（１）ビット線セットアップ時間であり、およそ８μｓ程度である。また、時刻Ｔ４〜時刻Ｔ６が（２）実際の書き込み時間であり、およそ２０μｓ程度である。
【００７３】
次に、書き込み後のベリファイ期間について説明する。この書き込みベリファイ期間は、ワード線放電時間と実際のベリファイ時間とで構成される。ワード線放電時間は、選択されたワード線ＷＬｉの高電位が放電され、次の低いベリファイ電位の入力に備えるための時間であり、およそ４μｓ程度である。実際のベリファイ時間は、書き込みをしたメモリセルトランジスタＭＴのしきい値電圧が目標値以上に書き込まれたか、つまり、浮遊ゲートＦＧに電荷が蓄積されたかどうかをチェックする時間である。
【００７４】
この書き込み後のベリファイ期間においては、必要十分に書き込みが行われたメモリセルトランジスタＭＴ、つまり、必要十分なまでに浮遊ゲートＦＧに電荷が蓄積されたメモリセルトランジスタＭＴについては、過書き込みを防止する必要がある。このため、ページバッファにあるセルデータのラッチ回路が保持するデータを、必要十分に書き込まれたメモリセルトランジスタＭＴについては、“０”から“１”に変更する。これにより、書き込みが不十分なメモリセルトランジスタＭＴについて再度書き込みを行うことになった場合に、すでに必要十分な値になっているメモリセルトランジスタＭＴのしきい値電圧が、さらに上昇してしまうのを防止する。
【００７５】
ベリファイ動作時のバイアス条件は、上述した読み出し動作とほぼ同等であるが、ページバッファのラッチ回路にはセルデータが保持され、選択したワード線ＷＬｉに０．７Ｖが印加されることが異なる。この条件のもとて、書き込みしたメモリセルトランジスタＭＴのしきい値電圧が０．７Ｖを越えた時、すなわち、必要十分に書き込まれた時に、ページバッファのラッチ回路のデータを“０”から“１”に切り替える。書き込み用のセルデータとして“１”がロードされたラッチ回路については、ベリファイ動作ではラッチ回路のデータは“０”から“１”に変化するのみであるので、影響を受けない。
【００７６】
上述した書き込み期間とベリファイ期間とからなる書き込み動作は、ページバッファのラッチ回路のデータがすべて“１”になるまで、又は、１０サイクルの最大書き込み時間に達するまで繰り返される。
【００７７】
なお、上述した図３６の書き込み動作では、ビット線ＢＬ側からＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のチャネル領域に予備電圧を充電したが、図３７に示すように共通ソース線ＳＬ側から予備電圧を充電するようにしてもよい。この場合、時刻Ｔ１１〜Ｔ１２の間、選択ゲート線ＧＳＬがＶｃｃ（＝３．５Ｖ）になり、選択ゲートトランジスタＳＴ５、ＳＴ６がオン状態となる。また、この間、選択ゲート線ＳＳＬ１、ＳＳＬ２はＶｓｓ（＝０Ｖ）を維持するので、選択ゲートトランジスタＳＴ１〜ＳＴ４はオフ状態となる。このため、メモリセルトランジスタＭＴのチャネル領域に共通ソース線ＳＬから予備電圧が供給され、充電される。
【００７８】
次に、選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件について説明する。上述したように、図１におけるＮＡＮＤ型メモリセルユニットＮＤ１が選択されたとすると、ビット線ＢＬ側の選択ゲートトランジスタＳＴ１、ＳＴ３は導通状態となり、ソース線ＳＬ側の選択ゲートトランジスタＳＴ５は非導通状態となり、書き込むメモリセルトランジスタＭＴを有するビット線ＢＬ０は０Ｖとなり、書き込み禁止のメモリセルトランジスタＭＴを有するビット線ＢＬ１はＶｃｃ（＝３．５）となる。
【００７９】
書き込むメモリセルトランジスタＭＴを有するビット線ＢＬ０は０Ｖとなるので、そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは接地電位となる。書き込み禁止のメモリセルトランジスタＭＴを有するビット線ＢＬ１はＶｃｃ（＝３．５）となるので、そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは予備充電される。選択されたワード線ＷＬｉに書き込み電圧Ｖｐｇｍが入力され、選択されなかったワード線ＷＬ０〜ＷＬ１５（但し、ＷＬｉを除く）にパス電圧Ｖｐａｓｓ（＝１０Ｖ）が入力されると、ワード線ＷＬ０〜ＷＬ１５、浮遊ゲートＦＧ、チャネル、メモリセルＰ型ウェル、それぞれを介した直列容量の結合により、チャネル容量は自動的に昇圧される。このように、選択されたブロック内の書き込み禁止のＮＡＮＤ型メモリセルユニットＮＤ１のチャネル電位は、ワード線とチャネルとの容量結合によって決定される。したがって、書き込み禁止電位を十分に高くするためには、チャネルの初期充電を十分に行うこと、及び、ワード線ＷＬ０〜ＷＬ１５のチャネル間の容量カップリング比を大きくすることが重要となる。
【００８０】
ワード線ＷＬ０〜ＷＬ１５間のカップリング比Ｂは、以下のように算出される。
【００８１】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘはワード線ＷＬ０〜ＷＬ１５とチャネルとの間のゲート容量の総和であり、ＣｊはメモリセルトランジスタＭＴのソースとドレインの接合容量の総和である。また、ＮＡＮＤ型メモリセルユニットＮＤ１のチャネル容量とは、これらゲート容量の総和Ｃｏｘと、接合容量の総和Ｃｊの合計となる。さらに、その他の容量である、選択ゲートトランジスタＳＴ１、ＳＴ３、ＳＴ５におけるソースのオーバラップ容量や、ビット線ＢＬとソース線ＳＬ及びドレインとの容量等は、全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００８２】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ＮＡＮＤ型ＥＥＰＲＯＭを３次元的に作り込むこととしたので、セルサイズを半減させ、結果的に低ビットコストを実現することができる。すなわち、１本のビット線ピッチ２Ｆに、ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２を２本配設したので、セルサイズを半減させることができる。
【００８３】
より具体的には、図４２に示したように、従来のＮＡＮＤ型ＥＥＰＲＯＭの実質的なメモリセルサイズは、ビット線ＢＬピッチ２Ｆ×ワード線ＷＬｉピッチ２Ｆ＝４Ｆ２に、ビット線コンタクトやソースコンタクト及び選択ゲートトランジスタＳＴ１、ＳＴ２を加えた、４Ｆ２＋αであった。この４Ｆ２＋αはおよそ５Ｆ２程度であった。これに対して、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにおいては、図２に示すように、実質的なメモリセルサイズは、ビット線ＢＬピッチＦ×ワード線ＷＬｉピッチ２Ｆ＝２Ｆ２に、ビット線コンタクトやソースコンタクト及び選択ゲートトランジスタＳＴ１〜ＳＴ６を加えた、２Ｆ２＋αになる。この２Ｆ２＋αはおよそ２．５Ｆ２程度である。このように、実質的なメモリセルサイズを従来と比べて半減させることができる。
【００８４】
また、図３（ｂ）に示すように、制御ゲートＣＧとポリシリコン２２を比較的比抵抗の大きいポリシリコンで形成し、ワード線ＷＬ０〜ＷＬ１５をこれより比抵抗の小さい金属層で形成することとした。このため、メモリセルトランジスタＭＴにおけるチャネル領域と、浮遊ゲートＦＧとの間のカップリング比を大きく保ちながら、ワード線ＷＬ０〜ＷＬ１５の抵抗を小さくすることができる。そして、このようにワード線ＷＬ０〜ＷＬ１５の抵抗を小さくすることにより、不揮発性半導体記憶装置の動作の高速性を確保することができる。
【００８５】
さらに、図２及び図４に示すように、選択ゲートトランジスタＳＴ１〜ＳＴ６においては、インターポリ絶縁膜１９を除去することとした。したがって、ゲート電極ＧＥとポリシリコン２２とを直接電気的に接続することができる。このため、従来必要であった、ゲート電極ＧＥと選択ゲート線ＳＳＬ１、ＳＳＬ２とを電気的に接続するシャントを形成する必要が無くなる。これにより、シャント領域という無駄な領域を省くことができ製造コストの低減を図ることができる。
【００８６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、図１に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部として選択ゲートトランジスタＳＴ１、ＳＴ３、（ＳＴ２、ＳＴ４）を２個設けて、共通ソース線ＳＬ側にソース線側スイッチ部として選択ゲートトランジスタＳＴ５（ＳＴ６）を１個設けたが、これらビット線側スイッチ部とソース線側スイッチ部とにおける選択ゲートトランジスタの数を逆にしてもよい。すなわち、図３８に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部として選択ゲートトランジスタＳＴ１０（ＳＴ１１）を１個設けて、ソース線ＳＬ側にソース線側スイッチ部として選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ１３、ＳＴ１５）を２個設けてもよい。この場合、選択ゲートトランジスタＳＴ１２（ＳＴ１５）をディプレッション型とし、選択ゲートトランジスタＳＴ１３（ＳＴ１４）をエンハンスメント型とすればよい。さらに、図３９に示すように、ビット線側スイッチ部として２個の選択ゲートトランジスタＳＴ１、ＳＴ３（ＳＴ２、ＳＴ４）を設け、かつ、ソース線側スイッチ部として２個の選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ１３、ＳＴ１５）を設けてもよい。
【００８７】
また、図４０に示すように、ビット線ＢＬの配設が許せば、上記のように選択ゲートトランジスタにディプレッション型を用いることなく、縦型のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２においてもビット線側スイッチ部とソース線側スイッチ部とのそれぞれに、エンハンスメント型の選択ゲートトランジスタＳＴ２０（ＳＴ２１）、ＳＴ５（ＳＴ６）を１個ずつのみを設けるようにすることも可能である。
【００８８】
さらに、０．１μｍルールで４Ｇ（ギガ）、若しくは、１６ＧビットＮＡＮＤ型ＥＥＰＲＯＭを設計する場合、図２及び図３において、トレンチ領域１４の幅は０．１μｍであり、そのトレンチ領域１４内の両側壁部分に８ｎｍの薄い酸化膜１７が形成され、この薄い酸化膜１７の両内側に１０ｎｍの浮遊ゲートＦＧが２個形成され、この浮遊ゲートＦＧを覆うように２０ｎｍのインターポリ絶縁膜１９が形成され、２４ｎｍの制御ゲートＣＧが１個、埋め込まれる。これにより、２個１組のメモリセルトランジスタＭＴ、ＭＴが構成される。さらに、０．１μｍルールより細かいデザインルールを用いる場合には、薄い酸化膜１７、浮遊ゲートＦＧ、インターポリ絶縁膜１９、制御ゲートＣＧとが、それぞれ適度に薄膜化される。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、１本のビット線に対して、２個のＮＡＮＤ型メモリセルユニットを接続したので、２Ｆのビット線ピッチに２個のＮＡＮＤ型メモリセルユニットを形成することができ、不揮発性半導体記憶装置のサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】本実施形態に係る不揮発性半導体記憶装置におけるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイの等価回路を示す図である。
【図２】ＮＡＮＤ型メモリセルユニットの構造を平面的に示す図である。
【図３】（ａ）は図２におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４】（ａ）は図２における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図５】（ａ）は図２におけるビット線コンタクト部分の構造を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図６】（ａ）は図２におけるソース線コンタクト部分の構造を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図７】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その１）。
【図８】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その１）。
【図９】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その１）。
【図１０】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その１）。
【図１１】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その２）。
【図１２】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その２）。
【図１３】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その２）。
【図１４】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その２）。
【図１５】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その３）。
【図１６】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その３）。
【図１７】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その３）。
【図１８】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その３）。
【図１９】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その４）。
【図２０】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その４）。
【図２１】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その４）。
【図２２】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その４）。
【図２３】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その５）。
【図２４】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その５）。
【図２５】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その５）。
【図２６】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その５）。
【図２７】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その６）。
【図２８】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その６）。
【図２９】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その６）。
【図３０】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その６）。
【図３１】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その７）。
【図３２】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その７）。
【図３３】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その７）。
【図３４】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その７）。
【図３５】本実施形態に係る不揮発性半導体記憶装置を動作させる際における電圧関係を示す図である。
【図３６】書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである（ビット線側からチャネル領域を予備充電する場合）。
【図３７】書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである（ソース線側からチャネル領域を予備充電する場合）。
【図３８】図１に示したＮＡＮＤ型メモリセルユニットを変形して、ソース線側に２個の選択ゲートトランジスタを設けた場合の回路図である。
【図３９】図１に示したＮＡＮＤ型メモリセルユニットを変形して、ビット線側に２個の選択ゲートトランジスタを設けるとともに、ソース線側にも２個の選択ゲートトランジスタを設けた場合の回路図である。
【図４０】図１に示したＮＡＮＤ型メモリセルユニットを変形して、ビット線側に１個の選択ゲートトランジスタを設けるとともに、ソース線側にも１個の選択ゲートトランジスタを設けた場合の回路図である。
【図４１】従来のＮＡＮＤ型メモリセルユニットの接続関係を示す等価回路図である。
【図４２】従来のＮＡＮＤ型メモリセルユニットのメモリセルトランジスタ部分を平面的に示した模式図である。
【図４３】従来のＡＮＤセルの接続関係を示す等価回路図である。
【図４４】従来のＡＮＤセルのメモリセルトランジスタ部分を平面的に示した模式図である。
【図４５】従来におけるトレンチ領域の両側壁部分にＮＡＮＤ型メモリセルユニットを形成した不揮発性半導体記憶装置のメモリセルトランジスタ部分の断面図である。
【符号の説明】
ＮＤ１、ＮＤ２ ＮＡＮＤ型メモリセルユニット
ＢＬ ビット線
ＳＬ 共通ソース線
ＷＬ０〜ＷＬ１５ ワード線
ＳＳＬ１、ＳＳＬ１、ＧＳＬ 選択ゲート線
ＳＴ１〜ＳＴ６ 選択ゲートトランジスタ
ＭＴ メモリセルトランジスタ
ＦＧ 浮遊ゲート
ＣＧ 制御ゲート
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数のメモリセルトランジスタを直列的に接続して構成されたＮＡＮＤ型メモリセルユニットを有する不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の１つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルトランジスタを複数個直列的に接続してＮＡＮＤ型メモリセルユニットを構成するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
図４１はＮＡＮＤ型メモリセルユニットの等価回路を示す図であり、図４２はＮＡＮＤ型メモリセルユニットのメモリセル部分の構造を平面的に示す図である。この図４２の例では、素子分離にＳＴＩ（Shallow Trench Isolation）を用いた場合のＮＡＮＤ型メモリセルユニットを示している。
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルトランジスタＭＴは、半導体基板上に絶縁膜を介して浮遊ゲートＦＧ（電荷蓄積層）と制御ゲートＣＧが積層されたＦＥＴＭＯＳ構造を有しており、複数個のメモリセルトランジスタＭＴが隣接するもの同士でソース／ドレインを共有する形で直列接続されて、ＮＡＮＤ型メモリセルユニットを構成する。このようなＮＡＮＤ型メモリセルユニットがマトリックス配列されてメモリセルアレイが構成される。
【０００５】
ＮＡＮＤ型メモリセルユニットの一端側のドレインＤは、それぞれ選択ゲートトランジスタＳＴ３１を介して、ビット線ＢＬに接続される。一方、ＮＡＮＤ型メモリセルユニットの他端側のソースは、やはり選択ゲートトランジスタＳＴ３２を介して、共通ソース線ＳＬに接続される。メモリセルトランジスタＭＴの制御ゲートＣＧや選択ゲートトランジスタＳＴ３１、ＳＴ３２のゲート電極は、ビット線ＢＬ方向と直交する方向にそれぞれワード線ＷＬ、選択ゲート線として、共通接続される。
【０００６】
図４２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、１本のビット線ＢＬに対して、シリコン活性領域の拡散層で形成された１本のソース／ドレイン線が１本形成される。つまり、１本のビット線ＢＬに対して１個のＮＡＮＤ型メモリセルユニットが構成される。ここで、デザインルールをＦ（Feature size）とすると、ビット線ＢＬのライン／スペースは１Ｆ／１Ｆになり、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆになる。このため、１つのメモリセルトランジスタＭＴのセルサイズは、２Ｆ×２Ｆ＝４Ｆ２となる。また、１本のＮＡＮＤ型メモリセルユニットには、選択ゲートトランジスタＳＴ３１、ＳＴ３２が設けられているので、これら選択ゲートトランジスタＳＴ３１、ＳＴ３２のサイズをオーバヘッドαとして加味すると、実質的な１セルサイズは、４Ｆ２＋αになる。
【０００７】
このようなＮＡＮＤ型ＥＥＰＲＯＭの公知例としては、K.-D. Suh et al., ”A 3.3V 32MB NAND Flash Memory with Incremental Step Pulse Programming Scheme” IEEE J. Solid-State Circuits, vol.30, pp.1149-1156, Nov. 1995、及び、Y. Iwata et. al., ”A 35ns Cycle Time 3.3V Only 32MB NAND Flash EEPROM” IEEE J. Solid-State Circuits, vol. 30, pp.1157-1164, 1995等の発表がある。これらの文献には、従来のＮＡＮＤ型ＥＥＰＲＯＭの動作が説明されている。
【０００８】
図４３はＡＮＤ型メモリセルユニットを有する不揮発性半導体記憶装置の等価回路を示す図であり、図４４はＡＮＤ型メモリセルユニットのメモリセル部分の構造を平面的に示す図である。
【０００９】
ＡＮＤ型の名称は、接続方式がＮＯＲ型と同じ並列接続であり、論理方式がＮＯＲ型と反転していることに由来する。すなわち、図４３に示すように、ＡＮＤ型メモリセルユニットは、サブビット線ＳＢＢＬとサブソース線ＳＢＳＬとを有しており、これらサブビット線ＳＢＢＬとサブソース線ＳＢＳＬとの間に複数のメモリセルトランジスタＭＴが並列的に接続されている。例えば、６４ＭビットのＡＮＤ型の不揮発性半導体記憶装置の場合、１つのＡＮＤ型メモリセルユニットに１２８個のメモリセルトランジスタＭＴが並列的に接続されている。
【００１０】
サブビット線ＳＢＢＬは、選択ゲートトランジスタＳＴ４１を介して、メインビット線ＭＢＬに接続されている。サブソース線ＳＢＳＬは、選択ゲートトランジスタＳＴ４２を介して、メインソース線ＭＳＬに接続されている。
【００１１】
このＡＮＤ型メモリセルユニットから構成されたメモリセルアレイの特徴は、メインビット線ＭＢＬとワード線ＷＬとが階層化され、サブビット線ＳＢＢＬやサブソース線ＳＢＳＬを拡散層で形成した疑似コンタクトレスの構造をとっていることである。メモリセルトランジスタＭＴへの書き込み／消去は、ＦＮ（Fowler-Nordheim）トンネル電流で行う。すなわち、メモリセルトランジスタＭＴへの書き込みは、浮遊ゲートＦＧの電子をドレイン側へ、ＦＮトンネル電流を用いて、引き抜くことにより行われる。メモリセルトランジスタＭＴからの消去は、半導体基板から浮遊ゲートＦＧへ、チャネル全面のＦＮトンネル電流で電子を注入することにより行われる。
【００１２】
図４４に示すように、ＡＮＤ型メモリセルユニットにおいては、１本のメインビット線ＭＢＬに対して、シリコン活性領域の拡散層で形成されたサブソース線ＳＢＳＬとサブビット線ＳＢＢＬとが計２本形成される。このため、サブソース線ＳＢＳＬとサブビット線ＳＢＢＬのライン／スペースはいずれも１Ｆ／１Ｆなり、ワード線ＷＬのライン／スペースも１Ｆ／１Ｆになる。このため、１つのメモリセルトランジスタＭＴのセルサイズは、２Ｆ×４Ｆ＝８Ｆ２となる。また、１本のＡＮＤメモリセルユニットには、選択ゲートトランジスタＳＴ４１、ＳＴ４２が設けられているので、これら選択ゲートトランジスタＳＴ４１、ＳＴ４２のサイズをオーバヘッドαとして加味すると、実質的な１セルサイズは、８Ｆ２＋αになる。
【００１３】
一方、特開平７−４５７９７号公報には、１セルサイズの縮小を図るため、トレンチ側壁部分に、縦型にＮＡＮＤメモリセルユニットを形成した不揮発性半導体記憶装置が開示されている。図４５は、この特開平７−４５７９７号公報に開示されている不揮発性半導体記憶装置のメモリセルトランジスタＭＴ部分の断面を示す図である。
【００１４】
この図４５に示すように、この不揮発性半導体記憶装置においては、半導体基板にトレンチ領域ＴＣを形成し、このトレンチ領域ＴＣの両側の側壁部分にそれぞれメモリセルトランジスタＭＴを形成している。この場合、浮遊ゲートＦＧは、トレンチ領域ＴＣ内側における側壁に沿って形成され、ソース／ドレインＳＤは、半導体基板のトレンチ領域ＴＣ側壁に沿って拡散層として形成される。すなわち、このＮＡＮＤ型メモリセルユニットにおいては、トレンチ領域ＴＣの側壁に沿って複数のメモリセルトランジスタＭＴが形成され、このため、トレンチ領域ＴＣの側壁に沿ってソース／ドレイン電流が流れることになる。ビット線ＢＬは、層間絶縁膜を介して各ＮＡＮＤ型メモリセルユニット毎に形成される。このビット線ＢＬにおけるライン／スペースは、１Ｆ／１Ｆである。
【００１５】
【発明が解決しようとする課題】
しかしながら、さらに高集積化を図るためには、２Ｆのビット線ピッチに、２本のシリコン活性化領域でソース／ドレイン線を配設し、実効的にメモリセルサイズを半減する必要がある。
【００１６】
本発明は、前記課題に鑑みてなされたものであり、ＮＡＮＤ型ＥＥＰＲＯＭを３次元的に作り込み、２Ｆのビット線ピッチに、２本のシリコン活性化領域でソース／ドレイン線を配設することを目的とする。すなわち、１本のビット線に対して、２個のＮＡＮＤ型メモリセルユニットを配設することを目的とする。そして、これにより、メモリセルサイズを半減させて、結果的に低ビットコストを実現し得る不揮発性半導体記憶装置その製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
複数のビット線が所定のピッチで並列に形成され、
２個１組の前記ＮＡＮＤ型メモリセルユニットが同一のビット線に接続されるとともに、半導体基板に形成されたトレンチの両側壁部分に沿って形成されて、１本分のビット線ピッチに、２個の前記ＮＡＮＤ型メモリセルユニットが配置され、
前記トレンチ内の側壁部分で向かい合う２つの前記不揮発性メモリセルトランジスタは、前記トレンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており、
前記制御ゲートは、前記トレンチの両側壁部分で向かい合う２つの前記電荷蓄積層を覆う絶縁膜の間に形成され、且つ、連続的に延びるワード線に電気的に接続している、
ことを特徴とする。
【００１８】
また、本発明に係る不揮発性半導体記憶装置は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な複数の不揮発性メモリセルトランジスタを直列的に接続したＮＡＮＤ型のメモリセル列と、
所定のピッチで並列に形成された複数のビット線と、
前記メモリセル列と前記ビット線との間に接続されたビット線側スイッチ部と、
前記メモリセル列とソース線との間に接続されたソース線側スイッチ部と、
を有するＮＡＮＤ型メモリセルユニットを複数備え、
前記ＮＡＮＤ型メモリセルユニットは、２個１組となって、半導体基板に形成されたトレンチの両側壁部分に沿って形成されて、１本分のビット線ピッチに、２個の前記ＮＡＮＤ型メモリセルユニットが配置され、
２個１組となった前記ＮＡＮＤ型メモリセルユニットのぞれぞれは、前記ビット線側スイッチ部を介して、同一のビット線に接続されている、
ことを特徴とする。
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板に所定のピッチでトレンチを形成する工程と、
前記トレンチの両側壁部分に第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に形成された前記第１絶縁膜の表面側に、一対の前記電荷蓄積層を形成する工程と、
前記トレンチの両側壁部分に形成された前記一対の電荷蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の間に、前記一対の電荷蓄積層に共通する前記制御ゲートを形成する工程と、
前記制御ゲートに電気的に接続して連続的に延びるワード線を形成する工程と、
前記トレンチの延在方向に沿って、なおかつ前記トレンチ上に前記所定のピッチで複数のビット線を並列に形成することにより、１本のビット線に対して２個のＮＡＮＤ型メモリセルユニットを配設する工程と、
を備えることを特徴とする。
【００２０】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、
電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板に所定のピッチでトレンチを形成する工程と、
前記トレンチの両側壁部分にメモリセルトランジスタ用第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に選択ゲートトランジスタ用第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に形成された前記メモリセルトランジスタ用第１絶縁膜の表面側に、一対の前記電荷蓄積層を形成する工程と、
前記トレンチの両側壁部分に形成された前記選択ゲートトランジスタ用第１絶縁膜の表面側に、一対の第１ゲート電極を形成する工程と、
前記トレンチの両側壁部分に形成された前記一対の電荷蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の間に、前記一対の電荷蓄積層に共通する前記制御ゲートを形成する工程と、
前記一対の第１ゲート電極の間に、前記一対の第１ゲート電極に共通する第２ゲート電極を形成する工程と、
前記制御ゲートに電気的に接続して連続的に延びるワード線を形成する工程と、
前記第２ゲート電極に電気的に接続して連続的に延びる選択ゲート線を形成する工程と、
前記トレンチの延在方向に沿って、なおかつ前記トレンチ上に前記所定のピッチで複数のビット線を並列に形成することにより、１本のビット線に対して２個のＮＡＮＤ型メモリセルユニットを配設する工程と、
を備えることを特徴とする。
【００２１】
【発明の実施の形態】
図１は、本発明の一実施形態に係る縦型のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの等価回路を示す図である。まず、この図１に基づいて、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの接続関係について説明する。
【００２２】
図１に示すように、本実施形態に係る不揮発性半導体記憶装置においては、１本のビット線ＢＬに対して、２つのＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２が設けられている。ＮＡＮＤ型メモリセルユニットＮＤ１は、選択ゲートトランジスタＳＴ１、ＳＴ３と、１６個のメモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ５とを直列的に接続することにより構成されている。同様に、ＮＡＮＤ型メモリセルユニットＮＤ２は、選択ゲートトランジスタＳＴ２、ＳＴ４と、１６個のメモリセルトランジスタＭＴと、選択ゲートトランジスタＳＴ６とを直列的に接続することにより構成されている。
【００２３】
選択ゲートトランジスタＳＴ１、ＳＴ２のドレイン側は、ビット線ＢＬに共通に接続されている。ここで、選択ゲートトランジスタＳＴ１、ＳＴ４は、ディプレッション型（ノーマリー・オン型）のＭＯＳトランジスタであり、それ以外の選択ゲートトランジスタＳＴ２、ＳＴ３、ＳＴ５、ＳＴ６は、エンハンスメント型（ノーマリー・オフ型）のＭＯＳトランジスタである。選択ゲートトランジスタＳＴ５、ＳＴ６のソース側は、共通ソース線ＳＬに接続されている。
【００２４】
各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極は共通に接続され、選択ゲート線ＳＳＬ１となる。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の選択ゲートトランジスタＳＴ３、ＳＴ４のゲート電極は共通に接続され、選択ゲート線ＳＳＬ２となる。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２における１６個のメモリセルトランジスタＭＴの制御ゲートは、それぞれ共通に接続されて、ワード線ＷＬ０〜ＷＬ１５となる。各ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２の選択ゲートトランジスタＳＴ５、ＳＴ６のゲート電極は共通に接続され、選択ゲート線ＧＳＬとなる。
【００２５】
選択ゲートトランジスタＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４により本実施形態におけるビット線側スイッチ部が構成され、これにより２個１組のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のうちの一方のＮＡＮＤ型メモリセルユニットが選択される。また、選択ゲートトランジスタＳＴ５、ＳＴ６により本実施形態におけるソース線側スイッチ部が構成される。
【００２６】
本実施形態においては、この図１に示すようなＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２が複数アレイ状に配列されて１つのメモリセルアレイを構成している。
【００２７】
次に、図２乃至図６に基づいて、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭセルアレイの構造を説明する。
【００２８】
図２は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭセルアレイの平面を模式的示す図であり、図３（ａ）は、図２におけるワード線部分の平面を示す図であり、図３（ｂ）はそのＡ−Ａ’線断面を示す図である。図４（ａ）は、図２における選択ワード線部分の平面を模式的に示す図であり、図４（ｂ）はそのＢ−Ｂ’線断面を示す図である。図５（ａ）は、図２におけるビット線コンタクト部分の平面を模式的に示す図であり、図５（ｂ）はそのＣ−Ｃ’線断面を示す図である。図６（ａ）は、図２におけるソース線コンタクト部分の平面を模式的に示す図であり、図６（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【００２９】
図２乃至図６に示すように、１つのトレンチ領域１４の側壁の両側には、ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２がそれぞれ形成されている。特に図２及び図３に示すように、このＮＡＮＤ型メモリセルユニットＮＤ１のメモリセルトランジスタＭＴと、ＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴとは、１つのトレンチ領域１４で向かい合う形で形成されている。
【００３０】
より具体的には、対向して形成された２つのメモリセルトランジスタＭＴ、ＭＴは、それぞれ、側壁に形成された薄い酸化膜１７と、浮遊ゲートＦＧと、インターポリ絶縁膜１９とを備えている。このインターポリ絶縁膜１９は、本実施形態においては、例えばＯＮＯ膜から形成されている。また、これら対向して形成された２つのメモリセルトランジスタＭＴ、ＭＴは、共通の制御ゲートＣＧを１つ備えている。また、浮遊ゲートＦＧの替わりに、窒化膜等の電荷をトラップする膜であってもよい。
【００３１】
この制御ゲートＣＧは、トレンチ領域１４の深さ方向に略垂直に延びて形成されている。また、この制御ゲートＣＧは、ポリシリコン２２に接続されている。このポリシリコン２２は、トレンチ領域１４の水平方向に延びて形成されている。また、このポリシリコン２２は、連続的に形成されたワード線ＷＬ０〜ＷＬ１５（この図３の場合、ワード線ＷＬ０）に接続されている。なお、このポリシリコン２２を介さずに、制御ゲートＣＧとワード線ＷＬ０〜ＷＬ１５（この図３の場合、ワード線ＷＬ０）とを直接電気的に接続してもよい。
【００３２】
さらに、特に図２及び図４に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ１と、ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴ２は、１つのトレンチ領域１４で向かい合う形で形成されている。
【００３３】
より具体的には、対向して形成された２つの選択ゲートトランジスタＳＴ１、ＳＴ２は、それぞれ、側壁に形成された薄い酸化膜１７と、ゲート電極ＧＥとを備えている。但し、選択トランジスタゲートＳＴ１は、ディプレッション型のＭＯＳトランジスタであるので、トレンチ領域１４側壁部分のメモリセルＰ型ウェル１３に、つまり、チャネルを構成する部分に、Ｎ型不純物領域１６が形成されている。このように対向して形成された２つの選択ゲートトランジスタＳＴ１、ＳＴ２は、共通のポリシリコン２２に接続されている。
【００３４】
このポリシリコン２２は、トレンチ領域１４の深さ方向に略垂直に延びて形成されている。また、このポリシリコン２２は、連続的に形成された選択ゲート線ＳＳＬ１に接続されている。
【００３５】
特に図２及び図５に示すように、これら選択ゲートトランジスタＳＴ１、ＳＴ２は、それぞれ、コンタクト領域２８を介して、１つのプラグ状の金属層２９に接続されており、このプラグ状の金属層２９はビット線ＢＬに接続されている。
【００３６】
これら選択ゲートトランジスタＳＴ１、ＳＴ２と同様に、図２に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ３と、ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴ４は、１つのトレンチ領域１４で向かい合う形で形成されている。これら選択ゲートトランジスタＳＴ３、ＳＴ４については、選択ゲートトランジスタＳＴ４が、ディプレッション型のＭＯＳトランジスタであるので、チャネルを構成する部分にＮ型不純物領域１６が形成されている。この点を除けば、選択ゲートトランジスタＳＴ３、ＳＴ４の構造は、上述した選択ゲートトランジスタＳＴ３、ＳＴ４と同様である。
【００３７】
これら選択ゲートトランジスタＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４と同様に、図２に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１の選択ゲートトランジスタＳＴ５と、ＮＡＮＤ型メモリセルユニットＮＤ２の選択ゲートトランジスタＳＴ６は、１つのトレンチ領域１４で向かい合う形で形成されている。これら選択ゲートトランジスタＳＴ５、ＳＴ６の構成は、上述したエンハンスメント型の選択ゲートトランジスタＳＴ２、ＳＴ３と同様である。
【００３８】
特に、図２及び図６に示すように、これら選択ゲートトランジスタＳＴ５、ＳＴ６は、それぞれ、コンタクト領域２８を介して、連続的に形成された共通ソース線ＳＬに接続されている。
【００３９】
次に、図７乃至図３４に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００４０】
これらの図のうち、図７乃至図１０、図１１乃至図１４、図１５乃至図１８、図１９乃至図２２、図２３乃至図２６、図２７乃至図３０、及び、図３１乃至図３４は、それぞれ、不揮発性半導体記憶装置における製造過程の状態を４つの部分に分けて説明する図である。これら４つの部分に分けた図は、それぞれ、上述した図３乃至図６に相当している。
【００４１】
まず、図７乃至図１０に示すように、Ｐ型のシリコン基板である半導体基板１１上に、メモリセルＮ型ウェル１２を形成する。続いて、このメモリセルＮ型ウェル１２内に、メモリセルＰ型ウェル１３を形成する。続いて、このメモリセルＰ型ウェル１３の表面に、酸化膜１５１を形成する。この酸化膜１５１は、例えば、ＣＶＤ（Chemical Vapor Deposition）により形成する。その後、メモリセルＰ型ウェル１３内に、トレンチ領域１４を形成する。このトレンチ領域１４は、例えば、フォトレジストをパターニングして、ＲＩＥ（Reactive Ion Etching）をすることにより形成する。このため、トレンチ領域１４の幅は１Ｆであり、トレンチ領域１４同士の間も１Ｆになる。
【００４２】
次に、トレンチ領域１４の底面に、酸化膜１５２を堆積させる。すなわち、フォトレジストを残存させたまま、ＣＶＤにより酸化膜を堆積した後、このフォトレジストを剥離することにより、トレンチ領域１４底面に酸化膜１５２を形成する。但し、酸化膜１５１と酸化膜１５２を同一工程で形成してもよい。この場合、上述した酸化膜１５１を形成する工程を省略し、トレンチ領域１４を形成したフォトレジストを剥離した後に、ＣＶＤにより酸化膜を堆積することにより、酸化膜１５１と酸化膜１５２を同時に形成すればよい。
【００４３】
次に、特に図８に示すように、選択ゲートトランジスタＳＴ１、ＳＴ４のゲート領域に、選択的に砒素（Ａｓ）や燐（Ｐ）をイオン注入して、Ｎ型不純物領域１６を形成する。具体的には、イオン注入する前にフォトレジストを全面的に塗布し、選択ゲートトランジスタＳＴ１、ＳＴ４のゲート領域部分にフォトレジスト開口を形成する。続いて、このフォトレジスト開口を通して、半導体基板１１の垂直方向＋７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の側壁の片面のみに選択的にイオン注入を行うことができる。同様に、フォトレジスト開口を通して、半導体基板１１の垂直方向−７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の側壁の別の片面のみに選択的にイオン注入を行うことができる。このようにＮ型不純物領域１６を形成することにより、選択ゲートトランジスタＳＴ１、ＳＴ４のしきい値電圧を負にさせることができ、ディプレッション・モード化させることができる。
【００４４】
次に、図１１乃至図１４に示すように、トレンチ領域１４の側壁に薄い酸化膜１７を形成する。この薄い酸化膜１７は、例えば、ＣＶＤにより形成する。このため、このＣＶＤにより形成した酸化膜は、酸化膜１５１上や酸化膜１５２上にも形成されるが、薄いので図示は省略してある。
【００４５】
続いて、不純物をドーピングしたポリシリコン１８をトレンチ領域１４の側壁部分に堆積する。具体的には、ポリシリコンをＣＶＤによりトレンチ領域１４の底面、側壁、上面に全体的に堆積した後、ＲＩＥにより全体的にエッチングする。これにより、トレンチ領域１４の側壁部分に堆積したポリシリコンが残存して、ポリシリコン１８が形成される。つまり、このポリシリコン１８は、自己整合的な側壁残し技術により、形成される。この側壁部に残されたポリシリコン１８は、後に浮遊ゲートＦＧやゲート電極ＧＥとなる。
【００４６】
次に、図１５乃至図１８に示すように、トレンチ領域１４の底面、側壁、上面に全体的にインターポリ絶縁膜１９を堆積する。本実施形態においては、このインターポリ絶縁膜１９は、ＯＮＯ（Oxide-Nitride-Oxide）膜から形成されている。例えば、このＯＮＯ膜は、熱酸化により下側酸化膜を形成し、ＬＰ−ＣＶＤ(Low Pressure ＣＶＤ)により窒化膜を形成し、熱酸化により上側酸化膜を形成することにより、形成する。続いて、不純物をドーピングしたポリシリコン２０を全面的に堆積する。但し、このポリシリコン２０に代えて、タングステン等の金属を堆積するようにしてもよい。このポリシリコン２０は、後に制御ゲートＣＧとなる。
【００４７】
次に、図１９乃至図２２に示すように、メモリセルトランジスタ領域のみを保護膜２１で覆う。すなわち、図２に示すように、保護膜を全体的に形成した後、選択ゲートトランジスタＳＴ１〜ＳＴ６領域にある保護膜を除去し、メモリセルトランジスタ領域に保護膜２１を形成する。続いて、この保護膜２１をマスクとして用いて、メモリセルトランジスタ領域以外に形成されたインターポリ絶縁膜１９とポリシリコン２０とを剥離する。
【００４８】
次に、図２３乃至図２６に示すように、保護膜２１を除去し、不純物をドーピングしたポリシリコン２２を全面的に堆積する。続いて、ポリシリコン２０とポリシリコン２２とを、同時にパターニングして、ビット線ＢＬ方向に分離する。この際、メモリセルトランジスタ領域においては、特に図２３に示すように、インターポリ絶縁膜１９も同時にパターニングして、ビット線ＢＬ方向に分離する。具体的には、酸化膜１５１上部分にビット線ＢＬ方向にスリットを有するフォトレジストを形成し、このフォトレジストをマスクとして用いてＲＩＥを行う。これにより、メモリセルトランジスタ領域においては、特に図２３に示すように、インターポリ絶縁膜１９とポリシリコン２０とポリシリコン２２とが、ビット線方向に分離される。この結果、メモリセルトランジスタ領域では、このポリシリコン２２がポリシリコン２０上に直接堆積され、電気的に同一ノードとなる。また、メモリセルトランジスタ領域以外の領域である選択ゲートトランジスタ領域においては、特に図２４乃至図２６に示すように、ポリシリコン２０とポリシリコン２２とが、ビット線方向に分離される。この結果、メモリセルトランジスタ領域以外の領域では、このポリシリコン２２が、インターポリ絶縁膜１９を介さずに、ポリシリコン１８上に直接堆積され、電気的に同一ノードとなる。なお、このポリシリコン２２に代えて、タングステン等の金属を堆積するようにしてもよい。
【００４９】
但し、このパターニングは自己整合的に行うことも可能である。この場合、酸化膜１５１を厚めに付けておき、ＲＩＥにより全面的にエッチングを行う。このようにすることにより、トランジスタ領域１４に対して、自己整合的にインターポリ絶縁膜１９とポリシリコン２０とポリシリコン２２とを、残してもよい。この場合、フォトレジストのマスクが１枚省略することができ、且つ、マスク合わせ余裕ＭＲＧ（図２３参照）も必要なくなる。
【００５０】
次に、図２７乃至図３０に示すように、層間絶縁膜２３をポリシリコン２２の間に埋め込むように全体的に形成する。続いて、金属層を堆積し、パターニングすることにより、ワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。このパターニングの前に金属層をＣＭＰ（Chemical Mechanical Polishing）で平坦化してもよい。また、金属層は、タングステン・シリサイド（ＷＳｉ）、アルミニウム（Ａｌ）、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）であってもよい。
【００５１】
具体的には、金属層をパターニングする際には、ワード線ＷＬ０〜ＷＬ１５方向にスリットを有するフォトレジストを形成する。このフォトレジストをマスクとして用いて、金属層をＲＩＥによりエッチングすることにより、ワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬを形成する。さらに、このフォトレジストをマスクとして用いて、層間絶縁膜２３と、ポリシリコン２２と、ポリシリコン２０と、インターポリ絶縁膜１９と、ポリシリコン１８と、薄い酸化膜１７とを、順次、ＲＩＥによりエッチングする。これにより、これらの膜がワード線ＷＬ０〜ＷＬ１５方向に分離され、特に図２７に示すように、ポリシリコン１８がメモリセルトランジスタＭＴの浮遊ゲートＦＧとなり、ポリシリコン２０がメモリセルトランジスタＭＴの制御ゲートＣＧとなる。また、特に図２８乃至図３０に示すように、ポリシリコン１８が選択ゲートトランジスタＳＴ１〜ＳＴ６のゲート電極ＧＥとなる。
【００５２】
次に、図３１乃至図３４に示すように、トレンチ領域１４のメモリセルＰ型ウェル１３側壁部分に、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１〜ＳＴ６のソース／ドレイン領域２５を形成する。具体的には、フォトレジストを全面的に塗布し、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１〜ＳＴ６の側壁部分にフォトレジスト開口を形成する。続いて、このフォトレジストとワード線ＷＬ０〜ＷＬ１５と選択ゲート線ＳＳＬ１、ＳＳＬ２、ＧＳＬとをマスクとして用いて、半導体基板１１の垂直方向＋７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の図左側部分にソース／ドレイン領域２５を形成する。次に、半導体基板１１の垂直方向−７度に傾きをつけて、イオン注入を斜めに行うことにより、トレンチ領域１４の図右側部分にソース／ドレイン領域２５を形成する。これらの場合、例えば、砒素（Ａｓ）や燐（Ｐ）のＮ型不純物をイオン注入する。
【００５３】
続いて、層間絶縁膜２６を全面的に堆積し、ビット線及びソース線のコンタクト領域における層間絶縁膜２６に開口２７を形成する。そして、ビット線ＢＬ及び共通ソース線ＳＬのコンタクト領域２８を低抵抗化するために、開口２７を通して、トレンチ領域１４側壁部の両側に、砒素（Ａｓ）や燐（Ｐ）のＮ型不純物を再拡散させる。
【００５４】
次に、図３乃至図６に示すように、ビット線ＢＬ及び共通ソース線ＳＬのコンタクト領域部分に形成された開口２７に、金属層をプラグ状に埋め込むことにより、図５に示す金属層２９を形成し、図６に示す共通ソース線ＳＬを形成する。この金属層としては、例えば、タングステン（Ｗ）が用いられる。続いて、層間絶縁膜３０を全面的に堆積し、この層間絶縁膜３０に開口３１を形成する。この開口３１は、ビット線のコンタクト領域と、ソース線シャント領域（図示省略）とに、形成する。
【００５５】
次に、この層間絶縁膜３０上に、金属層を形成し、これをパターニングすることにより、ビット線ＢＬとソース線（図示省略）とを形成する。ソース線は、図示していないが、複数カラム毎、例えば、６４カラム毎にビット線ＢＬと平行に形成する。最後に、全体的に保護膜３３で覆うことにより、不揮発性半導体記憶装置が得られる。
【００５６】
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１に示すように、本実施形態においては、１本のビット線ＢＬを２つのＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２で共通利用しているので、読み出しの際と書き込みの際に、選択ゲートトランジスタＳＴ１〜ＳＴ４を用いて、ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のいずれか一方を選択する必要がある。このこと以外は、基本的に、通常の不揮発性半導体記憶装置の動作と同等である。以下、図３５に基づいて、この不揮発性半導体記憶装置の動作を、消去動作、読み出し動作、書き込み動作に分けて説明する。
【００５７】
（消去動作）
ＮＡＮＤ型のＥＥＰＲＯＭにおいては、消去動作はブロック単位で行う。１つのブロックは、ワード線ＷＬ０〜ＷＬ１５が共通接続されたメモリセルトランジスタＭＴにより構成される。つまり、消去動作は、１つのブロック内の複数のＮＡＮＤ型メモリセルユニットのメモリセルトランジスタＭＴに対して一括で行われる。
【００５８】
すなわち、図３５に示すように、選択ブロックのワード線ＷＬ０〜ＷＬ１５を接地電位にする。このとき、非選択ブロックのワード線ＷＬ０〜ＷＬ１５は、フローティング状態にする。次に、２１Ｖ、３ｍｓの消去パルスをメモリセルＰ型ウェル１３（バルク）に印加する。その結果、選択ブロックでは、バルクとワード線ＷＬ０〜ＷＬ１５との間に消去電圧２１Ｖが加わり、浮遊ゲートＦＧ中の電子がＦＮトンネル電流により、メモリセルＰ型ウェル１３側に抜ける。このため、メモリセルトランジスタＭＴのしきい値電圧は、−３Ｖ程度となる。
【００５９】
ＮＡＮＤ型のＥＥＰＲＯＭでは、過消去が問題とならないため、メモリセルトランジスタＭＴは、１回の消去パルスで−３Ｖ程度に深く消去される。一方、非選択ブロックは、フローティング状態のワード線ＷＬ０〜ＷＬ１５と、２１Ｖの消去電圧が印加されるメモリセルＰ型ウェル１３との容量カップリングにより、消去パルスの影響を受けない。フローティング状態のワード線ＷＬ０〜ＷＬ１５には、種々の接合容量、配線容量があるが、ワード線ＷＬ０〜ＷＬ１５とメモリセルＰ型ウェル１３との間の容量が、全容量に対して、支配的に大きい。このため、非選択ブロックにおいてＦＮトンネル電流が流れるのを防げる。消去ベリファイ（検証）では、選択ブロック内のすべてのメモリセルトランジスタＭＴのしきい値電圧が−１Ｖ以下になったかどうかが、判定される。
【００６０】
（読み出し動作）
読み出し動作は、ページ単位で行われる。１ページは、１つのブロックにおける１本のワード線ＷＬ０〜ＷＬ１５に接続されている範囲である。このため、読み出し動作では、１ページ分のメモリセルトランジスタＭＴのセルデータが同時にページバッファのラッチ回路に転送され、連続的に読み出される。
【００６１】
なお、ビット線ＢＬ側に選択ゲートトランジスタＳＴ１〜ＳＴ４を設けたＥＰＲＯＭの動作は、R. Stewart et al., ”A High Density EPROM Cell and Array” in Symp. VLSI Circuits Dig. Tech. Papers, pp.89-90, June 1987に記載されている。
【００６２】
すなわち、一旦、ビット線ＢＬを０Ｖに設定し、選択ゲート線ＳＳＬ１を０Ｖにし、選択ゲート線ＳＳＬ２を４．５Ｖにし、選択ゲート線ＧＳＬを４．５Ｖにする。これにより、図１における選択ゲートトランジスタＳＴ３がオン状態となり、選択ゲートトランジスタＳＴ２がオフ状態となる。このため、ＮＡＮＤ型メモリセルユニットＮＤ１側が選択され、ＮＡＮＤ型メモリセルユニットＮＤ２側を非選択にしたことになる。これとは逆にＮＡＮＤ型メモリセルユニットＮＤ２側を選択する場合には、選択ゲート線ＳＳＬ１を４．５Ｖにし、選択ゲート線ＳＳＬ２を０Ｖにすればよい。
【００６３】
次に、選択ブロック内の選択ワード線ＷＬｉを０Ｖにし、非選択ワード線ＷＬ０〜ＷＬ１５（ＷＬｉを除く）をパス電圧である４．５Ｖにする。本実施形態におけるメモリセルトランジスタＭＴの書き込み後（電荷蓄積後）のしきい値電圧は、＋２Ｖ程度であるので、ＮＡＮＤ型メモリセルユニットＮＤ１内の非選択のメモリセルトランジスタＭＴは、パス・トランジスタとして働く。一方、０Ｖが印加されて選択されたメモリセルトランジスタＭＴは、消去後（電荷未蓄積）の場合にのみ導通し、書き込み後（電荷蓄積後）の場合は導通しない。このため、消去後（電荷未蓄積）の場合、ビット線ＢＬは選択されたメモリセルトランジスタＭＴを介して共通ソース線ＳＬに接地するパスを形成する。一方、書き込み後（電荷蓄積後）の場合、ビット線ＢＬが接地することなく、開放状態（オープン状態）のパスを形成する。
【００６４】
なお、本実施形態においては、メモリセルトランジスタＭＴにおける消去後（電荷未蓄積）の状態を“１”とし、書き込み後（電荷蓄積後）の状態を“０”とする。但し、この“１”と“０”の関係は、逆であってもよい。
【００６５】
続いて、ビット線ＢＬに２μＡの負荷電流を印加する。消去後（電荷未蓄積）のＮＡＮＤ型メモリセルユニットＮＤ１を読み出しているビット線ＢＬにおいては、負荷電流が共通ソース線ＳＬに垂れ流されるので、このビット線ＢＬの電位は０．７Ｖ程度のローレベルになる。一方、書き込み後（電荷蓄積後）のＮＡＮＤ型メモリセルユニットＮＤ１を読み出しているビット線ＢＬにおいては、負荷電流が共通ソース線ＳＬに垂れ流されないので、このビット線ＢＬの電位は１．８Ｖ程度のハイレベルになる。このビット線ＢＬの電位をラッチ回路でセンスして保持する。
【００６６】
（書き込み動作）
書き込み動作では、最初、連続的にページバッファに書き込みデータがロードされる。“０”は書き込みを行うセルデータであり、浮遊ゲートＦＧに電荷を蓄積することを意味する。“１”は書き込み禁止のセルデータであり、浮遊ゲートＦＧに電荷を蓄積しないことを意味する。書き込み動作は、すべての“０”のセルデータが書き込まれるまで繰り返される。
【００６７】
この書き込み動作は、書き込み期間とベリファイ期間とに、大きく区分される。まず、書き込み期間の動作を図３６に基づいて説明する。
【００６８】
この図３６は、この書き込み動作の書き込み期間における各信号線の電圧関係を示すタイミングチャートである。この図３６に示すように、まず、時刻Ｔ１で選択ゲート線ＳＳＬ１、ＳＳＬ２を、Ｖｃｃ（＝３．５Ｖ）にし、“０”書き込みを行うビット線ＢＬ０と、“１”書き込みを行うビット線ＢＬ１とを、Ｖｃｃ（＝３．５Ｖ）にする。これにより、選択ゲートトランジスタＳＴ１〜ＳＴ４がオン状態になり、すべてのＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のチャネル領域を予備電圧に充電する。
【００６９】
次に、時刻Ｔ２で選択ゲート線ＳＳＬ１、ＳＳＬ２をＶｓｓ（＝０Ｖ）にし、選択ゲートトランジスタＳＴ２、ＳＴ３をオフ状態にする。続いて、時刻Ｔ３で“０”書き込みを行うビット線ＢＬ０を、Ｖｓｓ（＝０Ｖ）にする。次に、時刻Ｔ４で選択ゲート線ＳＳＬ２をＶｃｃ（＝３．５Ｖ）にする。これにより、選択ゲートトランジスタＳＴ３がオン状態になり、選択ゲートトランジスタＳＴ１がディプレッション型であるので、ＮＡＮＤ型メモリセルユニットＮＤ１のみが選択される。
【００７０】
次に、時刻Ｔ５で選択ワード線ＷＬｉをＶｐｇｍ（＝１８Ｖ）にし、非選択ワード線ＷＬ０〜ＷＬ１５（ＷＬｉを除く）をＶｐａｓｓ（＝１０Ｖ）にする。これにより、“０”を書き込むべきメモリセルトランジスタＭＴのチャネル領域は、ビット線ＢＬ０の電圧（Ｖｓｓ）で接地され、浮遊ゲートＦＧに電荷が蓄積される。一方、“１”を書き込むべきメモリセルトランジスタＭＴのチャネル領域は、ビット線ＢＬ１の電圧（Ｖｃｃ）によりフローティングハイになり、浮遊ゲートＦＧには電荷は蓄積されない。つまり、消去状態が保たれる。また、選択されなかったＮＡＮＤ型メモリセルユニットＮＤ２のメモリセルトランジスタＭＴのチャネル領域もフローティングハイになり、既存の状態が保たれる。
【００７１】
この時刻Ｔ５の状態は、時刻Ｔ６まで継続し、この時刻Ｔ６で、選択ゲート線ＳＳＬ２がＶｓｓ（＝０Ｖ）になり、ワード線ＷＬ０〜ＷＬ１５がＶｓｓ（＝Ｖ）になる。
【００７２】
上述した動作のうち、時刻Ｔ１〜時刻Ｔ３が（１）ビット線セットアップ時間であり、およそ８μｓ程度である。また、時刻Ｔ４〜時刻Ｔ６が（２）実際の書き込み時間であり、およそ２０μｓ程度である。
【００７３】
次に、書き込み後のベリファイ期間について説明する。この書き込みベリファイ期間は、ワード線放電時間と実際のベリファイ時間とで構成される。ワード線放電時間は、選択されたワード線ＷＬｉの高電位が放電され、次の低いベリファイ電位の入力に備えるための時間であり、およそ４μｓ程度である。実際のベリファイ時間は、書き込みをしたメモリセルトランジスタＭＴのしきい値電圧が目標値以上に書き込まれたか、つまり、浮遊ゲートＦＧに電荷が蓄積されたかどうかをチェックする時間である。
【００７４】
この書き込み後のベリファイ期間においては、必要十分に書き込みが行われたメモリセルトランジスタＭＴ、つまり、必要十分なまでに浮遊ゲートＦＧに電荷が蓄積されたメモリセルトランジスタＭＴについては、過書き込みを防止する必要がある。このため、ページバッファにあるセルデータのラッチ回路が保持するデータを、必要十分に書き込まれたメモリセルトランジスタＭＴについては、“０”から“１”に変更する。これにより、書き込みが不十分なメモリセルトランジスタＭＴについて再度書き込みを行うことになった場合に、すでに必要十分な値になっているメモリセルトランジスタＭＴのしきい値電圧が、さらに上昇してしまうのを防止する。
【００７５】
ベリファイ動作時のバイアス条件は、上述した読み出し動作とほぼ同等であるが、ページバッファのラッチ回路にはセルデータが保持され、選択したワード線ＷＬｉに０．７Ｖが印加されることが異なる。この条件のもとて、書き込みしたメモリセルトランジスタＭＴのしきい値電圧が０．７Ｖを越えた時、すなわち、必要十分に書き込まれた時に、ページバッファのラッチ回路のデータを“０”から“１”に切り替える。書き込み用のセルデータとして“１”がロードされたラッチ回路については、ベリファイ動作ではラッチ回路のデータは“０”から“１”に変化するのみであるので、影響を受けない。
【００７６】
上述した書き込み期間とベリファイ期間とからなる書き込み動作は、ページバッファのラッチ回路のデータがすべて“１”になるまで、又は、１０サイクルの最大書き込み時間に達するまで繰り返される。
【００７７】
なお、上述した図３６の書き込み動作では、ビット線ＢＬ側からＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２のチャネル領域に予備電圧を充電したが、図３７に示すように共通ソース線ＳＬ側から予備電圧を充電するようにしてもよい。この場合、時刻Ｔ１１〜Ｔ１２の間、選択ゲート線ＧＳＬがＶｃｃ（＝３．５Ｖ）になり、選択ゲートトランジスタＳＴ５、ＳＴ６がオン状態となる。また、この間、選択ゲート線ＳＳＬ１、ＳＳＬ２はＶｓｓ（＝０Ｖ）を維持するので、選択ゲートトランジスタＳＴ１〜ＳＴ４はオフ状態となる。このため、メモリセルトランジスタＭＴのチャネル領域に共通ソース線ＳＬから予備電圧が供給され、充電される。
【００７８】
次に、選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件について説明する。上述したように、図１におけるＮＡＮＤ型メモリセルユニットＮＤ１が選択されたとすると、ビット線ＢＬ側の選択ゲートトランジスタＳＴ１、ＳＴ３は導通状態となり、ソース線ＳＬ側の選択ゲートトランジスタＳＴ５は非導通状態となり、書き込むメモリセルトランジスタＭＴを有するビット線ＢＬ０は０Ｖとなり、書き込み禁止のメモリセルトランジスタＭＴを有するビット線ＢＬ１はＶｃｃ（＝３．５）となる。
【００７９】
書き込むメモリセルトランジスタＭＴを有するビット線ＢＬ０は０Ｖとなるので、そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは接地電位となる。書き込み禁止のメモリセルトランジスタＭＴを有するビット線ＢＬ１はＶｃｃ（＝３．５）となるので、そのＮＡＮＤ型メモリセルユニットＮＤ１のチャネルは予備充電される。選択されたワード線ＷＬｉに書き込み電圧Ｖｐｇｍが入力され、選択されなかったワード線ＷＬ０〜ＷＬ１５（但し、ＷＬｉを除く）にパス電圧Ｖｐａｓｓ（＝１０Ｖ）が入力されると、ワード線ＷＬ０〜ＷＬ１５、浮遊ゲートＦＧ、チャネル、メモリセルＰ型ウェル、それぞれを介した直列容量の結合により、チャネル容量は自動的に昇圧される。このように、選択されたブロック内の書き込み禁止のＮＡＮＤ型メモリセルユニットＮＤ１のチャネル電位は、ワード線とチャネルとの容量結合によって決定される。したがって、書き込み禁止電位を十分に高くするためには、チャネルの初期充電を十分に行うこと、及び、ワード線ＷＬ０〜ＷＬ１５のチャネル間の容量カップリング比を大きくすることが重要となる。
【００８０】
ワード線ＷＬ０〜ＷＬ１５間のカップリング比Ｂは、以下のように算出される。
【００８１】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘはワード線ＷＬ０〜ＷＬ１５とチャネルとの間のゲート容量の総和であり、ＣｊはメモリセルトランジスタＭＴのソースとドレインの接合容量の総和である。また、ＮＡＮＤ型メモリセルユニットＮＤ１のチャネル容量とは、これらゲート容量の総和Ｃｏｘと、接合容量の総和Ｃｊの合計となる。さらに、その他の容量である、選択ゲートトランジスタＳＴ１、ＳＴ３、ＳＴ５におけるソースのオーバラップ容量や、ビット線ＢＬとソース線ＳＬ及びドレインとの容量等は、全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００８２】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ＮＡＮＤ型ＥＥＰＲＯＭを３次元的に作り込むこととしたので、セルサイズを半減させ、結果的に低ビットコストを実現することができる。すなわち、１本のビット線ピッチ２Ｆに、ＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２を２本配設したので、セルサイズを半減させることができる。
【００８３】
より具体的には、図４２に示したように、従来のＮＡＮＤ型ＥＥＰＲＯＭの実質的なメモリセルサイズは、ビット線ＢＬピッチ２Ｆ×ワード線ＷＬｉピッチ２Ｆ＝４Ｆ２に、ビット線コンタクトやソースコンタクト及び選択ゲートトランジスタＳＴ１、ＳＴ２を加えた、４Ｆ２＋αであった。この４Ｆ２＋αはおよそ５Ｆ２程度であった。これに対して、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭにおいては、図２に示すように、実質的なメモリセルサイズは、ビット線ＢＬピッチＦ×ワード線ＷＬｉピッチ２Ｆ＝２Ｆ２に、ビット線コンタクトやソースコンタクト及び選択ゲートトランジスタＳＴ１〜ＳＴ６を加えた、２Ｆ２＋αになる。この２Ｆ２＋αはおよそ２．５Ｆ２程度である。このように、実質的なメモリセルサイズを従来と比べて半減させることができる。
【００８４】
また、図３（ｂ）に示すように、制御ゲートＣＧとポリシリコン２２を比較的比抵抗の大きいポリシリコンで形成し、ワード線ＷＬ０〜ＷＬ１５をこれより比抵抗の小さい金属層で形成することとした。このため、メモリセルトランジスタＭＴにおけるチャネル領域と、浮遊ゲートＦＧとの間のカップリング比を大きく保ちながら、ワード線ＷＬ０〜ＷＬ１５の抵抗を小さくすることができる。そして、このようにワード線ＷＬ０〜ＷＬ１５の抵抗を小さくすることにより、不揮発性半導体記憶装置の動作の高速性を確保することができる。
【００８５】
さらに、図２及び図４に示すように、選択ゲートトランジスタＳＴ１〜ＳＴ６においては、インターポリ絶縁膜１９を除去することとした。したがって、ゲート電極ＧＥとポリシリコン２２とを直接電気的に接続することができる。このため、従来必要であった、ゲート電極ＧＥと選択ゲート線ＳＳＬ１、ＳＳＬ２とを電気的に接続するシャントを形成する必要が無くなる。これにより、シャント領域という無駄な領域を省くことができ製造コストの低減を図ることができる。
【００８６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、図１に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部として選択ゲートトランジスタＳＴ１、ＳＴ３、（ＳＴ２、ＳＴ４）を２個設けて、共通ソース線ＳＬ側にソース線側スイッチ部として選択ゲートトランジスタＳＴ５（ＳＴ６）を１個設けたが、これらビット線側スイッチ部とソース線側スイッチ部とにおける選択ゲートトランジスタの数を逆にしてもよい。すなわち、図３８に示すように、ＮＡＮＤ型メモリセルユニットＮＤ１（ＮＤ２）のビット線ＢＬ側にビット線側スイッチ部として選択ゲートトランジスタＳＴ１０（ＳＴ１１）を１個設けて、ソース線ＳＬ側にソース線側スイッチ部として選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ１３、ＳＴ１５）を２個設けてもよい。この場合、選択ゲートトランジスタＳＴ１２（ＳＴ１５）をディプレッション型とし、選択ゲートトランジスタＳＴ１３（ＳＴ１４）をエンハンスメント型とすればよい。さらに、図３９に示すように、ビット線側スイッチ部として２個の選択ゲートトランジスタＳＴ１、ＳＴ３（ＳＴ２、ＳＴ４）を設け、かつ、ソース線側スイッチ部として２個の選択ゲートトランジスタＳＴ１２、ＳＴ１４（ＳＴ１３、ＳＴ１５）を設けてもよい。
【００８７】
また、図４０に示すように、ビット線ＢＬの配設が許せば、上記のように選択ゲートトランジスタにディプレッション型を用いることなく、縦型のＮＡＮＤ型メモリセルユニットＮＤ１、ＮＤ２においてもビット線側スイッチ部とソース線側スイッチ部とのそれぞれに、エンハンスメント型の選択ゲートトランジスタＳＴ２０（ＳＴ２１）、ＳＴ５（ＳＴ６）を１個ずつのみを設けるようにすることも可能である。
【００８８】
さらに、０．１μｍルールで４Ｇ（ギガ）、若しくは、１６ＧビットＮＡＮＤ型ＥＥＰＲＯＭを設計する場合、図２及び図３において、トレンチ領域１４の幅は０．１μｍであり、そのトレンチ領域１４内の両側壁部分に８ｎｍの薄い酸化膜１７が形成され、この薄い酸化膜１７の両内側に１０ｎｍの浮遊ゲートＦＧが２個形成され、この浮遊ゲートＦＧを覆うように２０ｎｍのインターポリ絶縁膜１９が形成され、２４ｎｍの制御ゲートＣＧが１個、埋め込まれる。これにより、２個１組のメモリセルトランジスタＭＴ、ＭＴが構成される。さらに、０．１μｍルールより細かいデザインルールを用いる場合には、薄い酸化膜１７、浮遊ゲートＦＧ、インターポリ絶縁膜１９、制御ゲートＣＧとが、それぞれ適度に薄膜化される。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、１本のビット線に対して、２個のＮＡＮＤ型メモリセルユニットを接続したので、２Ｆのビット線ピッチに２個のＮＡＮＤ型メモリセルユニットを形成することができ、不揮発性半導体記憶装置のサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】本実施形態に係る不揮発性半導体記憶装置におけるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイの等価回路を示す図である。
【図２】ＮＡＮＤ型メモリセルユニットの構造を平面的に示す図である。
【図３】（ａ）は図２におけるメモリセルトランジスタ部分の構造を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である。
【図４】（ａ）は図２における選択ゲートトランジスタ部分の構造を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である。
【図５】（ａ）は図２におけるビット線コンタクト部分の構造を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である。
【図６】（ａ）は図２におけるソース線コンタクト部分の構造を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である。
【図７】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その１）。
【図８】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その１）。
【図９】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その１）。
【図１０】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その１）。
【図１１】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その２）。
【図１２】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その２）。
【図１３】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その２）。
【図１４】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その２）。
【図１５】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その３）。
【図１６】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その３）。
【図１７】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その３）。
【図１８】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その３）。
【図１９】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その４）。
【図２０】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その４）。
【図２１】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その４）。
【図２２】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その４）。
【図２３】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その５）。
【図２４】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その５）。
【図２５】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その５）。
【図２６】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その５）。
【図２７】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その６）。
【図２８】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その６）。
【図２９】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その６）。
【図３０】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その６）。
【図３１】（ａ）は図２におけるメモリセルトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＡ−Ａ’線断面を示す図である（その７）。
【図３２】（ａ）は図２における選択ゲートトランジスタ部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＢ−Ｂ’線断面を示す図である（その７）。
【図３３】（ａ）は図２におけるビット線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＣ−Ｃ’線断面を示す図である（その７）。
【図３４】（ａ）は図２におけるソース線コンタクト部分の製造過程の状態を平面的に示す模式図であり、（ｂ）はそのＤ−Ｄ’線断面を示す図である（その７）。
【図３５】本実施形態に係る不揮発性半導体記憶装置を動作させる際における電圧関係を示す図である。
【図３６】書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである（ビット線側からチャネル領域を予備充電する場合）。
【図３７】書き込み動作における実際の書き込み期間の電圧関係を示すタイミングチャートである（ソース線側からチャネル領域を予備充電する場合）。
【図３８】図１に示したＮＡＮＤ型メモリセルユニットを変形して、ソース線側に２個の選択ゲートトランジスタを設けた場合の回路図である。
【図３９】図１に示したＮＡＮＤ型メモリセルユニットを変形して、ビット線側に２個の選択ゲートトランジスタを設けるとともに、ソース線側にも２個の選択ゲートトランジスタを設けた場合の回路図である。
【図４０】図１に示したＮＡＮＤ型メモリセルユニットを変形して、ビット線側に１個の選択ゲートトランジスタを設けるとともに、ソース線側にも１個の選択ゲートトランジスタを設けた場合の回路図である。
【図４１】従来のＮＡＮＤ型メモリセルユニットの接続関係を示す等価回路図である。
【図４２】従来のＮＡＮＤ型メモリセルユニットのメモリセルトランジスタ部分を平面的に示した模式図である。
【図４３】従来のＡＮＤセルの接続関係を示す等価回路図である。
【図４４】従来のＡＮＤセルのメモリセルトランジスタ部分を平面的に示した模式図である。
【図４５】従来におけるトレンチ領域の両側壁部分にＮＡＮＤ型メモリセルユニットを形成した不揮発性半導体記憶装置のメモリセルトランジスタ部分の断面図である。
【符号の説明】
ＮＤ１、ＮＤ２ ＮＡＮＤ型メモリセルユニット
ＢＬ ビット線
ＳＬ 共通ソース線
ＷＬ０〜ＷＬ１５ ワード線
ＳＳＬ１、ＳＳＬ１、ＧＳＬ 選択ゲート線
ＳＴ１〜ＳＴ６ 選択ゲートトランジスタ
ＭＴ メモリセルトランジスタ
ＦＧ 浮遊ゲート
ＣＧ 制御ゲート
Claims (5)
- 電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置であって、
複数のビット線が所定のピッチで並列に形成され、
２個１組の前記ＮＡＮＤ型メモリセルユニットが同一のビット線に接続されるとともに、半導体基板に形成されたトレンチの両側壁部分に沿って形成されて、１本分のビット線ピッチに、２個の前記ＮＡＮＤ型メモリセルユニットが配置され、
前記トレンチ内の側壁部分で向かい合う２つの前記不揮発性メモリセルトランジスタは、前記トレンチの深さ方向に延びて形成された１つの前記制御ゲートを共有しており、
前記制御ゲートは、前記トレンチの両側壁部分で向かい合う２つの前記電荷蓄積層を覆う絶縁膜の間に形成され、且つ、連続的に延びるワード線に電気的に接続している、
ことを特徴とする不揮発性半導体記憶装置。 - 電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な複数の不揮発性メモリセルトランジスタを直列的に接続したＮＡＮＤ型のメモリセル列と、
所定のピッチで並列に形成された複数のビット線と、
前記メモリセル列と前記ビット線との間に接続されたビット線側スイッチ部と、
前記メモリセル列とソース線との間に接続されたソース線側スイッチ部と、
を有するＮＡＮＤ型メモリセルユニットを複数備え、
前記ＮＡＮＤ型メモリセルユニットは、２個１組となって、半導体基板に形成されたトレンチの両側壁部分に沿って形成されて、１本分のビット線ピッチに、２個の前記ＮＡＮＤ型メモリセルユニットが配置され、
２個１組となった前記ＮＡＮＤ型メモリセルユニットのぞれぞれは、前記ビット線側スイッチ部を介して、同一のビット線に接続されている、
ことを特徴とする不揮発性半導体記憶装置。 - 前記トレンチ内の側壁部分で向かい合う２つの前記不揮発性メモリセルトランジスタは、１つの前記制御ゲートを共有しており、
前記制御ゲートは、前記トレンチの深さ方向に延びて形成されており、この制御ゲートが、連続的に延びるワード線に電気的に接続している、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。 - 電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板に所定のピッチでトレンチを形成する工程と、
前記トレンチの両側壁部分に第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に形成された前記第１絶縁膜の表面側に、一対の前記電荷蓄積層を形成する工程と、
前記トレンチの両側壁部分に形成された前記一対の電荷蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の間に、前記一対の電荷蓄積層に共通する前記制御ゲートを形成する工程と、
前記制御ゲートに電気的に接続して連続的に延びるワード線を形成する工程と、
前記トレンチの延在方向に沿って、なおかつ前記トレンチ上に前記所定のピッチで複数のビット線を並列に形成することにより、１本のビット線に対して２個のＮＡＮＤ型メモリセルユニットを配設する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 電荷蓄積層と制御ゲートが積層されたスタック構造の書き換え可能な不揮発性メモリセルトランジスタを複数個直列的に接続したＮＡＮＤ型メモリセルユニットがアレイ状に配列されたメモリセルアレイを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板に所定のピッチでトレンチを形成する工程と、
前記トレンチの両側壁部分にメモリセルトランジスタ用第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に選択ゲートトランジスタ用第１絶縁膜を形成する工程と、
前記トレンチの両側壁部分に形成された前記メモリセルトランジスタ用第１絶縁膜の表面側に、一対の前記電荷蓄積層を形成する工程と、
前記トレンチの両側壁部分に形成された前記選択ゲートトランジスタ用第１絶縁膜の表面側に、一対の第１ゲート電極を形成する工程と、
前記トレンチの両側壁部分に形成された前記一対の電荷蓄積層の表面側に、前記一対の電荷蓄積層を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の間に、前記一対の電荷蓄積層に共通する前記制御ゲートを形成する工程と、
前記一対の第１ゲート電極の間に、前記一対の第１ゲート電極に共通する第２ゲート電極を形成する工程と、
前記制御ゲートに電気的に接続して連続的に延びるワード線を形成する工程と、
前記第２ゲート電極に電気的に接続して連続的に延びる選択ゲート線を形成する工程と、
前記トレンチの延在方向に沿って、なおかつ前記トレンチ上に前記所定のピッチで複数のビット線を並列に形成することにより、１本のビット線に対して２個のＮＡＮＤ型メモリセルユニットを配設する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089100A JP3679970B2 (ja) | 2000-03-28 | 2000-03-28 | 不揮発性半導体記憶装置及びその製造方法 |
| US09/814,711 US6577533B2 (en) | 2000-03-28 | 2001-03-23 | Nonvolatile semiconductor memory and method of manufacturing the same |
| US10/422,900 US6762955B2 (en) | 2000-03-28 | 2003-04-25 | Nonvolatile semiconductor memory having control gate with top flat surface covering storage layers of two adjacent transistors |
| US10/866,137 US7115474B2 (en) | 2000-03-28 | 2004-06-14 | Nonvolatile semiconductor memory and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089100A JP3679970B2 (ja) | 2000-03-28 | 2000-03-28 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274366A JP2001274366A (ja) | 2001-10-05 |
| JP3679970B2 true JP3679970B2 (ja) | 2005-08-03 |
Family
ID=18604892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089100A Expired - Fee Related JP3679970B2 (ja) | 2000-03-28 | 2000-03-28 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6577533B2 (ja) |
| JP (1) | JP3679970B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702778B1 (ko) * | 2006-03-31 | 2007-04-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439190B1 (ko) * | 2001-12-20 | 2004-07-07 | 동부전자 주식회사 | 플래쉬 이이피롬 및 그 제조방법 |
| US6771536B2 (en) | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
| KR100487523B1 (ko) * | 2002-04-15 | 2005-05-03 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 소자 및 그 제조방법 |
| TW533551B (en) | 2002-05-01 | 2003-05-21 | Nanya Technology Corp | Vertical split gate flash memory and its formation method |
| JP2003332469A (ja) * | 2002-05-10 | 2003-11-21 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| TW573344B (en) * | 2002-05-24 | 2004-01-21 | Nanya Technology Corp | Separated gate flash memory and its manufacturing method |
| JP2004241558A (ja) * | 2003-02-05 | 2004-08-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム |
| JP3762385B2 (ja) * | 2003-04-28 | 2006-04-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7095075B2 (en) * | 2003-07-01 | 2006-08-22 | Micron Technology, Inc. | Apparatus and method for split transistor memory having improved endurance |
| JP4212432B2 (ja) * | 2003-08-29 | 2009-01-21 | 株式会社東芝 | 不揮発性半導体記憶装置とその製造方法 |
| US7241654B2 (en) * | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| US7148538B2 (en) * | 2003-12-17 | 2006-12-12 | Micron Technology, Inc. | Vertical NAND flash memory array |
| US6878991B1 (en) * | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) * | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| KR100591764B1 (ko) | 2004-05-18 | 2006-06-22 | 삼성전자주식회사 | 셀 어레이를 가로질러 배선된 신호라인을 갖는 반도체메모리 장치 |
| US7168414B2 (en) * | 2004-09-03 | 2007-01-30 | Federal Mogul World Wide, Inc. | Marine vapor separator with bypass line |
| JP2006080163A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7317116B2 (en) * | 2004-12-10 | 2008-01-08 | Archer-Daniels-Midland-Company | Processes for the preparation and purification of hydroxymethylfuraldehyde and derivatives |
| US8824205B2 (en) | 2005-04-11 | 2014-09-02 | Micron Technology, Inc. | Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor |
| EP1713083B1 (en) | 2005-04-11 | 2018-02-21 | Micron Technology, Inc. | Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor |
| JP4309872B2 (ja) | 2005-06-17 | 2009-08-05 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US7259991B2 (en) * | 2005-09-01 | 2007-08-21 | Micron Technology, Inc. | Operation of multiple select gate architecture |
| JP4723000B2 (ja) * | 2005-10-14 | 2011-07-13 | サンディスク コーポレイション | ビット線結合を生じる不揮発性メモリを制御してプログラムする方法 |
| US7286406B2 (en) * | 2005-10-14 | 2007-10-23 | Sandisk Corporation | Method for controlled programming of non-volatile memory exhibiting bit line coupling |
| DE102005055302B4 (de) * | 2005-11-21 | 2015-02-19 | Qimonda Ag | Multi-Bit-Speicherelement mit einer Grabenstruktur und Verfahren zum Herstellen eines Multi-Bit-Speicherelementes mit einer Grabenstruktur |
| US20070133289A1 (en) * | 2005-12-01 | 2007-06-14 | Aplus Flash Technology, Inc. | NAND-type flash memory device with high voltage PMOS and embedded poly and methods of fabricating the same |
| US7262994B2 (en) * | 2005-12-06 | 2007-08-28 | Sandisk Corporation | System for reducing read disturb for non-volatile storage |
| US7349258B2 (en) * | 2005-12-06 | 2008-03-25 | Sandisk Corporation | Reducing read disturb for non-volatile storage |
| KR100948200B1 (ko) * | 2005-12-06 | 2010-03-17 | 샌디스크 코포레이션 | 비휘발성 저장 장치에서 판독 장애 저감 |
| KR100654560B1 (ko) | 2005-12-27 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| US7859026B2 (en) | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
| US7450418B2 (en) * | 2006-04-12 | 2008-11-11 | Ememory Technology Inc. | Non-volatile memory and operating method thereof |
| JP2007293986A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 半導体記憶装置 |
| JP4843362B2 (ja) | 2006-04-27 | 2011-12-21 | 株式会社東芝 | 半導体記憶装置 |
| KR100843141B1 (ko) * | 2006-05-19 | 2008-07-02 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
| KR100777016B1 (ko) * | 2006-06-20 | 2007-11-16 | 재단법인서울대학교산학협력재단 | 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법 |
| US7508028B2 (en) * | 2006-10-26 | 2009-03-24 | Episil Technologies Inc. | Non-volatile memory |
| KR100771553B1 (ko) | 2006-11-07 | 2007-10-31 | 주식회사 하이닉스반도체 | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 |
| US7489547B2 (en) | 2006-12-29 | 2009-02-10 | Sandisk Corporation | Method of NAND flash memory cell array with adaptive memory state partitioning |
| EP2304733A1 (en) * | 2006-12-29 | 2011-04-06 | Sandisk Corporation | Nand flash memory cell array and method with adaptive memory state partitioning |
| US7489548B2 (en) | 2006-12-29 | 2009-02-10 | Sandisk Corporation | NAND flash memory cell array with adaptive memory state partitioning |
| US7714375B2 (en) * | 2007-06-08 | 2010-05-11 | Macronix International Co., Ltd. | Flash memory with 4-bit memory cell |
| US7714374B2 (en) * | 2007-11-14 | 2010-05-11 | United Microelectronics Corp. | Structure and fabrication method of flash memory |
| JP4468433B2 (ja) * | 2007-11-30 | 2010-05-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US20090179256A1 (en) * | 2008-01-14 | 2009-07-16 | Sung-Bin Lin | Memory having separated charge trap spacers and method of forming the same |
| JP2009283799A (ja) * | 2008-05-26 | 2009-12-03 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP5330017B2 (ja) * | 2009-02-17 | 2013-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| KR101124333B1 (ko) * | 2010-09-30 | 2012-03-16 | 주식회사 하이닉스반도체 | 전류 소모를 감소시킬 수 있는 비휘발성 메모리 장치 및 그 구동방법 |
| KR101825672B1 (ko) | 2011-10-24 | 2018-02-06 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| US9076544B2 (en) * | 2011-11-18 | 2015-07-07 | Sandisk Technologies Inc. | Operation for non-volatile storage system with shared bit lines |
| US8878278B2 (en) | 2012-03-21 | 2014-11-04 | Sandisk Technologies Inc. | Compact three dimensional vertical NAND and method of making thereof |
| US10014061B1 (en) * | 2017-04-11 | 2018-07-03 | Micron Technology, Inc. | Methods and apparatus having multiple select gates of different ranges of threshold voltages connected in series with memory cells |
| JP2020150084A (ja) * | 2019-03-12 | 2020-09-17 | キオクシア株式会社 | 不揮発性半導体記憶装置 |
| CN111052381B (zh) | 2019-11-28 | 2021-02-26 | 长江存储科技有限责任公司 | 三维存储器件及其制作方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378573A (ja) | 1986-09-22 | 1988-04-08 | Hitachi Ltd | 半導体装置 |
| US5281548A (en) * | 1992-07-28 | 1994-01-25 | Micron Technology, Inc. | Plug-based floating gate memory |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| JPH0745797A (ja) | 1993-07-30 | 1995-02-14 | Toshiba Corp | 半導体記憶装置 |
| JP3238576B2 (ja) | 1994-08-19 | 2001-12-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5705415A (en) * | 1994-10-04 | 1998-01-06 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| DE19524478C2 (de) * | 1995-07-05 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung |
| TW326553B (en) * | 1996-01-22 | 1998-02-11 | Handotai Energy Kenkyusho Kk | Semiconductor device and method of fabricating same |
| US5998263A (en) * | 1996-05-16 | 1999-12-07 | Altera Corporation | High-density nonvolatile memory cell |
| JPH118324A (ja) * | 1997-04-23 | 1999-01-12 | Sanyo Electric Co Ltd | トランジスタ、トランジスタアレイおよび不揮発性半導体メモリ |
| US6312989B1 (en) * | 2000-01-21 | 2001-11-06 | Taiwan Semiconductor Manufacturing Company | Structure with protruding source in split-gate flash |
| KR100364803B1 (ko) * | 2000-11-15 | 2002-12-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 제조 방법 |
| JP2005093808A (ja) * | 2003-09-18 | 2005-04-07 | Fujio Masuoka | メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法 |
| US7241654B2 (en) * | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| US7148538B2 (en) * | 2003-12-17 | 2006-12-12 | Micron Technology, Inc. | Vertical NAND flash memory array |
| US6878991B1 (en) * | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) * | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
-
2000
- 2000-03-28 JP JP2000089100A patent/JP3679970B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-23 US US09/814,711 patent/US6577533B2/en not_active Expired - Fee Related
-
2003
- 2003-04-25 US US10/422,900 patent/US6762955B2/en not_active Expired - Fee Related
-
2004
- 2004-06-14 US US10/866,137 patent/US7115474B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702778B1 (ko) * | 2006-03-31 | 2007-04-03 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6762955B2 (en) | 2004-07-13 |
| US20030206443A1 (en) | 2003-11-06 |
| US20040232472A1 (en) | 2004-11-25 |
| JP2001274366A (ja) | 2001-10-05 |
| US7115474B2 (en) | 2006-10-03 |
| US20010038118A1 (en) | 2001-11-08 |
| US6577533B2 (en) | 2003-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3679970B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6295227B1 (en) | Non-volatile semiconductor memory device | |
| US6411548B1 (en) | Semiconductor memory having transistors connected in series | |
| JP4822841B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US7045423B2 (en) | Non-volatile semiconductor memory device with multi-layer gate structure | |
| US7157771B2 (en) | Vertical device 4F2 EEPROM memory | |
| JP3540579B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US7075146B2 (en) | 4F2 EEPROM NROM memory arrays with vertical devices | |
| JP4330670B2 (ja) | 不揮発性半導体記憶装置 | |
| US6531732B2 (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| US7247907B2 (en) | Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing | |
| JP2005039216A (ja) | 不揮発性半導体記憶装置 | |
| JP2002368141A (ja) | 不揮発性半導体メモリ装置 | |
| JP2006080163A (ja) | 不揮発性半導体記憶装置 | |
| US8809148B2 (en) | EEPROM-based, data-oriented combo NVM design | |
| JPH11224940A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US6917071B2 (en) | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| JP2003188287A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP7520928B2 (ja) | フラッシュメモリ | |
| TWI849884B (zh) | 具有高積集度的快閃記憶體 | |
| WO2004070730A1 (en) | A novel highly-integrated flash memory and mask rom array architecture | |
| TW202435717A (zh) | 具有高積集度的快閃記憶體 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050318 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050506 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050516 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |