JP3667288B2

JP3667288B2 - Interface buffer

Info

Publication number: JP3667288B2
Application number: JP2002049488A
Authority: JP
Inventors: 康文鈴木
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2002-02-26
Filing date: 2002-02-26
Publication date: 2005-07-06
Anticipated expiration: 2022-02-26
Also published as: JP2003258621A

Description

【０００１】
【発明の属する技術分野】
本発明は、インタフェースバッファに関し、特に、多電源で構成したインタフェース電源の貫通電流を防止したインタフェースバッファに関する。
【０００２】
【従来の技術】
近年、情報処理装置の電子機器、特に、携帯電話等の電子機器の低消費電力化のため、これらの電子機器の動作電圧が下がってきていることは、周知の事実である。その結果、これらの電子機器に搭載される集積回路に使用される素子、例えば、トランジスタなどの動作電圧も下がってきていることも、周知である。
【０００３】
しかしながら、これらの電子機器に搭載される集積回路のチップ間のインタフェース電圧は、その信号の伝送の問題等により、その動作電圧を下げられない。そのため、ＣＯＲＥ回路で使用している動作電圧とインタフェースの動作電圧の差が、ますます広がってきている。
【０００４】
また、低消費電力化のため、停止状態のチップには電源供給を切断（ＯＦＦ）する方法が多く取られている。そして、停止状態のチップと動作状態のチップ間のインタフェースは接続されたままであるため、インタフェース電源は供給されたままである。
【０００５】
したがって、ＣＯＲＥ回路の電源はＯＦＦするが、次段の動作状態のチップに対して動作を保障するため、インタフェースの論理出力は、固定電位の出力をする必要がある。
【０００６】
そのため、ＣＯＲＥ回路の電源がＯＦＦ、インタフェース電源がＯＮ状態で各インタフェースブロックの出力を固定するＣＯＲＥ領域の電源ＯＦＦ検知用ブロックにおいて低電力化（貫通電流防止）が必要となっている。
【０００７】
このような多電源に対する従来の電源検知回路は、例えば、特開平９−２０５３５５号公報に記載されている。この従来の電源検知回路の回路構成を図７に示す。従来の電源検知回路は、異電位間の電源検知回路付のインタフェースバッファが存在していないため、特開平９−２０５３５５号公報特の回路をインタフェースバッファに適用し、電源検知回路付のインタフェースバッファについて、図４を参照して説明する。
【０００８】
まず、図７を参照して、従来の電源検知回路の動作について説明する。
【０００９】
電源Ｖ１がＯＦＦ状態で、電源Ｖ２がＯＮ状態では、電源Ｖ１は、電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源である、すなわちフローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、インバータ５０の出力信号１７Ｚは電源Ｖ２の電位となり、ＯＲ回路３９Ｚの出力Ｓ３９Ｚは電源Ｖ２電位固定となり、ＬＤ１１Ｚを無効化する。
【００１０】
電源Ｖ１，電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６はＰｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値はＰｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くまで電位が上がり、インバータ５０の出力１７ＺはＧＮＤとなり、ＯＲ回路３９Ｚの出力Ｓ３９ＺはＬＤ１１Ｚにより変化し、ＬＤ１１Ｚを有効化する。すなわち、電源Ｖ１のＯＮ，ＯＦＦによりＬＤ１１Ｚを有効、無効の切り替えを行う。
【００１１】
次に、図４を参照して、特開平９−２０５３５５号公報に記載の電源検知回路付インタフェースバッファについて説明する。
【００１２】
電源検知回路付インタフェースバッファは、コア回路用の１．５Ｖの電圧電源Ｖ１と、インタフェース用の３．３Ｖの電圧電源Ｖ２を有する。
【００１３】
電源検知回路５１は、抵抗５を含むＶ１電位固定回路４と、インバータ５０から成る。
【００１４】
インタフェース回路１０は、ＣＯＲＥ回路８の出力を端子ＯＵＴに出力する回路で、インタフェース用レベルシフト回路１１と、ＮＯＲ回路１２と、出力バッファ１３から成る。
【００１５】
電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源、すなわちフローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、インバータ５０の出力１７Ｚは電源Ｖ２の電位となり、ＯＵＴは電源Ｖ２の電位固定となる。すなわち、電源Ｖ１がＯＦＦしていることをＶ１電位固定回路４により検知してインバータ５０によりレベルを変換している。
【００１６】
電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６はＰｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値はＰｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くまで電位が上がり、インバータ５０の出力１７ＺはＧＮＤとなり、ＯＵＴはＣＯＲＥ回路８の論理を出力する。
【００１７】
すなわち、電源Ｖ１のＯＮ，ＯＦＦの状態により、インタフェース出力の制御を行う構成となっている。
【００１８】
しかし、図４の回路では電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６の電位が電源Ｖ２の電位よりも低いため、インバータ５０のＰｃｈトランジスタ５２はＯＦＦしないため、電源Ｖ２とＧＮＤ間に電流５４が流れる。
【００１９】
さらに、近年では前述したように、ＣＯＲＥ回路の電源とインタフェースの電源の電位差が大きくなってきており、この貫通電流が無視できない電流となっている。
【００２０】
例えば、貫通電流の例を挙げて説明すると、Ｖ１電位固定回路４による貫通電流は主に抵抗Ｒにより決定されるが、抵抗Ｒは１ＧΩ程度の大抵抗で構成されるため、Ｖ１＝１．５Ｖとすると１．５ｎＡ程度の電流となる。インバータ５０では例えばゲートソース間電圧ＶＧＳ＝３．３ＶでＰｃｈトランジスタのＩＯＮ＝０．５ｍＡ、ＮｃｈトランジスタのＩＯＮ＝１ｍＡとした場合、ＶＧＳ＝１．５ＶではＰｃｈトランジスタのＩＯＮ＝０．１８ｍＡＮｃｈトランジスタのＩＯＮ＝０．３６ｍＡとなり、２００μＡ程度の電流となる。また、トランジスタのゲート長を長くしてＯＮ抵抗値を下げ、数ｎＡとするためには、トランジスタ面積が数百倍必要となり、チップの占有面積の点で不利となる。
【００２１】
また抵抗素子面積の例を挙げて説明すると、Ｖ１電位固定回路４で使用される１ＧΩの抵抗を抵抗素子（例えばポリ抵抗）で構成するためには、２０ｍｍ程度の長さが必要であり、４ｍｍ² 程度の面積が必要となり、トランジスタ素子の代わりに抵抗素子を多用することはレイアウト面積の面で不利となる。
【００２２】
次に、従来、電源Ｖ２とＧＮＤ間の電流を流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換（レベルシフト）に使用される回路を用いて電源検知回路付のインタフェースバッファを構成した場合について、図５、図６を元に説明する。
【００２３】
図５は、電源Ｖ２とＧＮＤ間の電流を流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換（レベルシフト）する回路である。
【００２４】
ＣＯＲＥ回路８の論理信号６０がインタフェースバッファ６５に入力される。信号６１はＣＯＲＥ回路の論理信号６０の反転信号となり、Ｎｃｈトランジスタ６３がＯＮ、Ｎｃｈトランジスタ６４がＯＦＦであるか、あるいはＮｃｈトランジスタ６３がＯＦＦ、Ｎｃｈトランジスタ６４がＯＮとなり、信号６２の電位が電源Ｖ２あるいはＧＮＤ電位となる構成であり、電源Ｖ２，ＧＮＤ間の電流を流さずに電源Ｖ１から電源Ｖ２へレベルシフトを行う。
【００２５】
図６に、図４のインバータ５２を図５の貫通電流を防止したレベルシフト回路に置き換えた電源検知回路付のインタフェースバッファを示す。
【００２６】
電源Ｖ１、電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６の電位が電源Ｖ１の電位、インバータ７０の出力３の電位がＧＮＤとなり、電源検知回路１の出力信号１７の電位がＧＮＤとなりＣＯＲＥ回路８の論理を出力する。
【００２７】
電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４の出力６の電位がＧＮＤ、インバータ７０の電源である電源Ｖ１がＧＮＤとなるためインバータ７０の出力３の電位もＧＮＤとなり、Ｎｃｈトランジスタ９，１９がともにＯＦＦし、電源検知回路１の出力信号１７の電位は確定されず、レベル出力端子ＯＵＴが確定されない。
【００２８】
すなわち、従来のインタフェース電源の貫通電流防止のレベルシフト回路を用いた場合、電源検知回路付のインタフェースブロックとして動作しない。
【００２９】
【発明が解決しようとする課題】
しかしながら、従来技術では以下の問題点があった。
【００３０】
低電位であるＣＯＲＥ電源Ｖ１から高電位であるインタフェース電源Ｖ２に変換する際に高電位であるインタフェース電源Ｖ２のみで電位変換（レベルシフト）すると、高電位のゲート回路に低電位を入力する必要があり、ＰｃｈトランジスタがＯＦＦしきらず、貫通電流が流れる。
【００３１】
従来技術の電源検知回路で、貫通電流を防止した、低電位から高電位に変換する回路を使用すると、回路内に低電位であるＣＯＲＥ電源Ｖ１と高電位であるインタフェース電源Ｖ２を用いた回路構成となっているため、ＣＯＲＥ電源Ｖ１がＯＦＦすると出力が固定できず不安定な動作となる問題があった。
したがって、本発明の主な目的は、上記問題を解決したインタフェースバッファを提供することにある。
【００３２】
【課題を解決するための手段】
本発明のインタフェースバッファは、動作電圧が第１の電源電位で動作するコア回路と、前記第１の電源電位および動作電圧が第２の電源電位で動作し、前記コア回路の出力を受け、前記第１の電源電位に対応するレベルシフトした出力を出力するインタフェース回路と、前記第１の電源電位および前記第２の電源電位で動作し、前記インタフェース回路の出力を制御する電源検知回路とを備え、前記電源検知回路は、前記第１の電源がオフ状態で、前記前記第２の電源がオン状態で、前記インタフェース回路の出力を所定の固定電位とする制御をし、前記第２の電源からＧＮＤに貫通電流が流れない構成である。
【００３３】
また、本発明のインタフェースバッファの前記電源検知回路は、前記第１の電源電位の電位を入力とするＶ１電位固定回路と、前記第２の電源電位の電位を入力とするレベルシフト回路とから成り、前記Ｖ１電位固定回路の出力を受けて、前記レベルシフト回路が、前記インタフェース回路の出力を所定の固定電位とする制御をする構成である。
【００３４】
また、本発明のインタフェースバッファの前記レベルシフト回路は、一導電型の第1および第２のトランジスタとを縦積みで前記電源Ｖ２に接続し、逆導電型の第３のトランジスタのバックゲートを前記第２のトランジスタのドレインに接続したインバータとを備え、前記第３のトランジスタのドレイン端子の電位が、前記第１の電源電位よりも低い電位となるように、前記第１および第２トランジスタの縦積み段数を調整する構成である。
【００３５】
またさらに、本発明のインタフェースバッファの前記一導電型の第1および第２のトランジスタは、Ｎｃｈトランジスタであり、前記逆導電型の第３のトランジスタは、Ｐｃｈトランジスタである。
【００３６】
【発明の実施の形態】
本発明によるインタフェースバッファは、ＣＯＲＥ（内部）電圧、インタフェース（外部）電圧が異電位で供給され、ＣＯＲＥ電圧（例えば１．５Ｖ）＜インタフェース電圧（例えば３．３Ｖ）の関係にあるチップにおいて、ＣＯＲＥ電源がＯＦＦ、インタフェース電源がＯＮ状態となっても次段チップの誤動作を防ぐため、チップの出力（インタフェース出力）を固定電位（電源電圧またはＧＮＤ）出力するために使用される、インタフェース電源の貫通電流を防止した電源検知回路を備えたインタフェースバッファである。
【００３７】
図面を参照しながら、本発明の実施の形態のインタフェースバッファについて、詳細に説明する。
【００３８】
図１は、本発明の第１の実施の形態のインタフェースバッファの構成を示すブロック図を示す。
【００３９】
図１を参照すると、本発明の第１の実施の形態のインタフェースバッファは、動作電圧が１．５Ｖのコア回路用の電源Ｖ１で動作するコア回路８と、電源Ｖ１および動作電圧が３．３Ｖのインタフェース用の電源Ｖ２で動作し、コア回路８の出力１０２を受け、レベルシフトした出力１０３を出力するインタフェース回路１０と、電源Ｖ１および電源Ｖ２で動作し、インタフェース回路１０の貫通電流を制御する電源検知回路１とを備える。
【００４０】
また、インタフェース回路１０は、コア回路８の出力１０２を端子ＯＵＴ１０３に出力する回路で、インタフェース用レベルシフト回路１１と、ＮＯＲ回路１２と、出力バッファ１３から成る。
【００４１】
電源検知回路１は、電源Ｖ２で動作するレベルシフト回路２と、電源Ｖ１で動作し、抵抗５を含むＶ１電位固定回路４とから成る。
【００４２】
レベルシフト回路２は、Ｎｃｈトランジスタ９と、Ｎｃｈトランジスタ１９と、Ｐｃｈトランジスタ２２と、Ｐｃｈトランジスタ２３と、縦積みインバータ３とから成る。
【００４３】
縦積みインバータ３は、通常のインバータと構成が異なり、Ｎｃｈトランジスタ（１４、１５）が２段縦積みで電源Ｖ２に接続され、Ｐｃｈトランジスタ１６はバックゲートがＮｃｈトランジスタ１５のドレイン端子７に接続されている。
【００４４】
Ｖ１電位固定回路４は、Ｎｃｈトランジスタ２１とＰｃｈトランジスタ２０から成る。Ｎｃｈトランジスタ２１は、そのゲートに縦積みインバータ３の出力が接続され、そのドレインにＶ１電位固定回路４の出力信号６が接続されている。Ｐｃｈトランジスタ２０はゲートにＧＮＤが接続され、そのソースに電源Ｖ１が接続され、そのレインにＶ１電位固定回路４の出力信号６が接続されている。
【００４５】
インタフェース用レベルシフト回路１１は、ＣＯＲＥ回路８の出力信号を入力し、Ｖ１電圧レベルの信号をＶ２レベルに昇圧させ出力信号１８として出力する回路である。
【００４６】
ＮＯＲ回路１２は電源検知回路１の出力信号１７と、インタフェース用レベルシフト回路１１の出力信号１８を論理演算する回路である。出力バッファ１３はＮＯＲ回路１２の出力を論理反転し端子ＯＵＴから出力する。
【００４７】
次に、本発明の第１の実施の形態のインタフェースバッファの動作について説明する
本発明の第１の実施の形態のインタフェースバッファは、電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、抵抗５とＰｃｈトランジスタ２０によりＯＦＦしている電源、すなわち、フローティングとなっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧＮＤとなり、Ｎｃｈトランジスタ２４がＯＦＦ、Ｐｃｈトランジスタ１６がＯＮし、インバータ３の出力２４はＮｃｈトランジスタ１５のドレイン端子７の電位を出力する。
【００４８】
このとき、Ｎｃｈトランジスタ１５のドレイン端子７の電位は、電源Ｖ２よりＮｃｈトランジスタ（１４、１５）の閾値ＶＴｎ分電位が降下した電位となっており、その電位をＶＸとすると、電位ＶＸは電源Ｖ１以下の電位となっている。Ｎｃｈトランジスタ（１４、１５）の閾値ＶＴｎは、１．０Ｖ程度であり、２段縦積みとすることにより、電位ＶＸは、電源Ｖ１よりも２Ｖ程度電位降下した値となる。
【００４９】
Ｖ１電位固定回路４の出力６とＮｃｈトランジスタ１５のドレイン端子７の電位により、Ｎｃｈトランジスタ９はＯＦＦし、Ｎｃｈトランジスタ１９はＯＮし、電源検知回路１の出力信号１７の電位は、電源Ｖ２の電位となり、ＮＯＲ回路１２の出力はＣＯＲＥ回路８の出力に関係なくＧＮＤとなり、出力端子ＯＵＴは電源Ｖ２の電位固定となる。
【００５０】
電源Ｖ１および電源Ｖ２がともにＯＮ状態では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常にＯＮしているため、Ｖ１電位固定回路４の出力６は、Ｐｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比により中間電位となるが、抵抗５の抵抗値は、Ｐｃｈトランジスタ２０のＯＮ抵抗値に比べ十分大きく、Ｖ１電位固定回路４の出力６の電位は電源Ｖ１近くまで上がる。
【００５１】
Ｎｃｈトランジスタ１５のドレイン端子７をバックゲートとしているＰｃｈトランジスタ１６は、バックゲートの電位ＶＸが電源Ｖ１以下となるように、Ｎｃｈトランジスタ１４，１５の２段落を介して電源Ｖ２に接続されているため、完全にＯＦＦし、インタフェース電源に貫通電流を流さずに、縦積みインバータ３の出力２４の電位をＧＮＤとする。そして、Ｎｃｈトランジスタ９はＯＮ、Ｎｃｈトランジスタ１９はＯＦＦし、電源検知回路１の出力信号１７の電位をＧＮＤとし、ＯＵＴはＣＯＲＥ回路８の論理を出力する
図２は、本発明の第２の実施の形態のインタフェースバッファの構成を示すブロック図である。
【００５２】
図２を参照すると、本発明の第２の実施の形態のインタフェースバッファは、図１の本発明の第１の実施の形態のインタフェースバッファの縦積みインバータ３のＮｃｈトランジスタ１４、１５をダイオード３４、３５に置き換えた縦積みインバータ３２で、その他の構成要素は同一であるので、その詳細な説明は省略する。
【００５３】
本発明の第２の実施の形態のインタフェースバッファは、ダイオード３５の端子７の電位ＶＸが電源Ｖ１よりも低い電位となるように、ダイオードの縦積み段数を調整することにより、本発明の第１の実施の形態のインタフェースバッファと同様の効果が得られる。
【００５４】
図３は、本発明の第３の実施の形態のインタフェースバッファの構成を示すブロック図である。
【００５５】
図３を参照すると、本発明の第２の実施の形態のインタフェースバッファは、図１の本発明の第１の実施の形態のインタフェースバッファのインタフェースブロック用レベルシフタ回路１１をＮＯＲ型のレベルシフト回路４３に置き換えた回路で、その他の構成要素は同一であるので、その詳細な説明は省略する。
【００５６】
本発明の第３の実施の形態のインタフェースバッファは、インタフェース部にインタフェースブロック用と電源検知用レベルシフタを合わせたＮＯＲ型レベルシフト回路を用いても、本発明の第１の実施の形態のインタフェースバッファと同様の効果が得られる。
【００５７】
【発明の効果】
以上説明した通り、電源Ｖ１の電位を入力としているレベルシフト回路２内のインバータ３のＮｃｈトランジスタ１５のドレイン端子７の電位ＶＸが、電源Ｖ１よりも低い電位となるように、Ｎｃｈトランジスタ１４，１５の縦積み段数を調整することにより、インタフェース電源Ｖ２からＧＮＤに貫通電流が流れずに内部電源Ｖ１の電源検知回路を構成できる。
【００５８】
例えば、ＣＯＲＥ電位Ｖ１＝１．５Ｖ、インタフェース電圧Ｖ２＝３．３Ｖ、ＮｃｈトランジスタのＶＴｎ＝１．０Ｖの場合Ｎｃｈ２段縦積みすることにより、ＶＸ＝３．３Ｖ−１．０Ｖ×２＝１．３ＶとなりＶＸ＜Ｖ１の関係となる、Ｐｃｈトランジスタ１６のゲート電圧は、Ｖ１＝１．５Ｖ、ソース電圧ＶＸ＝１．３Ｖであり、ゲートソース間電圧ＶＧＳ＝−０．２Ｖとなるため、Ｐｃｈトランジスタ１６は完全にＯＦＦしインバータ３には貫通電流が流れない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のインタフェースバッファの構成を示すブロック図である。。
【図２】本発明の第２の実施の形態のインタフェースバッファの構成を示すブロック図である。
【図３】本発明の第３の実施の形態のインタフェースバッファの構成を示すブロック図である。
【図４】従来のインタフェースバッファの構成を示すブロック図である。
【図５】本発明の実施の形態の貫通電流防止レベルシフタのブロック図である。
【図６】貫通電流防止レベルシフタを用いた従来のインタフェースバッファの構成を示すブロック図である。
【図７】特開平９−２０５３５５号公報に記載の多電源電源検知回路である。
【符号の説明】
１電源検知回路
２レベルシフト回路
３縦積みインバータ
４Ｖ１電位固定回路
５抵抗
６出力
７ドレイン端子
８ＣＯＲＥ回路
１０インタフェース回路
１１インタフェース用レベルシフト回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an interface buffer, and more particularly to an interface buffer that prevents a through current of an interface power source configured with multiple power sources.
[0002]
[Prior art]
In recent years, it is a well-known fact that the operating voltage of electronic devices of information processing apparatuses, in particular electronic devices such as mobile phones, has been lowered in order to reduce power consumption. As a result, it is also well known that the operating voltage of elements used in integrated circuits mounted on these electronic devices, such as transistors, has been decreasing.
[0003]
However, the operating voltage of the interface voltage between the chips of the integrated circuit mounted on these electronic devices cannot be lowered due to the problem of signal transmission. For this reason, the difference between the operating voltage used in the CORE circuit and the operating voltage of the interface is increasing.
[0004]
Further, in order to reduce power consumption, many methods are used to cut off (OFF) the power supply to a chip in a stopped state. Since the interface between the stopped chip and the operating chip remains connected, the interface power supply is still supplied.
[0005]
Therefore, although the power supply of the CORE circuit is turned off, the logic output of the interface needs to output a fixed potential in order to guarantee the operation for the chip in the next operation state.
[0006]
For this reason, it is necessary to reduce the power (prevention of through current) in the power OFF detection block in the CORE region that fixes the output of each interface block when the power of the CORE circuit is OFF and the interface power is ON.
[0007]
A conventional power supply detection circuit for such multiple power supplies is described in, for example, Japanese Patent Application Laid-Open No. 9-205355. The circuit configuration of this conventional power supply detection circuit is shown in FIG. Since the conventional power supply detection circuit does not have an interface buffer with a power supply detection circuit between different potentials, a circuit specially disclosed in Japanese Patent Application Laid-Open No. 9-205355 is applied to the interface buffer. This will be described with reference to FIG.
[0008]
First, the operation of the conventional power supply detection circuit will be described with reference to FIG.
[0009]
When the power supply V1 is OFF and the power supply V2 is ON, the power supply V1 is a power supply that is OFF by the resistor 5 and the Pch transistor 20 because the Pch transistor 20 of the potential fixing circuit 4 is always ON. The potential of the floating power supply V1 becomes GND, the output 6 of the V1 potential fixing circuit 4 becomes GND, the output signal 17Z of the inverter 50 becomes the potential of the power supply V2, and the output S39Z of the OR circuit 39Z becomes the power supply V2 potential fixed. , LD11Z is invalidated.
[0010]
When the power source V1 and the power source V2 are both ON, the Pch transistor 20 of the V1 potential fixing circuit 4 is always ON. Therefore, the output 6 of the V1 potential fixing circuit 4 depends on the resistance ratio between the ON resistance of the Pch transistor 20 and the resistor 5. Although it becomes an intermediate potential, the resistance value of the resistor 5 is sufficiently larger than the ON resistance value of the Pch transistor 20, and the potential rises to near the power source V1, the output 17Z of the inverter 50 becomes GND, and the output S39Z of the OR circuit 39Z varies depending on LD11Z. Then, the LD 11Z is activated. That is, the LD 11Z is switched between valid and invalid by turning on and off the power source V1.
[0011]
Next, an interface buffer with a power supply detection circuit described in JP-A-9-205355 will be described with reference to FIG.
[0012]
The interface buffer with a power supply detection circuit has a 1.5V voltage power supply V1 for the core circuit and a 3.3V voltage power supply V2 for the interface.
[0013]
The power supply detection circuit 51 includes a V1 potential fixing circuit 4 including a resistor 5 and an inverter 50.
[0014]
The interface circuit 10 is a circuit that outputs the output of the CORE circuit 8 to a terminal OUT, and includes an interface level shift circuit 11, a NOR circuit 12, and an output buffer 13.
[0015]
When the power source V1 is OFF and the power source V2 is ON, the Pch transistor 20 of the V1 potential fixing circuit 4 is always ON. Therefore, the power source that is OFF by the resistor 5 and the Pch transistor 20, that is, the power source V1 that is floating. Becomes the GND, the output 6 of the V1 potential fixing circuit 4 becomes GND, the output 17Z of the inverter 50 becomes the potential of the power source V2, and OUT becomes the potential of the power source V2. That is, the V1 potential fixing circuit 4 detects that the power source V1 is turned off, and the inverter 50 converts the level.
[0016]
When both the power supply V1 and the power supply V2 are in the ON state, the Pch transistor 20 of the V1 potential fixing circuit 4 is always ON, so that the output 6 of the V1 potential fixing circuit 4 depends on the resistance ratio between the ON resistance of the Pch transistor 20 and the resistance 5 Although it becomes an intermediate potential, the resistance value of the resistor 5 is sufficiently larger than the ON resistance value of the Pch transistor 20 and the potential rises to near the power source V1, the output 17Z of the inverter 50 becomes GND, and OUT outputs the logic of the CORE circuit 8. .
[0017]
That is, the interface output is controlled according to the ON / OFF state of the power supply V1.
[0018]
However, in the circuit of FIG. 4, when both the power supply V1 and the power supply V2 are in the ON state, the potential of the output 6 of the V1 potential fixing circuit 4 is lower than the potential of the power supply V2, so the Pch transistor 52 of the inverter 50 is not turned off. A current 54 flows between V2 and GND.
[0019]
Furthermore, in recent years, as described above, the potential difference between the power supply of the CORE circuit and the power supply of the interface has increased, and this through current is a current that cannot be ignored.
[0020]
For example, to explain with an example of the through current, the through current due to the V1 potential fixing circuit 4 is mainly determined by the resistor R, but the resistor R is composed of a large resistance of about 1 GΩ, so V1 = 1.5V. Then, the current is about 1.5 nA. In the inverter 50, for example, when the gate-source voltage VGS = 3.3 V, the Pch transistor ION = 0.5 mA, and the Nch transistor ION = 1 mA, the Vch = 1.5 V, the Pch transistor ION = 0.18 mA. ION = 0.36 mA, resulting in a current of about 200 μA. Further, in order to increase the gate length of the transistor to reduce the ON resistance value to several nA, the transistor area is required several hundred times, which is disadvantageous in terms of the occupied area of the chip.
[0021]
Further, to explain the example of the area of the resistance element, in order to configure the resistance of 1 GΩ used in the V1 potential fixing circuit 4 with a resistance element (for example, poly resistance), a length of about 20 mm is required, and 4 mm An area of about ² is required, and using a large number of resistance elements instead of transistor elements is disadvantageous in terms of layout area.
[0022]
Next, a conventional interface buffer with a power supply detection circuit using a circuit used for voltage conversion (level shift) between different potentials, such as the power supply V1 and the power supply V2, without flowing a current between the power supply V2 and GND. Will be described with reference to FIGS. 5 and 6. FIG.
[0023]
FIG. 5 is a circuit that performs voltage conversion (level shift) between different potentials, such as the power supply V1 and the power supply V2, without passing a current between the power supply V2 and GND.
[0024]
The logic signal 60 of the CORE circuit 8 is input to the interface buffer 65. The signal 61 is an inverted signal of the logic signal 60 of the CORE circuit, and the Nch transistor 63 is ON and the Nch transistor 64 is OFF, or the Nch transistor 63 is OFF and the Nch transistor 64 is ON, and the potential of the signal 62 is the power supply V2. Or it is the structure which becomes GND electric potential, and a level shift is performed from the power supply V1 to the power supply V2 without flowing the electric current between the power supplies V2 and GND.
[0025]
FIG. 6 shows an interface buffer with a power supply detection circuit in which the inverter 52 of FIG. 4 is replaced with the level shift circuit of FIG. 5 which prevents the through current.
[0026]
When both the power supply V1 and the power supply V2 are in the ON state, the potential of the output 6 of the V1 potential fixing circuit 4 is the potential of the power supply V1, the potential of the output 3 of the inverter 70 is GND, and the potential of the output signal 17 of the power supply detection circuit 1 is GND. The logic of the CORE circuit 8 is output.
[0027]
When the power source V1 is OFF and the power source V2 is ON, the potential of the output 6 of the V1 potential fixing circuit 4 is GND, and the power source V1 that is the power source of the inverter 70 is GND, so the potential of the output 3 of the inverter 70 is also GND. The transistors 9 and 19 are both turned OFF, the potential of the output signal 17 of the power supply detection circuit 1 is not fixed, and the level output terminal OUT is not fixed.
[0028]
That is, when a conventional level shift circuit for preventing through current of an interface power supply is used, it does not operate as an interface block with a power supply detection circuit.
[0029]
[Problems to be solved by the invention]
However, the prior art has the following problems.
[0030]
When converting from the CORE power source V1 having a low potential to the interface power source V2 having a high potential, if the potential is converted (level shift) only with the interface power source V2 having a high potential, it is necessary to input the low potential to the high potential gate circuit. Yes, the Pch transistor is not completely turned off and a through current flows.
[0031]
When a circuit for converting from a low potential to a high potential in which a through current is prevented is used in a conventional power source detection circuit, a circuit configuration using a CORE power source V1 having a low potential and an interface power source V2 having a high potential in the circuit. Therefore, when the CORE power supply V1 is turned OFF, the output cannot be fixed and there is a problem that the operation becomes unstable.
Therefore, a main object of the present invention is to provide an interface buffer that solves the above-mentioned problems.
[0032]
[Means for Solving the Problems]
The interface buffer of the present invention includes a core circuit that operates at a first power supply potential, an operating voltage that operates at a first power supply potential and a second power supply potential, receives an output of the core circuit, An interface circuit that outputs a level-shifted output corresponding to a first power supply potential, and a power supply detection circuit that operates with the first power supply potential and the second power supply potential and controls the output of the interface circuit. The power source detection circuit controls the output of the interface circuit to a predetermined fixed potential when the first power source is in an off state and the second power source is in an on state, and from the second power source In this configuration, a through current does not flow through the GND.
[0033]
The power supply detection circuit of the interface buffer according to the present invention includes a V1 potential fixing circuit that receives the potential of the first power supply potential and a level shift circuit that receives the potential of the second power supply potential. In response to the output of the V1 potential fixing circuit, the level shift circuit controls the output of the interface circuit to a predetermined fixed potential.
[0034]
In the level shift circuit of the interface buffer according to the present invention, the first and second transistors of one conductivity type are vertically connected to the power supply V2, and the back gate of the third transistor of reverse conductivity type is connected to the power supply V2. An inverter connected to the drain of the second transistor, and the first and second transistors are arranged vertically so that the drain terminal potential of the third transistor is lower than the first power supply potential. It is the structure which adjusts the number of stacking stages.
[0035]
Furthermore, in the interface buffer of the present invention, the first and second transistors of the one conductivity type are Nch transistors, and the third transistor of the reverse conductivity type is a Pch transistor.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
The interface buffer according to the present invention has a CORE (internal) voltage and an interface (external) voltage supplied at different potentials, and the CORE voltage (for example, 1.5 V) <interface voltage (for example, 3.3 V) In order to prevent malfunction of the next-stage chip even when the power supply is turned off and the interface power supply is turned on, the interface power supply is used to output the chip output (interface output) to a fixed potential (power supply voltage or GND). It is an interface buffer including a power supply detection circuit that prevents current.
[0037]
An interface buffer according to an embodiment of the present invention will be described in detail with reference to the drawings.
[0038]
FIG. 1 is a block diagram showing a configuration of an interface buffer according to the first embodiment of this invention.
[0039]
Referring to FIG. 1, the interface buffer according to the first embodiment of the present invention includes a core circuit 8 that operates with a power source V1 for a core circuit having an operating voltage of 1.5V, and a power source V1 and an operating voltage of 3.3V. The interface circuit 10 operates with the interface power supply V2, receives the output 102 of the core circuit 8 and outputs the level-shifted output 103, operates with the power supply V1 and the power supply V2, and controls the through current of the interface circuit 10. And a power detection circuit 1.
[0040]
The interface circuit 10 is a circuit that outputs the output 102 of the core circuit 8 to a terminal OUT103, and includes an interface level shift circuit 11, a NOR circuit 12, and an output buffer 13.
[0041]
The power supply detection circuit 1 includes a level shift circuit 2 that operates with a power supply V2, and a V1 potential fixing circuit 4 that operates with a power supply V1 and includes a resistor 5.
[0042]
The level shift circuit 2 includes an Nch transistor 9, an Nch transistor 19, a Pch transistor 22, a Pch transistor 23, and a vertically stacked inverter 3.
[0043]
The vertical inverter 3 has a different configuration from a normal inverter, and the Nch transistors (14, 15) are vertically stacked and connected to the power source V2. The Pch transistor 16 has a back gate connected to the drain terminal 7 of the Nch transistor 15. ing.
[0044]
The V1 potential fixing circuit 4 includes an Nch transistor 21 and a Pch transistor 20. The Nch transistor 21 has its gate connected to the output of the vertically stacked inverter 3 and its drain connected to the output signal 6 of the V1 potential fixing circuit 4. The Pch transistor 20 has a gate connected to GND, a source connected to the power supply V1, and a rain connected to the output signal 6 of the V1 potential fixing circuit 4.
[0045]
The interface level shift circuit 11 is a circuit that receives the output signal of the CORE circuit 8, boosts the signal at the V1 voltage level to the V2 level, and outputs it as the output signal 18.
[0046]
The NOR circuit 12 is a circuit that performs a logical operation on the output signal 17 of the power supply detection circuit 1 and the output signal 18 of the interface level shift circuit 11. The output buffer 13 logically inverts the output of the NOR circuit 12 and outputs it from the terminal OUT.
[0047]
Next, the operation of the interface buffer according to the first embodiment of the present invention will be described. The interface buffer according to the first embodiment of the present invention has a V1 potential fixing circuit when the power supply V1 is OFF and the power supply V2 is ON. 4 Pch transistor 20 is always ON, the power supply that is OFF by the resistor 5 and the Pch transistor 20, that is, the potential of the floating power supply V1 becomes GND, and the output 6 of the V1 potential fixing circuit 4 is GND, the Nch transistor 24 is turned off, the Pch transistor 16 is turned on, and the output 24 of the inverter 3 outputs the potential of the drain terminal 7 of the Nch transistor 15.
[0048]
At this time, the potential of the drain terminal 7 of the Nch transistor 15 is a potential obtained by dropping the potential of the Nch transistors (14, 15) by the threshold VTn from the power source V2, and when the potential is VX, the potential VX is the power source V1. The potential is as follows. The threshold value VTn of the Nch transistors (14, 15) is about 1.0V, and the potential VX is a value that is about 2V lower than the power source V1 by stacking in two stages.
[0049]
The Nch transistor 9 is turned off and the Nch transistor 19 is turned on by the output 6 of the V1 potential fixing circuit 4 and the potential of the drain terminal 7 of the Nch transistor 15, and the potential of the output signal 17 of the power supply detection circuit 1 is the potential of the power supply V2. Thus, the output of the NOR circuit 12 becomes GND regardless of the output of the CORE circuit 8, and the output terminal OUT is fixed at the potential of the power supply V2.
[0050]
When both the power supply V1 and the power supply V2 are in the ON state, the Pch transistor 20 of the V1 potential fixing circuit 4 is always ON, so the output 6 of the V1 potential fixing circuit 4 is the resistance ratio between the ON resistance of the Pch transistor 20 and the resistance 5 However, the resistance value of the resistor 5 is sufficiently larger than the ON resistance value of the Pch transistor 20, and the potential of the output 6 of the V1 potential fixing circuit 4 rises to near the power source V1.
[0051]
The Pch transistor 16 having the drain terminal 7 of the Nch transistor 15 as the back gate is connected to the power supply V2 through the two stages of the Nch transistors 14 and 15 so that the back gate potential VX is equal to or lower than the power supply V1. Then, it is completely turned off, and the potential of the output 24 of the vertical inverter 3 is set to GND without passing through current to the interface power supply. The Nch transistor 9 is turned ON, the Nch transistor 19 is turned OFF, the potential of the output signal 17 of the power supply detection circuit 1 is set to GND, and OUT outputs the logic of the CORE circuit 8. FIG. 2 shows the second embodiment of the present invention. It is a block diagram which shows the structure of the interface buffer of a form.
[0052]
Referring to FIG. 2, the interface buffer according to the second embodiment of the present invention includes Nch transistors 14 and 15 of the vertically stacked inverter 3 of the interface buffer according to the first embodiment of FIG. Since the other components are the same in the vertically stacked inverter 32 replaced with 35, detailed description thereof is omitted.
[0053]
The interface buffer according to the second embodiment of the present invention adjusts the number of vertically stacked diodes so that the potential VX of the terminal 7 of the diode 35 is lower than the power supply V1. The same effect as the interface buffer of the embodiment can be obtained.
[0054]
FIG. 3 is a block diagram illustrating a configuration of an interface buffer according to the third embodiment of this invention.
[0055]
Referring to FIG. 3, the interface buffer according to the second embodiment of the present invention is different from the interface block level shifter circuit 11 of the interface buffer according to the first embodiment of the present invention shown in FIG. Since the other components are the same in the circuit replaced with, detailed description thereof is omitted.
[0056]
The interface buffer according to the third embodiment of the present invention may be the interface buffer according to the first embodiment of the present invention even if a NOR type level shift circuit in which an interface block and a power supply detection level shifter are combined is used in the interface section. The same effect can be obtained.
[0057]
【The invention's effect】
As described above, the Nch transistors 14 and 15 so that the potential VX of the drain terminal 7 of the Nch transistor 15 of the inverter 3 in the level shift circuit 2 receiving the potential of the power supply V1 is lower than the power supply V1. By adjusting the number of vertical stacked stages, a power supply detection circuit for the internal power supply V1 can be configured without a through current flowing from the interface power supply V2 to the GND.
[0058]
For example, when the CORE potential V1 = 1.5V, the interface voltage V2 = 3.3V, and the VTn of the Nch transistor = 1.0V, by vertically stacking Nch 2 stages, VX = 3.3V−1.0V × 2 = 1. The gate voltage of the Pch transistor 16 that satisfies 3V and VX <V1 is V1 = 1.5V, the source voltage VX = 1.3V, and the gate-source voltage VGS = −0.2V. No. 16 is completely turned off and no through current flows through the inverter 3.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of an interface buffer according to a first embodiment of this invention. .
FIG. 2 is a block diagram illustrating a configuration of an interface buffer according to a second embodiment of this invention.
FIG. 3 is a block diagram illustrating a configuration of an interface buffer according to a third embodiment of this invention.
FIG. 4 is a block diagram showing a configuration of a conventional interface buffer.
FIG. 5 is a block diagram of a through current prevention level shifter according to an embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a conventional interface buffer using a through current prevention level shifter.
FIG. 7 is a multi-power supply detection circuit described in Japanese Patent Application Laid-Open No. 9-205355.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Power supply detection circuit 2 Level shift circuit 3 Vertically stacked inverter 4 V1 electric potential fixing circuit 5 Resistance 6 Output 7 Drain terminal 8 CORE circuit 10 Interface circuit 11 Level shift circuit for interface

Claims

A core circuit that operates at an operating voltage of a first power supply potential, and operates at a first power supply potential and an operating voltage of a second power supply potential, receives an output of the core circuit, and corresponds to the first power supply potential An interface circuit that outputs a level-shifted output, and a power detection circuit that operates at the first power supply potential and the second power supply potential and controls the output of the interface circuit,
The power supply detection circuit controls the output of the interface circuit to be a predetermined fixed potential when the first power supply is in an off state and the second power supply is in an on state, and from the second power supply to GND An interface buffer characterized in that a through current does not flow through.

The power supply detection circuit includes a V1 potential fixing circuit that receives the potential of the first power supply potential and a level shift circuit that receives the potential of the second power supply potential, and outputs the V1 potential fixing circuit. The interface buffer according to claim 1, wherein the level shift circuit controls the output of the interface circuit to a predetermined fixed potential.

In the level shift circuit, first and second transistors of one conductivity type are vertically connected to the power supply V2, and the back gate of the third transistor of reverse conductivity type is connected to the drain of the second transistor. And an inverter
3. The interface buffer according to claim 2, wherein the number of vertically stacked stages of the first and second transistors is adjusted so that the potential of the drain terminal of the third transistor is lower than the first power supply potential.

4. The interface buffer according to claim 3, wherein the first and second transistors of one conductivity type are Nch transistors, and the third transistor of opposite conductivity type is a Pch transistor.

The interface buffer according to claim 1, wherein the second power supply potential is higher than the first power supply potential.

The interface buffer according to claim 1, wherein the first power supply potential is 1.5V.

5. The interface buffer according to claim 1, wherein the second power supply potential is 3.3V.

5. The interface buffer according to claim 3, wherein the number of vertically stacked stages of the first and second transistors is two.