JP3661973B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP3661973B2 JP3661973B2 JP30131498A JP30131498A JP3661973B2 JP 3661973 B2 JP3661973 B2 JP 3661973B2 JP 30131498 A JP30131498 A JP 30131498A JP 30131498 A JP30131498 A JP 30131498A JP 3661973 B2 JP3661973 B2 JP 3661973B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- data input
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に多数群のデータ入出力チャンネル中のいずれか一群が選択されテストされる半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置をテストする時間を減らすことによってテストコストを減らそうという試みがなされており、特にデータ入出力チャンネルが限定されたテスト装備で同時に多数の半導体メモリ装置をテストするためには、半導体メモリ装置のデータ入出力チャンネルの数を減らすべきである。
【０００３】
図１は従来技術による代表データ入出力チャンネル群を通じてテストされる半導体メモリ装置である。
【０００４】
図１を参照すると、半導体メモリ装置は、４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl、４群のデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l、４群のデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ l、１群の比較器ＣＯＭＰ、１群のデータ入力ドライバＤＩＮＤＲＶ、及び制御信号ＭＤＱＥにより活性化される１群のリードマルチプレクサＲＭＵＸと１群のライトマルチプレクサＷＭＵＸを含む。
【０００５】
通常モードでは、半導体メモリ装置における上記４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlの全てにデータが入力または出力される。
【０００６】
テストモードにおける上記半導体メモリ装置の動作は次の通りである。
【０００７】
まず、制御信号ＭＤＱＥが活性化された状態で代表データ入出力チャンネル、例えばｉ群データ入出力チャンネルＩ/Ｏiを通じてデータが入力されると、当該データはｉ群データ入力バッファＤＩＮ ＢＵＦ iでバッファリングされた後、上記ｉ群データラインＤｌiを通じてライトマルチプレクサＷＭＵＸに入力される。上記ライトマルチプレクサＷＭＵＸから出力されたデータは、データ入力ドライバＤＩＮＤＲＶに入力され、データ入力ドライバＤＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに同時に載せられてメモリセルに貯蔵される。
【０００８】
そして、上記メモリセルに貯蔵されたデータは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlを通じて比較器ＣＯＭＰに入力され、比較器ＣＯＭＰから出力された比較データＦＣＯＭはリードマルチプレクサＲＭＵＸとｉ群データ出力バッファＤＯＵＴ ＢＵＦ iを順に通過した後、上記ｉ群データ入出力チャンネルＩ/Ｏiを通じて半導体メモリ装置外部へ出力される。
【０００９】
したがって従来技術による半導体メモリ装置は、テストモードにおいては、定まった１群のデータ入出力チャンネルのみを通じてデータが入力または出力される。
【００１０】
図２は上記の図１に示されたリードマルチプレクサＲＭＵＸ中いずれか一つの回路図を示す。
【００１１】
図２を参照すると、リードマルチプレクサＲＭＵＸはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々バッファリングする第１バッファリング部１１、比較器（図１のＣＯＭＰ）から出力された比較データＦＣＯＭＰと、第１バッファリング部１１でバッファリングされたデータとのいずれかを選択する第１選択部１２、及び第１選択部１２で選択されたデータをラッチする第１ラッチ部１３を含む。
【００１２】
第１バッファリング部１１はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに各々直列に連結されたインバータ１１１及び１１２、１２１及び１２２、１３１及び１３２、１４１及び１４２を含み、第１ラッチ部１３はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々ラッチするインバータ１１４乃至１１６、１２４乃至１２６、１３４乃至１３６、１４４乃至１４６を含む。
【００１３】
第１選択部１２は第１制御部１０１、第１スイッチング部１０２、及び第２スイッチング部１０３を備える。
【００１４】
第１制御部１０１は、第１スイッチング部１０２または第２スイッチング部１０３のスイッチングオンを制御するためのものであって、リードマルチプレクサＲＭＵＸがイネーブルされる時論理ハイに活性化されるリードマルチプレクサイネーブル信号ＲＭＵＸＥと制御信号ＭＤＱＥを入力とする第１ＮＡＮＤゲート１０４、制御信号ＭＤＱＥを反転させるインバータ１０５、インバータ１０５から出力された信号とリードマルチプレクサイネーブル信号ＲＭＵＸＥを入力とする第２ＮＡＮＤゲート１０６を備える。
【００１５】
第１スイッチング部１０２は、第１ＮＡＮＤゲート１０４から出力された信号によりスイッチングオンされる時に、比較データＦＣＯＭＰを第１ラッチ部１３に伝送する役割を遂行するものである。この第１スイッチング部１０２は、第１ＮＡＮＤゲート１０４から出力された信号を反転させるインバータ１０９と、一方の端子には第１ＮＡＮＤゲート１０４から出力された信号が入力され、他方の端子にはインバータ１０９から出力された信号が入力される伝送ゲート１０８とを備える。
【００１６】
第２スイッチング部１０３は、第２ＮＡＮＤゲート１０６から出力された信号によりスイッチングオンされる時に、第１バッファリング部１１から出力されたデータを第１ラッチ部１３へ伝送するためのものである。この第２スイッチング１０３は、第２ＮＡＮＤゲート１０６から出力された信号を反転させるインバータ１１０、一方の端子に第２ＮＡＮＤゲート１０６から出力された信号が入力されて他方の端子にインバータ１１０から出力された信号が入力される複数の伝送ゲート１１３、１２３、１３３、１４３を備える。
【００１７】
通常モードで制御信号ＭＤＱＥは論理ローになり、リードマルチプレクサイネーブル信号ＲＭＵＸＥは論理ハイになることにより、第１スイッチング部１０２がスイッチングオフされるとともに、第２スイッチング部１０３がスイッチングオンされる。したがって、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータは、第１バッファリング部１１及び第１ラッチ部１３を順に通過してデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられ、データ出力バッファ(図１のＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l)でバッファリングされた後データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて半導体メモリ装置外部へ出力される。
【００１８】
一方、テストモードにおいては、制御信号ＭＤＱＥが論理ハイになり、リードマルチプレクサイネーブル信号ＲＭＵＸＥも論理ハイになることにより、第１スイッチング部１０２はスイッチングオンされ、第２スイッチング部１０３はスイッチングオフされ、比較データＦＣＯＭＰはｉ群データバスＤＢｉにのみ載せられるようになる。ｉ群データバスＤＢｉに載せられた比較データＦＣＯＭＰはｉ群データ出力バッファＤＯＵＴ ＢＵＦ iに入力されてｉ群データ入出力チャンルＩ/Ｏiのみを通じて半導体メモリ装置外部へ出力される。
【００１９】
図３は上述の図１に示されたライトマルチプレクサＷＭＵＸ中いずれか一つの回路図である。
【００２０】
図３を参照すると、ライトマルチプレクサＷＭＵＸはデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータを各々バッファリングする第２バッファリング部２１、第２バッファリング部２１から出力されたデータ中のデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてに載せられたデータと、１本の代表データライン、例えばｉ群データラインＤｌi、に載せられたデータとのいずれかを選択する第２選択部２２、及び第２選択部２２で選択されたデータをラッチする第２ラッチ部２３とを含む。
【００２１】
第２バッファリング部２１はデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに各々直列に連結されたインバータ１５１及び１５２、１６１及び１６２、１７１及び１７２、１８１及び１８２を含み、第２ラッチ部２３は第２選択部２２から出力されたデータを各々ラッチするインバータ１５５乃至１５７、１６５乃至１６７、１７５乃至１７７、１８５乃至１８７を含む。
【００２２】
第２選択部２２は、第２制御部１９１、第３スイッチング部１９２、及び第４スイッチング部１９３を備える。
【００２３】
第２制御部１９１は第３スイッチング部１９２及び第４スイッチング部１９３をスイッチングオンするためのものであって、ライトマルチプレクサＷＭＵＸがイネーブルされる時に論理ハイに活性化されるライトマルチプレクサイネーブル信号ＷＭＵＸＥを反転させるインバータ１９４、インバータ１９４から出力された信号と制御信号ＭＤＱＥを入力にするＮＯＲゲート１９５、及びライトマルチプレクサイネーブル信号ＷＭＵＸＥと制御信号ＭＤＱＥを入力にする第３ＮＡＮＤゲート１９６を備える。
【００２４】
第３スイッチング部１９２は、ＮＯＲゲート１９５から出力された信号によりスイッチングオンされる時にデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータを第２ラッチ部２３へ伝送するためのものであって、ＮＯＲゲート１９５から出力された信号を反転させるインバータ１９８と、その一方の端子にはＮＯＲゲート１９５から出力された信号が入力されて他方の端子にはインバータ１９８から出力された信号が入力され複数の伝送ゲート１５３、１６３、１７３、１８３を備える。
【００２５】
第４スイッチング部１９３は、第３ＮＡＮＤゲート１９６から出力された信号によりスイッチングオンされる時に、ｉ群データラインＤｌiに載せられたデータのみを第２ラッチ部２３へ伝送するためのものであって、第３ＮＡＮＤゲート１９６から出力された信号を反転させるインバータ１９７と、一端には第３ＮＡＮＤゲート１９６から出力された信号が入力されて他端にはインバータ１９７から出力された信号が入力される複数の伝送ゲート１５４、１６４、１７４、１８４を備える。
【００２６】
上記のライトマルチプレクサＷＭＵＸの動作は次の通りである。
【００２７】
まず、制御信号ＭＤＱＥが論理ローにディスエーブルされる通常モードでは、第３スイッチング部１９２がスイッチングオンされるとともに第４スイッチング部１９３はスイッチングオフされ、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータは第２バッファリング部２１、第２ラッチ部２３、及びデータ入力ドライバＤＩＮＤＲＶ２４を順に通過し、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに各々載せられてメモリセルに貯蔵される。
【００２８】
一方、制御信号ＭＤＱＥが論理ハイに活性化されるテストモードでは、第３スイッチング部１９２がスイッチングオフされるとともに第４スイッチング部１９３がスイッチングオンされ、ｉ群データラインＤｌiに載せられたデータのみが第２バッファリング部２１でバッファリングされた後、第２ラッチ部２３を通じて４本のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられるようになる。言い換えればｉ群データラインＤｌiに載せられたデータは同時に４本のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlすべてに載せられてメモリセルへ伝送される。ここで、ｉ群データラインＤｌiに載せられたデータはｉ群データ入出力チャンネルＩ/Ｏiを通じて入力されたデータである。
【００２９】
【発明が解決しようとする課題】
以上説明したように、従来の半導体メモリ装置はテストモードにおいて代表データ入出力チャンネルが固定されており、このような半導体メモリ装置をデータ入出力チャンネル数が限定されたテスト装備でテストを行なうと、代表データ入出力チャンネルと関連された回路、例えばデータ出力バッファ、データ入力バッファ、リードマルチプレクサ、ライトマルチプレクサ等に断線、合線、漏れ電流等のようなフェイル(fail）が発生する場合、そのフェイル原因を捜し出すことができる。しかしながら、代表データ入出力チャンネルを除いた残りデータ入出力チャンネルと関連された回路にフェイルが発生する場合には、そのフェイル原因を捜し出すことができないという問題がある。
【００３０】
本発明の目的は、データ入出力チャンネル数を減らしながら、半導体メモリ装置内部のデータ入出力関連回路をすべてテストすることを可能とする、多数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置を提供することにある。
【００３１】
【課題を解決するための手段】
前記目的を達成するために本発明は複数群のデータ入出力チャンネルに載せられたデータを入力してバッファリングする複数群のデータ入力バッファ、テストモードでいずれか一つが活性化される複数の制御信号に応答し、前記複数群のデータ入力バッファでバッファリングされたデータをメモリセルに貯蔵する１群のライトマルチプレクサ、前記複数の制御信号に応答して前記メモリセルからデータを入力する１群のリードマルチプレクサ、前記リードマルチプレクサから出力されたデータをバッファリングして前記データ入出力チャンネルへ出力する複数群のデータ出力バッファ、及びテストモードで動作して前記メモリセルに貯蔵されたデータを入力して前記データを比較した比較データを前記リードマルチプレクサへ出力する１群の比較器を備え、
テストモードで前記制御信号中いずれか一つが活性化される場合、これに対応する１群のデータ入出力チャンネルのみにおいてデータが入力または出力されることを特徴とする、複数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置を提供する。
【００３２】
なお、前記制御信号は前記半導体メモリ装置内部のパッドを通じて入力されたり前記半導体メモリ装置外部から入力される信号の調合により活性化されることが望ましい。
【００３３】
したがって本発明によれば、データ入出力チャンネル群中いずれか一群を選択することによって半導体メモリ装置内部の前記一群のデータ入出力チャンネルと関連された回路をテストできて、データ入出力チャンネル群を順にすべて選択することによって半導体メモリ装置内部の全てのデータ入出力チャンネルと関連された回路をテストできる。
【００３４】
【発明の実施の形態】
以下添付した図面を参照して本発明の一実施形態を詳細に説明する。
【００３５】
図４は本発明の一実施形態による多数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置である。
【００３６】
図４を参照すると、この半導体メモリ装置は、４群のデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ l、１群のライトマルチプレクサＷＭＵＸ、１群のデータ入力ドライバＤＩＮＤＲＶ、１群のリードマルチプレクサＲＭＵＸ、４群のデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l、及び１群の比較器ＣＯＭＰを備える。
【００３７】
データ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮＢＵＦ k、ＤＩＮ ＢＵＦ lは、４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて入力されたデータをバッファリングする。
【００３８】
ライトマルチプレクサＷＭＵＸは、４個の制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに各々応答する。制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは、テストモードにおいて上記４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlの中のいずれか１群が選択された時に、いずれか一つがイネーブルされるものである。入力されたデータは、データ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ lの中のいずれか一つでバッファリングされた後、４群のデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌl中いずれか１群に載せられたデータはライトマルチプレクサＷＭＵＸに入力される。そして、この入力されたデータは、データ入力ドライバＤＩＮＤＲＶを通過した後、４群のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルに貯蔵される。
【００３９】
リードマルチプレクサＲＭＵＸは、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに各々応答して比較器ＣＯＭＰから出力された比較データＦＣＯＭを入力とする。
【００４０】
データ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ lは、リードマルチプレクサＲＭＵＸから出力されて４群のデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられたデータを入力した後、これをバッファリングして、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて半導体装置外部へ出力する。
【００４１】
比較器ＣＯＭＰはテストモードで動作し、各々４群のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを比較することによって比較データＦＣＯＭを出力する。
【００４２】
通常モードにおける半導体メモリ装置の動作は次の通りである。
【００４３】
本半導体メモリ装置の外部からデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じてデータが入力されると、当該データはデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ lで各々バッファリングされた後、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられて、ライトマルチプレクサＷＭＵＸに入力される。ライトマルチプレクサＷＭＵＸから出力されたデータは、データ入力ドライバＤＩＮＤＲＶに入力され、データ入力ドライバＤＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルにライトされる。
【００４４】
そして、メモリセルに貯蔵されたデータは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてリードマルチプレクサＲＭＵＸに入力され、リードマルチプレクサＲＭＵＸから出力されたデータはデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられてデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ lに入力される。データ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ lでバッファリングされたデータは、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて当該半導体メモリ装置外部へ出力される。
【００４５】
この時、リードマルチプレクサＲＭＵＸとライトマルチプレクサＷＭＵＸに入力される制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは、パッドを通じて当該半導体メモリ装置の外部から入力されたり、当該半導体メモリ装置外部から入力される信号の調合により発生される。
【００４６】
一方、テストモードにおける半導体メモリ装置の動作は次の通りである。
【００４７】
まず、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥl中いずれか一つ、例えばｉ番制御信号ＭＤＱＥiが活性化されｉ群データ入出力チャンネルＩ/Ｏiを通じてデータが入力された場合、このデータはｉ群データ入力バッファＤＩＮ ＢＵＦ iでバッファリングされた後、ｉ群データラインＤｌiを通じてライトマルチプレクサＷＭＵＸに入力される。ライトマルチプレクサＷＭＵＸから出力されたデータはデータ入力ドライバＤＩＮＤＲＶに入力されて、データ入力ドライバＤＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlのすべてに載せられてメモリセルにライトされる。
【００４８】
そして、メモリセルに貯蔵されたデータは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlを通じて比較器ＣＯＭＰに入力されて、比較器ＣＯＭＰから出力された比較データＦＣＯＭはリードマルチプレクサＲＭＵＸとｉ群データ出力バッファＤＯＵＴ ＢＵＦ iを順に通過した後、前記ｉ群データ入出力チャンネルＩ/Ｏiを通じて前記半導体メモリ装置外部へ出力される。
【００４９】
またj群制御信号ＭＤＱＥjが活性化された場合には、データはj群データ入出力チャンネルＩ/Ｏjを通じて入出力される。
【００５０】
したがって本実施形態では、ライトマルチプレクサＷＭＵＸとリードマルチプレクサＲＭＵＸが制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに応答するようにして、通常モードでは４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlすべてにデータが入力または出力されるようにし、テストモードでは制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥl中いずれか一つを活性化させることによってこれに対応する１群のデータ入出力チャンネルのみを通じてデータが入力または出力されるようにすることができる。
【００５１】
図５は上述の図４に示されたリードマルチプレクサＲＭＵＸ中のいずれか一つの回路を示す図である。
【００５２】
図５を参照すると、リードマルチプレクサＲＭＵＸは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々バッファリングする第１バッファリング部５１と、比較器(図４のＣＯＭＰ)から出力された比較データＦＣＯＭ及び第１バッファリング部５１でバッファリングされたデータ中のいずれかを選択する第１選択部５２と、第１選択部５２で選択されたデータをラッチした後データバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌへ出力する第１ラッチ部５３とを含む。
【００５３】
第１バッファリング部５１は、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯl各々に直列に連結されたインバータ２１１及び２１２、２２１及び２２２、２３１及び２３２、２４１及び２４２を含み、第１ラッチ部５３はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々ラッチするインバータ２１４乃至２１６、２２４乃至２２６、２３４乃至２３６、２４４乃至２４６を含む。
【００５４】
第１選択部５２は、第１制御部２０１、第１スイッチング部２０２、及び第２スイッチング部２０３を備えている。
【００５５】
第１制御部２０１は、第１スイッチング部２０２または第２スイッチング部２０３をスイッチングオンするためのものである。この第１制御部２０１は、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか２つ、例えばｉ番制御信号ＭＤＱＥiとｊ番制御信号ＭＤＱＥjを入力とする第１ＮＯＲゲート２０４と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の他の２つ、例えばｋ番制御信号ＭＤＱＥkとｌ番制御信号ＭＤＱＥlを入力にする第２ＮＯＲゲート２０５と、第１及び第２ＮＯＲゲート２０４、２０５から出力される信号を入力とする第１ＮＡＮＤゲート２０６と、第１ＮＡＮＤゲート２０６から出力された信号を反転させるインバータ２０７と、インバータ２０７から出力された信号とリードマルチプレクサＲＭＵＸをイネーブルする時に論理ハイに活性化されるリードマルチプレクサイネーブル信号ＲＭＵＸＥを入力とする第２ＮＡＮＤゲート２０８と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つとリードマルチプレクサイネーブル信号ＲＭＵＸＥを入力にする第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１とを備える。
【００５６】
言い換えれば、例えば、第３ＮＡＮＤゲート２５１にはリードマルチプレクサイネーブル信号ＲＭＵＸＥとｉ番制御信号ＭＤＱＥiが入力され、第４ＮＡＮＤゲート２６１にはリードマルチプレクサイネーブル信号ＲＭＵＸＥとｊ番制御信号ＭＤＱＥjが入力される。
【００５７】
第１スイッチング部２０２は、第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１から出力された信号に応答してスイッチングオンされる時に、比較データＦＣＯＭを第１ラッチ部５３に伝送する役割をするためのものである。この第１スイッチング部２０２は、第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１から各々出力された信号を反転させるインバータ２５２、２６２、２７２、２８２と、一端には第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１から出力された信号が入力されてその他端にはインバータ２５２、２６２、２７２、２８２から出力された信号が入力される伝送ゲート２５３、２６３、２７３、２８３を備えている。
【００５８】
言い換えれば、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つ、例えばｉ番制御信号ＭＤＱＥiが活性化される場合、ｉ番制御信号ＭＤＱＥiに連結された伝送ゲート２５３のみがスイッチングオンされる。その結果、比較データＦＣＯＭＰは伝送ゲート２５３のみを通じて第１ラッチ部５３に伝送される。
【００５９】
第２スイッチング部２０３は、第２ＮＡＮＤゲート２０８から出力された信号に応答してスイッチングオンされる時に、第１バッファリング部５１から出力されたデータすべてを第１ラッチ部５３に伝送するためのものである。この第２スイッチング部２０３は、第２ＮＡＮＤゲート２０８から出力された信号を反転させるインバータ２０９と、その一端には第２ＮＡＮＤゲート２０８から出力された信号が入力されてその他端にはインバータ２０９から出力された信号が入力される複数の伝送ゲート２１３、２２３、２３３、２４３を備えている。
【００６０】
言い換えれば、第１スイッチング部２０２と第２スイッチング部２０３は通常モードとテストモードにより相互相補的にスイッチングオンまたはスイッチングオフされることになる。
【００６１】
まず、通常モードにおけるリードマルチプレクサＲＭＵＸの動作を示すと次の通りである。
【００６２】
通常モードでは制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlすべてが論理ローにディスエーブルされているので、第１制御部２０１の第２ＮＡＮＤゲート２０８の出力端は論理ローになり、第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１の出力端は全て論理ハイになる。このため、第１スイッチング部２０２はスイッチングオフされ第２スイッチング部２０３はスイッチングオンされる。
【００６３】
したがってデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータは、第１バッファリング部５１及び第１ラッチ部５３を順に通過してデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに各々載せられるようになる。
【００６４】
データバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられたデータはデータ入出力チャンネル(図４のＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl)を通じて半導体メモリ装置外部へ出力される。
【００６５】
一方、テストモードにおけるリードマルチプレクサＲＭＵＸの動作を示せば次の通りである。
【００６６】
制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つ、例えばｉ番制御信号ＭＤＱＥiが論理ハイに活性化された場合、第１制御部２０１の第２ＮＡＮＤゲート２０８の出力端は論理ハイになり、第２スイッチング部２０３がターンオフされる。
【００６７】
そして、第３ＮＡＮＤゲート２５１の出力端が論理ローになり、第４乃至第６ＮＡＮＤゲート２６１、２７１、２８１の出力端は論理ハイとなる。その結果、ｉ番制御信号ＭＤＱＥiに連結された伝送ゲート２５３のみスイッチングオンされて、比較データＦＣＯＭはｉ群データバスＤＢｉにのみ載せられる。そして、このｉ群データバスＤＢｉに載せられたデータはｉ群データ入出力チャンネル（図４のＩ/Ｏi）を通じて半導体メモリ装置外部へ出力される。
【００６８】
また、ｊ番制御信号ＭＤＱＥjのみ論理ハイに活性化された場合には、第４ＮＡＮＤゲート２６１の出力端が論理ローになり、第３、５、６ＮＡＮＤゲート２５１、２７１、２８１の出力端は論理ハイとなる。この結果、比較データＦＣＯＭはｊ群データバスＤＢｊにのみ載せられｊ群データバスＤBｊに載せられたデータはｊ群データ入出力チャンネルＩ/Ｏjを通じて出力される。
【００６９】
したがって前述したリードマルチプレクサＲＭＵＸはテストモードにおいて、複数の制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つが活性化される時に、当該半導体メモリ装置はデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlの中の活性化された制御信号に対応するいずれか一つの入出力チャンネルのみにデータを出力する。
【００７０】
図６は上述の図４に示されたライトマルチプレクサＷＭＵＸの中のいずれか一つの回路を示す図である。
【００７１】
図６を参照すると、ライトマルチプレクサＷＭＵＸはデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータを各々バッファリングする第２バッファリング部６１と、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlの中のいずれか一つに入力されてバッファリングされたデータとデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてに入力されてバッファリングされたデータのうちのいずれかを選択する第２選択部６２と、第２選択部６２で選択されたデータをラッチする第２ラッチ部６３とを備える。
【００７２】
第２バッファリング部６１はデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに各々直列に連結されたインバータ３１１及び３１２、３２１及び３２２、３３１及び３３２、３４１及び３４２を含む。また、第２ラッチ部６３は、第２選択部６２から出力されたデータを各々ラッチするインバータ３１８乃至３２０、３２８乃至３３０、３３８乃至３４０、３４８乃至３５０を含む。
【００７３】
第２選択部６２は第２制御部３０１、第３スイッチング部３０２、及び第４スイッチング部３０３を備えている。第２制御部３０１は、ライトマルチプレクサＷＭＵＸがイネーブルされる時に論理ハイに活性化されるライトマルチプレクサイネーブル信号ＷＭＵＸＥと制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlを入力として、第３スイッチング部３０２及び第４スイッチング部３０３のいずれか一方をスイッチングオンするものである。この第２制御部３０１は、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つとライトマルチプレクサイネーブル信号ＷＭＵＸＥを入力とする第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか２つ、例えばｉ番制御信号ＭＤＱＥiとｊ番制御信号ＭＤＱＥj、を入力とする第１１ＮＯＲゲート３５５と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の他の２つ、例えばｋ番制御信号ＭＤＱＥkとｌ番制御信号ＭＤＱＥl、を入力とする第１２ＮＯＲゲート３５６と、第１１及び第１２ＮＯＲゲート３５５、３５６から出力される信号を入力にする第１５ＮＡＮＤゲート３５７と、ライトマルチプレクサイネーブル信号ＷＭＵＸＥを反転させるインバータ３５８と、インバータ３５８から出力された信号と第１５ＮＡＮＤゲート３５７から出力された信号を入力とする第１３ＮＯＲゲート３５９とを備える。
【００７４】
言い換えれば、第１３ＮＯＲゲート３５９は第３スイッチング部３０２をスイッチングオンするための信号を出力し、第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４は第４スイッチング部３０３をスイッチングオンするための信号を出力する。
【００７５】
第３スイッチング部３０２は、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてを通じて入力されて第２バッファリング部６１でバッファリングされたデータを第２ラッチ部６３へ伝送するためのものである。この第３スイッチング部３０２は、第１３ＮＯＲゲート３５９から出力された信号を反転させるインバータ３６０と、その一端には第１３ＮＯＲゲート３５９から出力された信号が入力されてその他端にはインバータ３６０から出力された信号が入力される複数の伝送ゲート３１３、３２３、３３３、３４３とを備えている。
【００７６】
第４スイッチング部３０３は、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlの中のいずれか一つを通じて入力されたデータを、第２ラッチ部６３へ伝送するためのものであって、第１乃至第４伝送部３０４、３０５、３０６、３０７を備える。
【００７７】
第１乃至第４伝送部３０４、３０５、３０６、３０７は、それぞれ第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４から出力される信号を反転させるインバータ３６１、３６２、３６３、３６４と、その一端には第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４から出力された信号のうちのいずれか一つが入力されてその他端にはインバータ３６１、３６２、３６３、３６４のいずれか一つから出力された信号が入力される複数の伝送ゲート３１４乃至３１７、３２４乃至３２７、３３４乃至３３７、３４４乃至３４７を備えている。
【００７８】
すなわち、第１伝送部３０４が第１１ＮＡＮＤゲート３５１から出力された信号に応答してスイッチングオンされた場合、ｉ群データラインＤｌiに載せられたデータは第１伝送部３０４、第２ラッチ部６３、及びデータ入力ドライバＤＩＮＤＲＶ６４を順に通過した後、全データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルに貯蔵される。
【００７９】
ここで、データ入力ドライバＤＩＮＤＲＶ６４は、第２ラッチ部６３から出力されたデータがデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに直ちに載せられる場合に発生する直流パス(DC current path)を防止する役割をする。
【００８０】
言い換えれば、第３スイッチング部３０２と第４スイッチング部３０３は通常モードとテストモードによって相互相補的にスイッチングオンまたはスイッチングオフされる。
【００８１】
まず、通常モードにおけるライトマルチプレクサＷＭＵＸの動作を示すと次の通りである。
【００８２】
通常モードでは、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは論理ローにディスエーブルされるので第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４及び第１３ＮＯＲゲート３５９の出力端は論理ハイとなる。したがって第３スイッチング部３０２はスイッチングオンされ、第４スイッチング部３０３はスイッチングオフされ、この結果、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルに貯蔵される。
【００８３】
一方、テストモードでは、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つが論理ハイに活性化されるので、第１３ＮＯＲゲート３５９の出力端は論理ローになり、第３スイッチング部３０２はスイッチングオフされる。
【００８４】
例えば、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のｉ番制御信号ＭＤＱＥiが論理ハイに活性化された場合、第１１ＮＡＮＤゲート３５１の出力端が論理ローになり、第４スイッチング部３０３の第１伝送部３０４のみスイッチングオンされる。したがってｉ群データラインＤｌiに載せられたデータは、第１伝送部３０４を通じてデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられる。
【００８５】
また、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のｊ番制御信号ＭＤＱＥjが論理ハイに活性化された場合は、第１２ＮＡＮＤゲート３５２の出力端が論理ローになり、第４スイッチング部３０３の第２伝送部３０５のみがスイッチングオンされる。したがってｊ群データラインＤｌjに載せられたデータは第２伝送部３０５を通過し、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられる。
【００８６】
以上説明したように、上記実施形態によれば、テストモードにおいてライトマルチプレクサＷＭＵＸ中のいずれか一つが複数の制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の活性化されたいずれか一つによりイネーブルされ、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl中、当該活性化された制御信号に対応されるいずれか一つのみにデータが入力される。
【００８７】
なお、上記のようなテスト方法は、ＭＤＱ(Merged DQ)のみならずＲＤＱ(Reduced DQ)にも応用できる。
【００８８】
また、本発明は上述した実施形態に限らず、多くの変形が本発明の技術的思想内で当分野で通常の知識を有する者によって可能なことは明白である。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、多数群のデータ入出力チャンネル中のいずれか一群が選択されてテストされる半導体メモリ装置において、データ入出力チャンネル数を減らしながら、半導体メモリ装置内部のデータ入出力関連回路をすべてテストすることが可能となる。
【図面の簡単な説明】
【図１】従来技術による代表データ入出力チャンネル群を通じてテストされる半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示されたリードマルチプレクサＲＭＵＸ中の一つの回路を示す図である
【図３】図１に示されたライトマルチプレクサＷＭＵＸ中の一つの回路を示す図である。
【図４】本発明の実施形態による多数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置の構成を示すブロック図である。
【図５】図４に示されたリードマルチプレクサＲＭＵＸ中の一つの回路を示す図である。
【図６】図４に示されたライトマルチプレクサＷＭＵＸ中の一つの回路を示す図である。
【符号の説明】
ＣＯＭＰ 比較器
ＤＢ データバス
ＤＩＮ ＢＵＦ データ入力バッファ
ＤＩＮＤＲＶ データ入力ドライバ
ＤＩＯ データ入出力線
Ｄｌ データライン
ＤＯＵＴ ＢＵＦ データ出力バッファ
ＦＣＯＭ 比較データ
Ｉ/Ｏ データ入出力チャンネル
ＭＤＱＥ 制御信号
ＲＭＵＸ リードマルチプレクサ
ＷＭＵＸ ライトマルチプレクサ
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に多数群のデータ入出力チャンネル中のいずれか一群が選択されテストされる半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置をテストする時間を減らすことによってテストコストを減らそうという試みがなされており、特にデータ入出力チャンネルが限定されたテスト装備で同時に多数の半導体メモリ装置をテストするためには、半導体メモリ装置のデータ入出力チャンネルの数を減らすべきである。
【０００３】
図１は従来技術による代表データ入出力チャンネル群を通じてテストされる半導体メモリ装置である。
【０００４】
図１を参照すると、半導体メモリ装置は、４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl、４群のデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l、４群のデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ l、１群の比較器ＣＯＭＰ、１群のデータ入力ドライバＤＩＮＤＲＶ、及び制御信号ＭＤＱＥにより活性化される１群のリードマルチプレクサＲＭＵＸと１群のライトマルチプレクサＷＭＵＸを含む。
【０００５】
通常モードでは、半導体メモリ装置における上記４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlの全てにデータが入力または出力される。
【０００６】
テストモードにおける上記半導体メモリ装置の動作は次の通りである。
【０００７】
まず、制御信号ＭＤＱＥが活性化された状態で代表データ入出力チャンネル、例えばｉ群データ入出力チャンネルＩ/Ｏiを通じてデータが入力されると、当該データはｉ群データ入力バッファＤＩＮ ＢＵＦ iでバッファリングされた後、上記ｉ群データラインＤｌiを通じてライトマルチプレクサＷＭＵＸに入力される。上記ライトマルチプレクサＷＭＵＸから出力されたデータは、データ入力ドライバＤＩＮＤＲＶに入力され、データ入力ドライバＤＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに同時に載せられてメモリセルに貯蔵される。
【０００８】
そして、上記メモリセルに貯蔵されたデータは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlを通じて比較器ＣＯＭＰに入力され、比較器ＣＯＭＰから出力された比較データＦＣＯＭはリードマルチプレクサＲＭＵＸとｉ群データ出力バッファＤＯＵＴ ＢＵＦ iを順に通過した後、上記ｉ群データ入出力チャンネルＩ/Ｏiを通じて半導体メモリ装置外部へ出力される。
【０００９】
したがって従来技術による半導体メモリ装置は、テストモードにおいては、定まった１群のデータ入出力チャンネルのみを通じてデータが入力または出力される。
【００１０】
図２は上記の図１に示されたリードマルチプレクサＲＭＵＸ中いずれか一つの回路図を示す。
【００１１】
図２を参照すると、リードマルチプレクサＲＭＵＸはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々バッファリングする第１バッファリング部１１、比較器（図１のＣＯＭＰ）から出力された比較データＦＣＯＭＰと、第１バッファリング部１１でバッファリングされたデータとのいずれかを選択する第１選択部１２、及び第１選択部１２で選択されたデータをラッチする第１ラッチ部１３を含む。
【００１２】
第１バッファリング部１１はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに各々直列に連結されたインバータ１１１及び１１２、１２１及び１２２、１３１及び１３２、１４１及び１４２を含み、第１ラッチ部１３はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々ラッチするインバータ１１４乃至１１６、１２４乃至１２６、１３４乃至１３６、１４４乃至１４６を含む。
【００１３】
第１選択部１２は第１制御部１０１、第１スイッチング部１０２、及び第２スイッチング部１０３を備える。
【００１４】
第１制御部１０１は、第１スイッチング部１０２または第２スイッチング部１０３のスイッチングオンを制御するためのものであって、リードマルチプレクサＲＭＵＸがイネーブルされる時論理ハイに活性化されるリードマルチプレクサイネーブル信号ＲＭＵＸＥと制御信号ＭＤＱＥを入力とする第１ＮＡＮＤゲート１０４、制御信号ＭＤＱＥを反転させるインバータ１０５、インバータ１０５から出力された信号とリードマルチプレクサイネーブル信号ＲＭＵＸＥを入力とする第２ＮＡＮＤゲート１０６を備える。
【００１５】
第１スイッチング部１０２は、第１ＮＡＮＤゲート１０４から出力された信号によりスイッチングオンされる時に、比較データＦＣＯＭＰを第１ラッチ部１３に伝送する役割を遂行するものである。この第１スイッチング部１０２は、第１ＮＡＮＤゲート１０４から出力された信号を反転させるインバータ１０９と、一方の端子には第１ＮＡＮＤゲート１０４から出力された信号が入力され、他方の端子にはインバータ１０９から出力された信号が入力される伝送ゲート１０８とを備える。
【００１６】
第２スイッチング部１０３は、第２ＮＡＮＤゲート１０６から出力された信号によりスイッチングオンされる時に、第１バッファリング部１１から出力されたデータを第１ラッチ部１３へ伝送するためのものである。この第２スイッチング１０３は、第２ＮＡＮＤゲート１０６から出力された信号を反転させるインバータ１１０、一方の端子に第２ＮＡＮＤゲート１０６から出力された信号が入力されて他方の端子にインバータ１１０から出力された信号が入力される複数の伝送ゲート１１３、１２３、１３３、１４３を備える。
【００１７】
通常モードで制御信号ＭＤＱＥは論理ローになり、リードマルチプレクサイネーブル信号ＲＭＵＸＥは論理ハイになることにより、第１スイッチング部１０２がスイッチングオフされるとともに、第２スイッチング部１０３がスイッチングオンされる。したがって、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータは、第１バッファリング部１１及び第１ラッチ部１３を順に通過してデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられ、データ出力バッファ(図１のＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l)でバッファリングされた後データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて半導体メモリ装置外部へ出力される。
【００１８】
一方、テストモードにおいては、制御信号ＭＤＱＥが論理ハイになり、リードマルチプレクサイネーブル信号ＲＭＵＸＥも論理ハイになることにより、第１スイッチング部１０２はスイッチングオンされ、第２スイッチング部１０３はスイッチングオフされ、比較データＦＣＯＭＰはｉ群データバスＤＢｉにのみ載せられるようになる。ｉ群データバスＤＢｉに載せられた比較データＦＣＯＭＰはｉ群データ出力バッファＤＯＵＴ ＢＵＦ iに入力されてｉ群データ入出力チャンルＩ/Ｏiのみを通じて半導体メモリ装置外部へ出力される。
【００１９】
図３は上述の図１に示されたライトマルチプレクサＷＭＵＸ中いずれか一つの回路図である。
【００２０】
図３を参照すると、ライトマルチプレクサＷＭＵＸはデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータを各々バッファリングする第２バッファリング部２１、第２バッファリング部２１から出力されたデータ中のデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてに載せられたデータと、１本の代表データライン、例えばｉ群データラインＤｌi、に載せられたデータとのいずれかを選択する第２選択部２２、及び第２選択部２２で選択されたデータをラッチする第２ラッチ部２３とを含む。
【００２１】
第２バッファリング部２１はデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに各々直列に連結されたインバータ１５１及び１５２、１６１及び１６２、１７１及び１７２、１８１及び１８２を含み、第２ラッチ部２３は第２選択部２２から出力されたデータを各々ラッチするインバータ１５５乃至１５７、１６５乃至１６７、１７５乃至１７７、１８５乃至１８７を含む。
【００２２】
第２選択部２２は、第２制御部１９１、第３スイッチング部１９２、及び第４スイッチング部１９３を備える。
【００２３】
第２制御部１９１は第３スイッチング部１９２及び第４スイッチング部１９３をスイッチングオンするためのものであって、ライトマルチプレクサＷＭＵＸがイネーブルされる時に論理ハイに活性化されるライトマルチプレクサイネーブル信号ＷＭＵＸＥを反転させるインバータ１９４、インバータ１９４から出力された信号と制御信号ＭＤＱＥを入力にするＮＯＲゲート１９５、及びライトマルチプレクサイネーブル信号ＷＭＵＸＥと制御信号ＭＤＱＥを入力にする第３ＮＡＮＤゲート１９６を備える。
【００２４】
第３スイッチング部１９２は、ＮＯＲゲート１９５から出力された信号によりスイッチングオンされる時にデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータを第２ラッチ部２３へ伝送するためのものであって、ＮＯＲゲート１９５から出力された信号を反転させるインバータ１９８と、その一方の端子にはＮＯＲゲート１９５から出力された信号が入力されて他方の端子にはインバータ１９８から出力された信号が入力され複数の伝送ゲート１５３、１６３、１７３、１８３を備える。
【００２５】
第４スイッチング部１９３は、第３ＮＡＮＤゲート１９６から出力された信号によりスイッチングオンされる時に、ｉ群データラインＤｌiに載せられたデータのみを第２ラッチ部２３へ伝送するためのものであって、第３ＮＡＮＤゲート１９６から出力された信号を反転させるインバータ１９７と、一端には第３ＮＡＮＤゲート１９６から出力された信号が入力されて他端にはインバータ１９７から出力された信号が入力される複数の伝送ゲート１５４、１６４、１７４、１８４を備える。
【００２６】
上記のライトマルチプレクサＷＭＵＸの動作は次の通りである。
【００２７】
まず、制御信号ＭＤＱＥが論理ローにディスエーブルされる通常モードでは、第３スイッチング部１９２がスイッチングオンされるとともに第４スイッチング部１９３はスイッチングオフされ、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータは第２バッファリング部２１、第２ラッチ部２３、及びデータ入力ドライバＤＩＮＤＲＶ２４を順に通過し、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに各々載せられてメモリセルに貯蔵される。
【００２８】
一方、制御信号ＭＤＱＥが論理ハイに活性化されるテストモードでは、第３スイッチング部１９２がスイッチングオフされるとともに第４スイッチング部１９３がスイッチングオンされ、ｉ群データラインＤｌiに載せられたデータのみが第２バッファリング部２１でバッファリングされた後、第２ラッチ部２３を通じて４本のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられるようになる。言い換えればｉ群データラインＤｌiに載せられたデータは同時に４本のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlすべてに載せられてメモリセルへ伝送される。ここで、ｉ群データラインＤｌiに載せられたデータはｉ群データ入出力チャンネルＩ/Ｏiを通じて入力されたデータである。
【００２９】
【発明が解決しようとする課題】
以上説明したように、従来の半導体メモリ装置はテストモードにおいて代表データ入出力チャンネルが固定されており、このような半導体メモリ装置をデータ入出力チャンネル数が限定されたテスト装備でテストを行なうと、代表データ入出力チャンネルと関連された回路、例えばデータ出力バッファ、データ入力バッファ、リードマルチプレクサ、ライトマルチプレクサ等に断線、合線、漏れ電流等のようなフェイル(fail）が発生する場合、そのフェイル原因を捜し出すことができる。しかしながら、代表データ入出力チャンネルを除いた残りデータ入出力チャンネルと関連された回路にフェイルが発生する場合には、そのフェイル原因を捜し出すことができないという問題がある。
【００３０】
本発明の目的は、データ入出力チャンネル数を減らしながら、半導体メモリ装置内部のデータ入出力関連回路をすべてテストすることを可能とする、多数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置を提供することにある。
【００３１】
【課題を解決するための手段】
前記目的を達成するために本発明は複数群のデータ入出力チャンネルに載せられたデータを入力してバッファリングする複数群のデータ入力バッファ、テストモードでいずれか一つが活性化される複数の制御信号に応答し、前記複数群のデータ入力バッファでバッファリングされたデータをメモリセルに貯蔵する１群のライトマルチプレクサ、前記複数の制御信号に応答して前記メモリセルからデータを入力する１群のリードマルチプレクサ、前記リードマルチプレクサから出力されたデータをバッファリングして前記データ入出力チャンネルへ出力する複数群のデータ出力バッファ、及びテストモードで動作して前記メモリセルに貯蔵されたデータを入力して前記データを比較した比較データを前記リードマルチプレクサへ出力する１群の比較器を備え、
テストモードで前記制御信号中いずれか一つが活性化される場合、これに対応する１群のデータ入出力チャンネルのみにおいてデータが入力または出力されることを特徴とする、複数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置を提供する。
【００３２】
なお、前記制御信号は前記半導体メモリ装置内部のパッドを通じて入力されたり前記半導体メモリ装置外部から入力される信号の調合により活性化されることが望ましい。
【００３３】
したがって本発明によれば、データ入出力チャンネル群中いずれか一群を選択することによって半導体メモリ装置内部の前記一群のデータ入出力チャンネルと関連された回路をテストできて、データ入出力チャンネル群を順にすべて選択することによって半導体メモリ装置内部の全てのデータ入出力チャンネルと関連された回路をテストできる。
【００３４】
【発明の実施の形態】
以下添付した図面を参照して本発明の一実施形態を詳細に説明する。
【００３５】
図４は本発明の一実施形態による多数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置である。
【００３６】
図４を参照すると、この半導体メモリ装置は、４群のデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ l、１群のライトマルチプレクサＷＭＵＸ、１群のデータ入力ドライバＤＩＮＤＲＶ、１群のリードマルチプレクサＲＭＵＸ、４群のデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ l、及び１群の比較器ＣＯＭＰを備える。
【００３７】
データ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮＢＵＦ k、ＤＩＮ ＢＵＦ lは、４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて入力されたデータをバッファリングする。
【００３８】
ライトマルチプレクサＷＭＵＸは、４個の制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに各々応答する。制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは、テストモードにおいて上記４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlの中のいずれか１群が選択された時に、いずれか一つがイネーブルされるものである。入力されたデータは、データ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ lの中のいずれか一つでバッファリングされた後、４群のデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌl中いずれか１群に載せられたデータはライトマルチプレクサＷＭＵＸに入力される。そして、この入力されたデータは、データ入力ドライバＤＩＮＤＲＶを通過した後、４群のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルに貯蔵される。
【００３９】
リードマルチプレクサＲＭＵＸは、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに各々応答して比較器ＣＯＭＰから出力された比較データＦＣＯＭを入力とする。
【００４０】
データ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ lは、リードマルチプレクサＲＭＵＸから出力されて４群のデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられたデータを入力した後、これをバッファリングして、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて半導体装置外部へ出力する。
【００４１】
比較器ＣＯＭＰはテストモードで動作し、各々４群のデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを比較することによって比較データＦＣＯＭを出力する。
【００４２】
通常モードにおける半導体メモリ装置の動作は次の通りである。
【００４３】
本半導体メモリ装置の外部からデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じてデータが入力されると、当該データはデータ入力バッファＤＩＮ ＢＵＦ i、ＤＩＮ ＢＵＦ j、ＤＩＮ ＢＵＦ k、ＤＩＮ ＢＵＦ lで各々バッファリングされた後、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられて、ライトマルチプレクサＷＭＵＸに入力される。ライトマルチプレクサＷＭＵＸから出力されたデータは、データ入力ドライバＤＩＮＤＲＶに入力され、データ入力ドライバＤＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルにライトされる。
【００４４】
そして、メモリセルに貯蔵されたデータは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてリードマルチプレクサＲＭＵＸに入力され、リードマルチプレクサＲＭＵＸから出力されたデータはデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられてデータ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ lに入力される。データ出力バッファＤＯＵＴ ＢＵＦ i、ＤＯＵＴ ＢＵＦ j、ＤＯＵＴ ＢＵＦ k、ＤＯＵＴ ＢＵＦ lでバッファリングされたデータは、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlを通じて当該半導体メモリ装置外部へ出力される。
【００４５】
この時、リードマルチプレクサＲＭＵＸとライトマルチプレクサＷＭＵＸに入力される制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは、パッドを通じて当該半導体メモリ装置の外部から入力されたり、当該半導体メモリ装置外部から入力される信号の調合により発生される。
【００４６】
一方、テストモードにおける半導体メモリ装置の動作は次の通りである。
【００４７】
まず、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥl中いずれか一つ、例えばｉ番制御信号ＭＤＱＥiが活性化されｉ群データ入出力チャンネルＩ/Ｏiを通じてデータが入力された場合、このデータはｉ群データ入力バッファＤＩＮ ＢＵＦ iでバッファリングされた後、ｉ群データラインＤｌiを通じてライトマルチプレクサＷＭＵＸに入力される。ライトマルチプレクサＷＭＵＸから出力されたデータはデータ入力ドライバＤＩＮＤＲＶに入力されて、データ入力ドライバＤＩＮＤＲＶから出力されたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlのすべてに載せられてメモリセルにライトされる。
【００４８】
そして、メモリセルに貯蔵されたデータは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlを通じて比較器ＣＯＭＰに入力されて、比較器ＣＯＭＰから出力された比較データＦＣＯＭはリードマルチプレクサＲＭＵＸとｉ群データ出力バッファＤＯＵＴ ＢＵＦ iを順に通過した後、前記ｉ群データ入出力チャンネルＩ/Ｏiを通じて前記半導体メモリ装置外部へ出力される。
【００４９】
またj群制御信号ＭＤＱＥjが活性化された場合には、データはj群データ入出力チャンネルＩ/Ｏjを通じて入出力される。
【００５０】
したがって本実施形態では、ライトマルチプレクサＷＭＵＸとリードマルチプレクサＲＭＵＸが制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlに応答するようにして、通常モードでは４群のデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlすべてにデータが入力または出力されるようにし、テストモードでは制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥl中いずれか一つを活性化させることによってこれに対応する１群のデータ入出力チャンネルのみを通じてデータが入力または出力されるようにすることができる。
【００５１】
図５は上述の図４に示されたリードマルチプレクサＲＭＵＸ中のいずれか一つの回路を示す図である。
【００５２】
図５を参照すると、リードマルチプレクサＲＭＵＸは、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々バッファリングする第１バッファリング部５１と、比較器(図４のＣＯＭＰ)から出力された比較データＦＣＯＭ及び第１バッファリング部５１でバッファリングされたデータ中のいずれかを選択する第１選択部５２と、第１選択部５２で選択されたデータをラッチした後データバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌへ出力する第１ラッチ部５３とを含む。
【００５３】
第１バッファリング部５１は、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯl各々に直列に連結されたインバータ２１１及び２１２、２２１及び２２２、２３１及び２３２、２４１及び２４２を含み、第１ラッチ部５３はデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータを各々ラッチするインバータ２１４乃至２１６、２２４乃至２２６、２３４乃至２３６、２４４乃至２４６を含む。
【００５４】
第１選択部５２は、第１制御部２０１、第１スイッチング部２０２、及び第２スイッチング部２０３を備えている。
【００５５】
第１制御部２０１は、第１スイッチング部２０２または第２スイッチング部２０３をスイッチングオンするためのものである。この第１制御部２０１は、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか２つ、例えばｉ番制御信号ＭＤＱＥiとｊ番制御信号ＭＤＱＥjを入力とする第１ＮＯＲゲート２０４と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の他の２つ、例えばｋ番制御信号ＭＤＱＥkとｌ番制御信号ＭＤＱＥlを入力にする第２ＮＯＲゲート２０５と、第１及び第２ＮＯＲゲート２０４、２０５から出力される信号を入力とする第１ＮＡＮＤゲート２０６と、第１ＮＡＮＤゲート２０６から出力された信号を反転させるインバータ２０７と、インバータ２０７から出力された信号とリードマルチプレクサＲＭＵＸをイネーブルする時に論理ハイに活性化されるリードマルチプレクサイネーブル信号ＲＭＵＸＥを入力とする第２ＮＡＮＤゲート２０８と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つとリードマルチプレクサイネーブル信号ＲＭＵＸＥを入力にする第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１とを備える。
【００５６】
言い換えれば、例えば、第３ＮＡＮＤゲート２５１にはリードマルチプレクサイネーブル信号ＲＭＵＸＥとｉ番制御信号ＭＤＱＥiが入力され、第４ＮＡＮＤゲート２６１にはリードマルチプレクサイネーブル信号ＲＭＵＸＥとｊ番制御信号ＭＤＱＥjが入力される。
【００５７】
第１スイッチング部２０２は、第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１から出力された信号に応答してスイッチングオンされる時に、比較データＦＣＯＭを第１ラッチ部５３に伝送する役割をするためのものである。この第１スイッチング部２０２は、第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１から各々出力された信号を反転させるインバータ２５２、２６２、２７２、２８２と、一端には第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１から出力された信号が入力されてその他端にはインバータ２５２、２６２、２７２、２８２から出力された信号が入力される伝送ゲート２５３、２６３、２７３、２８３を備えている。
【００５８】
言い換えれば、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つ、例えばｉ番制御信号ＭＤＱＥiが活性化される場合、ｉ番制御信号ＭＤＱＥiに連結された伝送ゲート２５３のみがスイッチングオンされる。その結果、比較データＦＣＯＭＰは伝送ゲート２５３のみを通じて第１ラッチ部５３に伝送される。
【００５９】
第２スイッチング部２０３は、第２ＮＡＮＤゲート２０８から出力された信号に応答してスイッチングオンされる時に、第１バッファリング部５１から出力されたデータすべてを第１ラッチ部５３に伝送するためのものである。この第２スイッチング部２０３は、第２ＮＡＮＤゲート２０８から出力された信号を反転させるインバータ２０９と、その一端には第２ＮＡＮＤゲート２０８から出力された信号が入力されてその他端にはインバータ２０９から出力された信号が入力される複数の伝送ゲート２１３、２２３、２３３、２４３を備えている。
【００６０】
言い換えれば、第１スイッチング部２０２と第２スイッチング部２０３は通常モードとテストモードにより相互相補的にスイッチングオンまたはスイッチングオフされることになる。
【００６１】
まず、通常モードにおけるリードマルチプレクサＲＭＵＸの動作を示すと次の通りである。
【００６２】
通常モードでは制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlすべてが論理ローにディスエーブルされているので、第１制御部２０１の第２ＮＡＮＤゲート２０８の出力端は論理ローになり、第３乃至第６ＮＡＮＤゲート２５１、２６１、２７１、２８１の出力端は全て論理ハイになる。このため、第１スイッチング部２０２はスイッチングオフされ第２スイッチング部２０３はスイッチングオンされる。
【００６３】
したがってデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられたデータは、第１バッファリング部５１及び第１ラッチ部５３を順に通過してデータバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに各々載せられるようになる。
【００６４】
データバスＤＢｉ、ＤＢｊ、ＤＢｋ、ＤＢｌに載せられたデータはデータ入出力チャンネル(図４のＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl)を通じて半導体メモリ装置外部へ出力される。
【００６５】
一方、テストモードにおけるリードマルチプレクサＲＭＵＸの動作を示せば次の通りである。
【００６６】
制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つ、例えばｉ番制御信号ＭＤＱＥiが論理ハイに活性化された場合、第１制御部２０１の第２ＮＡＮＤゲート２０８の出力端は論理ハイになり、第２スイッチング部２０３がターンオフされる。
【００６７】
そして、第３ＮＡＮＤゲート２５１の出力端が論理ローになり、第４乃至第６ＮＡＮＤゲート２６１、２７１、２８１の出力端は論理ハイとなる。その結果、ｉ番制御信号ＭＤＱＥiに連結された伝送ゲート２５３のみスイッチングオンされて、比較データＦＣＯＭはｉ群データバスＤＢｉにのみ載せられる。そして、このｉ群データバスＤＢｉに載せられたデータはｉ群データ入出力チャンネル（図４のＩ/Ｏi）を通じて半導体メモリ装置外部へ出力される。
【００６８】
また、ｊ番制御信号ＭＤＱＥjのみ論理ハイに活性化された場合には、第４ＮＡＮＤゲート２６１の出力端が論理ローになり、第３、５、６ＮＡＮＤゲート２５１、２７１、２８１の出力端は論理ハイとなる。この結果、比較データＦＣＯＭはｊ群データバスＤＢｊにのみ載せられｊ群データバスＤBｊに載せられたデータはｊ群データ入出力チャンネルＩ/Ｏjを通じて出力される。
【００６９】
したがって前述したリードマルチプレクサＲＭＵＸはテストモードにおいて、複数の制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つが活性化される時に、当該半導体メモリ装置はデータ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏlの中の活性化された制御信号に対応するいずれか一つの入出力チャンネルのみにデータを出力する。
【００７０】
図６は上述の図４に示されたライトマルチプレクサＷＭＵＸの中のいずれか一つの回路を示す図である。
【００７１】
図６を参照すると、ライトマルチプレクサＷＭＵＸはデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータを各々バッファリングする第２バッファリング部６１と、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlの中のいずれか一つに入力されてバッファリングされたデータとデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてに入力されてバッファリングされたデータのうちのいずれかを選択する第２選択部６２と、第２選択部６２で選択されたデータをラッチする第２ラッチ部６３とを備える。
【００７２】
第２バッファリング部６１はデータラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに各々直列に連結されたインバータ３１１及び３１２、３２１及び３２２、３３１及び３３２、３４１及び３４２を含む。また、第２ラッチ部６３は、第２選択部６２から出力されたデータを各々ラッチするインバータ３１８乃至３２０、３２８乃至３３０、３３８乃至３４０、３４８乃至３５０を含む。
【００７３】
第２選択部６２は第２制御部３０１、第３スイッチング部３０２、及び第４スイッチング部３０３を備えている。第２制御部３０１は、ライトマルチプレクサＷＭＵＸがイネーブルされる時に論理ハイに活性化されるライトマルチプレクサイネーブル信号ＷＭＵＸＥと制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlを入力として、第３スイッチング部３０２及び第４スイッチング部３０３のいずれか一方をスイッチングオンするものである。この第２制御部３０１は、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つとライトマルチプレクサイネーブル信号ＷＭＵＸＥを入力とする第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか２つ、例えばｉ番制御信号ＭＤＱＥiとｊ番制御信号ＭＤＱＥj、を入力とする第１１ＮＯＲゲート３５５と、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の他の２つ、例えばｋ番制御信号ＭＤＱＥkとｌ番制御信号ＭＤＱＥl、を入力とする第１２ＮＯＲゲート３５６と、第１１及び第１２ＮＯＲゲート３５５、３５６から出力される信号を入力にする第１５ＮＡＮＤゲート３５７と、ライトマルチプレクサイネーブル信号ＷＭＵＸＥを反転させるインバータ３５８と、インバータ３５８から出力された信号と第１５ＮＡＮＤゲート３５７から出力された信号を入力とする第１３ＮＯＲゲート３５９とを備える。
【００７４】
言い換えれば、第１３ＮＯＲゲート３５９は第３スイッチング部３０２をスイッチングオンするための信号を出力し、第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４は第４スイッチング部３０３をスイッチングオンするための信号を出力する。
【００７５】
第３スイッチング部３０２は、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlすべてを通じて入力されて第２バッファリング部６１でバッファリングされたデータを第２ラッチ部６３へ伝送するためのものである。この第３スイッチング部３０２は、第１３ＮＯＲゲート３５９から出力された信号を反転させるインバータ３６０と、その一端には第１３ＮＯＲゲート３５９から出力された信号が入力されてその他端にはインバータ３６０から出力された信号が入力される複数の伝送ゲート３１３、３２３、３３３、３４３とを備えている。
【００７６】
第４スイッチング部３０３は、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlの中のいずれか一つを通じて入力されたデータを、第２ラッチ部６３へ伝送するためのものであって、第１乃至第４伝送部３０４、３０５、３０６、３０７を備える。
【００７７】
第１乃至第４伝送部３０４、３０５、３０６、３０７は、それぞれ第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４から出力される信号を反転させるインバータ３６１、３６２、３６３、３６４と、その一端には第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４から出力された信号のうちのいずれか一つが入力されてその他端にはインバータ３６１、３６２、３６３、３６４のいずれか一つから出力された信号が入力される複数の伝送ゲート３１４乃至３１７、３２４乃至３２７、３３４乃至３３７、３４４乃至３４７を備えている。
【００７８】
すなわち、第１伝送部３０４が第１１ＮＡＮＤゲート３５１から出力された信号に応答してスイッチングオンされた場合、ｉ群データラインＤｌiに載せられたデータは第１伝送部３０４、第２ラッチ部６３、及びデータ入力ドライバＤＩＮＤＲＶ６４を順に通過した後、全データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルに貯蔵される。
【００７９】
ここで、データ入力ドライバＤＩＮＤＲＶ６４は、第２ラッチ部６３から出力されたデータがデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに直ちに載せられる場合に発生する直流パス(DC current path)を防止する役割をする。
【００８０】
言い換えれば、第３スイッチング部３０２と第４スイッチング部３０３は通常モードとテストモードによって相互相補的にスイッチングオンまたはスイッチングオフされる。
【００８１】
まず、通常モードにおけるライトマルチプレクサＷＭＵＸの動作を示すと次の通りである。
【００８２】
通常モードでは、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlは論理ローにディスエーブルされるので第１１乃至第１４ＮＡＮＤゲート３５１、３５２、３５３、３５４及び第１３ＮＯＲゲート３５９の出力端は論理ハイとなる。したがって第３スイッチング部３０２はスイッチングオンされ、第４スイッチング部３０３はスイッチングオフされ、この結果、データラインＤｌi、Ｄｌj、Ｄｌk、Ｄｌlに載せられたデータはデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられてメモリセルに貯蔵される。
【００８３】
一方、テストモードでは、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のいずれか一つが論理ハイに活性化されるので、第１３ＮＯＲゲート３５９の出力端は論理ローになり、第３スイッチング部３０２はスイッチングオフされる。
【００８４】
例えば、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のｉ番制御信号ＭＤＱＥiが論理ハイに活性化された場合、第１１ＮＡＮＤゲート３５１の出力端が論理ローになり、第４スイッチング部３０３の第１伝送部３０４のみスイッチングオンされる。したがってｉ群データラインＤｌiに載せられたデータは、第１伝送部３０４を通じてデータ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられる。
【００８５】
また、制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中のｊ番制御信号ＭＤＱＥjが論理ハイに活性化された場合は、第１２ＮＡＮＤゲート３５２の出力端が論理ローになり、第４スイッチング部３０３の第２伝送部３０５のみがスイッチングオンされる。したがってｊ群データラインＤｌjに載せられたデータは第２伝送部３０５を通過し、データ入出力線ＤＩＯi、ＤＩＯj、ＤＩＯk、ＤＩＯlに載せられる。
【００８６】
以上説明したように、上記実施形態によれば、テストモードにおいてライトマルチプレクサＷＭＵＸ中のいずれか一つが複数の制御信号ＭＤＱＥi、ＭＤＱＥj、ＭＤＱＥk、ＭＤＱＥlの中の活性化されたいずれか一つによりイネーブルされ、データ入出力チャンネルＩ/Ｏi、Ｉ/Ｏj、Ｉ/Ｏk、Ｉ/Ｏl中、当該活性化された制御信号に対応されるいずれか一つのみにデータが入力される。
【００８７】
なお、上記のようなテスト方法は、ＭＤＱ(Merged DQ)のみならずＲＤＱ(Reduced DQ)にも応用できる。
【００８８】
また、本発明は上述した実施形態に限らず、多くの変形が本発明の技術的思想内で当分野で通常の知識を有する者によって可能なことは明白である。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、多数群のデータ入出力チャンネル中のいずれか一群が選択されてテストされる半導体メモリ装置において、データ入出力チャンネル数を減らしながら、半導体メモリ装置内部のデータ入出力関連回路をすべてテストすることが可能となる。
【図面の簡単な説明】
【図１】従来技術による代表データ入出力チャンネル群を通じてテストされる半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示されたリードマルチプレクサＲＭＵＸ中の一つの回路を示す図である
【図３】図１に示されたライトマルチプレクサＷＭＵＸ中の一つの回路を示す図である。
【図４】本発明の実施形態による多数群のデータ入出力チャンネル中いずれか一群が選択されてテストされる半導体メモリ装置の構成を示すブロック図である。
【図５】図４に示されたリードマルチプレクサＲＭＵＸ中の一つの回路を示す図である。
【図６】図４に示されたライトマルチプレクサＷＭＵＸ中の一つの回路を示す図である。
【符号の説明】
ＣＯＭＰ 比較器
ＤＢ データバス
ＤＩＮ ＢＵＦ データ入力バッファ
ＤＩＮＤＲＶ データ入力ドライバ
ＤＩＯ データ入出力線
Ｄｌ データライン
ＤＯＵＴ ＢＵＦ データ出力バッファ
ＦＣＯＭ 比較データ
Ｉ/Ｏ データ入出力チャンネル
ＭＤＱＥ 制御信号
ＲＭＵＸ リードマルチプレクサ
ＷＭＵＸ ライトマルチプレクサ
Claims (17)
- 複数群のデータ入出力チャンネルに載せられたデータを入力してバッファリングする複数群のデータ入力バッファと、
テストモードでいずれか一つが活性化される複数の制御信号に応答し、前記複数群のデータ入力バッファでバッファリングされたデータをメモリセルに貯蔵するための１群のライトマルチプレクサと、
前記複数の制御信号に応答して前記メモリセルからデータを入力する１群のリードマルチプレクサと、
前記リードマルチプレクサから出力されたデータをバッファリングして前記データ入出力チャンネルへ出力する複数群のデータ出力バッファと、
テストモードで動作して前記メモリセルに貯蔵されたデータを入力して前記データを比較し、得られた比較データを前記リードマルチプレクサへ出力する１群の比較器とを備え、
前記テストモードで前記制御信号中のいずれか一つが活性化された場合、これに対応する１群のデータ入出力チャンネルのみにおいてデータが入力または出力されることを特徴とする半導体メモリ装置。 - 前記制御信号は、前記半導体メモリ装置内部のパッドを通じて入力され、該制御信号に応じて複数群のデータ入出力チャンネル中のいずれか一群が選択されてテストされるることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記制御信号は、前記半導体メモリ装置外部から入力される信号の調合により活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記リードマルチプレクサは、
前記メモリセルに貯蔵されたデータを入力してバッファリングする第１バッファリング部と、
前記比較データ及び前記第１バッファリング部から出力されたデータのいずれかを選択する第１選択部と、
前記第１選択部から出力されたデータをラッチする第１ラッチ部とを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第１選択部は、
複数の第１スイッチング手段を含み、該第１スイッチング手段の中のいずれか一つがスイッチングオンされる場合に前記比較データを伝送する第１スイッチング部と、
複数の第２スイッチング手段を含み、該第２スイッチング手段がスイッチングオンされる場合に前記第１バッファリング部から出力されたデータを伝送する第２スイッチング部と、
前記リードマルチプレクサをイネーブルするためのリードマルチプレクサイネーブル信号と前記制御信号に応答して前記第１スイッチング手段中のいずれか一つをスイッチングオンするための信号または前記第２スイッチング手段をスイッチングオンするための信号を出力する第１制御部とを備えることを特徴とする請求項４に記載の半導体メモリ装置。 - 前記第２スイッチング手段は、通常モードでスイッチングオンされることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記第１スイッチング手段中のいずれか一つは、前記テストモードでスイッチングオンされることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記第１スイッチング手段と第２スイッチング手段は、通常モードとテストモードによって相互相補的にスイッチングオンまたはスイッチングオフされることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記第２スイッチング手段がスイッチングオンされる場合、前記第１バッファリング部から出力されたデータは前記複数群のデータ入出力チャンネルを通じて出力されることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記第１スイッチング手段中いずれか一つがスイッチングオンされる場合、前記比較データは前記複数群のデータ入出力チャンネル中のいずれか１群のデータ入出力チャンネルを通じて出力されることを特徴とする請求項５に記載の半導体メモリ装置。
- 前記ライトマルチプレクサは、
前記データ入力バッファから出力されたデータをバッファリングする第２バッファリング部と、
前記第２バッファリング部から出力されたデータ中の前記複数群のデータ入出力チャンネルすべてに入力されたデータと、いずれか１群のデータ入出力チャンネルに入力されたデータとのいずれかを選択する第２選択部と、
前記第２選択部から出力されたデータをラッチする第２ラッチ部とを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第２選択部は、
複数の第３スイッチング手段を含み、該第３スイッチング手段がスイッチングオンされる場合に前記複数群のデータ入出力チャンネルすべてを通じて入力されたデータを伝送する第３スイッチング部と、
複数の第４スイッチング手段を含み、該第４スイッチング手段群中のいずれか一つがスイッチングオンされる場合に、前記複数群のデータ入出力チャンネル中のいずれか１群のデータ入出力チャンネルを通じて入力されたデータを伝送する第４スイッチング部と、
前記ライトマルチプレクサをイネーブルするためのライトマルチプレクサイネーブル信号と前記制御信号に応答して前記第４スイッチング手段中いずれか一つをスイッチングオンするための信号または前記第３スイッチング手段をスイッチングオンするための信号を出力する第２制御部とを備えることを特徴とする請求項１１に記載の半導体メモリ装置。 - 前記第３スイッチング手段は、通常モードでスイッチングオンされることを特徴とする請求項１２に記載の半導体メモリ装置。
- 前記第４スイッチング手段中のいずれか一つは、テストモードでスイッチングオンされることを特徴とする請求項１２に記載の半導体メモリ装置。
- 前記第３スイッチング手段がスイッチングオンされる場合、前記複数群のデータ入出力チャンネルすべてを通じて入力されたデータがメモリセルに貯蔵されることを特徴とする請求項１２に記載の半導体メモリ装置。
- 前記第４スイッチング手段中のいずれか一つがスイッチングオンされる場合、前記複数群のデータ入出力チャンネル中いずれか１群のデータ入出力チャンネルを通じて入力されたデータのみがメモリセルに貯蔵されることを特徴とする請求項１２に記載の半導体メモリ装置。
- 前記第３スイッチング手段と前記第４スイッチング手段は、通常モードとテストモードによって相互相補的にスイッチングオンまたはスイッチングオフされることを特徴とする請求項１２に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980002780A KR100265764B1 (ko) | 1998-02-02 | 1998-02-02 | 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치 |
| KR98-2780 | 1998-02-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238399A JPH11238399A (ja) | 1999-08-31 |
| JP3661973B2 true JP3661973B2 (ja) | 2005-06-22 |
Family
ID=19532325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30131498A Expired - Fee Related JP3661973B2 (ja) | 1998-02-02 | 1998-10-22 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6038182A (ja) |
| JP (1) | JP3661973B2 (ja) |
| KR (1) | KR100265764B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607657B1 (ko) * | 2000-08-29 | 2006-08-02 | 매그나칩 반도체 유한회사 | 반도체 메모리 소자의 데이터 출력 장치 |
| KR20020049386A (ko) * | 2000-12-19 | 2002-06-26 | 윤종용 | 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체메모리 장치 및 데이터 마스킹 방법 |
| KR100382555B1 (ko) * | 2001-03-09 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 입출력 장치 |
| KR100564033B1 (ko) | 2003-12-05 | 2006-03-23 | 삼성전자주식회사 | 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법 |
| KR100557225B1 (ko) | 2004-11-04 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리 장치의 데이터 입/출력 방법 및 이를 위한반도체 메모리 장치 |
| KR100716733B1 (ko) * | 2005-05-30 | 2007-05-14 | 삼성전자주식회사 | 반도체 장치 및 그 테스트 방법 |
| US7599242B2 (en) | 2005-09-28 | 2009-10-06 | Hynix Semiconductor Inc. | Test circuit for multi-port memory device |
| KR100842757B1 (ko) * | 2005-09-28 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100748461B1 (ko) | 2006-09-13 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입력 회로 및 방법 |
| KR100824779B1 (ko) * | 2007-01-11 | 2008-04-24 | 삼성전자주식회사 | 반도체 메모리 장치의 데이터 출력 경로 및 데이터 출력방법 |
| KR100892640B1 (ko) | 2007-05-10 | 2009-04-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| KR100837825B1 (ko) | 2007-05-14 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입력 회로 및 방법 |
| KR100911865B1 (ko) | 2007-06-27 | 2009-08-11 | 주식회사 하이닉스반도체 | 입력장치를 구비하는 반도체메모리소자 |
| TWI404070B (zh) * | 2009-01-07 | 2013-08-01 | Etron Technology Inc | 晶片資料壓縮測試多工電路與晶片測試電路 |
| JP6013711B2 (ja) * | 2011-09-01 | 2016-10-25 | ラピスセミコンダクタ株式会社 | 半導体集積回路及び半導体集積回路のデバッグ方法 |
| KR101889509B1 (ko) * | 2012-04-20 | 2018-09-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
| JP7057660B2 (ja) * | 2017-12-25 | 2022-04-20 | ラピスセミコンダクタ株式会社 | 半導体集積回路 |
| WO2020030590A1 (en) * | 2018-08-08 | 2020-02-13 | Numascale As | A digital circuit testing and analysis module, system and method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235200A (ja) * | 1994-02-24 | 1995-09-05 | Toshiba Corp | 半導体記憶装置 |
| JPH0991998A (ja) * | 1995-09-20 | 1997-04-04 | Nittetsu Semiconductor Kk | 半導体記憶装置 |
| JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
| US5793687A (en) * | 1996-12-03 | 1998-08-11 | Mitsubishi Semiconductor America, Inc. | Micro ROM testing system using micro ROM timing circuitry for testing operations |
-
1998
- 1998-02-02 KR KR1019980002780A patent/KR100265764B1/ko not_active IP Right Cessation
- 1998-10-22 JP JP30131498A patent/JP3661973B2/ja not_active Expired - Fee Related
- 1998-11-24 US US09/199,026 patent/US6038182A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990068881A (ko) | 1999-09-06 |
| JPH11238399A (ja) | 1999-08-31 |
| US6038182A (en) | 2000-03-14 |
| KR100265764B1 (ko) | 2000-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3661973B2 (ja) | 半導体メモリ装置 | |
| US6944737B2 (en) | Memory modules and methods having a buffer clock that operates at different clock frequencies according to the operating mode | |
| US7602660B2 (en) | Redundancy circuit semiconductor memory device | |
| US6188619B1 (en) | Memory device with address translation for skipping failed memory blocks | |
| US9285415B2 (en) | Built-off test device and test system including the same | |
| US6252805B1 (en) | Semiconductor memory device including programmable output pin determining unit and method of reading the same during test mode | |
| JP3645294B2 (ja) | 半導体メモリ装置の多重ビットテスト回路 | |
| JPH02154177A (ja) | 複数個の異なった機能ブロックを有する単一のチップにテストを行なうためのモジュールのテスト構造 | |
| KR970051420A (ko) | 반도체 메모리장치의 병렬테스트회로 | |
| US6502214B1 (en) | Memory test circuit | |
| US5912899A (en) | Merged data memory testing circuits and related methods which provide different data values on merged data lines | |
| US6301182B1 (en) | Semiconductor memory device | |
| US5197070A (en) | Scan register and testing circuit using the same | |
| US7872939B2 (en) | Semiconductor memory device | |
| US20090254784A1 (en) | Semiconductor memory device and system using semiconductor memory device | |
| US7246277B2 (en) | Test bus architecture for embedded RAM and method of operating same | |
| US6570515B2 (en) | Decoder for reducing test time for detecting defective switches in a digital-to-analog converter | |
| JP2891979B1 (ja) | 部分書き換え可能なｐｌｄ | |
| EP0797146B1 (en) | Data input/output managing device, particularly for a non-volatile memory | |
| KR100505431B1 (ko) | 반도체 메모리 장치의 테스트 회로 | |
| US6442097B2 (en) | Virtual channel DRAM | |
| KR100194201B1 (ko) | 반도체 메모리 장치의 테스트 회로 | |
| KR100378684B1 (ko) | 병렬 테스트 회로 | |
| US7649789B2 (en) | Semiconductor memory device with various delay values | |
| US7075834B2 (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050318 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120401 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130401 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140401 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |