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JP3648585B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
例えば、CCD(charge coupled device)等の半導体装置は回路基板上に搭載される場合が多い。図12は従来のこのような半導体装置を回路基板上に搭載したものの一例を示したものである。この場合の半導体装置1はCCDであり、上面中央部に光センサ機能部2が突出した状態で形成されたシリコン基板3を備えている。光センサ機能部2を除くシリコン基板3の上面には初期酸化膜4が形成されている。初期酸化膜4の上面周辺部には複数の接続パッド5が光センサ機能部2の複数の入出力部(図示せず)に引き回し線6を介して接続されて形成されている。接続パッド5及び引き回し線6を含む初期酸化膜4の上面及び光センサ機能部2の上面には保護膜7が形成されている。この場合、保護膜7の接続パッド5の中央部に対応する部分には開口部8が形成され、接続パッド5の中央部が開口部8を介して露出されている。一方、回路基板9の上面の所定の箇所は半導体装置搭載エリア10となっている。回路基板9の上面において半導体装置搭載エリア10の外周部には複数の接続端子11が設けられている。そして、半導体装置1のシリコン基板3は回路基板9の半導体装置搭載エリア10に接着剤12を介して接着され、半導体装置1の接続パッド5と回路基板9の接続端子11とがボンディングワイヤ13によって接続されている。
【0003】
ところで、半導体装置1を回路基板9上に搭載する場合、例えばフリップチップボンディング方式によって搭載する方法もあるが、上述したように、半導体装置1の接続パッド5を上面側に露出させ、ボンディングワイヤ13を用いたワイヤボンディング方式によって搭載している。この理由は、半導体装置1の光センサ機能部2を上面側に露出させるためである。
【0004】
【発明が解決しようとする課題】
このように、半導体装置1を回路基板9上にボンディングワイヤ13を用いたワイヤボンディング方式によって搭載しているので、回路基板9上において半導体装置1を実質的に搭載するためのエリアが図12において符号14で示すように接続端子11を含むエリアとなり、すなわち実質的な半導体装置搭載エリア14の平面サイズが半導体装置1自体の平面サイズよりも大きくなり、これに応じて回路基板9の平面サイズも大きくなり、全体的に大型化するという問題があった。
この発明の課題は、半導体装置の実質的な搭載エリアを小さくすることである。
【0005】
【課題を解決するための手段】
請求項1記載の発明に係る半導体装置は、一の面に複数の第1の接続パッドを備えた半導体基板と、該半導体基板の他の面からその内部に前記第1の接続パッドに達するように形成された複数の開口部と、該開口部内に前記第1の接続パッドと接続された状態で形成され、メッキによって形成された少なくとも2種類の金属層からなる複数の内部導通部と、前記半導体基板の他の面に前記内部導通部と接続された状態で形成された複数の第2の接続パッドとを具備するものである。請求項6記載の発明に係る半導体装置の製造方法は、一の面に複数の第1の接続パッドを備えた半導体基板の他の面に、前記第1の接続パッドに対応する箇所に開口部を有する、少なくとも2層構造を有する多層金属膜を形成し、該多層金属膜の前記開口部を介して前記半導体基板をエッチングして、前記半導体基板の他の面からその内部に複数の開口部を前記第1の接続パッドに達するように形成し、前記多層金属膜を剥離した後、メッキにより、少なくとも2種類の金属層を前記開口部内のみに形成して、前記開口部内に複数の内部導通部を前記第1の接続パッドに接続させて形成し、前記半導体基板の他の面に複数の第2の接続パッドを前記内部導通部に接続させて形成するようにしたものである。
【0006】
この発明によれば、一の面に複数の第1の接続パッドを備えた半導体基板の他の面に複数の第2の接続パッドが第1の接続パッドに内部導通部を介して接続されて形成されているので、半導体装置の一の面を上面側に露出させた状態で半導体装置を回路基板上に搭載する場合、半導体装置の他の面の第2の接続パッドを回路基板の接続端子に対向させることができ、この結果半導体装置を回路基板上にフリップチップボンディング方式と同じような方式によって搭載することができ、したがって半導体装置の実質的な搭載エリアの平面サイズを半導体装置自体の平面サイズとほぼ同じにすることができ、すなわち半導体装置の実質的な搭載エリアを小さくすることができる。
【0007】
【発明の実施の形態】
図1〜図11はそれぞれこの発明の一実施形態における半導体装置の各製造工程を示したものである。そこで、これらの図を順に参照しながら、この実施形態の半導体装置の構造についてその製造方法と併せて説明する。
【0008】
まず、図1に示すように、シリコン基板(半導体基板)21の上面中央部に光センサ機能部22が突出した状態で形成され、光センサ機能部22を除くシリコン基板21の上面に酸化シリコンからなる初期酸化膜23が形成され、初期酸化膜23の上面の所定の複数箇所にアルミニウム等からなる接続パッド(第1の接続パッド)24が光センサ機能部22の複数の入出力部(図示せず)に引き回し線25を介して接続されて形成され、接続パッド24及び引き回し線25を含む初期酸化膜23の上面及び光センサ機能部22の上面に酸化シリコン等からなる保護膜26が形成され、その上面に金属多層膜27が形成され、シリコン基板21の下面に酸化シリコンからなる初期酸化膜28が形成され、その下面に金属多層膜29が形成されたものを用意する。この場合、両金属多層膜27、29は、後で説明するように、シリコン基板21をエッチングする際のマスク等を形成するためのものであり、クロム、チタン、タングステン等からなる内層と金等からなる外層との2層構造となっているが3層以上であってもよい。
【0009】
次に、図2に示すように、上側の金属多層膜27の上面に保護膜30を形成し、下側の金属多層膜29の下面に、接続パッド23に対応する部分に開口部31aを有するレジストパターン31を形成する。この場合、保護膜30はレジストパターン31と同一の材料からなっているが、ワニス等であってもよい。
【0010】
次に、図3に示すように、レジストパターン31をマスクとして、下側の金属多層膜29をエッチングし、次いでフッ化水素系のエッチング液を用いて下側の初期酸化膜28をエッチングする。すると、レジストパターン31の開口部31aに対応する部分における下側の金属多層膜29及び下側の初期酸化膜28に開口部29a、28aが形成される。この場合、上側の金属多層膜27は、保護膜30によって覆われているので、エッチングされない。この後、保護膜30及びレジストパターン31を剥離する。
【0011】
次に、図4に示すように、下側の金属多層膜29をマスクとして水酸化カリウム系のエッチング液を用いてシリコン基板21をエッチングすると、下側の金属多層膜29の開口部29aに対応する部分におけるシリコン基板21に開口部21aが形成される。
【0012】
次に、図5に示すように、下側の金属多層膜29をマスクとして上側の初期酸化膜23をエッチングすると、下側の金属多層膜29の開口部29aに対応する部分における上側の初期酸化膜23に開口部23aが形成される。この場合、保護膜26は上側の金属多層膜27によって覆われているので、エッチングされない。そして、この状態では、開口部29a、28a、21a、23aを介して上側の接続パッド24が下面側に露出される。この後、上側及び下側の金属多層膜27、29を剥離する。
【0013】
次に、図6に示すように、ジンケート処理を施すことにより、開口部28a、21a、23aを介して露出された上側の接続パッド24の下面に形成された図示しない自然酸化膜をエッチングして除去するとともに、アルミニウムと亜鉛とを置換させて、上側の接続パッド24の下面に亜鉛核32を形成する。
【0014】
次に、図7に示すように、開口部28a、21a、23aを介して露出された亜鉛核32の下面に無電解メッキによりニッケルメッキ層33を膜厚数μm程度に形成する。
【0015】
次に、図8に示すように、開口部28a、21aを介して露出されたニッケルメッキ層33の下面に無電解メッキにより銅メッキ層34を下側の初期酸化膜28の下面まで形成する。これにより、開口部28a、21a、23a内には亜鉛核32とニッケルメッキ層33と銅メッキ層34とからなる内部導通部が形成される。
【0016】
次に、図9に示すように、銅メッキ層34及び下側の初期酸化膜28の下面にスパッタ法あるいは真空蒸着法等によって接続パッド形成用層35を形成する。この場合、接続パッド形成用層35は、クロム、チタン、チタン−タングステン合金、モリブデン、タングステン等からなる接着層と、銅、ニッケル、白金、パラジウム等からなるバリア層と、金等からなる表面保護層との3層構造となっている。次に、接続パッド形成用層35の下面にレジストパターン36を所定のパターンに形成する。
【0017】
次に、図10に示すように、レジストパターン36をマスクとして接続パッド形成用層35の不要な部分をエッチングする。すると、レジストパターン36下に下側の接続パッド(第2の接続パッド)37がマトリックス状に形成されるとともに、図示していないが、この下側の接続パッド37と銅メッキ層34とを適宜に接続する引き回し線が形成される。この後、レジストパターン36を剥離する。
【0018】
次に、図11に示すように、下側の初期酸化膜28の下面において下側の接続パッド37の中央部を除く部分に保護膜38を形成する。この状態では、下側の接続パッド37の中央部が保護膜38に形成された開口部38aを介して露出される。次に、開口部38aを介して露出された下側の接続パッド37の下面にはんだからなる突起電極39を形成する。かくして、半導体装置が製造される。
【0019】
このようにして製造された半導体装置では、上面に複数の上側の接続パッド24を備えたシリコン基板21の下面に複数の下側の接続パッド37が上側の接続パッド24に亜鉛核32、ニッケルメッキ層33及び銅メッキ層34からなる内部導通部を介して接続されて形成された構造となっている。このため、この半導体装置の上面を上面側に露出させた状態でこの半導体装置を回路基板(図示せず)上に搭載する場合、この半導体装置の下面の下側の接続パッド37を回路基板の接続端子に対向させることができる。この結果、この半導体装置を回路基板上にフリップチップボンディング方式と同じような方式によって搭載することができる。したがって、この半導体装置の実質的な搭載エリアの平面サイズをこの半導体装置自体の平面サイズとほぼ同じにすることができ、すなわちこの半導体装置の実質的な搭載エリアを小さくすることができ、ひいては回路基板の平面サイズを小さくすることができる。また、上側の接続パッド24を保護膜26で覆っているので、上側の接続パッド24を保護することができる。
【0020】
なお、上記実施形態では、開口部28a、21a、23aを介して露出された上側の接続パッド24の下面にジンケート処理を施して、アルミニウムと亜鉛とを置換させた後、無電解メッキによりニッケルメッキ層33を形成した場合について説明したが、これに限らず、ジンケート処理を行わずに、上側の接続パッド24の下面に無電解メッキにより直接ニッケルメッキ層33を形成するようにしてもよい。
また、上記実施形態では、内部導通部をジンケート処理及び無電解メッキにより形成した場合について説明したが、これに限らず、内部導通部全体をスパッタ法等によって形成するようにしてもよい。
また、上記実施形態では、開口部28a、21a、23aをウエットエッチングによって形成した場合について説明したが、これに限らず、ドライエッチングによって形成するようにしてもよく、さらにエキシマレーザ等の照射によって形成するようにしてもよい。
【0021】
【発明の効果】
以上説明したように、この発明によれば、一の面に複数の第1の接続パッドを備えた半導体基板の他の面に複数の第2の接続パッドが第1の接続パッドに内部導通部を介して接続されて形成されているので、半導体装置の一の面を上面側に露出させた状態で半導体装置を回路基板上に搭載する場合、半導体装置の他の面の第2の接続パッドを回路基板の接続端子に対向させることができ、この結果半導体装置を回路基板上にフリップチップボンディング方式と同じような方式によって搭載することができ、したがって半導体装置の実質的な搭載エリアの平面サイズを半導体装置自体の平面サイズとほぼ同じにすることができ、すなわち半導体装置の実質的な搭載エリアを小さくすることができ、ひいては回路基板の平面サイズを小さくすることができる。
【図面の簡単な説明】
【図1】この発明の一実施形態における半導体装置の製造に際し、シリコン基板上に初期酸化膜、接続パッド、保護膜及び金属多層膜を形成し、シリコン基板下に初期酸化膜及び金属多層膜を形成した状態の断面図。
【図2】同半導体装置の製造に際し、上側の金属多層膜の上面に保護膜を形成し、下側の金属多層膜の下面にレジストパターンを形成した状態の断面図。
【図3】同半導体装置の製造に際し、下側の初期酸化膜及び下側の金属多層膜に開口部を形成した状態の断面図。
【図4】同半導体装置の製造に際し、シリコン基板に開口部を形成した状態の断面図。
【図5】同半導体装置の製造に際し、上側の初期酸化膜に開口部を形成した状態の断面図。
【図6】同半導体装置の製造に際し、開口部内に亜鉛核を形成した状態の断面図。
【図7】同半導体装置の製造に際し、開口部内にニッケルメッキ層を形成した状態の断面図。
【図8】同半導体装置の製造に際し、開口部内に銅メッキ層を形成した状態の断面図。
【図9】同半導体装置の製造に際し、シリコン基板下に接続パッド形成用層及びレジストパターンを形成した状態の断面図。
【図10】同半導体装置の製造に際し、シリコン基板下に下側の接続パッドを形成した状態の断面図。
【図11】同半導体装置の製造に際し、下側の接続パッド下に突起電極を形成した状態の断面図。
【図12】従来の半導体装置を回路基板上に搭載した状態の断面図。
【符号の説明】
21 シリコン基板
22 光センサ機能部
24 上側の接続パッド
21a、23a、28a 開口部
32 亜鉛核
33 ニッケルメッキ層
34 銅メッキ層
37 下側の接続パッド

Claims (7)

  1. 一の面に複数の第1の接続パッドを備えた半導体基板と、
    該半導体基板の他の面からその内部に前記第1の接続パッドに達するように形成された複数の開口部と、
    該開口部内に前記第1の接続パッドと接続された状態で形成され、メッキによって形成された少なくとも2種類の金属層からなる複数の内部導通部と、
    前記半導体基板の他の面に前記内部導通部と接続された状態で形成された複数の第2の接続パッドと、
    を具備することを特徴とする半導体装置。
  2. 前記第2の接続パッドはマトリックス状に配置されていることを特徴とする請求項1記載の半導体装置。
  3. 前記第2の接続パッド上に突起電極が形成されていることを特徴とする請求項1または2記載の半導体装置。
  4. 前記第1の接続パッドは保護膜で覆われていることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
  5. 前記半導体基板の一の面に光センサ機能部が前記第1の接続パッドと接続された状態で形成されていることを特徴とする請求項1〜4のいずれかに記載の半導体装置。
  6. 一の面に複数の第1の接続パッドを備えた半導体基板の他の面に、前記第1の接続パッドに対応する箇所に開口部を有する、少なくとも2層構造を有する多層金属膜を形成し、
    該多層金属膜の前記開口部を介して前記半導体基板をエッチングして、前記半導体基板の他の面からその内部に複数の開口部を前記第1の接続パッドに達するように形成し、
    前記多層金属膜を剥離した後、メッキにより、少なくとも2種類の金属層を前記開口部内のみに形成して、前記開口部内に複数の内部導通部を前記第1の接続パッドに接続させて形成し、
    前記半導体基板の他の面に複数の第2の接続パッドを前記内部導通部に接続させて形成することを特徴とする半導体装置の製造方法。
  7. 前記半導体基板はその一の面に前記第1の接続パッドに接続された光センサ機能部を備えていることを特徴とする請求項6記載の半導体装置の製造方法。
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US6468889B1 (en) * 2000-08-08 2002-10-22 Advanced Micro Devices, Inc. Backside contact for integrated circuit and method of forming same
KR100638379B1 (ko) 2001-08-24 2006-10-26 쇼오트 아게 집적회로의 컨택 제조 및 하우징 공정
JP4534484B2 (ja) * 2003-12-26 2010-09-01 ソニー株式会社 固体撮像素子及びその製造方法
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP4845368B2 (ja) * 2004-10-28 2011-12-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
DE102005039068A1 (de) * 2005-08-11 2007-02-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleitersubstrat und Verfahren zur Herstellung
JP5231733B2 (ja) * 2006-11-27 2013-07-10 パナソニック株式会社 貫通孔配線構造およびその形成方法
US7576425B2 (en) 2007-01-25 2009-08-18 Xintec, Inc. Conducting layer in chip package module
TWI353667B (en) 2007-07-13 2011-12-01 Xintec Inc Image sensor package and fabrication method thereo
US8772919B2 (en) 2007-08-08 2014-07-08 Wen-Cheng Chien Image sensor package with trench insulator and fabrication method thereof
JP5237607B2 (ja) * 2007-10-25 2013-07-17 新光電気工業株式会社 基板の製造方法
KR101998340B1 (ko) * 2012-07-18 2019-07-09 삼성전자주식회사 전력 소자 모듈 및 그 제조 방법

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