JP3539778B2

JP3539778B2 - 基準電圧発生回路

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Publication number: JP3539778B2
Application number: JP29972594A
Authority: JP
Inventors: 義憲岡島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-12-02
Filing date: 1994-12-02
Publication date: 2004-07-07
Anticipated expiration: 2019-07-07
Also published as: JPH08162611A

Description

【０００１】
【産業上の利用分野】
本発明は半導体回路に関し、特に、安定した所定の電圧を発生する基準電圧発生回路に関する。
近年、様々な半導体機器の高速化, 小型化および低消費電力化の要求に伴って、動作クロックの高速化および電源電圧の低電圧化が進んで来ている。そして、例えば、半導体記憶装置（ＤＲＡＭ）のセル・プレート電圧や、小振幅Ｉ／Ｏの基準電圧として、安定した電位の電源電圧を生成することのできる半導体回路（基準電圧発生回路）の提供が要望されている。
【０００２】
【従来の技術】
近年、携帯型コンピュータや携帯型通信機器を始めとして、様々な半導体機器に対して、高速化，小型化および低消費電力化が要求されている。それに伴って、各種の半導体回路における動作クロックの高速化および電源電圧の低電圧化が進んで来ている。そして、このような高速クロックおよび低電源電圧においても正確な動作を確保するために、電源電圧（Ｖｃｃ：例えば、３．３ボルト、Ｖｓｓ（ＧＮＤ）：例えば、０ボルト）以外の電圧（例えば、Ｖｒｅｆ，１／２Ｖｃｃ）を使用する場合も多くなって来ている。
【０００３】
図１３は本発明に対応する従来の半導体回路（基準電圧発生回路）の例を示す図であり、例えば、ＤＲＡＭのセル・プレート電圧の発生、或いは、チップ間のデータ・バス線に印加する基準電圧の発生や、受信側のチップにおいて入力信号を差動増幅する際に使用される基準電圧の発生等に使用される回路例を示している。図１３(a) および(b) において、参照符号Ｖccは高電位の電源手段（例えば、３.3ボルト),Ｖssは低電位の電源手段（例えば、GND:０ボルト), 101,102は抵抗（インピーダンス素子), QN101,QN102,QN103はＮチャネル型ＭＯＳトランジスタを示している。
【０００４】
図１３（ａ）に示されるように、電源電圧ＶｃｃおよびＶｓｓが供給される回路において、電圧ＶｃｃおよびＶｓｓ以外の電圧Ｖｒｅｆ（例えば、１／２Ｖｃｃ：出力ｏｕｔ）を生成（発生）するためには、電源手段（電源線）ＶｃｃとＶｓｓとの間に抵抗１０１および１０２を直列に接続し、該抵抗１０１と１０２との接続個所（ｏｕｔ）から出力電圧（基準電圧）Ｖｒｅｆを取り出すようになっている。
【０００５】
或いは、図１３（ｂ）に示されるように、電源線ＶｃｃとＶｓｓとの間に抵抗１０１，１０２およびＮチャネル型ＭＯＳトランジスタＱＮ１０１を直列に接続し、また、電源手段ＶｃｃとＶｓｓとの間にＮチャネル型ＭＯＳトランジスタＱＮ１０２，ＱＮ１０３を直列に接続し、抵抗１０１と１０２との接続個所をトランジスタＱＮ１０２のゲートに接続し、そして、トランジスタＱＮ１０１のゲートおよびドレインをトランジスタＱＮ１０３のゲートに接続するようになっている。
【０００６】
このように、従来、電源電圧ＶｃｃおよびＶｓｓが供給される回路において、電圧ＶｃｃおよびＶｓｓ以外のバイアス電圧（例えば、基準電圧Ｖｒｅｆ，１／２Ｖｃｃ）を生成して、例えば、ＤＲＡＭのセル・プレート電源や小振幅のＩ／Ｏの基準電圧発生回路として使用するには、抵抗により電源電圧を分割（抵抗分割）するのが一般的であった。
【０００７】
図１４は図１３の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図であり、小振幅のＩ／Ｏの終端電源部を示すものである。すなわち、図１４は、図１３（ａ）および（ｂ）に示す半導体回路（基準電圧発生回路１０５）により生成された基準電圧Ｖｒｅｆを使用し、出力バッファ（２００）の後段に設けたプッシュ・プル回路（１００）によりデータ・バス（１０３）に供給される信号の波形整形を行って、より正確なデータ転送を可能とするものである。
【０００８】
図１４において、参照符号１０１は駆動側チップ，１０２は受信側チップ，１２１は差動増幅器，１０３はデータ・バス，１０４は終端抵抗，１０５は基準電圧発生回路，１００はプッシュ・プル回路，そして，２００は出力バッファを示している。
図１４に示されるように、駆動側チップ１０１から受信側チップ１０２に対してデータを供給するデータ・バス１０３は、出力バッファ２００により制御されるＰチャネル型ＭＯＳトランジスタＱＰ１００およびＮチャネル型ＭＯＳトランジスタＱＮ１００を有するプッシュ・プル回路１００により駆動されるようになっている。また、データ・バス１０３には、終端抵抗１０４を介して基準電圧発生回路１０５出力である基準電圧Ｖｒｅｆが印加され、定常時（データの転送が行われていない状態）のデータ・バス１０３のレベルを基準電圧Ｖｒｅｆに保持するようになっている。また、例えば、受信側チップ１０２において、入力信号ＩＮは差動増幅器１２１に供給され、基準電圧Ｖｒｅｆとの差動増幅が行われるようになっている。
【０００９】
【発明が解決しようとする課題】
上述したように、図１３（ａ）に示す従来の半導体回路では、出力される基準電圧Ｖｒｅｆを安定させるためには、抵抗１０１，１０２に対して大きな電流を流さなければなない。すなわち、電源回路の出力インピーダンスを下げるには、余程大きな直流電流を流さなければならず、消費電力の面で問題がある。
【００１０】
また、図１３（ｂ）に示す従来の半導体回路では、トランジスタＱＮ１０２を介して出力ｏｕｔに電流を供給する場合（プル・ダウン側）の出力インピーダンスは低いが、トランジスタＱＮ１０３を介して出力ｏｕｔから電流を低電位の電源線（Ｖｓｓ）へ引き込む場合（プル・アップ側）の出力インピーダンスは十分に下げることができない。すなわち、トランジスタＱＮ１０３を介して大きな電流を流すことができず、出力電圧ｏｕｔ（基準電圧Ｖｒｅｆ）を十分に安定させることが困難である。
【００１１】
また、例えば、図１４における基準電圧発生回路１０５として図１３（ｂ）の半導体回路が適用された場合、該基準電圧発生回路１０５には終端抵抗１０４を介して電流が流れ込む（プル・アップ側に電流が流れ込む）こともあれば、電流が流れ出す（プル・ダウン側に電流が流れ出す）こともあり、両方の場合で出力電圧Ｖｒｅｆを安定させる必要がある。しかしながら、図１３（ｂ）の回路では、基準電圧Ｖｒｅｆに対して双方向に安定して駆動することが困難となっている。
【００１２】
尚、上述した半導体回路（基準電圧発生回路）は、例えば、受信側チップ１０２の差動増幅器１２１に供給される基準電圧Ｖｒｅｆを発生する回路として、或いは、ＤＲＡＭのセル・プレート電源の発生回路として使用され、さらに、入力バッファ回路や閾値を有する論理ゲート等に対しても適用されるものである。
図１５は関連技術としての半導体回路の例を示すブロック回路図であり、出力される電圧（基準電圧）を安定化させるために、Ｐチャネル型ＭＯＳトランジスタＱＰ３０１，Ｎチャネル型ＭＯＳトランジスタＱＮ３０１，および，ゲート電圧作成回路３００，３００’を設けて構成したものである。
【００１３】
図１５（ａ）および（ｂ）に示されるように、安定した出力電圧を発生する回路として、電源線ＶｃｃとＶｓｓとの間にＮチャネル型ＭＯＳトランジスタＱＮ３０１およびＰチャネル型ＭＯＳトランジスタＱＰ３０１を直列に接続し、これらトランジスタＱＮ３０１およびＱＰ３０１をゲート電圧作成回路３００，３００’により制御するものが考えられている。
【００１４】
しかしながら、図１５（ａ）に示す半導体回路は、各トランジスタＱＮ３０１およびＱＰ３０１のゲートに供給する信号を作成するゲート電圧作成回路３００の構成が難しい。そこで、図１５（ｂ）に示すように、出力電圧のゆれを検出するフィード・バック回路を構成するためにアナログ的な演算増幅機器（オペ・アンプ）３０１を用いたゲート電圧作成回路３００’も考えられている。
【００１５】
しかし、より簡略な構成でより少ない消費電力で安定した出力電圧を発生することのできる半導体回路（基準電圧発生回路）の提供が望まれている。
本発明は、上述した従来の半導体回路が有する課題に鑑み、少ない消費電力で小さな出力インピーダンスを有する半導体回路（基準電圧発生回路）の提供を目的とする。
【００１６】
【課題を解決するための手段】
本発明によれば、第１の電源手段Ｖccと第２の電源手段Ｖssとの間に複数の第１導電型トランジスタQP1,QP2 および第２導電型トランジスタQN1,QN2 を直列に設け、所定の第１導電型トランジスタQP2 と第２導電型トランジスタQN1 との接続個所である出力取出ノードN1から基準電圧出力OUT を取り出し、前記第１の電源手段Ｖ cc に接続されるトランジスタ QP1 の基板またはウェル電位として前記第１の電源手段Ｖ cc の電圧を印加すると共に、前記第２の電源手段Ｖ ss に接続されるトランジスタ QN2 の基板またはウェル電位として前記第２の電源手段Ｖ ss の電圧を印加し、前記第１の電源手段Ｖccに接続されるトランジスタおよび前記第２の電源手段Ｖssに接続されるトランジスタQP1,QN2以外のトランジスタQP2,QN1の基板またはウェル電位として前記出力OUTからの基準電圧出力を印加するようにしたことを特徴とする基準電圧発生回路が提供される。
【００１７】
【作用】
本発明の基準電圧発生回路によれば、複数の第１導電型トランジスタQP1,QP2 および第２導電型トランジスタQN1,QN2 が第１の電源手段Ｖccと第２の電源手段Ｖssとの間に設けられる。そして、所定の第１導電型トランジスタQP2 と第２導電型トランジスタQN1 との接続個所である出力取出ノードN1から基準電圧出力OUT が取り出され、第１の電源手段Ｖccに接続されるトランジスタおよび第２の電源手段Ｖssに接続されるトランジスタQP1,QN2以外のトランジスタQP2,QN1の基板またはウェル電位として基準電圧出力 OUT が印加されるようになっている。
これによって、少ない消費電力で小さな出力インピーダンスを持たせることができる。
【００１８】
【実施例】
以下、図面を参照して本発明に係る半導体回路（基準電圧発生回路）の各実施例を説明する。
図１は本発明に係る半導体回路（基準電圧発生回路）の実施例を示す回路図（その１）であり、同図(a) 〜(e) は本発明の第１〜第５実施例を示している。図１(a) 〜(e) において、参照符号Ｖccは高電位の電源手段（高電位電源線：例えば、３.3ボルト),Ｖssは低電位の電源手段（低電位電源線：例えば、GND:０ボルト), QP1,QP2,QP11,QP12,QP21,QP22はＰチャネル型ＭＯＳトランジスタ, そして,QN1,QN2,QN11,QN12,QN21,QN22はＮチャネル型ＭＯＳトランジスタを示している。
【００１９】
図１（ａ）に示す第１実施例では、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に、２つのＰチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２および２つのＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２が直列に設けられている。すなわち、トランジスタＱＰ１のソースは高電位電源線Ｖｃｃに接続され、トランジスタＱＰ１のドレインはトランジスタＱＮ１のドレインに接続され、トランジスタＱＮ１のソースはノードＮ１でトランジスタＱＰ２のソースに接続されている。また、トランジスタＱＰ２のドレインはトランジスタＱＮ２のドレインに接続され、トランジスタＱＮ２のソースは低電位電源線Ｖｓｓに接続されている。ここで、出力電圧ＯＵＴ（基準電圧Ｖｒｅｆ：例えば、１／２Ｖｃｃ）は、トランジスタＱＮ１とＱＰ２との接続個所であるノードＮ１から取り出されるようになっている。
【００２０】
図１（ｂ）に示す第２実施例では、図１（ａ）の第１実施例において、トランジスタＱＮ１のゲートおよびドレインが共通接続され、また、トランジスタＱＰ２のソースおよびゲートが共通接続されるようになっている。すなわち、トランジスタＱＮ１およびＱＰ２をダイオードとして構成するようになっている。
図１（ｃ）に示す第３実施例では、図１（ａ）の第１実施例において、トランジスタＱＰ１のソースおよびゲートが共通接続され、また、トランジスタＱＮ２のドレインおよびゲートが共通接続されるようになっている。すなわち、トランジスタＱＰ１およびＱＮ２をダイオードとして構成するようになっている。
【００２１】
図１（ｄ）に示す第４実施例では、図１（ｂ）および（ｃ）の実施例を組み合わせたもので、図１（ａ）の第１実施例において、トランジスタＱＰ１のソースおよびゲートが共通接続され、トランジスタＱＮ１のゲートおよびドレインが共通接続され、トランジスタＱＰ２のソースおよびゲートが共通接続され、そして、トランジスタＱＮ２のドレインおよびゲートが共通接続されるようになっている。すなわち、トランジスタＱＰ１，ＱＰ２およびＱＮ１，ＱＮ２をダイオードとして構成するようになっている。
【００２２】
図１（ｅ）に示す第５実施例では、図１（ｄ）の第４実施例において、トランジスタＱＰ１，ＱＰ２およびＱＮ１，ＱＮ２をそれぞれ２つのトランジスタとして構成したものである。
尚、図１（ｅ）（図１（ｄ））の実施例において、トランジスタＱＰ１１，ＱＰ１２，ＱＮ１１，ＱＮ１２（ＱＰ１，ＱＮ１）のゲートを共通接続し、且つ、トランジスタＱＰ２１，ＱＰ２２，ＱＮ２１，ＱＮ２２（ＱＰ２，ＱＮ２）のゲートを共通接続するのは、例えば、各ゲートを共通接続しないで、８つ（４つ）のダイオード（ダイオード接続のトランジスタ）を直列に接続すると該ダイオードによる電圧降下（例えば、５．６ボルト（２．８ボルト）が大きくなって、例えば、電源電圧Ｖｃｃ＝３．３ボルトの場合に、基準電圧発生回路として有効に機能することが困難となるため、降下電圧を実質的にダイオード２つ分（例えば、１．４ボルト）に抑えるようになっている。もちろん、使用する電圧が高ければ、各トランジスタのゲート同士を接続しないように構成できることもある。
【００２３】
ここで、図１（ａ）〜（ｅ）に示す第１〜第５実施例から明らかなように、本発明の半導体回路は、Ｐチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ２２の数は、Ｎチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ２２の数と同数とされている。また、高電位電源線Ｖｃｃと出力電圧ＯＵＴを取り出すノードＮ１との間のトランジスタ構成は、ノードＮ１と低電位電源線Ｖｓｓとの間のトランジスタ構成と同じにされている。さらに、Ｐチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ２２とＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ２２の総数は、４および８とされているが、一般に、４のｎ倍〔ｎは自然数〕として構成することができる。また、Ｐチャネル型ＭＯＳトランジスタＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ２２の閾値電圧とＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ２２の閾値電圧をそれぞれ等しいものしてもよい。或いは、Ｐチャネル型ＭＯＳトランジスタの閾値電圧とＮチャネル型ＭＯＳトランジスタの閾値電圧との差を電源電圧に比して１０％以下となるようにしてもよい。これらの回路構成の変形は、以下の各実施例（第６実施例〜第１５実施例）においても、上記の第１実施例〜第５実施例と同様に適用することができる。
【００２４】
さらに、本発明の各実施例（第１実施例〜第１５実施例）では、例えば、基準電圧Ｖｒｅｆを、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に設けた対称な回路構成を有するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタの両方を使用して発生するようになっており、半導体回路（基準電圧発生回路）に電流が流れ込む（プル・アップ側に電流が流れ込む）場合、および、電流が流れ出す（プル・ダウン側に電流が流れ出す）場合の両方で出力電圧（基準電圧）Ｖｒｅｆを安定させることができる。そして、本発明の各実施例によれば、常に直流電流を消費する抵抗を用いることなく少ない直流電流消費で、また、小さな出力インピーダンスを持つ半導体回路を構成することが可能となる。
【００２５】
図２は本発明の半導体回路の実施例を示す回路図（その２）であり、同図（ａ）〜（ｄ）は本発明の第６〜第９実施例を示している。
図２（ａ）に示す第６実施例では、高電位電源線Ｖｃｃに接続されたトランジスタＱＰ１のゲートおよび低電位電源線Ｖｓｓに接続されたトランジスタＱＮ２のゲートを、トランジスタＱＮ１のソースとトランジスタＱＰ２のソースの接続個所（ＯＵＴ）に接続するようになっている。すなわち、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に直列接続されるトランジスタの外側のトランジスタＱＰ１，ＱＮ２のゲートに供給する信号を出力ＯＵＴから取り出すようになっている。
【００２６】
図２（ｂ）に示す第７実施例では、図２（ａ）の第６実施例において、トランジスタＱＮ１およびＱＰ２を図１（ｂ）の第２実施例のようにダイオード接続するようにしたものである。すなわち、トランジスタＱＰ１，ＱＮ２のゲートに供給する信号を出力ＯＵＴから取り出し、トランジスタＱＮ１のゲートおよびドレインを共通接続し、そして、トランジスタＱＰ２のソースおよびゲートが共通接続するようになっている。
【００２７】
図２（ｃ）に示す第８実施例では、図２（ａ）の第６実施例において、トランジスタＱＮ１およびＱＰ２の基板バイアス電位（ウェルバイアス電位）も出力ＯＵＴに接続するようになっている。すなわち、トランジスタＱＰ１，ＱＮ２のゲートおよびトランジスタＱＮ１，ＱＰ２のバックゲートに対して、出力ＯＵＴの電位を印加するようになっている。
【００２８】
図２（ｄ）に示す第９実施例では、図２（ｂ）および図２（ｃ）の実施例を組み合わせた構成とされ、トランジスタＱＮ１およびＱＰ２をダイオード接続し、トランジスタＱＰ１，ＱＮ２のゲートに出力ＯＵＴの電位を印加すると共に、トランジスタＱＮ１およびＱＰ２のバックゲートに対しても出力ＯＵＴの電位を印加するように構成されている。ここで、図２（ｃ）および（ｄ）の第８および第９実施例において、トランジスタＱＰ１のバックゲート（基板またはウェル）には高電位電源電圧Ｖｃｃが印加され、また、トランジスタＱＮ２のバックゲートには低電位電源電圧Ｖｓｓが印加されている。
【００２９】
尚、図２（ｃ）および図２（ｄ）に示す実施例では、例えば、半導体回路がトリプルウェル（Ｔｒｉｐｐｌｅ−Ｗｅｌｌ）構造を使用して形成される。
図３は本発明の半導体回路の実施例を示す回路図（その３）であり、同図（ａ）および（ｂ）は本発明の第１０および第１１実施例を示している。図３（ａ）および（ｂ）において、参照符号１０は第１出力部を示し、また、２０は第２出力部を示している。
【００３０】
図３（ａ）に示す第１０実施例では、図２（ｄ）に示す第９実施例（第１出力部１０）に対して第２の出力ＯＵＴ−Ｂを取り出す第２出力部（２０）が並列に設けられている。第２出力部２０は、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に直列に接続されたＮチャネル型ＭＯＳトランジスタＱＮ３およびＰチャネル型ＭＯＳトランジスタＱＰ３を備えて構成されており、トランジスタＱＮ３のドレインは高電位電源線Ｖｃｃに接続され、トランジスタＱＮ３のソースはトランジスタＱＰ３のソースおよび第２の出力ＯＵＴ−Ｂに共通接続され、そして、トランジスタＱＰ３のドレインは低電位電源線Ｖｓｓに接続されている。
【００３１】
第１出力部１０は、前述した図２（ｄ）に示す第９実施例と同様の構成とされ、その出力ＯＵＴ（第１の出力ＯＵＴ−Ａ）は、第２出力部２０におけるトランジスタＱＮ３，ＱＰ３のバックゲート（基板またはウェル）に接続され、トランジスタＱＮ３のゲートは第２出力部２０におけるトランジスタＱＰ１のドレインとトランジスタＱＮ１のゲートおよびドレインとの接続個所に共通接続され、そして、トランジスタＱＰ３のゲートは第２出力部２０におけるトランジスタＱＮ２のドレインとトランジスタＱＰ２のゲートおよびドレインとの接続個所に共通接続されている。
【００３２】
図３（ｂ）に示す第１１実施例（５０）も、上記の第１０実施例と同様に、図２（ｄ）に示す第９実施例（第１出力部１０）に対して第２の出力ＯＵＴ−Ｂを取り出す第２出力部（２０）が並列に設けられている。ここで、本第１１実施例では、図３（ａ）の第１０実施例において、第２出力部２０におけるトランジスタＱＮ３，ＱＰ３のバックゲートに第１出力部１０の出力（第１の出力）ＯＵＴ−Ａを接続する代わりに、該第２出力部２０の出力（第２の出力）ＯＵＴ−Ｂを接続するようになっている。すなわち、第２の出力ＯＵＴ−Ｂは、第２出力部２０におけるトランジスタＱＮ３のソースおよびバックゲートとトランジスタＱＰ３のソースおよびバックゲートに対して共通に接続されている。
【００３３】
図４は図３に示す半導体回路を制御回路により制御する様子を示す図であり、図４（ａ）および（ｂ）は図３（ａ）および（ｂ）に対応するものである。すなわち、図４（ａ）は、図３（ａ）に示す第１０実施例の半導体回路において、トランジスタＱＰ１，ＱＮ２のゲートを第１の出力ＯＵＴ−Ａから切り離し、該トランジスタＱＰ１，ＱＮ２のゲート（入力）に対して抵抗Ｒ１を介して他の制御回路３０の出力を供給するようにしたものである。また、図４（ｂ）は、図３（ｂ）に示す第１１実施例の半導体回路において、トランジスタＱＰ１，ＱＮ２のゲートを第１の出力ＯＵＴ−Ａから切り離し、該トランジスタＱＰ１，ＱＮ２のゲート（入力）に対して抵抗Ｒ１を介して他の制御回路３０の出力を供給するようにしたものである。そして、制御回路３０により出力電圧（ＯＵＴ−Ａ，ＯＵＴ−Ｂ）の微調整を行うようになっている。
【００３４】
図５は図３に示す半導体回路の一実施例を適用した回路例を示す図であり、図４（ｂ）に示す回路の一例を具体的に示したものである。
図５に示されるように、制御回路３０は、例えば、Ｐチャネル型ＭＯＳトランジスタＱＰ３１〜ＱＰ３６およびＮチャネル型ＭＯＳトランジスタＱＮ３１〜ＱＮ３６を備えて構成されており、トランジスタＱＮ３２のゲートおよびトランジスタＱＰ３５のゲートには、基準電圧Ｖｒｅｆが印加されるようになっている。
【００３５】
図６は本発明の半導体回路の実施例を示す回路図（その４）であり、本発明の第１２実施例を示している。本第１２実施例では、前述した図３（ｂ）に示す第１１実施例において、トランジスタＱＰ１，ＱＮ２のゲートを第１出力部１０の出力（第１の出力）ＯＵＴ−Ａに接続する代わりに、第２出力部２０の出力（第２の出力）ＯＵＴ−Ｂに接続するようになっている。
【００３６】
図７は本発明の半導体回路の実施例を示す回路図（その５）であり、本発明の第１３実施例を示している。本第１３実施例では、上記の図６の第１２実施例における第２出力部２０を第１出力部１０と同様に４つのトランジスタで構成するようになっている。すなわち、第２出力部２０は、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に、２つのＰチャネル型ＭＯＳトランジスタＱＰ３，ＱＰ４および２つのＮチャネル型ＭＯＳトランジスタＱＮ３，ＱＮ４が直列に設けられている。すなわち、トランジスタＱＰ４のソースは高電位電源線Ｖｃｃに接続され、トランジスタＱＰ４のドレインはトランジスタＱＮ３のドレインに接続され、トランジスタＱＮ３のソースおよびバックゲート（基板またはウェル）はトランジスタＱＰ３のソースおよびバックゲートに接続されると共に、第２出力部２０の出力（第２の出力）ＯＵＴ−Ｂが接続されている。また、トランジスタＱＰ３のドレインはトランジスタＱＮ４のドレインに接続され、トランジスタＱＮ４のソースは低電位電源線Ｖｓｓに接続されている。ここで、第１出力部１０におけるトランジスタＱＰ１のゲートおよびトランジスタＱＮ２のゲートは第２の出力ＯＵＴ−Ｂに共通接続され、トランジスタＱＮ３のゲートはトランジスタＱＮ１のゲートに接続され、そして、トランジスタＱＰ３のゲートはトランジスタＱＰ２のゲートに接続されるようになっている。
【００３７】
図８は本発明の半導体回路の実施例を示す回路図（その６）であり、本発明の第１４実施例（４０）を示している。本第１４実施例では、上記の図７の第１３実施例において、トランジスタＱＰ４のバックゲートを高電位電源線Ｖｃｃに接続し、トランジスタＱＮ４のバックゲートを低電位電源線Ｖｓｓに接続し、第２出力部２０におけるトランジスタＱＰ４のゲートおよびトランジスタＱＮ４のゲートを第１の出力ＯＵＴ−Ａに共通接続するようになっている。すなわち、第２出力部２０を第１出力部１０と同様の構成とするようになっている。
【００３８】
図９は本発明の半導体回路の実施例を示す回路図（その７）であり、本発明の第１５実施例を示している。本第１５実施例では、上記の図８の第１４実施例の半導体回路４０を２つ接続するようになっている。すなわち、第１の半導体回路における第２の出力ＯＵＴ−１Ｂを第２の半導体回路における第１の出力ＯＵＴ−２Ａに接続して出力ＯＵＴとし、さらに、第２の半導体回路における第２の出力ＯＵＴ−２Ｂを第１の半導体回路における第１の出力ＯＵＴ−１Ａに接続するようになっている。ここで、第２の出力ＯＵＴ−２Ｂは、例えば、終端抵抗４を介してデータ・バス３に接続されるようになっている。
【００３９】
図１０は本発明の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図であり、小振幅のＩ／Ｏの終端電源部を示すものである。同図において、参照符号１は駆動側チップ，２は受信側チップ，３はデータ・バス，４は終端抵抗（Ｒ_ＴＴ），５は本発明の半導体回路が組み込まれた終端用チップ，そして，１１および１２は駆動側チップ１におけるプッシュ・プル回路および出力バッファを示している。
【００４０】
図１０に示されるように、駆動側チップ１から受信側チップ２に対してデータを供給するデータ・バス３は、出力バッファ１２により制御されるＰチャネル型ＭＯＳトランジスタＱＰ１０およびＮチャネル型ＭＯＳトランジスタＱＮ１０を有するプッシュ・プル回路１１により駆動されるようになっている。ここで、プッシュ・プル回路１１には出力用電源Ｖ_ＤＤＱおよびＶ_ＳＳＱが印加されている。
【００４１】
駆動側チップ１において、出力バッファ１２は、インバータＩ１〜Ｉ３，ノアゲートＮＯＲ１，ナンドゲートＮＡＮＤ１を備えて構成され、インバータＩ２およびＩ３の出力によりトランジスタＱＰ１０およびＱＮ１０が制御されるようになっている。ノアゲートＮＯＲ１およびナンドゲートＮＡＮＤ１の入力には、例えば、前段のフリップ・フロップの反転レベルの出力信号（／Ｑ）が供給されると共に、制御信号ＳＳおよびその反転信号が供給されるようになっている。ここで、制御信号ＳＳが高レベル“Ｈ”のときは、トランジスタＱＰ１０およびＱＮ１０が両方ともスイッチ・オフとなり駆動側チップ１の出力ＯＵＴが高インピーダンス状態となる。
【００４２】
受信側チップ２において、入力ＩＮには入力バッファ２１が設けられ、入力ＩＮの信号と基準電圧Ｖｒｅｆとの差動増幅を行うようになっている。また、入力バッファ（差動増幅器）２１の出力は、例えば、インバータＩ４を介して次段の回路へ供給される。入力バッファ２１は、例えば、Ｐチャネル型ＭＯＳトランジスタＱＰ１２１，ＱＰ１２２およびＮチャネル型ＭＯＳトランジスタＱＮ１２１，ＱＮ１２２，ＱＮ１２３により構成されている。ここで、トランジスタＱＮ１２３のゲートには、活性化信号ＡＣＴが供給され、該入力バッファ２１の動作を制御するようになっている。
【００４３】
図１１は本発明の半導体回路が適用される図１０における終端用チップの一例を示す回路図である。
図１１に示されるように、終端用チップ５は、終端抵抗４（Ｒ_ＴＴ），２つの半導体回路（基準電圧発生回路）５１，５２（５０），および，制御回路３０’ を備えて構成されている。ここで、基準電圧発生回路５１，５２は、前述した図３（ｂ）に示す第１１実施例の半導体回路５０に対応するものである。尚、終端用チップ５の電源は、例えば、駆動側チップ１の電源と同様に、出力用電源Ｖ_ＤＤＱおよびＶ_ＳＳＱ（０ボルト）が使用されている。
【００４４】
基準電圧発生回路５１は、終端抵抗４を介してデータ・バス３に接続され、該データ・バス３に基準電圧Ｖｒｅｆを印加するようになっている。また、基準電圧発生回路５２は、制御回路３０’ における差動増幅器に対して基準電圧Ｖｒｅｆを供給すると共に、図１０に示す受信側チップ２における差動増幅器（入力バッファ）２１に対して基準電圧Ｖｒｅｆを供給するようになっている。ここで、基準電圧Ｖｒｅｆとしては、例えば、出力用電源Ｖ_ＤＤＱおよびＶ_ＳＳＱの中間電位の電圧１／２Ｖ_ＤＤＱとされている。
【００４５】
制御回路３０’ は、Ｐチャネル型ＭＯＳトランジスタＱＰ３１，ＱＰ３２およびＮチャネル型ＭＯＳトランジスタＱＮ３１，ＱＮ３２，ＱＮ３３により構成された入力バッファ（差動増幅器），および，Ｐチャネル型ＭＯＳトランジスタＱＰ３３およびＮチャネル型ＭＯＳトランジスタＱＮ３４により構成されたインバータを備えて構成されている。制御回路３０’ の入力（入力バッファの入力）には、終端抵抗４を介してデータ・バス３が接続され（基準電圧発生回路５１の第２の出力ＯＵＴ−Ｂが供給され），基準電圧発生回路５２の出力である基準電圧Ｖｒｅｆと差動増幅されるようになっている。また、制御回路３０’ の出力（インバータァの出力）は、抵抗Ｒ１を介して基準電圧発生回路５１の入力（第１の出力ＯＵＴ−Ａ）に供給されるようになっている。これにより、データ転送が行われていない時のデータ・バス３のレベルを基準電圧Ｖｒｅｆに保持するようになっている。
【００４６】
図１２は本発明の半導体回路が適用される他の例としての入力バッファの一例の構成を示す回路図であり、図８に示す本発明の半導体回路の第１４実施例を適用した入力バッファの例を示すものである。
図１２および図８から明らかなように、本実施例の入力バッファは、第１４実施例における第１の出力ＯＵＴ−Ａを入力ＩＮとし、Ｐチャネル型ＭＯＳトランジスタＱＰ５とＮチャネル型ＭＯＳトランジスタＱＮ５との接続個所から出力ＯＵＴを取り出すようになっている。ここで、トランジスタＱＰ５のゲートにはトランジスタＱＰ４とＱＮ３との接続個所からの信号が供給され、また、トランジスタＱＮ５のゲートにはトランジスタＱＰ３とＱＮ４との接続個所からの信号が供給されるようになっている。
このように、本発明に係る半導体回路は、前述した基準電圧発生回路やＤＲＡＭのセル・プレート電源の発生回路としての適用だけでなく、図１２に示すような入力バッファへの適用、或いは、閾値を有する論理ゲート等に対しても適用することができる。
【００４７】
以上、詳述したように、本発明に係る半導体回路の各実施例によれば、高電位電源線Ｖｃｃと低電位電源線Ｖｓｓとの間に設けた対称な回路構成を有するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタの両方を使用し、半導体回路（基準電圧発生回路）に電流が流れ込む場合、および、電流が流れ出す場合の両方で出力（基準電圧Ｖｒｅｆ）を安定させることができる。
【００４８】
【発明の効果】
以上、詳述したように、本発明の半導体回路（基準電圧発生回路）によれば、少ない直流電流消費で、小さな出力インピーダンスを持つ半導体回路（基準電圧発生回路）を構成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の実施例を示す回路図（その１）である。
【図２】本発明の半導体回路の実施例を示す回路図（その２）である。
【図３】本発明の半導体回路の実施例を示す回路図（その３）である。
【図４】図３に示す半導体回路を制御回路により制御する様子を示す図である。
【図５】図３に示す半導体回路の一実施例を適用した回路例を示す図である。
【図６】本発明の半導体回路の実施例を示す回路図（その４）である。
【図７】本発明の半導体回路の実施例を示す回路図（その５）である。
【図８】本発明の半導体回路の実施例を示す回路図（その６）である。
【図９】本発明の半導体回路の実施例を示す回路図（その７）である。
【図１０】本発明の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図である。
【図１１】本発明の半導体回路が適用される図１０における終端用チップの一例を示す回路図である。
【図１２】本発明の半導体回路が適用される他の例としての入力バッファの一例の構成を示す回路図である。
【図１３】本発明に対応する従来の半導体回路の例を示す図である。
【図１４】図１３の半導体回路が適用される一例としてのチップ間におけるバス線の構成を示すブロック回路図である。
【図１５】関連技術としての半導体回路の例を示すブロック回路図である。
【符号の説明】
１…駆動側チップ
２…受信側チップ
３…データ・バス
４…終端抵抗
５…終端用チップ

Claims

第１の電源手段と第２の電源手段との間に複数の第１導電型トランジスタおよび第２導電型トランジスタを直列に設け、所定の第１導電型トランジスタと第２導電型トランジスタとの接続個所である出力取出ノードから基準電圧出力を取り出し、前記第１の電源手段に接続されるトランジスタの基板またはウェル電位として前記第１の電源手段の電圧を印加すると共に、前記第２の電源手段に接続されるトランジスタの基板またはウェル電位として前記第２の電源手段の電圧を印加し、前記第１の電源手段に接続されるトランジスタおよび前記第２の電源手段に接続されるトランジスタ以外のトランジスタの基板またはウェル電位として前記基準電圧出力を印加するようにしたことを特徴とする基準電圧発生回路。
前記直列接続された第２導電型トランジスタの数は、前記直列接続された第１導電型トランジスタの数と同数とされ、且つ、前記第１の電源手段と前記出力取出ノードとの間のトランジスタの構成は、該出力取出ノードと前記第２の電源手段との間のトランジスタの構成と同じにされていることを特徴とする請求項１の基準電圧発生回路。
前記第１の電源手段は高電位の電源手段であり、前記第２の電源手段は低電位の電源手段であり、前記第１導電型トランジスタはＰチャネル型ＭＯＳトランジスタであり、そして、前記第２導電型トランジスタはＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項１の基準電圧発生回路。
前記第１導電型トランジスタと前記第２導電型トランジスタの総数は、４のｎ倍〔ｎは自然数〕とされていることを特徴とする請求項１の基準電圧発生回路。
前記基準電圧出力は、前記第１の電源手段の電圧と前記第２の電源手段の電圧との中間電位の電圧となっていることを特徴とする請求項１の基準電圧発生回路。
前記第１導電型トランジスタおよび前記第２導電型トランジスタをそれぞれダイオードとして構成するようにしたことを特徴とする請求項１の基準電圧発生回路。
前記第１の電源手段に接続されるトランジスタの制御電極および前記第２の電源手段に接続されるトランジスタの制御電極に供給する信号を、前記基準電圧出力から取るようにしたことを特徴とする請求項１の基準電圧発生回路。
前記第１導電型トランジスタおよび前記第２導電型トランジスタの閾値電圧を両者の差が電源電圧に比して10％以下となるようにすることを特徴とする請求項１の基準電圧発生回路。
前記基準電圧発生回路は、さらに、前記第１の電源手段と前記第２の電源手段との間に直列に接続された第２導電型トランジスタおよび第１導電型トランジスタで構成される第２出力部を具備し、該第１出力部から取り出される第１の基準電圧出力とは異なる第２の基準電圧出力を該第２出力部から取り出すようにしたことを特徴とする請求項１の基準電圧発生回路。
前記第２出力部において、前記第２の基準電圧出力は、前記第２導電型トランジスタおよび前記第１導電型トランジスタの接続個所から取り出され、且つ、該第２出力部の第２導電型トランジスタおよび第１導電型トランジスタの制御電極は、前記１出力部における所定の第２導電型トランジスタおよび第１導電型トランジスタの制御電極にそれぞれ共通接続されていることを特徴とする請求項９の基準電圧発生回路。
前記第２出力部において前記第２の基準電圧出力に接続されるトランジスタの基板またはウェル電位として前記第１の基準電圧出力を印加するようにしたことを特徴とする請求項９の基準電圧発生回路。
前記第２出力部において前記第２の基準電圧出力に接続されるトランジスタの基板またはウェル電位として前記第２の基準電圧出力を印加するようにしたことを特徴とする請求項９の基準電圧発生回路。
前記第１出力部において、前記第１の電源手段に接続されるトランジスタおよび前記第２の電源手段に接続されるトランジスタの各制御電極に対して制御回路の出力が印加され、前記基準電圧出力の微調整が行われるようになっていることを特徴とする請求項１１または１２の基準電圧発生回路。
前記第１出力部における前記第１の電源手段に接続されるトランジスタおよび前記第２の電源手段に接続されるトランジスタの各制御電極と前記制御回路との間に抵抗を設けるようにしたことを特徴とする請求項１３の基準電圧発生回路。
前記制御回路は、前記第１または第２の基準電圧出力と、さらに他の基準電圧との電位差を検知するようになっている請求項１４の基準電圧発生回路。
前記第２出力部は、前記第１の電源手段と該第２出力部における前記第２導電型トランジスタとの間に設けられた第１導電型トランジスタと、前記第２の電源手段と第２出力部における前記第１導電型トランジスタとの間に設けられた第２導電型トランジスタとを具備することを特徴とする請求項９の基準電圧発生回路。
前記第１出力部における前記第１の電源手段に接続されるトランジスタおよび前記第２の電源手段に接続されるトランジスタの各制御電極に対して前記第２の基準電圧出力を印加するようにしたことを特徴とする請求項１６の基準電圧発生回路。
前記第２出力部における前記第１の電源手段に接続されるトランジスタおよび前記第２の電源手段に接続されるトランジスタの各制御電極に対して前記第１の基準電圧出力を印加するようにしたことを特徴とする請求項１７の基準電圧発生回路。