JP3538202B2 - フラッシュメモリカード - Google Patents

Description

【発明の詳細な説明】

技術分野 本発明は、カード上に記憶媒体としてフラッシュメモ
リを搭載するフラッシュメモリカードに関する。 背景技術 近年、ハードディスクやフロッピディスク等の磁気メ
モリに置き換わる半導体メモリとして、フラッシュメモ
リ（フラッシュEEPROM）が注目されている。これらのフ
ラッシュメモリは、不揮発性で消費電力が少なく電気的
に書き換え可能な半導体メモリであり、軽量小型で耐震
性が良いため、携帯機器等への用途が拡大している。 このようなフラッシュメモリの代表的な用途にフラッ
シュメモリカードがある。フラッシュメモリカードは、
１枚のカード上に１個または複数個のフラッシュメモリ
（ICチップ）を搭載したカードであり、一般的にはPCMC
IA準拠のPCカードとして提供されている。 PCカードは、標準に準拠したホストコンピュータ（た
とえばパーソナルコンピュータ）間でカードの互換性を
高めるというPCMCIAの要請（規格）から、カードのコン
フィギュレーションやカードへのアクセスの仕方等を表
示または記述するCIS（Card Information Structure）
情報というカード属性情報を持たなくてはならない。 この種のフラッシュメモリカードには、フラッシュメ
モリだけでなく、ホストシステムと所定のインタフェー
スを介して接続され、かつカード上でフラッシュメモリ
に対するデータの書込み／読出しを実行するコントロー
ラや、このコントローラの動作に必要なプログラムおよ
びデータを保持するためのRAMやROM等も搭載されてい
る。 従来のこの種フラッシュメモリカードでは、CIS情報
をカード上のROMに他のソフトウェアと一緒に格納して
いた。ホストシステムのカードスロットにフラッシュメ
モリカードが挿入されると、ホストコンピュータは、最
初にこのフラッシュメモリカードのCIS情報を検索す
る。フラッシュメモリカード内では、コントローラが、
CIS情報をROMから読み出してホストから直接アクセス可
能なRAMまたはレジスタにセットする。ホストコンピュ
ータは、フラッシュメモリカードから取り込んだCIS情
報に基づいてメモリ空間やI/O空間の領域、割込みレベ
ル等をカードに割り当て、以後カード上のフラッシュメ
モリに対して随時書込み／読出しのアクセスを行う。 ところで、フラッシュメモリカードにおいては、CIS
情報の一部または全部を書き換える必要も時としてあ
る。たとえば、一次供給元のカードメーカが製作したフ
ラッシュメモリカードを二次供給元のカードベンダが自
社のカードとして配布する場合、CIS情報のうち製品メ
ーカ情報、製品名情報、製品バージョン等の属性情報が
変更されることになる。 しかるに、従来のフラッシュメモリカードでは、上記
のようにCIS情報がROM内に固定情報として格納されるた
め、CIS情報の書換えは事実上不可能であった。 また、従来のフラッシュメモリカードには、フラッシ
ュメモリに蓄積されているデータを保護する機能、つま
りフラッシュメモリへの新規データの書込みを禁止する
ライトプロテクト機能がなかった。このため、保存して
おかなくてはいけないデータの入ったフラッシュメモリ
カードにおいて、誤って新規なデータを上書きしてしま
い、大切なデータを消してしまうことがあった。 更に、フラッシュメモリ本体がアダプタに対して着脱
可能なフラッシュメモリカードでは、装着されるフラッ
シュメモリ本体に応じてCIS内容を変える必要があっ
た。 発明の簡単な概要 本発明は、特に部品点数やコストの増大を招くことな
くカード属性情報を任意に書換えできるようにしたフラ
ッシュメモリカードを提供することを目的とする。 さらに、本発明は、不所望な書込みを防止して記憶デ
ータを安全に保存できるようにしたフラッシュメモリカ
ードを提供することを目的とする。 本発明の第１曲面によると、１個または複数個のフラ
ッシュメモリと、ホストコンピュータに接続されるイン
タフェースを有し、前記ホストコンピュータに提示すべ
きカード属性情報を前記フラッシュメモリの所定の記憶
位置に格納するコントローラとを搭載したフラッシュメ
モリカードが提供される。 また、上記フラッシュメモリカードにおいて、各フラ
ッシュメモリの記憶領域は所定数のブロックに分割さ
れ、カード属性情報を格納すべきフラッシュメモリ内で
アドレス順位の最も高いもしくは最も低い正常なブロッ
クの中にカード属性情報が格納される。 また、上記フラッシュメモリカードにおいて、各ブロ
ックは所定数のページに分割され、前記カード属性情報
が格納されるべき前記ブロック内でカード属性情報の一
部または全部が変更される度毎に新たなカード属性情報
が次のアドレスのページに順次書き込まれる。 また、上記フラッシュメモリにおいて、同一のカード
属性情報がカード属性情報を格納すべき所定のフラッシ
ュメモリ内の異なる記憶位置に多重に格納される。 この発明の第２の曲面によると、１個または複数個の
フラッシュメモリと、ホストコンピュータに接続できる
インタフェースと、ホストコンピュータからのフラッシ
ュメモリへのデータの書き込みを禁止するためのライト
プロテクトを設けたフラッシュメモリカードが提供され
る。 また、第２の曲面によるフラッシュメモリにおいて、
ホストコンピュータからの読出し要求に応じてフラッシ
ュメモリ内の任意の記憶位置から読み出されたデータに
ついてエラーの検出および訂正を行うエラー処理部と、
前記エラー処理部によりエラーが検出されたときはライ
トプロテクトが書込禁止化状態になっているか否かに拘
らずエラー処理部により訂正を施された読出しデータを
空き状態になっている別の記憶位置へ書き込むデータ移
し替え部が設けられている。 図面の簡単な説明 図１は、本発明の一実施例によるフラッシュメモリカ
ードの内部の回路構成を示すブロック図である。 図２は、実施例におけるコントローラの内部の機能的
構成を示すブロック図である。 図３は、フラッシュ・メモリ内の記憶領域のフォーマ
ットを示す図である。 図４は、実施例におけるフラッシュ・メモリの内部の
構成例を示す。 図５は、実施例においてコントローラが或るフラッシ
ュ・メモリにデータを書き込むときの動作を示すタイミ
ング図である。 図６は、実施例においてコントローラが或るフラッシ
ュ．メモリよりデータを読み出すときの動作を示すタイ
ミング図である。 図７は、CIS情報（一部）のフォーマット例を示す図
である。 図８は、実施例において最初のCIS情報の書込み（登
録）のためのコントローラの処理を示すフローチャート
である。 図９は、実施例においてCIS情報の書換え（変更）の
ためのコントローラの処理を示すフローチャートであ
る。 図10は、実施例においてホストからの要求に応じてフラ
ッシュメモリカードのCIS情報を提示するためのコント
ローラの処理を示すフローチャートである。 図11は、実施例におげるライトプロテクト回路の構成例
を示す回路図である。 図12は、実施例におけるライトプロテクト回路のうちカ
ード外側面に取付可能な切換操作器および表示器の一例
を示す略平面図である。 図13は、実施例のフラッシュメモリカードに好適な保持
具の一例を示す略平面図である。 図14Aおよび14Bは、実施例のフラッシュメモリカードに
好適な保持具の別の例を示す略平面図である。 図15Aおよび15Bは、ホストコンピュータに接続される種
々形態のフラッシュメモリカードを示す。 発明を実施する最良の態様 図１は、本発明の一実施例によるフラッシュメモリカ
ード内の回路構成を示す。このフラッシュメモリカード
は、１枚のカード本体12上に１チップのコントローラ10
と、複数個（ｎ＋１個）のNAND型フラッシュメモリFM0
〜FMnと、ライトプロテクト回路13とを搭載している。
カード12がホストコンビュータ14のカードスロットに装
着され、コントローラ10は所定規格のインタフェース、
たとえばPCMCIA一ATAまたはIDEインタフェース16を介し
てホストコンピュータ14に接続される。フラッシュメモ
リFM0〜FMnは同一構成および機能を有するメモリチップ
からなる。 コントローラ10は、たとえば８ビット幅の内部バスFD
0〜７と、各々が全てのフラッシュメモリFM0〜FMnに共
通である制御線FCLE、FALE、XFWP、XFWE−、XFRE−およ
びXFBSY−と、フラッシュメモリFM0〜FMnの総数に等し
い本数、つまり（ｎ＋１）本の個別的な制御線XFCEO−
〜XFCEn−とを介して、各フラッシュメモリFM0〜FMnに
接続されている。 内部バスFD0〜７は、コントローラ10と各フラッシュ
メモリFM0〜FMn間のコマンド、アドレスおよびデータの
伝送に兼用される。上記共通制御線のうち、FCLEは、バ
スFD0〜７上のコマンドコードをフラッシュメモリFM0〜
FMnにコマンドとして識別させるためのコマンドラッチ
イネーブル制御線である。FALEは、バスFD0〜７上のア
ドレスコードをフラッシュメモリFM0〜FMnにアドレスと
して識別させるためのアドレスラッチイネーブル制御線
である。XFWPは、フラッシュメモリFM0〜FMnに書込みを
強制的に禁止させるためのライトプロテクト制御線であ
る。XFWE−は、バスFD0〜７上のコードまたはデータを
各フラッシュメモリFM0〜FMnに取り込ませるためのライ
トイネーブル制御線である。XFRE−は、フラッシュメモ
リFM0〜FMnの出力ポートから読出しデータをバスFD0〜
７上に出力させるためのリード（出力）イネーブル制御
線である。また、XFBSY−は、フラッシュメモリFM0〜FM
nが各々のビジー状態をコントローラ10に知らせるため
のビジー線である。 また、上記個別的な制御線XFCE0−〜XFCEn−は、各フ
ラッシュメモリFM0〜FMnを個別的または独立的にチップ
イネーブル状態（動作可能状態）にするためのチップイ
ネーブル制御線である。 ライトプロテクト回路13は、後述するようにカード12
に取り付けられている手動式切換スイッチの操作に応じ
てライトプロテクト信号WPINをコントローラ10に与え
る。ライトプロテクト回路13からのライトプロテクト信
号WPINがアクティブ状態（Ｈレベル）になると、コント
ローラ10はライトプロテクトモードになり、ホスト14か
らの書込み要求に受け付けない。 コントローラ10は、ハードウェア的にはCPU、ROM、RA
M、入出力インタフェース回路等から構成されている。 図２に、コントローラ10の内部の機能的構成をブロッ
ク図で示す。コントローラ10は、機能的には、本体イン
タフェース部20、リセット処理部22、アドレス変換部2
4、コマンド処理部26、フラッシュテーブル制御部28、
フラッシュコマンド発生部30、エラー制御部32およびフ
ラッシュインタフェース部34を有している。 本体インタフェース部20は、ホストコンピュータ14か
ら直接書込み／読出し可能な種々のメモリまたはレジス
タ類を内蔵しており、ホストコンピュータ14のバスに所
定規格のインタフェース、たとえばPCMCIA−ATAインタ
フェースで接続される。ホストコンピュータ14とコント
ローラ10との間で受け渡しされるCIS情報は、本体イン
タフェース部20内のメモリまたはレジスタで一時的に保
持される。 このインタフェースにおいて、ホストコンピュータ14
から本体インタフェース部20内の各レジスタを選択する
ために、アドレス信号A0〜10と制御信号XCE1−〜２−が
用いられる。アドレスマップのメモリ空間とI/O空間の
選択に、XREG−が用いられる。また、メモリ空間の書込
み／読出しには制御信号XWE−/XOE−が用いられ、I/O空
間の書込み／読出しには制御信号XIOWR−/XIORD−が用
いられる。本体インタフェース部20からホストコンピュ
ータ14に対しては、割込み要求信号XIREQ−、入カアク
ノリッジ信号XINPACK一等が発せられる。本体インタフ
ェース部20には、ホストコンピュータ14からのコマンド
をデコードする回路も含まれている。 リセット処理部22は、外部からのリセット信号、たと
えばXPONRSTに応動してコントローラ10内の各部をリセ
ット状態にする処理のほか、リセット解除後の初期化の
処理を制御する。 アドレス変換部24は、ホストコンピュータ14が指定し
てくるCHS（シリンダヘッドセクタ）モードの論理アド
レスをフラッシュメモリカード内のLBA（論理ブロック
アドレス）モードの論理アドレスに変換する。 コマンド処理部26は、本体インタフェース部20でデコ
ードされたホストコンピュータ14からのコマンドを実行
するため、コントローラ10内の各部を制御する。 フラッシュテーブル制御部28は、リセット処理部22や
コマンド処理部26等からの要求により、アドレス変換テ
ーブルおよび空きブロックテーブルの初期化を行うとと
もに、ホストコンピュータ14からのコマンドに応動して
テーブルの検索ないし更新を行う。フラッシュテーブル
制御部28には、SRAMからなるテーブルメモリが設けら
れ、このテーブルメモリ上にアドレス変換テーブルや空
きブロックテーブルが構築される。 フラッシュコマンド発生部30は、フラッシュテーブル
制御部28やコマンド処理部26等からの要求により、フラ
ッシュメモリFM0〜FMnに対するコマンドコードおよびア
ドレス信号を発生する。 エラー制御部32は、書込み時にECC（Error Correctin
g Code）を生成し、そして読出し時にECCエラー制御を
行う。また、エラー制御部32はフェイル時やエラー時の
ブロック代替処理等を行う。 フラッシュインタフェース部34は、共通バスFD0〜７
および各種制御線（FCLE、FALE等）を介してフラッシュ
メモリFM0〜FMnとデータおよび信号をやりとりする入出
力ポートであり、共通バスFD0〜７上でコマンド、アド
レスおよびデータを異なるタイミングで多重化するタイ
ミング制御機能を有している。 図３に、各フラッシュメモリFMi（１＝０−ｎ）内の
記憶領域のフォーマットを示す。各フラッシュメモリFM
iの全記憶領域は複数個例えば512個のブロックBL0〜BL5
11に分割され、各ブロックBLJ（ｊ＝０〜511）は複数
個、たとえば16個のページまたはセクタPG0〜PG15に分
割されている。通常、ブログラミング（書込み）や読出
しはページ単位で行われ、消去はブロック単位で行われ
る。 各ページPGk（ｋ＝０〜15）は、所定容量、たとえば5
12バイトのデータ領域と、所定容量、たとえば16バイト
の冗長部とからなる。データ領域がホストからのデータ
を格納する領域である。冗長部は幾つかのフィールド
（fields）に区切られ、それぞれのフィールドに「デー
タ訂正用ビット」、「変換テーブルアドレス」、「デー
タステータス」、「ブロックステータス」等のデータが
格納される。 これらの冗長部データのうち、「データステータス」
には当該ページの状態を示すフラグが含まれている。本
実施例では、後述するようにCIS情報の書き換えが行わ
れると、旧CIS情報を格納しているページの冗長部の
「データステータス」に「エラーフラグ」がセットされ
るようになっている。また、「ブロックステータス」に
は、チップ出荷前のブロック良否検査で当該ページの属
するブロックが良品（正常）であるか不良（欠陥）品で
あるかを示す「ブロック良否フラグ」がセットされる。 図４に、各フラッシュメモリFMiの内部の構成例を示
す。フラッシュメモリアレイ40は、マトリクス状に配置
された多数のメモリセルから構成されている。たとえ
ば、図３のように１チップのフラッシュメモリFMiが512
個のブロックBL0〜BL511を有し、各ブロックBLjは16個
のページまたはページPG0〜PG15からなり、各ページPGk
が512バイトのデータ領域と16バイトの冗長部とからな
る場合、メモリアレイ40は8192（16×512）行×528（51
2＋16）列のメモリセルから構成され、32メガバイトの
記憶容量を有する。 フラッシュメモリアレイ40は、ページレジスタ42およ
びゲート回路44を介して１ページ分（528バイト（byt
e））の蓄積容量を有するI/Oバッファ46に電気的に接続
されており、メモリアレイ40とI/Oバッファ46との間で
ページ単位の並列的なデータ転送が行われるようになっ
ている。このフラッシュメモリFMiでは、I/Oバッファ46
が実質上の出力ポートを構成する。 バスFD0〜７上のコマンド、アドレスまたはデータ
は、グローバルバッファ48を介してそれぞれコマンドレ
ジスタ50、X,Yアドレスバッファ52,54およびI/Oバッフ
ァ46にラッチされる。 コマンドレジスタ50は、入力したコマンドをデコード
した上でアドレスバッファ52,54ないしアドレスデコー
ダ56,58およびI/Oバッファ46を制御する。このコマンド
レジスタ50には、メモリ内の状態を示すステータス情報
を保持するステータスレジスタが含まれている。 Ｘアドレスバッファ52は行アドレスADXを取り込み、
Ｘアドレスデコーダ56はこの行アドレスADXをデコード
してメモリアレイ40内の指定（選択）された行（ペー
ジ）をアクティブにする。Ｙアドレスバッファ54は、列
アドレスADYを取り込み、Ｙアドレスデコーダ58はこの
列アドレスADYをデコードしてメモリアレイ40内の指定
（選択）された列のデータを転送するようゲート回路44
を制御する。 制御回路60は、コントローラ10からの制御信号FCLE、
FALE、FWP、XFCEi−、XFWE−、XFRE−を入力し、各制御
信号に応動してメモリ内の各部を制御する。出力ドライ
バ62は、I/Oバッファ46にセットされている読出しデー
タをバスFD0〜７上に送出する際にバスラインを駆動す
る。 ここで、図５のタイミングチャートを参照し、本実施
例のフラッシュメモリカードにおいてコントローラ10が
任意のフラッシュメモリFMiにデータを書き込む処理に
ついて説明する。なお、フラッシュメモリでは、通常、
１回の書込みサイクルTWで１ページ分のデータが書き込
まれる。 コントローラ10は、フラッシュメモリFMiにおける書
込みサイクルTWの全期間を通じてチップイネーブル制御
信号XFCEi−をアクティブ（Ｌレベル）に保持し、フラ
ッシュメモリFMiをチップイネーブル（動作可能）状態
に保つ。 先ず、コントローラ10は、コマンドラッチイネーブル
制御信号FCLEをアクティブ（Ｈレベル）にして、バスFD
0〜７上に所定コードのデータ入力コマンドCMSを送出す
ると同時に、ライトイネーブル制御信号XFWE−をアクテ
ィブ（Ｌレベル）とする。このコントローラ10からのコ
マンド書込み操作に応動して、フラッシュメモリFMiは
バスFD0〜７上の該データ入カコマンドCMSを取り込んで
自己のコマンドレジスタ50にラッチする。 次に、コントローラ10は、アドレスラッチイネーブル
制御信号FALEをアクティブ（Ｈレベル）にして、バスFD
0〜７上に所定ビット数の書込みアドレスADWを１ないし
３回に分割して送出し、その都度、ライトイネーブル制
御信号XFWE−をアクティブ状態（Ｌレベル）とする。 このコントローラ10からのアドレス書込み操作に応動
して、フラッシュメモリFMiはバスFD0〜７上の該書込み
アドレスADWを取り込んで自己のアドレスバッファ52,54
にラッチする。この書込みアドレスADWは、フラッシュ
メモリFMi内で書込み先となるページを指定している。 次に、コントローラ10は、コマンドラッチイネーブル
制御信号FCLEおよびアドレスラッチイネーブル制御信号
FALEをそれぞれ非アクティブ（Ｌレベル）にした状態
で、バスFD0〜７上に１ページ分（528バイト）の書込み
データDATAWを１バイトずつ送出し、その都度、ライト
イネーブル制御信号XFWE−をアクティブ状態（Ｌレベ
ル）とする。フラッシュメモリFMiは、ライトイネーブ
ル制御信号XFWE−に応動してバスFD0〜７上のデータDAT
AWを１バイトずつ取り込んでI/Oバッファ46に格納す
る。 次に、コントローラ10は、再びコマンドラッチイネー
ブル制御信号FCLEをアクティブ（Ｈレベル）にして、バ
スFD0〜７上に所定コードのブログラムコマンドCMPを送
出すると同時に、ライトイネーブル制御信号XFWE−をア
クティブ（Ｌレベル）とする。このコントローラ10から
のコマンド書込み操作に応動して、フラッシュメモリFM
iはバスFD0〜７上の該ブログラムコマンドCMPを取り込
んでコマンドレジスタ50にラッチし、ブログラミング動
作を開始する。 すなわち、フラッシュメモリFMiは、該ブログラムコ
マンドCMPをデコードし、該書込みアドレスADWで指定さ
れるフラッシュメモリアレイ40内の記憶領域（ページ）
に、I/Oバッファ46に格納されている１ページ分（528バ
イト）のデータを書き込む。このメモリ内のデータ書込
み動作には、たとえば300μＳ程度の一定時間tWBを要す
る。フラッシュメモリFMiは、このデータ書込み動作を
開始すると、ビジー信号XFBSY−をアクティブ（Ｌレベ
ル）とし、以後、データ書込み動作が終了するまで（一
定時間tWBが経過するまで）このビジー状態を保持す
る。 フラッシュメモリFMiにおいてデータ書込みのビジー
時間tWBが終了すると、ビジー信号XFBSY−が非アクティ
ブ状態（Ｈレベル）に戻ったことを確認してコントロー
ラ10は今回のフラッシュメモリFMiにおけるデータ書込
み（プログラミング）が良好に行われたか否かの検査を
行う。 このブログラミング結果の良否検査を行うため、コン
トローラ10は、コマンドラッチイネーブル制御信号FCLE
をアクティブ（Ｈレベル）にして、バスFD0〜７上に所
定コードのステータスレジスタ読取りコマンドCMCを送
出すると同時に、ライトイネーブル制御信号XFWE−をア
クティブ（Ｌレベル）とする。 このコントローラ10からのコマンド書込み操作に応動
して、フラッシュメモリFMiはバスFD0〜７上からステー
タスレジスタ読取りコマンドCMCを取り込んで、このコ
マンドCMCをデコードし、このコマンドCMCに応答する。
すなわち、フラッシュメモリFMi内のコマンドレジスタ5
0内のステータスレジスタにセットされている書込みス
テータスビットI/O0を、I/Oバッファ46を介してバスFD0
〜７上に送出する。 コントローラ10は、リード（出力）イネーブル制御信
号XFRE−をアクティブ（Ｌレベル）にしてフラッシュメ
モリFMiからの書込みステータスビットI/O0を受け取
り、そのビット内容を基に今回の書込みサイクルTWにお
けるデータ書込み（ブログラミング）が首尾よく行われ
たか否かを判定する。 次に、図６のタイミングチャートを参照して、本実施
例のフラッシュメモリカードにおいてコントローラ10が
任意のフラッシュメモリFMiより１ページ分のデータを
読み出すときの動作を説明する。 コントローラ10は、読出しサイクルTRの全期間を通じ
て、チップイネーブル制御信号XFCEi−をアクティブ
（Ｌレベル）に保持し、フラッシュメモリFMiをチップ
イネーブル（動作可能）状態に保つ。 先ず、コントローラ10は、コマンドラッチイネーブル
制御信号FCLEをアクティブ（Ｈレベル）にして、バスFD
0〜７上に所定コードの読出しコマンドCMRを送出すると
同時に、ライトイネーブル制御信号XFWE−をアクティブ
（Ｌレベル）とする。このコントローラ10からのコマン
ド書込み操作に応動して、フラッシュメモリFMiはバスF
D0〜７上から該読出しコマンドCMRを取り込んでコマン
ドレジスタ50にラッチする。 次に、コントローラ10は、アドレスラッチイネーブル
制御信号FALEをアクティブ（Ｈレベル）にして、バスFD
0〜７上に所定ビット数の読出しアドレスADRを１回ない
し３回に分割して送出し、その都度ライトイネーブル制
御信号XFWE−をアクティブ状態（Ｌレベル）とする。こ
のコントローラ10からのアドレス書込み操作に応動し
て、フラッシュメモリFMiはバスFD0〜７上の該読出しア
ドレスADRを取り込んで、メモリ内のデータ読出し動作
を開始する。 すなわち、フラッシュメモリFMiは、入力した読出し
コマンドCMRおよび読出しアドレスADRをデコードし、読
出しアドレスADRで指定されるフラッシュメモリアレイ4
0内の記憶領域（ページ）より１ページ分（528バイト）
のデータDATARを読み出し、読み出したデータDATARをI/
Oバッファ46に転送（セット）する。このメモリ内の読
出し動作にはたとえば25μｓ程度の一定時間tRBを要す
るため、フラッシュメモリFMiはこの処理時間tRBの間、
ビジー信号XFBSY−をアクティブ（Ｌレベル）に保持す
る。 フラッシュメモリFMi内の読出し動作が終了してビジ
ー状態が解除されると（XFBSY−がＨレベルに戻る
と）、コントローラ10はフラッシュメモリFMi（７）I/O
バッファ46にセットされている読出しデータDATARの取
込みに取り掛かる。すなわち、コントローラ10は、リー
ド（出力）イネーブル制御信号XFRE−を一定周期で繰り
返し（528回）アクティブ（Ｌレベル）にすることによ
り、フラッシュメモリFMiのI/Oバッファ46より１ページ
（528バイト）の読出しデータDATARを１バイトずつバス
FD0〜７を介して取り込む。 図７に、CIS情報（一部）のフォーマット例を示す。
図７に示す属性情報は主としてカードのコンフィギュレ
ーションに関するものであるが、これらの外にも「メモ
リアドレス長」、「I/Oアドレス範囲」、「割り込み条
件情報」等のアドレス方式に関する属性情報もあり、CI
S情報全体で、たとえば128バイトの情報量を有する。 次に、本実施例のフラッシュメモリカードにおいてCI
S情報を書き込むときの動作について説明する。 CIS情報の書込みは、ホストコンピュータ14より与え
られる所定のコマンドと所望のCIS情報に応じてコント
ローラ10が実行するが、先ず、図８のフローチャートに
基づき、最初のCIS情報を書き込むためのコン一トロー
ラ10の処理を説明する。 コントローラ10は、デフォルトとして第１番目のフラ
ッシュメモリFM0の先頭ブロックBL0の先頭ページPG0を
選択し、上記したような読出しサイクル（図６）で該先
頭ブロックBL0の先頭ページPG0よりデータを読み出す
（ステップA1,A2）。 次に、コントローラ10は、読み出したデータのうち冗
長部の「ブロックステータス」情報に含まれる「ブロッ
ク良否フラグ」を参照し、この先頭ブロックBL0が良品
か否かをチェックする（ステップA3）。先頭ブロックBL
0が不良品であるときは、第１番目のフラッシュメモリF
M0の第２番目のブロックBL1の先頭ページPG0からデータ
を読み出し（ステップA4,A2）、このブロックBLIについ
ても「ブロック良否フラグ」を基に良品ブロックか否か
をチェックする（ステップA3）。このようにして、第１
番目のフラッシュメモリFM0内でアドレス順位の最も高
い（アドレス値の最も小さい）良品ブロックBLjを割り
出す。 次に、この割り出したアドレス順位の最も高い良品ブ
ロックBLjの先頭ページPG0に、上記したような書込みサ
イクル（図５）でCIS情報を書き込む（ステップA5）。 なお、この実施例では、CIS情報のセキュリティを高
めるため、フラッシュインタフェース部34内でCIS情報
をコピーして同一のCIS情報を２つ用意し、書込み先の
ブロックBLjの先頭ページPG0においてデータ領域の前半
部および後半部（各256バイト容量）にそれぞれ同一のC
IS情報（128バイト）を二重に書き込むようにしてい
る。 次に、図９のフローチャートにつき、CIS情報の書換
え（変更）のためのコントローラ10の処理を説明する。 書換えの場合も、コントローラ10は、先ずデフォルト
として第１番目のフラッシュメモリFM0の先頭ブロックB
L0の先頭ページPG0から検索を開始し、冗長部の「ブロ
ックステータス」情報に含まれる「ブロック良否フラ
グ」を基に、第１番目のフラッシュメモリFM0内でアド
レス順位の最も高い良品ブロックBLjを割り出す（ステ
ップB1〜B4）。 この割り出したブロックBLjの先頭ページPG0には、CI
S情報が格納されている。ここで、コントローラ10は、
この先頭ページPG0の冗長部の「データステータス」に
含まれている「エラーフラグ」を検査する（ステップB
5）。 １回目の書換えが終了するまでは、まだ最初（第１
版）のCIS情報が現時のCIS情報として機能しており、こ
の先頭ページPG0で「エラーフラグ」は立っていない。
この点を確認し、ページを更新して第２版のCIS情報の
書込み先として、当該ブロックBLj内の次（第２番目）
のページPG1に決定する（B6）。 即ち、コントローラ10は先頭ページから順次ページの
エラーフラグの状態を確認し、エラーフラグが立ってい
ないページが現CIS情報を格納したページであると決定
し、第２版のCIS情報の書き込み先として決定されたペ
ージの次のページを決定する。 次にコントローラ10は、ホストコンピュータ14からの
コマンドを基に今回のCIS書換え（変更）はCIS情報の一
部なのか全部なのかを判断する（ステップB7）。全部変
更のときは、ホストコンピュータ14から受け取ったCIS
情報（全部）をそのまま第２版のCIS情報とする。一部
変更のときは、フラッシュインタフェース部34内で該先
頭ページPG0より読み出した現時（第１版）のCIS情報の
うち変更の対象となる部分をホストコンピュータ14から
受け取ったCIS情報（一部）で置換してCIS情報を更新し
（ステップB8）、この更新したCIS情報を第２版のCIS情
報とする。 次いで、コントローラ10は、この第２版のCIS情報を
上記のような書込みサイクル（図５）で該ブロックBLj
内の第２番目のページPG1に書き込む（ステップB9）。
これで、CIS情報の１回目の書換えが終了する。なお、
先頭ページPG0には第１版のCIS情報が旧CIS情報として
残っている。以後、この旧CIS情報への参照を禁止する
ため、後処理として先頭ページPG0の冗長部のデータス
テータス中のエラーフラグを立てる。 ２回目の書換えでは、最初にブロックBLjの先頭ペー
ジPG0がアクセスされるが、この先頭ページPG0ではエラ
ーフラグが立っているため、第２番目のページPG1から
データを読み出す（ステップB2,B3、B6）。その後は、
１回目の書換え時と同様の処理を行い（ステップB7〜B
9）、今回は第３版のCIS情報を第３番目のページP2のデ
ータ領域の前半部と後半部とに二重に書き込む。後処理
として、第２番目のページPG2でエラーフラグを立て
る。３回目以降の書換え処理も同様にして行う。 次に、図10のフローチャートにつき、ホストコンピュ
ータ14からの要求に応じて本フラッシュメモリカードの
CIS情報を提示するためのコントローラ10の処理を説明
する。 この場合、コントローラ10は、先ず、CIS書換え処理
のときと同様の検索により、デフォルトとして指定され
ている第１番目のフラッシュメモリFM0内でアドレス順
位の最も高い良品ブロックBLjに属し、かつ現CIS情報を
格納しているページPGkを割り出す（ステップC1〜C
6）。 次いで、コントローラ10は、該検索したページPGkの
データ領域の前半部および後半部より読み出した二重の
現CIS情報のうちいずれか一方、たとえばパリティ検査
にかけて正常の検査結果が得られた方を選択または抽出
する（ステップC7）。この抽出した現CIS情報を本体イ
ンタフェース部20内の所定のメモリまたはレジスタ（た
とえばアトリビュートメモリ）にセットして（ステップ
C8）、ホストコンピュータ14へ提示する。 上記したように、本実施例のフラッシュメモリカード
では、CIS情報を所定のフラッシュメモリ内の所定の記
憶位置に格納し、随時書換え可能としている。本カード
に搭載されているコントローラ10が、所定の規約、すな
わち“第１番目のフラッシュメモリFM0内でアドレス順
位の最も高い良品ブロックに属し、かつ冗長部のデータ
ステータスでエラービットが立っていないアドレス順位
の最も高いページに現CIS情報を格納する”という規約
の下で、カード内でのCIS情報の書込み、書換え、読出
し等の一切の管理を行う。 このように、本実施例では、CIS情報の保持にフラッ
シュメモリを利用するので、CIS用の特別の不揮発性メ
モリや端子を増やす必要はない。また、ホストコンピュ
ータ14からすれば、本フラッシュメモリカードに対して
CIS情報を任意に書き換えることができる。 なお、上記の規約は一例であり、種々の変形が可能で
ある。たとえば、CIS情報の格納場所となるブロックま
たはページをアドレス順位の高い順ではなく低い順に決
定することも可能である。 次に、本実施例のフラッシュメモリカードにおけるラ
イトプロテクト機能について説明する。 図１に示したように、本フラッシュメモリカードには
ライトプロテクト回路13が搭載されている。図11に、ラ
イトプロテクト回路13の構成例を示す。また、図12に、
ライトプロテクト回路13のうちカード外側面に取付され
る切換操作器および表示器の一例を示す。 図11において、このライトプロテクト回路13は、カー
ド内電源電圧VBの端子とアース電位との間に直列接続さ
れた負荷抵抗70と手動式切換スイッチ72とを有し、それ
らの接続点Ｎよりライトプロテクト信号WPINを出力する
ようにしている。 フラッシュメモリカードがホストコンピュータ14のカ
ードスロットに挿入されと、ホストコンピュータ14より
電源電圧VBが本カードに供給される。スイッチ72が開い
ていると、本カード内で電源電圧VBが立ち上がった時、
接続点Ｎの電位がＨレベルになり、アクティブ状態（Ｈ
レベル）のライトプロテクト信号WPINがコントローラ10
に与えられる。しかし、スイッチ72が閉じていれば、電
源電圧VBが立ち上がっても、接続点Ｎの電位がＬレベル
のままで、ライトプロテクト信号WPINは非アクティブ状
態（Ｌレベル）に保持される。 接続点Ｎとアース電位との間には、インバータ74と発
光ダイオード76との直列回路、および２段のインバータ
78,80と発光ダイオード82との直列回路も接続されてい
る。ライトプロテクト信号WPINがアクティブ状態（Ｈレ
ベル）の時は発光ダイオード90がオンし、書込み禁止を
表す色（たとえば赤）の光LRを発する。ライトプロテク
ト信号WPINが非アクティブ状態（Ｌレベル）の時は発光
ダイオード76がオンし、書込み可能を表す色（たとえば
緑）の光LGを発する。 図12に示すように、手動式開閉スイッチ72の操作部
（可動接点）はたとえばスライド式つまみとしてカード
本体12の片面に取り付けられてよい。また、両発光ダイ
オード76,90は、本カードがホストコンピュータ14のカ
ードスロットに挿入されているときにユーザが点灯状態
を目視できるように、カード端子ビン92とは反対側のカ
ード端部に取り付けられてよい。 このように、本実施例では、カード本体12に設けられ
たスイッチ72の手動操作に応じてカード内でライトプロ
テクト回路13により電気的またはソフト的に（ライトプ
ロテクト信号WPINを通じて）ライトプロテクトがコント
ローラ10にかけられる。 なお、図11および図12に示した構成は一実施例にすぎ
ず、種々の変形が可能である。たとえば、手動式切換ス
イッチ72に代えて、カード本体12上の所定位置に接着／
剥離可能な遮光性シールの有無を検出する光センサをカ
ード12内に内蔵することも可能である。この場合、カー
ド本体12の該所定位置に遮光性シールを貼ると、カード
内の光センサがこれを検知し、上記ライトプロテクト回
路13に相当する回路よりアクティブなライトプロテクト
信号WPINが出力されるように構成すればよい。また、カ
ードにはライトプロテクトをかけるか否かのユーザの意
思を表明するための印（たとえば開閉窓）を設け、ホス
トコンピュータ14側、つまりカードスロット付近に、該
カード側の印の状態を検出するセンサ（たとえば光セン
サ）やライトプロテクト回路、状態表示ランブ（76、9
0）等を設けることも可能である。 本フラッシュメモリカードで上記のようなライトプロ
テクトがかけられると、コントローラ10は、ホストコン
ピュータ14からの書込み要求（コマンド）に対してはア
ボート（要求却下）信号で返答し、書込み動作を行わな
い。 カード内では、たとえばライトプロテクト制御線XFWP
を通じてカード上の各フラッシュメモリFM0〜FMnにおけ
る書込みを全面的に禁止することができる。しかし、一
切の書込みを禁止すると、読出し時に不都合を来すこと
がある。 本実施例のフラッシュメモリカードでは、データの読
出し時にコントローラ10内のフラッシュインタフェース
部34でECCエラーの検出を行うようになっている。ECCエ
ラーを検出した場合、読出しデータの訂正を条件的に行
うとともに、訂正したデータを別の記憶位置へ移し替え
る。ライトプロテクトによって一切の書込みを禁止した
ならば、このデータの移し替えが行えなくなる。 そこで、本実施例のライトプロテクト機能では、書込
み禁止状態にしてあっても、フラッシュメモリ内または
フラッシュメモリ間でのデータ移し替えは例外的に行え
るようにしている。 なお、上記のようなECCエラー処理において、訂正デ
ータの移動先には、隣のフラッシュメモリに存在する空
きブロックBLhが選ばれる。また、ECCエラーを出したペ
ージPGkのデータだけでなく、同じブロックBLj内の他の
全てのページPG0〜PGK−１、PGK＋１〜PG15のデータも
該空きブロックBLh内の各対応ページへそれぞれ移し替
えられる。 この１ブロック分のデータの移し替えに際して、コン
トローラ10は、先ず移動元のブロックBLjから１ページ
分のデータを上記のような読出しサイクル（図６）で読
み出して、フラッシュインタフェース部34内のバッファ
メモリに一旦保持し、次いで上記のような書込みサイク
ル（図５）で空きブロックBLhの対応ページへ書き込
む。このような１ページ分のデータ移し替え操作を全ペ
ージPG0〜PG15について繰り返し、ECCエラーを出したペ
ージPGkのデータについては移し替え途中のフラッシュ
インタフェース部34内で訂正を施す。 上記のように、本実施例のフラッシュメモリカード
は、カード自体にラィトプロテクト機能を設けたので、
ホストコンピュータ14からの不所望な書込み要求に対し
てカード内の大事な記憶データを確実に保護することが
できる。 図13ないし14Bに、本実施例のフラッシュメモリカー
ドに好適な保持具の例を示す。図13に示すフラッシュメ
モリカードでは、カード本体12の端部、好ましくはカー
ド端子ピン92とは反対側のカード端部に鎖紐94が接続さ
れ、この鎖紐94の先端に係止部材、たとえばクリップ96
が取り付けられる。たとえばシャツの胸ポケットに本カ
ードを入れておくときは、ポケットの上縁部にクリッブ
96を係止しておくことで、本カードが不所望にポケット
の外に落ちても、紛失するおそれはない。 図14A、14Bに示す例は、カード本体12に内蔵したリー
ル98に細紐100を巻取可能に接続し（図14A）、細紐100
の先端に係止部材、たとえばクリップ96を取り付けたフ
ラッシュメモリカードである。カード本体12の外側面に
は、リール98に連結された細紐巻取り用のつまみ102を
回転可能に取り付けてよい（図14B）。クリッブ96は、
巻取り状態でカード本体12に一部収納されるか（図14
B）、あるいは収納されないまでも邪魔にならないよう
カード12と面一になるような厚みに形成されてよい。 上記した実施例のフラッシュメモリカードは、一般に
PCMCIA準拠のPCカードとして提供される。しかし、本発
明は、任意の形式のフラッシュメモリカードに適用可能
であり、たとえばSSFDC（Solid State Floppy Disk Car
d）を着脱可能に搭載するフラッシュメモリカードも適
用可能である。 SSFDCは、１チップのフラッシュメモリFMを内蔵する
小型のカード単体である。上記実施例のコントローラ10
に相当するコントローラを内蔵し、かつPCMCIA準拠のカ
ードスロットに挿入（接続）可能なアダプタカードを用
意し、このアダプタカードにSSFDCを着脱可能に装着す
ることで、PCMCIA準拠のフラッシュメモリカードを得る
ことができる。 例えば、図15Aに示すようにフラッシュメモリカード1
12はホストコンピュータ114に装着されるアダプタ120と
このアダプタ120に着脱可能なフラッシュメモリユニッ
ト121とにより構成される。アダプタ120には、ホストコ
ンピュータ114に接続され、フラッシュメモリの制御を
行うコントローラ110が設けられる。フラッシュメモリ
ユニット121には、CIS情報が格納された複数のフラッシ
ュメモリFM0〜FMnが内蔵されている。 図15Bはコントローラを持たないアダプタ130とこのア
ダプタに着脱可能なフラッシュメモリユニット121とで
構成される。 上記のようなSSFDCの用途として、たとえばディジタ
ルスチルカメラの外部記憶媒体が考えられる。ディジタ
ルスチルカメラにSSFDCをフィルム代わりに装填し、そ
のカメラで撮った電子写真（画像情報）をSSFDCに記録
する。記録済みのSSFDCをカメラから取り出して、これ
を上記のようなアダプタ130に装着してPCMCIA準拠のフ
ラッシュメモリカードとし、このフラッシュメモリカー
ドをホスト（パーソナルコンピュータ）14のカードスロ
ットに挿入し、ホストコンピュータ14の画面上で電子写
真を再生したり、レタッチソフト等を用いて電子写真に
所望の加工を施したり、所望の付記情報等を追加するこ
とが可能である。 このようなSSFDCの用途においては、ディジタルスチ
ルカメラとホストコンピュータ14との間で互換性が要求
される。本発明によれば、上記実施例と同様の要領でSS
FDCにカメラ仕様のCIS情報を書き込んでおくことができ
る。かかるSSFDCを装着または搭載したフラッシュメモ
リカードをホストコンピュータ14のカードスロットに挿
入すると、上記実施例と同様の仕方でホストコンピュー
タ14はフラッシュメモリカードから該SSFDCOのCIS情報
を検索または参照することができる。ホストコンピュー
タ14は、このCIS情報を基に、該SSFDCとの互換性やこの
SSFDCに電子写真を記録したディジタルスチルカメラと
の互換性を初期段階でチェックすることができる。 以上説明したように、本発明のフラッシュメモリカー
ドによれば、カード属性情報をカード上のフラッシュメ
モリに記憶するようにしたので、部品点数やコストの増
大を招くことなくカード属性情報を任意に書き換えるこ
とが可能である。また、カード自体にライトプロテクト
機能を設けたので、ホスト側からの不所望な書込み要求
に対して、カード内の記憶データを安全に保護すること
ができる。さらに、フラッシュメモリ本体がアダプタに
対して着脱可能なフラッシュメモリカードでも、装着さ
れるフラッシュメモリ本体に応じてCIS情報を書き換え
る必要がない。

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも１個のフラッシュメモリと、 ホストコンピュータに接続されるインタフェースを有
   し、前記ホストコンピュータに提示すべきカード属性情
   報を前記フラッシュメモリの所定の記憶位置に格納する
   コントローラと、 で構成され、前記コントローラは、前記カード属性情報
   の少なくともいくらかが変化される毎に新たな属性情報
   を格納し、旧属性情報の参照を禁止するため前記旧属性
   情報に対応する先頭ページにエラーフラグを設定する、
   フラッシュメモリカード。
2. 【請求項２】前記カード属性情報と同一の情報が前記フ
   ラッシュメモリの記憶位置に記憶され、前記カード属性
   情報を格納すべき記憶位置とは異なる前記フラッシュメ
   モリの記憶位置に格納される請求項１に記載のフラッシ
   ュメモリカード。
3. 【請求項３】前記フラッシュメモリは所定数のブロック
   に分割された記憶領域を有し、前記カード属性情報は最
   も高いアドレス順位もしくは最も低いアドレス順位を持
   つ前記フラッシュメモリの正常なブロックに格納される
   請求項１に記載のフラッシュメモリカード。
4. 【請求項４】前記フラッシュメモリは所定数のブロック
   に分割された記憶領域を有し、前記ブロックの各々は前
   記ホストコンピュータに提示すべき先頭ページ領域を有
   する複数のページ領域を有し、前記ページ領域の各々は
   前記ホストコンピュータからのデータを格納するデータ
   領域と制御情報を格納する冗長部とを有する請求項１に
   記載のフラッシュメモリカード。
5. 【請求項５】前記冗長部は、カードのコンフィギュレー
   ションやカードがアクセスされるアクセス方式を示すCI
   S情報を前記カード属性情報として格納する請求項４に
   記載のフラッシュメモリカード。
6. 【請求項６】前記冗長部は、メモリアドレス長、I/Oア
   ドレス範囲および割り込み条件を示す情報をアクセス方
   式を示す前記CIS情報として格納する請求項５に記載の
   フラッシュメモリカード。
7. 【請求項７】前記コントローラは、同一のカード属性情
   報を前記カード属性情報を格納すべき前記所定のフラッ
   シュメモリ内の異なる記憶位置に格納する請求項４に記
   載のフラッシュメモリカード。
8. 【請求項８】前記コントローラは、前記カード属性情報
   が格納されるべき前記フラッシュメモリの記憶位置とは
   異なる記憶位置に前記カード属性情報と同じ情報を格納
   する機能を有する請求項１記載のフラッシュメモリカー
   ド。
9. 【請求項９】所定数のブロックに分割される記憶領域を
   有し、各ブロックは前記ホストコンピュータに提示され
   るべきカード属性情報を記憶する先頭ページを含む複数
   のページ領域に分割され、各ページ領域は前記ホストコ
   ンピュータからのデータを格納するデータ領域と制御情
   報を格納する冗長部を有する、少なくとも１つのフラッ
   シュメモリと、 前記フラッシュメモリの所定記憶位置に前記ホストコン
   ピュータに提示すべきカード属性情報を格納するために
   ホストコンピュータに接続されるインタフェースを有
   し、複数のブロックの先頭ブロックから先頭ページを選
   択し、前記先頭ブロックの冗長部のブロック良否フラグ
   を参照してブロックの良否を判定し、前記フラッシュメ
   モリ内で最も高いまたは最も低いアドレス順位を持つ良
   品ブロックを抽出し、この抽出した良品ブロックの先頭
   ページに前記カード属性情報を書き込む一連の処理を行
   うコントローラと、 で構成されるフラッシュメモリカード。
10. 【請求項１０】前記コントローラは、カード属性情報と
    して、カードのコンフィギュレーションおよびカードが
    アクセスされるアクセス方式を示すCIS情報を前記冗長
    部に格納する機能を有する請求項９に記載のフラッシュ
    メモリカード。
11. 【請求項１１】前記コントローラは、アクセス方式を示
    すCIS情報としてメモリアドレス長、I/Oアドレス範囲お
    よび割り込み条件を示す情報を前記冗長部に格納する請
    求項10に記載のフラッシュメモリカード。
12. 【請求項１２】前記コントローラは、前記カード属性情
    報と同一の情報を前記カード属性情報が格納されるべき
    前記フラッシュメモリの記憶位置とは異なる記憶位置に
    格納する機能を有する請求項４に記載のフラッシュメモ
    リカード。
13. 【請求項１３】前記コントローラは、前記カード属性情
    報の少なくともいくつかが変更される毎に次のアドレス
    のページに新たな属性情報を格納する機能を有する請求
    項９に記載のフラッシュメモリカード。
14. 【請求項１４】少なくとも１個のフラッシュメモリを収
    納するフラッシュメモリユニットと、前記ホストコンピ
    ュータに接続される前記コントローラを有し、前記フラ
    ッシュメモリユニットに着脱可能なアダプタとにより構
    成される請求項１に記載のフラッシュメモリカード。
15. 【請求項１５】前記少なくとも１個のフラッシュメモリ
    を収納するフラッシュメモリユニットと、前記ホストコ
    ンピュータに接続され、前記フラッシュメモリユニット
    に着脱可能なアダプタとにより構成される請求項１に記
    載のフラッシュメモリカード。
16. 【請求項１６】前記カード属性情報が変化される毎に前
    記コントローラは前記旧カード属性情報に対応する記録
    領域に無効フラグを立てる請求項１に記載のフラッシュ
    メモリ。
17. 【請求項１７】前記カード属性情報が変化される毎に前
    記コントローラは前記旧カード属性情報に対応する記録
    領域に無効フラグを立てる請求項９に記載のフラッシュ
    メモリ。
18. 【請求項１８】少なくとも１個のフラッシュメモリを収
    納するフラッシュメモリユニットと、前記ホストコンピ
    ュータに接続される前記コントローラを有し、前記フラ
    ッシュメモリユニットに着脱可能なアダプタとにより構
    成される請求項９に記載のフラッシュメモリカード。
19. 【請求項１９】前記少なくとも１個のフラッシュメモリ
    を収納するフラッシュメモリユニットと、前記ホストコ
    ンピュータに接続され、前記フラッシュメモリユニット
    に着脱可能なアダプタとにより構成される請求項９に記
    載のフラッシュメモリカード。