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JP3538088B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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Publication number
JP3538088B2
JP3538088B2 JP30233199A JP30233199A JP3538088B2 JP 3538088 B2 JP3538088 B2 JP 3538088B2 JP 30233199 A JP30233199 A JP 30233199A JP 30233199 A JP30233199 A JP 30233199A JP 3538088 B2 JP3538088 B2 JP 3538088B2
Authority
JP
Japan
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film
silicon
layer
silicon layer
insulating film
Prior art date
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Application number
JP30233199A
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JP2001127296A (ja
Inventor
悟史 井樋田
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Tianma Japan Ltd
Original Assignee
NEC LCD Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC LCD Technologies Ltd filed Critical NEC LCD Technologies Ltd
Priority to JP30233199A priority Critical patent/JP3538088B2/ja
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  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は薄膜トランジスタ
(TFT)およびその製造方法に関し、特に、液晶ディ
スプレイ(LCD)に用いる逆スタガ型でチャネルエッ
チ型のTFTとその製造方法とに関する。
【0002】
【従来の技術】現在、LCDに用いられるTFTの主流
は(バック)チャネルエッチタイプの逆スタガ型であ
る。TFTの平面模式図である図15(a)と図15
(a)のAA線での断面模式図である図15(b)とを
参照すると、このようなTFTが非晶質シリコン層を含
んで構成された場合には、以下のとおりになっている。
【0003】ゲート配線302,ゲート電極303が表
面に設けられたガラス基板301の表面は、ゲート配線
302,ゲート電極303を含んで、ゲート絶縁膜30
9により覆われている。ガラス基板301の表面に例え
ばクロム膜がスパッタリングにより形成され、このクロ
ムがテーパーエッチングされてゲート配線302,ゲー
ト電極303が形成される。ゲート絶縁膜309は例え
ば膜厚100nmの酸化シリコン膜305に例えば膜厚
400nm程度の窒化シリコン膜306が積層されてな
る。酸化シリコン膜305は、スパッタリング,常圧気
相成長法(APCVD)あるいはプラズマ励起気相成長
法(PECVD)により形成される。少なくとも窒化シ
リコン膜306は、PECVDにより形成され、水素
(H)を含んでなる。このようにゲート絶縁膜309を
酸化シリコン膜305と窒化シリコン膜306との積層
構造にするのは、酸化シリコン膜305に存在するピン
ホールに対する対策のためである。
【0004】ゲート絶縁膜309の表面には、非晶質シ
リコン膜アイランド315が設けられている。ゲート絶
縁膜309の表面にはソース配線321が設けられ、非
晶質シリコン膜アイランド315の表面からゲート絶縁
膜309の表面に延在した姿態を有してソース電極32
2およびドレイン電極323が設けられている。このT
FTのチャネル長L,チャネル幅Wは、例えば6μm,
12μmである。
【0005】この構造の形成は、以下のとおりになされ
る。
【0006】上記窒化シリコン膜306を形成した後に
同一のPECVD装置を用いて、ゲート絶縁膜309の
表面に、例えばモノシラン(SiH4 )を原料ガスとし
たPECVDにより、例えば300nm程度の膜厚のア
ンドープの第1の非晶質シリコン層(図に明示せず)が
形成される。続いて、第1の非晶質シリコン膜の表面
に、例えばSiH4 を原料ガスとし,ホスフィン(PH
3 )を添加ガスとしたPECVDにより、例えば50n
m程度の膜厚のn+ 型の第2の非晶質シリコン層(図に
明示せず)が形成される。第1,第2の非晶質シリコン
層にも水素が含まれている。第2の非晶質シリコン層の
燐濃度は1026-3(1020cm-3)台である。
【0007】第2の非晶質シリコン層の表面に第1のフ
ォトレジスト膜パターン(図示せず)が形成される。こ
の第1のフォトレジスト膜パターンをマスクにしてSF
6 +Cl2 によるドラエッチングにより(上記第2,第
1の非晶質シリコン層からなる)積層非晶質シリコン膜
がパーターニングされて、(第1段階の)非晶質シリコ
ン膜パターン(図に明示せず)が形成される。例えばス
パッタリングにより、例えばクロム膜が全面に形成され
る。第2のフォトレジスト膜パターン(図示せず)をマ
スクにしたウェットエッチング,Cl2 と酸素(O2
との混合ガスによるドライエッチングによりこのクロム
膜がパターニングされて、ソース配線321,ソース電
極322およびドレイン電極323が形成される。
【0008】第2のフォトレジスト膜パターンが有機剥
離される。続いて、ソース電極322およびドレイン電
極323をマスクにして、SF6 とHClとの混合ガス
によるドライエッチ(チャネルエッチ)が第1段階の非
晶質シリコン膜アイランドに施されて、チャネルエッチ
部317が形成され、残置した第1の非晶質シリコン層
311と第2の非晶質シリコン層314とからなる(第
2段階の)非晶質シリコン膜アイランド315が残置形
成される。非晶質シリコン層314は、ソース電極32
2,ドレイン電極323の直下のみに残置する。チャネ
ルエッチされた部分での非晶質シリコン層311の膜厚
は、例えば200nm程度である。
【0009】上記ソース配線321,TFTを含めて、
ゲート絶縁膜309の表面は、層間絶縁膜325により
覆われている。層間絶縁膜325にはドレイン電極32
3に達するコンタクト孔327が設けられ、層間絶縁膜
325の表面に設けられたITO電極(画素電極)32
8はコンタクト孔327を介してドレイン電極323に
接続されている。
【0010】上記非晶質シリコン膜アイランドを含んで
なるTETにおいて、上記各種パラメータの場合のId
−Vg特性の測定値は、図16のとおりになる。図16
において、白丸は白色光を照射した時のId−Vg特性
であり,黒丸はダーク時のId−Vg特性である。図1
6(a)はセミ・ログ表示のId−Vg特性であり,図
16(b)はIdが10-6A台でのId−Vg特性であ
る。
【0011】なお、チャネル領域が多結晶シリコン膜パ
ターンからなるTFTの場合には、ゲート絶縁膜は単層
の酸化シリコン膜からなり、多結晶シリコン膜パターン
はアンドープの第1の多結晶シリコン層にn+ 型の第2
の多結晶シリコン層が積層してなる。この場合、ゲート
絶縁膜はTEOS系ガスを原料ガスに含んだ減圧気相成
長法(LPCVD)により形成され、第1,第2の多結
晶シリコン層も同一のLPCVD装置の用いて連続的に
形成される。
【0012】
【発明が解決しようとする課題】LCDは、今日、高精
細化が進んできており、それに伴い、LCDに用いられ
るTFTの性能の向上も要求されてきている。その1つ
として、TFTのoff時の抵抗Roff をより高くし、
TFTのon時のRonをより低くすることが求められて
いる。
【0013】しかしながら、従来の(バック)チャネル
エッチタイプ(で逆スタガ型)のTFTでは、ソース,
ドレイン電極に自己整合的にn+ 型の第2の非晶質シリ
コン層(もしくは、n+ 型の第2の多結晶シリコン層)
を分断するチャネルエッチングにおいて、このエッチン
グを第2の非晶質シリコン層とアンドープの第1の非晶
質シリコン層との界面(もしくは、第2の多結晶シリコ
ン層とアンドープの第1の多結晶シリコン層との界面)
近傍で精度良く停止させることが困難である。この原因
の1つは、第2,第1の非晶質シリコン層(もしくは第
2,第1の多結晶シリコン層)のエッチング速度比が1
に近い(概ね1.2:1)ことにある。このため、この
チャネルエッチングにおいて第2の非晶質シリコン層
(もしくは第2の多結晶シリコン層)を完全に分断させ
るたためには、第2の非晶質シリコン層(もしくは第2
の多結晶シリコン層)の膜厚を十分に厚くすることが必
要になる。
【0014】その結果、上記構造の従来のTFTでは、
off が(チャネル領域を構成する第1の非晶質あるい
は多結晶シリコン層の膜厚が「幅」として抵抗に寄与す
ることから)それの期待値よりも低く,Ronが(ソー
ス,ドレイン電極直下の第1の非晶質あるいは多結晶シ
リコン層の膜厚が「長さ」として抵抗に寄与することか
ら)それの期待値よりも高くなることになる。
【0015】したがって本発明のTFTの目的は、Ron
の増大を抑制してRoff を高くすることが可能な構造の
TFTを提供することにある。また、本発明のTFTの
製造方法の目的は、上記チャネルエッチングにおいて、
上記n+ 型の非晶質もしくは多結晶シリコン層を精度良
く選択的に除去できる製造方法を提供することにより、
onの増大を抑制してRoff を高くすることが可能なT
FTの製造方法を提供することにある。
【0016】
【0017】
【0018】
【課題を解決するための手段】 本発明のTFTの第1
態様は、ゲート電極およびゲート配線が表面に設けられ
たガラス基板はこれらのゲート電極およびゲート配線を
含めてゲート絶縁膜により覆われて、このゲート絶縁膜
の表面には積層構造のシリコン膜アイランドが設けら
れ、上記シリコン膜アイランドは、上記ゲート絶縁膜の
表面を直接に覆うアンドープの第1のシリコン層,この
第1のシリコン層の表面にOリーク層からなり3nm
以上8nm以下の厚さからなる第2のシリコン層,この
第2のシリコン層の表面に設けられたアンドープの第3
のシリコン層およびこの第3のシリコン層の表面に設け
られたn型の第4のシリコン層から構成されて、上記
シリコン膜アイランドを含めて上記ゲート絶縁膜の表面
にはソース配線,ソース電極およびドレイン電極が設け
られ、これらのシリコン膜アイランドの上記第4,第3
のシリコン層がこれらのソース電極およびドレイン電極
に自己整合的に除去されてなることを特徴とする。
【0019】好ましくは、上記シリコン膜アイランドを
構成する上記第1〜第3のシリコン層がそれぞれ非晶質
シリコン層であり、上記ゲート絶縁膜が酸化シリコン膜
と窒化シリコン膜との積層絶縁膜、もしくは、酸化シリ
コン膜,窒化シリコン膜および第2の酸化シリコン膜か
らなる積層絶縁膜である。あるいは、上記シリコン膜ア
イランドを構成する上記第1〜第3のシリコン層がそれ
ぞれ多結晶シリコン層からなり、上記ゲート絶縁膜が酸
化シリコン膜からなる。
【0020】本発明のTFTの製造方法の第1の態様
は、ガラス基板の表面にゲート配線およびゲート電極を
形成し、このガラス基板の表面にゲート絶縁膜を形成
し、このゲート絶縁膜の表面にアンドープの第1のシリ
コン層,Oリーク層からなり3nm以上8nm以下の
厚さからなる第2のシリコン層およびn型の第3のシ
リコン層からなる積層シリコン膜を形成する工程と、上
記積層シリコン膜の表面に第1のフォトレジスト膜パタ
ーンを形成し、この第1のフォトレジスト膜パターンを
マスクにしてCFとCHFとの混合ガスにより少な
くとも上記第3および第2のシリコン層をエッチング
し、さらに、この第1のフォトレジスト膜パターンをマ
スクにして少なくともSFを含むガスにより残置した
上記第1のシリコン層をエッチングしてシリコン膜アイ
ランドを形成する工程と、全面に金属膜を形成し、この
金属膜の表面に形成した第2のフォトレジスト膜パター
ンをマスクにしてこの金属膜をエッチングして、ソース
配線,ソース電極およびドレイン電極を形成する工程
と、少なくとも上記ソース電極およびドレイン電極をマ
スクにして、上記シリコン膜アイランドの表面に形成さ
れた汚染層を除去し、さらに、HClおよび塩素Cl
の一方とSFとの混合ガスにより上記第3のシリコン
層を選択的に除去する工程とを有し、前記第2のシリコ
ン層は、前記第1のシリコン層の形成後に酸素ガスのグ
ロー放電により、この第1のシリコン層表面を前記O
リーク層に変換することを特徴とする。
【0021】好ましくは、上記第1,第2および第3の
シリコン層が非晶質シリコン層からなってこの第1,第
2および第3のシリコン層がそれぞれプラズマ励起気相
成長法(PECVD)により形成され、上記ゲート絶縁
膜が酸化シリコン膜と窒化シリコン膜との積層絶縁膜か
らなって少なくともこの窒化シリコン膜がPECVDに
より形成され、あるいは、上記ゲート絶縁膜が第1の酸
化シリコン膜,窒化シリコン膜および第2の酸化シリコ
ン膜からなる積層絶縁膜からなって少なくともこの窒化
シリコン膜および第2の酸化シリコン膜がそれぞれPE
CVDにより形成される。または、上記第1,第2およ
び第3のシリコン層が多結晶シリコン層からなり、この
第1,第2および第3のシリコン層がそれぞれ減圧気相
成長法(LPCVD)により形成されて、上記ゲート絶
縁膜が酸化シリコン膜からなり、この酸化シリコン膜が
LPCVDにより形成される。
【0022】本発明のTFTの製造方法の第2の態様
は、ガラス基板の表面にゲート配線およびゲート電極を
形成し、このガラス基板の表面にゲート絶縁膜を形成
し、このゲート絶縁膜の表面にアンドープの第1のシリ
コン層,Oリーク層からなり3nm以上8nm以下の
厚さからなる第2のシリコン層,アンドープの第3のシ
リコン層およびn型の第4のシリコン層からなる積層
シリコン膜を形成する工程と、上記積層シリコン膜の表
面に第1のフォトレジスト膜パターンを形成し、この第
1のフォトレジスト膜パターンをマスクにしてCF
CHFとの混合ガスにより少なくとも上記第4,第3
および第2のシリコン層をエッチングし、さらに、この
第1のフォトレジスト膜パターンをマスクにして少なく
ともSFを含むガスにより残置した上記第1のシリコ
ン層をエッチングしてシリコン膜アイランドを形成する
工程と、全面に金属膜を形成し、この金属膜の表面に形
成した第2のフォトレジスト膜パターンをマスクにして
この金属膜をエッチングして、ソース配線,ソース電極
およびドレイン電極を形成する工程と、少なくとも上記
ソース電極およびドレイン電極をマスクにして、上記シ
リコン膜アイランドの表面に形成された汚染層を除去
し、さらに、HClおよびClの一方とSFとの混
合ガスにより上記第4並びに第3のシリコン層を選択的
に除去する工程とを有することを特徴とする。
【0023】好ましくは、上記第1,第2および第3の
シリコン層が非晶質シリコン層からなってこの第1,第
2および第3のシリコン層がそれぞれプラズマ励起気相
成長法(PECVD)により形成され、上記ゲート絶縁
膜が酸化シリコン膜と窒化シリコン膜との積層絶縁膜か
らなって少なくともこの窒化シリコン膜がPECVDに
より形成され、あるいは、上記ゲート絶縁膜が第1の酸
化シリコン膜,窒化シリコン膜および第2の酸化シリコ
ン膜からなる積層絶縁膜からなって少なくともこの窒化
シリコン膜および第2の酸化シリコン膜がそれぞれPE
CVDにより形成される。または、上記第1,第2およ
び第3のシリコン層が多結晶シリコン層からなり、この
第1,第2および第3のシリコン層がそれぞれ減圧気相
成長法(LPCVD)により形成されて、上記ゲート絶
縁膜が酸化シリコン膜からなり、この酸化シリコン膜が
LPCVDにより形成される。
【0024】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【0025】TFTの平面模式図である図1(a)と図
1(a)のAA線での断面模式図である図1(b)とを
参照すると、本発明の第1の実施の形態の第1の実施例
によるTFTは、以下に説明する構造になっている。
【0026】ゲート配線102,ゲート電極103が表
面に設けられたガラス基板101の表面は、ゲート配線
102,ゲート電極103を含んで、ゲート絶縁膜10
9aにより覆われている。ゲート絶縁膜109aは例え
ば膜厚100nmの酸化シリコン膜105aに例えば膜
厚400nm程度の窒化シリコン膜106abが積層さ
れてなる。少なくとも窒化シリコン膜106abはPE
CVDにより形成されることから、窒化シリコン膜10
6abには水素(H)が含有されている。このようにゲ
ート絶縁膜109aを酸化シリコン膜105aと窒化シ
リコン膜106abとの積層構造にするのは、酸化シリ
コン膜105aに存在するピンホールに対する対策のた
めである。
【0027】ゲート絶縁膜109aの表面には、非晶質
シリコン膜アイランド115aaが設けられている。こ
の非晶質シリコン膜アイランド115aaは、例えば4
5nm程度の膜厚のアンドープの第1の非晶質シリコン
層111aa,例えば5nm程度の膜厚の酸素を含有し
た第2の非晶質シリコン層(O2 リーク層)112aお
よび例えば50nm程度のn+ 型の第3の非晶質シリコ
ン層114abの積層膜からなる。非晶質シリコン層1
11aa,112a,114abは、それぞれ水素を含
有している。
【0028】ゲート絶縁膜109aの表面にはソース配
線121aが設けられ、非晶質シリコン膜アイランド1
15aaの表面からゲート絶縁膜109aの表面に延在
した姿態を有してソース電極122aおよびドレイン電
極124aが設けられている。これらのソース配線12
1a,ソース電極122aおよびドレイン電極124a
は、例えばクロムからなる(しかながら、これに限定さ
れるものではなく、アルミニウム系金属,モリブデン等
により構成することもできる)。非晶質シリコン膜アイ
ランド115aaにおいて、非晶質シリコン層114a
bはソース電極122aおよびドレイン電極124aの
直下にのみこれらに自己整合的に存在している。ソース
電極122aおよびドレイン電極124aに覆われてい
ない部分では、上記非晶質シリコン膜アイランド115
aaの表面がO2 リーク層112aからなる。ゲート電
極103a,非晶質シリコン膜アイランド115aa,
ソース電極122aおよびドレイン電極124aからな
るこのTFTのチャネル長L,チャネル幅Wは、例えば
6μm,12μmである(が、これらの値に限定される
ものではない)。
【0029】上記ソース配線121a,TFTを含め
て、ゲート絶縁膜109aの表面は、層間絶縁膜125
aにより覆われている。層間絶縁膜125aにはドレイ
ン電極124aに達するコンタクト孔127aが設けら
れ、層間絶縁膜125aの表面に設けられたITO電極
(画素電極)128aはコンタクト孔127aを介して
ドレイン電極124aに接続されている。
【0030】図1(a)のAA線に沿った部分でのTF
Tの製造工程の断面模式図である図2および図3と、図
1と、上記第1〜第3の非晶質シリコン層の成膜方法を
説明するためグラフである図4と、上記非晶質シリコン
膜アイランド115aaの形成のためのエッチングを説
明するためのグラフである図5とを参照して、上記TF
Tの形成方法を説明する。
【0031】まず、ガラス基板101の表面に、スパッ
タリング等により金属膜が形成される。この金属膜とし
ては、例えばアルミニウム(Al),クロム(Cr)で
あるが、これらに限定されるものではない。この金属膜
が等方性エッチングによりパターニングされて、ゲート
配線102,ゲート電極103が形成される。このパタ
ーニングに等方性エッチングを用いるのは、テーパーエ
ッチングを行なうためである。続いて、ゲート配線10
2およびゲート電極103を含めて、ガラス基板101
の表面には、例えば100nm程度の膜厚の酸化シリコ
ン膜105aが形成され、さらに、例えば400nm程
度の膜厚の窒化シリコン膜106aがPECVDにより
形成される。この酸化シリコン膜の成膜方法はスパッタ
リングあるいはAPCVDであるが、PECVDで行な
ってもよい。なお、酸化シリコン膜105a,窒化シリ
コン膜106aの膜厚は、上記の値に限定されるもので
はない。
【0032】次に、図4を参照して第1の非晶質シリコ
ン層111a,(第2の非晶質シリコン膜である)O2
リーク層112aおよび第3の非晶質シリコン膜114
aの成膜方法を説明する。これらの非晶質シリコン層
は、圧力が例えば65Pa,RFパワーが例えば50W
の条件のもとで、PECVDにより形成される。
【0033】概ね1l/minのH2 と、概ね0.25
l/minのSiH4 とが2.5分間程度流されて、5
0nm程度膜厚の(アンドープの第1の)非晶質シリコ
ン層111aが形成される。10秒間程度成膜ガスが遮
断された後、1分間程度窒素(N2 )によりパージされ
る。(N2 により5%程度に希釈された)O2 が概ね
1.5l/min程度の流量で1分間程度流されて、非
晶質シリコン層111aの表面の5nm程度の厚さが
(第2の非晶質シリコン層である)O2 リーク層112
aに変換される。再度、10秒間程度成膜ガスが遮断さ
れた後、1分間程度窒素(N2 )によりパージされる。
概ね0.4l/minのH2 と、概ね0.25l/mi
nのSiH4 と、概ね0.7l/min程度の(H2
より0.5%程度に希釈された)PH3 とが2.5分間
程度流されて、50nm程度膜厚の(n+ 型の第3の)
非晶質シリコン層114aが形成される。非晶質シリコ
ン層114aの燐濃度は1026-3(1020cm-3)台
である。上記O2 リーク層112aの抵抗率は、非晶質
シリコン層111aの抵抗率の2倍〜4倍程度である
〔図2(a)〕。
【0034】なお、非晶質シリコン層111a,O2
ーク層112aおよび非晶質シリコン層114aの膜厚
並びに形成条件は上記に限定されるものではない。O2
リーク層112aを形成するときのO2 の希釈度は、1
00ppm〜1%の範囲であることが好ましい。O2
ーク層112aの膜厚としては、後述する(バック)チ
ャネルエッチングのストッパとして機能させるために3
nm以上であることが好ましく、Ron等への寄与からは
8nm以下であることが好ましい。また、SiH4 の代
りにジシラン(Si26 )を用いることもできる。こ
の場合、SiH 4 を用いたときよりも非晶質シリコン層
中の水素の含有率は低くなる。
【0035】次に、第1のフォトレジスト膜パターン1
31をマスクにして、非晶質シリコン層114a,O2
リーク層112aおよび非晶質シリコン層111aが順
次エッチングされる。非晶質シリコン層114aおよび
2 リーク層112aはCF 4 +CHF3 により等方性
ドライエッチされ、非晶質シリコン層111aはSF 6
により等方性ドライエッチされる。このようにエッチン
グを行なうのは、以下の理由による。CF4 +CHF3
のみによりエッチングすると、窒化シリコン膜106a
もかなりエッチングされる。一方、SF6 のみでエッチ
ングすると、後述するように、O2 リーク層112aで
のエッチング時間が長くかかりすぎる。このエッチング
ガスの切り替えは、例えばPFの発光分析により行なわ
れる。このエッチングにより(非晶質シリコン層114
a,111aはそれぞれ非晶質シリコン層114aa,
111aaになり)非晶質シリコン層111aa,O2
リーク層112a,非晶質シリコン層114aaが積層
してなる(第1段階の)非晶質シリコン膜パターン11
5aが形成される。SF6 によるエッチングに際して、
窒化シリコン膜106aも多少エッチングされて、窒化
シリコン膜106aaになる〔図2(b)〕。
【0036】上記フォトレジスト膜パターンが除去され
る。続いて、基板温度が例えば200℃のもとで、例え
ばスパッタリングにより例えばクロム膜が全面に形成さ
れる。第2のフォトレジスト膜パターン132をマスク
にした硝酸アンモニウムセリウム((NH42 (Ce
(NO36 ))を用いたウェットエッチング,Cl 2
+酸素(O2 )によるドライエッチングによりこのクロ
ム膜がパターニングされて、ソース配線121a,ソー
ス電極122aおよびドレイン電極124aが形成され
る。このエッチングによって、非晶質シリコン層114
aaの表面には、汚染膜119aが形成される〔図2
(c)〕。
【0037】この汚染膜119aの主成分は自然酸化膜
である。非晶質シリコン層114aの成膜からクロムの
成膜までの間に大気に曝され洗浄工程を経ることから、
非晶質シリコン膜パターン115aの表面にはすでに自
然酸化膜が形成されている。従来の(バック)チャネル
エッチングにおける制御の精度が低い一因はこの汚染膜
119aの存在にある。クロムの成膜した段階でクロム
と非晶質シリコン膜パターン115aとの界面にはCr
3 Si,Cr5 Si3 ,CrSiあるいはCrSi2
のクロムシリサイドが形成されている可能性が高い。こ
れらのクロムシリサイドが存在していたとしても、クロ
ムシリサイドはCl2 +O2 によるドライエッチングに
よりエッチング除去される。また、ドライエッチングに
際しての一般的な反応生成物であるハイドロカーボン類
も、O2 を含んでなるエッチングにより除去される。
【0038】フォトレジスト膜132が有機剥離される
〔図3(a)〕。その後、ソース電極122aおよびド
レイン電極124aをマスクにして、汚染膜119aが
例えばヘキサフルオロシクロブタン(C48 )による
ドライエッチングにより選択的に除去される〔図3
(b)〕。
【0039】続いて行なわれる(バック)チャネルエッ
チングについて、図5を参照して説明する。
【0040】例えば、RFパワー1kW,圧力40Pa
のもとでSF6 の流量が0.03l/min,SF6
Cl2 :H2 の流量比が1:4:1の条件のもとで非晶
質シリコン層114aaおよびO2 リーク層112aを
エッチングし、さらには、非晶質シリコン層112aa
までをエッチングした。これにより、図5に示したよう
に各層のエッチング速度比が得られる。すなわち、アン
ドープの非晶質シリコン層112aaのエッチング速度
を1とすると、n+ 型の非晶質シリコン層114aaお
よびO2 リーク層112aのエッチング速度比は1.1
5および0.05程度になる。この結果を利用すること
により、O2 リーク層112aをストッパとして非晶質
シリコン層114aaを選択的にエッチング除去するこ
とができる。これにより、チャネルエッチ部117aが
形成され、非晶質シリコン層114aaは非晶質シリコ
ン層114abとなり、非晶質シリコン層114ab,
2 リーク層112aおよび非晶質シリコン層111a
aからなる(第2段階の)非晶質シリコン膜アイランド
115aaが形成される。また、このエッチングに際し
て、窒化シリコン膜106aaも多少エッチングされて
窒化シリコン膜106aaになり、酸化シリコン膜10
5aに窒化シリコン膜106aaが積層されてなるゲー
ト絶縁膜109aが得られる〔図3(c),図1〕。
【0041】なお、上記チャネルエッチの条件は上述条
件に限定されるものではない。このチャネルエッチにお
いて、Cl2 +H2 の代りにHClを用いてもよい。ま
た、RFパワーあるいは(流量比を保持して)SF6
流量を低下させることにより、エッチング速度自体を低
下させるならば、より精度良く本第1の実施の形態の本
第1の実施例のチャネルエッチが行なえる。
【0042】その後、層間絶縁膜125aの成膜、コン
タクト孔127aの形成、ITO膜128aの形成等が
行なわれて、図1の構造が得られる。
【0043】本第1の実施例に係わる製造方法は、上記
図3の方法に限定されるものではない。図2(c)に示
した段階の後、(図1(a)のAA線の部分でのTFT
の製造工程の断面模式図である)図6に示す製造方法に
よっても、本第1の実施例のTFTが得られる(この方
法は、特に、ソース配線等の構成材料が例えばアルミニ
ウム系金属からなり場合に有利である)。
【0044】フォトレジスト膜パターン132をマスク
にしてソース配線121,ソース電極122およびドレ
イン電極124aを形成した後、フォトレジスト膜13
2をマスクにして汚染膜119aが選択的に除去される
〔図6(a)〕。
【0045】さらに、フォトレジスト膜パターン132
をマスクにして、上記チャネルエッチが行なわれて、チ
ャネルエッチ部117a,非晶質シリコン膜アイランド
115aa,ゲート絶縁膜109a等が形成される〔図
6(b)〕。
【0046】次に、3弗化窒素(NF3 )+H2 Oによ
るドライエッチングにより、フォトレジスト膜パターン
132が除去される。その後、層間絶縁膜125aの成
膜、コンタクト孔127aの形成、ITO膜128aの
形成等が行なわれて、図1の構造が得られる。
【0047】上述の各種パラメータの場合、本第1の実
施例によるTFTのId−Vg特性の実測値は図7のと
おりになる。図7(a)と図16(a)とを比較するこ
とにより、従来のTFTに比べて本実施例のTFTのR
off の値のばらつきが少なくなり,かつ,高くなること
が明らかになる。また、図7(b)と図16(b)とか
ら、従来のTFTに比べて本実施例のTFTのRonの値
が1/2倍程度に低くなっていることが解る。
【0048】本第1の実施の形態の上記第1の実施例
は、非晶質シリコン膜アイランドを含んでなるTFTで
あるが、本第1の実施例の技術思想を多結晶シリコン膜
アイランドを含んでなるTFTに応用することは容易で
ある。
【0049】この場合、石英からなるガラス基板が用い
られ、ゲート絶縁膜はTEOS系の原料ガスを用いたL
PCVDにより形成された酸化シリコン膜の単層のみか
らなる。また、非晶質シリコン膜アイランドの代りに多
結晶シリコン膜アイランドが採用される。この多結晶シ
リコン膜アイランドは、アンドープの第1の多結晶シリ
コン層,第2の多結晶シリコン層であるO2 リーク層お
よびn+ 型の第3の多結晶シリコン層が積層されてな
る。これら第1〜第3の多結晶シリコン層は、650℃
程度のLPCVDにより形成される。この成膜のシーケ
ンスは上記第1の実施例と同等である。また、多結晶シ
リコン膜アイランドに対する(バック)チャネルエッチ
の方法も上記第1の実施例の方法を適用できる。この多
結晶シリコン膜アイランドを含んでなるTFTは、ゲー
ト絶縁膜および多結晶シリコン膜アイランドに水素が含
まれずに形成できる。
【0050】本発明の第1の実施の形態の第2の実施例
によるTFTを、平面模式図である図8(a)と図8
(a)のAA線での断面模式図である図8(b)とを参
照して説明する。本発明の第1の実施の形態の第2の実
施例と本第1の実施の形態の上記第1の実施例との相違
点は、非晶質シリコン膜アイランドの構造にある。
【0051】ゲート配線102,ゲート電極103が表
面に設けられたガラス基板101の表面は、ゲート配線
102,ゲート電極103を含んで、ゲート絶縁膜10
9bにより覆われている。ゲート絶縁膜109bは例え
ば膜厚100nmの酸化シリコン膜105bに例えば膜
厚400nm程度の窒化シリコン膜106bbが積層さ
れてなる。少なくとも窒化シリコン膜106bbには水
素(H)が含有されている。
【0052】ゲート絶縁膜109bの表面には、非晶質
シリコン膜アイランド115baが設けられている。こ
の非晶質シリコン膜アイランド115baは、例えば2
0nm程度の膜厚のアンドープの第1の非晶質シリコン
層111ba,例えば5nm程度の膜厚の酸素を含有し
た第2の非晶質シリコン層(O2 リーク層)112b,
例えば25nm程度の膜厚のアンドープの第3の非晶質
シリコン層113bbおよび例えば50nm程度のn+
型の第4の非晶質シリコン層114bbの積層膜からな
る。非晶質シリコン層111ba,112b,113b
b,114bbは、それぞれ水素を含有している。
【0053】ゲート絶縁膜109bの表面にはソース配
線121bが設けられ、非晶質シリコン膜アイランド1
15baの表面からゲート絶縁膜109bの表面に延在
した姿態を有してソース電極122bおよびドレイン電
極124bが設けられている。これらのソース配線12
1b,ソース電極122bおよびドレイン電極124b
は、例えばクロムからなる(しかながら、これに限定さ
れるものではなく、アルミニウム系金属,モリブデン等
により構成することもできる)。非晶質シリコン膜アイ
ランド115baにおいて、非晶質シリコン層114b
b並びに非晶質シリコン層113bbはソース電極12
2aおよびドレイン電極124aの直下にのみこれらに
自己整合的に存在している。ソース電極122bおよび
ドレイン電極124bに覆われていない部分では、上記
非晶質シリコン膜アイランド115baの表面がO2
ーク層112bからなる。ゲート電極103b,非晶質
シリコン膜アイランド115ba,ソース電極122b
およびドレイン電極124bからなるこのTFTのチャ
ネル長L,チャネル幅Wは、例えば6μm,12μmで
ある(が、これらの値に限定されるものではない)。
【0054】上記ソース配線121b,TFTを含め
て、ゲート絶縁膜109bの表面は、層間絶縁膜125
bにより覆われている。層間絶縁膜125bにはドレイ
ン電極124bに達するコンタクト孔127bが設けら
れ、層間絶縁膜125bの表面に設けられたITO電極
(画素電極)128bはコンタクト孔127bを介して
ドレイン電極124bに接続されている。
【0055】図8(a)のAA線に沿った部分でのTF
Tの製造工程の断面模式図である図9と図8とを参照し
て、上記TFTの形成方法を説明する。
【0056】まず、ガラス基板101の表面に、スパッ
タリング等により金属膜が形成され、この金属膜が等方
性エッチングによりパターニングされて、ゲート配線1
02,ゲート電極103が形成される。続いて、ゲート
配線102およびゲート電極103を含めて、ガラス基
板101の表面には、例えば100nm程度の膜厚の酸
化シリコン膜105bが形成され、さらに、例えば40
0nm程度の膜厚の窒化シリコン膜106bがPECV
Dにより形成される。なお、酸化シリコン膜105b,
窒化シリコン膜106bの膜厚は、上記の値に限定され
るものではない。
【0057】次に、上記第1の実施例で用いた非晶質シ
リコン層の形成方法を利用して、例えば25nm程度の
膜厚のノンドープの第1の非晶質シリコン層111aが
形成され、(N2 により例えば5%程度に希釈された)
2 雰囲気に曝して非晶質シリコン層111bの表面の
例えば5nm程度の厚さが(第2の非晶質シリコン層で
ある)O2 リーク層112bに変換され、続いて、50
nm程度膜厚のn+ 型の第3の非晶質シリコン層114
bが形成される〔図9(a)〕。
【0058】次に、第1のフォトレジスト膜パターン
(図示せず)をマスクにして、非晶質シリコン層114
b,非晶質シリコン層113b,O2 リーク層112b
および非晶質シリコン層111bが順次エッチングされ
る。非晶質シリコン層114b,非晶質シリコン層11
3bおよびO2 リーク層112bはCF4 +CHF3
より等方性ドライエッチされ、非晶質シリコン層111
bはSF6 により等方性ドライエッチされる。このエッ
チングにより(非晶質シリコン層114b,113b,
111bはそれぞれ非晶質シリコン層114ba,11
3ba,111baになり)非晶質シリコン層111b
a,O2 リーク層112b,非晶質シリコン層113b
a,非晶質シリコン層114baが積層してなる(第1
段階の)非晶質シリコン膜パターン115bが形成され
る。SF6 によるエッチングに際して、窒化シリコン膜
106bも多少エッチングされて、窒化シリコン膜10
6baになる〔図9(b)〕。
【0059】上記第1のフォトレジスト膜パターンが除
去される。続いて、基板温度が例えば200℃のもと
で、例えばスパッタリングにより例えばクロム膜が全面
に形成される。第2のフォトレジスト膜パターン132
をマスクにした(NH42 (Ce(NO36 )を用
いたウェットエッチング,Cl2 +O2 によるドライエ
ッチングによりこのクロム膜がパターニングされて、ソ
ース配線121b,ソース電極122bおよびドレイン
電極124bが形成される。このエッチングによって、
非晶質シリコン層114baの表面には、汚染膜119
bが形成される〔図9(c)〕。
【0060】例えば、フォトレジスト膜132が有機剥
離された後、ソース電極122bおよびドレイン電極1
24bをマスクにして、汚染膜119bが例えばC4
8 によるドライエッチングにより選択的に除去される
(なお、本第2の実施例においても、上記第1の実施例
における図6において説明した製造方法を採用すること
も可能である)。
【0061】続いて、上記第1の実施例で用いた方法を
利用して、O2 リーク層112bをストッパとして非晶
質シリコン層114ba並びに非晶質シリコン層113
baを選択的にエッチング除去する。これにより、チャ
ネルエッチ部117bが形成され、非晶質シリコン層1
14ba,113baは非晶質シリコン層114bb1
13bbとなり、非晶質シリコン層114bb,非晶質
シリコン層113bb,O2 リーク層112bおよび非
晶質シリコン層111baからなる(第2段階の)非晶
質シリコン膜アイランド115baが形成される。ま
た、このエッチングに際して、窒化シリコン膜106b
aも多少エッチングされて窒化シリコン膜106baに
なり、酸化シリコン膜105bに窒化シリコン膜106
baが積層されてなるゲート絶縁膜109bが得られる
〔図9(d),図8〕。
【0062】その後、層間絶縁膜125bの成膜、コン
タクト孔127bの形成、ITO膜128bの形成等が
行なわれて、図8の構造が得られる。
【0063】上述の各種パラメータの場合、本第2の実
施例によるTFTのId−Vg特性の実測値は図10の
とおりになる。図10(a)と図16(a)とを比較す
ることにより、従来のTFTに比べて本実施例のTFT
のRoff の値のばらつきが少なくなり,かつ,高くなる
ことが明らかになる。また、図10(b)と図16
(b)とから、従来のTFTに比べて本実施例のTFT
のRonの値が1/2倍程度に低くなっていることが解
る。上記第1の実施例とを比較すると、本第2の実施例
では(本第2の実施例の方が第1の非晶質シリコン層の
膜厚が薄くなっているため)、off特性はより改善さ
れる,on特性は多少低減する。
【0064】本第1の実施の形態の上記第2の実施例
も、本第1の実施の形態の上記第1の実施例と同様に、
多結晶シリコン膜アイランドを含んでなるTFTに応用
することは容易である。
【0065】本発明の第2の実施の形態では、ゲート絶
縁膜が第1の酸化シリコン膜と窒化シリコン膜と第2の
酸化シリコン膜との積層絶縁膜から構成されている。上
記第1の実施の形態では、ゲート絶縁膜が酸化シリコン
膜と窒化シリコン膜との2層構造であることから、シリ
コン膜アイランド,(バック)チャネルエッチ部の形成
に際してゲート絶縁膜の上面も多少エッチオフされる。
本第2の実施の形態は、これらのエッチング工程におい
てゲート絶縁膜上面のエッチオフを抑制してゲート配線
とソース配線とのカップリング容量の増大を抑制するこ
とが容易になる。
【0066】TFTの平面模式図である図11(a)と
図11(a)のAA線での断面模式図である図11
(b)とを参照すると、本発明の第2の実施の形態の第
1の実施例によるTFTは、以下に説明する構造になっ
ている。
【0067】ゲート配線202,ゲート電極203が表
面に設けられたガラス基板201の表面は、ゲート配線
202,ゲート電極203を含んで、ゲート絶縁膜20
9aにより覆われている。ゲート絶縁膜209aは例え
ば膜厚100nmの第1の酸化シリコン膜205a,例
えば膜厚100nm程度の窒化シリコン膜206aおよ
び例えば300nm程度の膜厚の第2の酸化シリコン膜
207aaが積層されてなる。少なくとも窒化シリコン
膜206aおよび酸化シリコン膜207aaはPECV
Dにより形成されることから、窒化シリコン膜206
a,酸化シリコン膜207aaには水素(H)が含有さ
れている。
【0068】ゲート絶縁膜209aの表面には、非晶質
シリコン膜アイランド215aaが設けられている。こ
の非晶質シリコン膜アイランド215aaは、例えば4
5nm程度の膜厚のアンドープの第1の非晶質シリコン
層211aa,例えば5nm程度の膜厚の酸素を含有し
た第2の非晶質シリコン層(O2 リーク層)212aお
よび例えば50nm程度のn+ 型の第3の非晶質シリコ
ン層214abの積層膜からなる。非晶質シリコン層2
11aa,212a,214abは、それぞれ水素を含
有している。
【0069】ゲート絶縁膜209aの表面にはソース配
線221aが設けられ、非晶質シリコン膜アイランド2
15aaの表面からゲート絶縁膜209aの表面に延在
した姿態を有してソース電極222aおよびドレイン電
極224aが設けられている。これらのソース配線22
1a,ソース電極222aおよびドレイン電極224a
は、例えばクロムからなる(しかながら、これに限定さ
れるものではなく、アルミニウム系金属,モリブデン等
により構成することもできる)。非晶質シリコン膜アイ
ランド215aaにおいて、非晶質シリコン層214a
bはソース電極222aおよびドレイン電極224aの
直下にのみこれらに自己整合的に存在している。ソース
電極222aおよびドレイン電極224aに覆われてい
ない部分では、上記非晶質シリコン膜アイランド215
aaの表面がO2 リーク層212aからなる。ゲート電
極203a,非晶質シリコン膜アイランド215aa,
ソース電極222aおよびドレイン電極224aからな
るこのTFTのチャネル長L,チャネル幅Wは、例えば
6μm,12μmである(が、これらの値に限定される
ものではない)。
【0070】上記ソース配線221a,TFTを含め
て、ゲート絶縁膜209aの表面は、層間絶縁膜225
aにより覆われている。層間絶縁膜225aにはドレイ
ン電極224aに達するコンタクト孔227aが設けら
れ、層間絶縁膜225aの表面に設けられたITO電極
(画素電極)228aはコンタクト孔227aを介して
ドレイン電極224aに接続されている。
【0071】図11(a)のAA線に沿った部分でのT
FTの製造工程の断面模式図である図12および図13
と、図11と、を参照して、上記TFTの形成方法を説
明する。
【0072】まず、ガラス基板201の表面に、スパッ
タリング等により金属膜が形成される。この金属膜が等
方性エッチングによりパターニングされて、ゲート配線
202,ゲート電極203が形成される。続いて、ゲー
ト配線202およびゲート電極203を含めて、ガラス
基板201の表面には、例えば100nm程度の膜厚の
酸化シリコン膜205aが形成され、さらに、例えば1
00nm程度の膜厚の窒化シリコン膜206aと例えば
300nm程度の膜厚の酸化シリコン膜207aとがP
ECVDにより形成される。この酸化シリコン膜205
aの成膜方法はスパッタリングあるいはAPCVDであ
るが、PECVDで行なってもよい。なお、酸化シリコ
ン膜205a,窒化シリコン膜206a,酸化シリコン
膜207aの膜厚は、上記の値に限定されるものではな
い。
【0073】次に、上記第1の実施の形態の上記第1の
実施例と同様の方法により、ゲート絶縁膜209aの表
面には、PECVDにより、例えば45nm程度の非晶
質シリコン層211a,例えば5nm程度の膜厚のO2
リーク層212a,例えば50nm程度の膜厚の非晶質
シリコン層214aが形成される〔図12(a)〕。
【0074】次に、第1のフォトレジスト膜パターン2
31をマスクにして、上記第1の実施の形態の上記第1
の実施例と同様により、非晶質シリコン層214a,O
2 リーク層212aおよび非晶質シリコン層211aが
順次エッチングされる。非晶質シリコン層214aおよ
びO2 リーク層212aはCF4 +CHF3 により等方
性ドライエッチされ、非晶質シリコン層211aはSF
6 により等方性ドライエッチされる。このエッチングに
より(非晶質シリコン層214a,211aはそれぞれ
非晶質シリコン層214aa,211aaになり)非晶
質シリコン層211aa,O2 リーク層212a,非晶
質シリコン層214aaが積層してなる(第1段階の)
非晶質シリコン膜パターン215aが形成される。本実
施例では上記第1の実施の形態の上記第1の実施例と相
違して、SF6 によるエッチングに際して、ゲート絶縁
膜209aの上面のエッチオフはほとんど発生しない
〔図12(b)〕。
【0075】上記フォトレジスト膜パターン231が除
去される。続いて、基板温度が例えば200℃のもと
で、例えばスパッタリングにより例えばクロム膜が全面
に形成される。第2のフォトレジスト膜パターン232
をマスクにした(NH42 (Ce(NO36 )を用
いたウェットエッチング,Cl2 +O2 によるドライエ
ッチングによりこのクロム膜がパターニングされて、ソ
ース配線221a,ソース電極222aおよびドレイン
電極224aが形成される。このエッチングによって、
非晶質シリコン層214aaの表面には、汚染膜219
aが形成される〔図12(c)〕。
【0076】例えば、フォトレジスト膜132が有機剥
離される(なお、本実施例においても、上記第1の実施
の形態の上記第1の実施例における図6において説明し
た製造方法を採用することも可能である)〔図13
(a)〕。
【0077】その後、ソース電極222aおよびドレイ
ン電極224aをマスクにして、汚染膜219aが例え
ばC48 によるドライエッチングにより選択的に除去
される。このとき、酸化シリコン膜207aの表面も多
少エッチングされて、酸化シリコン膜207aaにな
る。これにより、酸化シリコン膜209aは酸化シリコ
ン膜205a,窒化シリコン膜206a,酸化シリコン
膜207aaの積層構造になる〔図13(b)〕。
【0078】続いて、上記第1の実施の形態の上記第1
の実施例と同様の方法により、(バック)チャネルエッ
チングが行なわれる。これにより、チャネルエッチ部2
17aが形成され、非晶質シリコン層214aaは非晶
質シリコン層214abとなり、非晶質シリコン層21
4ab,O2 リーク層212aおよび非晶質シリコン層
211aaからなる(第2段階の)非晶質シリコン膜ア
イランド215aaが形成される。上記第1の実施の形
態の上記第1の実施例と相違して、このエッチングに際
にはゲート絶縁膜209aの上面のエッチオフは発生し
ない〔図13(c),図11〕。
【0079】その後、層間絶縁膜225aの成膜、コン
タクト孔227aの形成、ITO膜228aの形成等が
行なわれて、図11の構造が得られる。
【0080】本実施例は、上記第1の実施の形態の上記
第1の実施例の有したId−Vg特性と同様の効果を有
している。さらに、ゲート絶縁膜が関与した寄生容量と
TFTのしきい値電圧(Vt)との低減が、上記第1の
実施の形態の上記第1の実施例より容易になる。
【0081】本発明の第2の実施の形態の第2の実施例
によるTFTを、平面模式図である図14(a)と図1
4(a)のAA線での断面模式図である図14(b)と
を参照して説明する。
【0082】ゲート配線202,ゲート電極203が表
面に設けられたガラス基板201の表面は、ゲート配線
202,ゲート電極203を含んで、ゲート絶縁膜20
9bにより覆われている。ゲート絶縁膜209bは、例
えば膜厚100nmの酸化シリコン膜205bと、例え
ば膜厚100nm程度の窒化シリコン膜206bと、例
えば膜厚300nm程度の酸化シリコン膜207bとの
積層構造をなす。少なくとも窒化シリコン膜206b,
酸化シリコン膜207bには水素(H)が含有されてい
る。
【0083】ゲート絶縁膜209bの表面には、非晶質
シリコン膜アイランド215bが設けられている。この
非晶質シリコン膜アイランド215bは、例えば20n
m程度の膜厚のアンドープの第1の非晶質シリコン層2
11b,例えば5nm程度の膜厚の酸素を含有した第2
の非晶質シリコン層(O2 リーク層)212b,例えば
25nm程度の膜厚のアンドープの第3の非晶質シリコ
ン層213bおよび例えば50nm程度のn+ 型の第4
の非晶質シリコン層214bの積層膜からなる。非晶質
シリコン層211b,212b,213b,214b
は、それぞれ水素を含有している。
【0084】ゲート絶縁膜209bの表面にはソース配
線221bが設けられ、非晶質シリコン膜アイランド2
15bの表面からゲート絶縁膜209bの表面に延在し
た姿態を有してソース電極222bおよびドレイン電極
124bが設けられている。これらのソース配線221
b,ソース電極222bおよびドレイン電極224b
は、例えばクロムからなる(しかながら、これに限定さ
れるものではなく、アルミニウム系金属,モリブデン等
により構成することもできる)。非晶質シリコン膜アイ
ランド215bにおいて、非晶質シリコン層214bb
並びに非晶質シリコン層213bはソース電極222a
およびドレイン電極224aの直下にのみこれらに自己
整合的に存在している。チャネルエッチ部217bであ
り、ソース電極222bおよびドレイン電極224bに
覆われていない部分では、上記非晶質シリコン膜アイラ
ンド215bの表面がO2 リーク層212bからなる。
ゲート電極203b,非晶質シリコン膜アイランド21
5ba,ソース電極222bおよびドレイン電極224
bからなるこのTFTのチャネル長L,チャネル幅W
は、例えば6μm,12μmである(が、これらの値に
限定されるものではない)。
【0085】上記ソース配線221b,TFTを含め
て、ゲート絶縁膜209bの表面は、層間絶縁膜225
bにより覆われている。層間絶縁膜225bにはドレイ
ン電極224bに達するコンタクト孔227bが設けら
れ、層間絶縁膜225bの表面に設けられたITO電極
(画素電極)228bはコンタクト孔227bを介して
ドレイン電極224bに接続されている。
【0086】本第2の実施例も、上記第1の実施の形態
の上記第2の実施例の有したId−Vg特性と同様の効
果を有している。さらに、ゲート絶縁膜が関与した寄生
容量とTFTのしきい値電圧(Vt)との低減が、上記
第1の実施の形態の上記第2の実施例より容易になる。
【0087】
【発明の効果】以上説明したように、本発明によるTF
Tは、次のようなシリコン膜アイランドに形成されてい
る。このシリコン膜アイランドは、アンドープのシリコ
ン層にn+ 型のシリコン層が積層してなり、さらに、
(酸素を含だアンドープのシリコン層である)O2 リー
ク層が、下層のアンドープのシリコン層とn+ 型のシリ
コン層との界面,もしくは,下層のアンドープのシリコ
ン層中に設けられている。このO2 リーク層の存在によ
り、チャネルエッチ部の形成の制御性および精度が向上
する。さらにまた、下層のアンドープのシリコン膜の膜
厚を薄くしても支障を生じなくなるため、I−V特性の
向上が容易になる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の第1の実施例の平
面模式図および断面模式図である。
【図2】上記第1の実施の形態の上記第1の実施例の製
造工程の断面模式図であり、図1(a)のAA線での製
造工程の断面模式図である。
【図3】上記第1の実施の形態の上記第1の実施例の製
造工程の断面模式図であり、図1(a)のAA線での製
造工程の断面模式図である。
【図4】上記第1の実施の形態の上記第1の実施例の非
晶質シリコン層の形成方法を説明するためのグラフであ
る。
【図5】上記第1の実施の形態の上記第1の実施例のチ
ャネルエッチ部の形成方法を説明するためのグラフであ
る。
【図6】上記第1の実施の形態の上記第1の実施例のT
FTの別の形成方法を説明するための図であり、図1
(a)のAA線での製造工程の断面模式図である。
【図7】上記第1の実施の形態の上記第1の実施例のT
FTのI−V特性のグラフである。
【図8】上記第1の実施の形態の第2の実施例の平面模
式図および断面模式図である。
【図9】上記第1の実施の形態の上記第2の実施例の製
造工程の断面模式図であり、図8(a)のAA線での製
造工程の断面模式図である。
【図10】上記第1の実施の形態の上記第2の実施例の
TFTのI−V特性のグラフである。
【図11】本発明の第2の実施の形態の第1の実施例の
平面模式図および断面模式図である。
【図12】上記第2の実施の形態の上記第1の実施例の
製造工程の断面模式図であり、図11(a)のAA線で
の製造工程の断面模式図である。
【図13】上記第2の実施の形態の上記第1の実施例の
製造工程の断面模式図であり、図11(a)のAA線で
の製造工程の断面模式図である。
【図14】本発明の第2の実施の形態の第2の実施例の
平面模式図および断面模式図である。
【図15】従来のTFTを説明するための平面模式図お
よび断面模式図である。
【図16】上記従来のTFTのI−V特性のグラフであ
る。
【符号の説明】
101,201,301 ガラス基板 102,202,302 ゲート配線 103,203,303 ゲート電極 105a,105b,205a,205b,207a,
207aa,207b,305 酸化シリコン膜 106a,106aa,106ab,106b,106
ba,106bb,206a,206b,306 窒
化シリコン膜 111a,111aa,111b,111ba,113
b,113ba,113bb,114a,114aa,
114ab,114b,114ba,114bb,21
1a,211ab,211b,211ba,213b,
214a,214aa,214ab,214b,31
1,314 非晶質シリコン層 112a,112b,212a,212b O2 リー
ク層 115a,115aa,115b,115ba,215
a,215aa,215b,315 非晶質シリコン
膜アイランド 117a,117b,217a,217b,317
チャネルエッチ部119a,119b,219a 汚
染膜 121a,121b,221a,221b,321
ソース配線 122a,122b,222a,222b,322
ソース電極 124a,124b,224a,224b,324
ドレイン電極 125a,125b,225a,225b,325
層間絶縁膜 127a,127b,227a,227b,327
コンタクト孔 128a,128b,228a,228b,328
ITO電極 131,132,231,232 フォトレジスト膜
パターン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−5578(JP,A) 特開 昭61−281555(JP,A) 特開 平1−209764(JP,A) 特開 平3−283466(JP,A) 特開 平4−186880(JP,A) 特開 昭62−213278(JP,A) 特開 昭63−308384(JP,A) 特開 平3−217027(JP,A) 特開 平2−260661(JP,A) 特開 平8−335703(JP,A) 特開 昭64−57755(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/336

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項1】 ゲート電極およびゲート配線が表面に設
    けられたガラス基板は該ゲート電極およびゲート配線を
    含めてゲート絶縁膜により覆われて、該ゲート絶縁膜の
    表面には積層構造のシリコン膜アイランドが設けられ、 前記シリコン膜アイランドは、前記ゲート絶縁膜の表面
    を直接に覆うアンドープの第1のシリコン層,該第1の
    シリコン層の表面にOリーク層からなり3nm以上8
    nm以下の厚さからなる第2のシリコン層,該第2のシ
    リコン層の表面に設けられたアンドープの第3のシリコ
    ン層および該第3のシリコン層の表面に設けられたn
    型の第4のシリコン層から構成されて、 前記シリコン膜アイランドを含めて前記ゲート絶縁膜の
    表面にはソース配線,ソース電極およびドレイン電極が
    設けられ、該シリコン膜アイランドの前記第4,第3の
    シリコン層が該ソース電極およびドレイン電極に自己整
    合的に除去されてなることを特徴とする薄膜トランジス
    タ。
  2. 【請求項2】 前記シリコン膜アイランドを構成する前
    記第1〜第4のシリコン層が、それぞれ非晶質シリコン
    層であることを特徴とする請求項記載の薄膜トランジ
    ス。
  3. 【請求項3】 前記ゲート絶縁膜が、酸化シリコン膜の
    表面に窒化シリコン膜が積層してなることを特徴とする
    請求項記載の薄膜トランジスタ。
  4. 【請求項4】 前記ゲート絶縁膜が、第1の酸化シリコ
    ン膜,窒化シリコン膜および第2の酸化シリコン膜から
    なる積層絶縁膜であることを特徴とする請求項記載の
    薄膜トランジスタ。
  5. 【請求項5】 前記シリコン膜アイランドを構成する前
    記第1〜第4のシリコン層が、それぞれ多結晶シリコン
    層からなり、 前記ゲート絶縁膜が、酸化シリコン膜からなることを特
    徴とする請求項記載の薄膜トランジスタ。
  6. 【請求項6】 ガラス基板の表面にゲート配線およびゲ
    ート電極を形成し、該ガラス基板の表面にゲート絶縁膜
    を形成し、該ゲート絶縁膜の表面にアンドープの第1の
    シリコン層,Oリーク層からなり3nm以上8nm以
    下の厚さからなる第2のシリコン層およびn型の第3
    のシリコン層からなる積層シリコン膜を形成する工程
    と、 前記積層シリコン膜の表面に第1のフォトレジスト膜パ
    ターンを形成し、該第1のフォトレジスト膜パターンを
    マスクにしてテトラフルオロメタン(CF)とトリフ
    ルオロメタン(CHF)との混合ガスにより少なくと
    も前記第3および第2のシリコン層をエッチングし、さ
    らに、該第1のフォトレジスト膜パターンをマスクにし
    て少なくとも6弗化硫黄(SF)を含むガスにより残
    置した前記第1のシリコン層をエッチングしてシリコン
    膜アイランドを形成する工程と、 全面に金属膜を形成し、該金属膜の表面に形成した第2
    のフォトレジスト膜パターンをマスクにして該金属膜を
    エッチングして、ソース配線,ソース電極およびドレイ
    ン電極を形成する工程と、 少なくとも前記ソース電極およびドレイン電極をマスク
    にして、前記シリコン膜アイランドの表面に形成された
    汚染層を除去し、さらに、塩化水素(HCl)および塩
    素(Cl)の一方とSFとの混合ガスにより前記第
    3のシリコン層を選択的に除去する工程とを有し、 前記第2のシリコン層は、前記第1のシリコン層の形成
    後に酸素ガスのグロー放電により、この第1のシリコン
    層表面を前記O リーク層に変換 することを特徴とする
    薄膜トランジスタの製造方法。
  7. 【請求項7】 前記第1,第2および第3のシリコン層
    が非晶質シリコン層からなり、該第1,第2および第3
    のシリコン層がそれぞれプラズマ励起気相成長法(PE
    CVD)により形成されることを特徴とする請求項
    載の薄膜トランジスタの製造方法。
  8. 【請求項8】 前記ゲート絶縁膜が酸化シリコン膜と窒
    化シリコン膜との積層絶縁膜からなり、少なくとも該窒
    化シリコン膜がPECVDにより形成されること特徴と
    する請求項記載の薄膜トランジスタの製造方法。
  9. 【請求項9】 前記ゲート絶縁膜が第1の酸化シリコン
    膜,窒化シリコン膜および第2の酸化シリコン膜からな
    る積層絶縁膜からなり、少なくとも該窒化シリコン膜お
    よび第2の酸化シリコン膜がそれぞれPECVDにより
    形成されること特徴とする請求項記載の薄膜トランジ
    スタの製造方法。
  10. 【請求項10】 前記第1,第2および第3のシリコン
    層が多結晶シリコン層からなり、該第1,第2および第
    3のシリコン層がそれぞれ減圧気相成長法(LPCV
    D)により形成されて、 前記ゲート絶縁膜が酸化シリコン膜からなり、該酸化シ
    リコン膜がLPCVDにより形成されることを特徴とす
    る請求項記載の薄膜トランジスタの製造方法。
  11. 【請求項11】 ガラス基板の表面にゲート配線および
    ゲート電極を形成し、該ガラス基板の表面にゲート絶縁
    膜を形成し、該ゲート絶縁膜の表面にアンドープの第1
    のシリコン層,Oリーク層からなり3nm以上8nm
    以下の厚さからなる第2のシリコン層,アンドープの第
    3のシリコン層およびn型の第4のシリコン層からな
    る積層シリコン膜を形成する工程と、 前記積層シリコン膜の表面に第1のフォトレジスト膜パ
    ターンを形成し、該第1のフォトレジスト膜パターンを
    マスクにしてCFとCHFとの混合ガスにより少な
    くとも前記第4,第3および第2のシリコン層をエッチ
    ングし、さらに、該第1のフォトレジスト膜パターンを
    マスクにして少なくともSFを含むガスにより残置し
    た前記第1のシリコン層をエッチングしてシリコン膜ア
    イランドを形成する工程と、 全面に金属膜を形成し、該金属膜の表面に形成した第2
    のフォトレジスト膜パターンをマスクにして該金属膜を
    エッチングして、ソース配線,ソース電極およびドレイ
    ン電極を形成する工程と、 少なくとも前記ソース電極およびドレイン電極をマスク
    にして、前記シリコン膜アイランドの表面に形成された
    汚染層を除去し、さらに、HClおよびClの一方と
    SFとの混合ガスにより前記第4並びに第3のシリコ
    ン層を選択的に除去する工程とを有することを特徴とす
    る薄膜トランジスタの製造方法。
  12. 【請求項12】 前記第1,第2,第3および第4のシ
    リコン層が非晶質シリコン層からなり、該第1,第2,
    第3および第4のシリコン層がそれぞれPECVDによ
    り形成されることを特徴とする請求項1記載の薄膜ト
    ランジスタの製造方法。
  13. 【請求項13】 前記ゲート絶縁膜が酸化シリコン膜と
    窒化シリコン膜との積層絶縁膜からなり、少なくとも該
    窒化シリコン膜がPECVDにより形成されること特徴
    とする請求項1記載の薄膜トランジスタの製造方法。
  14. 【請求項14】 前記ゲート絶縁膜が第1の酸化シリコ
    ン膜,窒化シリコン膜および第2の酸化シリコン膜から
    なる積層絶縁膜からなり、少なくとも該窒化シリコン膜
    および第2の酸化シリコン膜がそれぞれPECVDによ
    り形成されること特徴とする請求項1記載の薄膜トラ
    ンジスタの製造方法。
  15. 【請求項15】 前記第1,第2,第3および第4のシ
    リコン層が多結晶シリコン層からなり、該第1,第2,
    第3および第4のシリコン層がそれぞれLPCVDによ
    り形成されて、 前記ゲート絶縁膜が酸化シリコン膜からなり、該酸化シ
    リコン膜がLPCVDにより形成されることを特徴とす
    る請求項1記載の薄膜トランジスタの製造方法。
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