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JP3532350B2 - データトレース装置 - Google Patents

データトレース装置

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JP3532350B2
JP3532350B2 JP15993296A JP15993296A JP3532350B2 JP 3532350 B2 JP3532350 B2 JP 3532350B2 JP 15993296 A JP15993296 A JP 15993296A JP 15993296 A JP15993296 A JP 15993296A JP 3532350 B2 JP3532350 B2 JP 3532350B2
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Renesas Technology Corp
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ターゲットシス
テムのプログラムのデバッグ等に用いられるインサーキ
ットエミュレータに係り、特にインサーキットエミュレ
ータのデータトレース装置に関するものである。
【０００２】
【従来の技術】インサーキットエミュレータはマイクロ
コンピュータを搭載したシステムのプログラム開発に用
いられている。このようなインサーキットエミュレータ
はトレースと呼ばれる機能を有しており、この機能を用
いることでコンピュータバス上の信号等の履歴を所定時
間分だけ記憶させることができる。そしてこの信号履歴
を参照してプログラムのデバッグ等が行われる。
【０００３】図５は従来のインサーキットエミュレータ
のトレース機能部分の構成を示すブロック図である。図
において、１はプログラム開発の対象となるターゲット
ＣＰＵ、２はターゲットＣＰＵ１のバス信号等の被トレ
ースデータを格納するスタティックＲＡＭ（以下、ＳＲ
ＡＭと記す）、３はターゲットＣＰＵ１が出力するスト
ローブ信号Ｓ１からＳＲＡＭ２をアクセスするためのア
ドレスを生成するカウンタ、４はターゲットＣＰＵ１が
出力するストローブ信号Ｓ１からＳＲＡＭ２にデータを
書き込むためのライト信号Ｗ１を生成するライト信号生
成部をそれぞれ示している。
【０００４】次に動作について説明する。図６は図５に
示すインサーキットエミュレータの各部の信号のタイミ
ングを示すタイミングチャートである。図において、
（ａ）はターゲットＣＰＵ１が出力するバスサイクル毎
に出力されるストローブ信号Ｓ１のタイミング、（ｂ）
はターゲットＣＰＵ１のバス上の信号および制御信号等
の被トレース信号Ｔ１のタイミング、（ｃ）はカウンタ
３から出力されるＳＲＡＭ２をアクセスするためのアド
レス信号Ａ１のタイミング、（ｄ）はライト信号生成部
４が出力するライト信号Ｗ１のタイミングを示すタイミ
ングチャートである。
【０００５】ターゲットＣＰＵ１はデバッグ対象である
ユーザのプログラムを処理するためにメモリやＩ／Ｏデ
バイスに対してバスサイクルを実行する。ターゲットＣ
ＰＵ１のバスサイクルはストローブ信号Ｓ１によって認
識できる。すなわちストローブ信号Ｓ１がアクティブに
なる毎にバスサイクルが実行されることがわかる。な
お、ストローブ信号Ｓ１はローアクティブである。
【０００６】ターゲットＣＰＵ１から出力されたストロ
ーブ信号Ｓ１はカウンタ３およびライト信号生成部４に
入力される。カウンタ３はストローブ信号Ｓ１の立ち下
がりでアドレス信号Ａ１をインクリメントして出力す
る。すなわち、ターゲットＣＰＵ１のバスサイクルが実
行される毎にアドレス信号Ａ１がインクリメントされて
ＳＲＡＭ２に供給される。一方、ライト信号生成部４で
はストローブ信号Ｓ１に基づいてＳＲＡＭ２にデータを
書き込む動作を行うためのライト信号Ｗ１を生成してＳ
ＲＡＭ２に出力する。なお、ターゲットＣＰＵ１の状態
を示すアドレスバス信号、データバス信号、その他のコ
ントロール信号は被トレース信号Ｔ１としてＳＲＡＭ２
のデータ信号入力端子に供給される。このため、これら
の被トレース信号Ｔ１はＳＲＡＭ２に逐次格納される。
【０００７】
【発明が解決しようとする課題】従来のインサーキット
エミュレータは以上のように構成されているので、被ト
レース信号のデータを格納するＳＲＡＭが大型で高価で
あり、このため装置全体が大型で高価になるという課題
があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、小型で安価にトレース機能を実現
できるデータトレース装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るデータトレース装置は、バスサイクル毎のマイクロコ
ンピュータの実行に関するデータを所定の数のバスサイ
クル分格納するための第１の領域および第２の領域を有
するデータ格納手段と、第１の領域と第２の領域とに所
定の数のバスサイクル毎に交互にデータの書き込み動作
を実行するとともに第１の領域と第２の領域のうち現在
書き込み動作が行われていない領域に書き込まれている
データの読み出し動作を書き込み動作よりも高速に実行
するデータ読み書き制御手段と、データ読み書き制御手
段によってデータ格納手段から読み出されたデータを順
次格納するダイナミックメモリと、読み出し動作を実行
後にダイナミックメモリのリフレッシュを実行するリフ
レッシュ手段とを具備するものである。
【００１０】請求項２記載の発明に係るデータトレース
装置のデータ格納手段は、第１の領域に対応する第１の
メモリと第２の領域に対応する第２のメモリとを具備
し、データ読み書き制御手段は第１のメモリからの出力
信号と第２のメモリからの出力信号とを入力して、第１
のメモリと前記第２のメモリのうちの、読み出し動作の
行われているメモリの出力信号を選択してダイナミック
メモリに出力するセレクタを有するものである。
【００１１】請求項３記載の発明に係るデータトレース
装置は、第１のメモリおよび第２のメモリをスタティッ
クメモリで構成したものである。
【００１２】請求項４記載の発明に係るデータトレース
装置は、バスサイクル毎のマイクロコンピュータの実行
に関するデータを格納するためのファーストインファー
ストアウトメモリと、ファーストインファーストアウト
メモリに対してデータの書き込み動作を実行するととも
に所定の数のバスサイクル毎にファーストインファース
トアウトメモリに格納されている所定の数のバスサイク
ル分のデータの読み出し動作を書き込み動作よりも高速
に実行するデータ読み書き制御手段と、データ読み書き
制御手段によってファーストインファーストアウトメモ
リから読み出されたデータを順次格納するダイナミック
メモリと、データ読み書き制御手段が読み出し動作を実
行後にダイナミックメモリのリフレッシュを実行するリ
フレッシュ手段とを具備するものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるデ
ータトレース装置の構成を示すブロック図である。図に
おいて、１１はデバッグ対象システムのターゲットＣＰ
Ｕ（マイクロコンピュータ）、１２ａはターゲットＣＰ
Ｕ１１のバス信号、制御信号等の被トレース信号Ｔ２の
データをそれぞれｎ（ｎは自然数）バスサイクル分格納
する小容量記憶素子（第１の領域、データ格納手段、第
１のメモリ）、１２ｂはターゲットＣＰＵ１１のバス信
号、制御信号等の被トレース信号Ｔ２のデータをそれぞ
れｎバスサイクル分格納する小容量記憶素子（第２の領
域、データ格納手段、第２のメモリ）、１３は小容量記
憶素子１２ａ，１２ｂから出力されたデータを選択する
セレクタ、１４はターゲットＣＰＵ１１に関する被トレ
ースデータを格納するダイナミックＲＡＭ（ダイナミッ
クメモリ、以下、ＤＲＡＭと記す）、１５は小容量記憶
素子１２ａ，１２ｂのデータの書き込み読み出し等を制
御する小容量記憶素子制御回路、１６はターゲットＣＰ
Ｕ１１に対するトレース動作の実行時にＤＲＡＭ１４に
対するアドレス信号を生成するカウンタ、１７はＤＲＡ
Ｍ１４へのＤＲＡＭ入力信号ＤＩＮのデータの書き込み
動作、リフレッシュ動作などの制御を行うＤＲＡＭ制御
回路（リフレッシュ手段）、１８はＤＲＡＭ１４の書き
込み動作をターゲットＣＰＵ１１から出力されるストロ
ーブ信号Ｓ２に基づいてライト信号Ｗ２を生成するライ
ト信号生成部（データ読み書き制御手段）をそれぞれ示
している。なお、小容量記憶素子１２ａ，１２ｂはスタ
ティックメモリ、フリップフロップ等を用いて構成され
る。
【００１４】また、１９はストローブ信号Ｓ２と高速ク
ロックＣＬＫとに基づいて小容量記憶素子１２ａ，１２
ｂのライトアドレスＷＡ、リードアドレスＲＡを生成す
るアドレス生成部（データ読み書き制御手段）、２０は
セレクタ（データ読み書き制御手段）であって、アドレ
ス生成部１９から出力されるライトアドレスＷＡ、リー
ドアドレスＲＡを入力してセレクト信号ＳＥＬが「Ｈ」
のときにはライトアドレスＷＡを、セレクト信号ＳＥＬ
が「Ｌ」のときにはリードアドレスＲＡを小容量記憶素
子１２ａに出力する。２１はセレクタ（データ読み書き
制御手段）であって、アドレス生成部１９から出力され
るライトアドレスＷＡ、リードアドレスＲＡを入力して
セレクト信号ＳＥＬが「Ｈ」のときにはリードアドレス
ＲＡを、セレクト信号ＳＥＬが「Ｌ」のときにはライト
アドレスＷＡを小容量記憶素子１２ｂに出力する。な
お、アドレス生成部１９ではライトアドレスＷＡはスト
ローブ信号Ｓ２に同期して生成され、リードアドレスＲ
Ａは高速クロックＣＬＫに同期して生成される。
【００１５】なお、ターゲットＣＰＵ１１のアドレスバ
ス信号、データバス信号、制御信号等の被トレース信号
Ｔ２は小容量記憶素子１２ａ，１２ｂのそれぞれに供給
される。また、ターゲットＣＰＵ１１から出力されるス
トローブ信号Ｓ２は小容量記憶素子制御回路１５、ライ
ト信号生成部１８、アドレス生成部１９に供給される。
さらに、小容量記憶素子１２ａ，１２ｂ、セレクタ１
３，２０，２１、およびＤＲＡＭ制御回路１７の制御端
子には小容量記憶素子制御回路１５から出力されるセレ
クト信号ＳＥＬが供給される。なお、小容量記憶素子１
２ａの制御端子は入力される信号が反転されるようにな
っている。またストローブ信号Ｓ２とは非同期の高速ク
ロックＣＬＫはカウンタ１６、ＤＲＡＭ制御回路１７お
よびアドレス生成部１９にそれぞれ供給される。さら
に、カウンタ１６は入力されたクロックに基づいてＤＲ
ＡＭ１４のアドレス信号ＡＤを生成してＤＲＡＭ１４に
供給する。また、ＤＲＡＭ制御回路１７はＤＲＡＭを制
御するためのローアドレスストローブ信号ＲＡＳおよび
コラムアドレスストローブ信号ＣＡＳをＤＲＡＭ１４に
供給する。
【００１６】次に動作について説明する。図２は図１に
示すデータトレース装置各部の信号のタイミングを示す
タイミングチャートである。まず、図２に示す期間Ｐ１
の動作について説明する。ターゲットＣＰＵ１１はデバ
ッグ対象であるユーザのプログラムを実行してメモリや
Ｉ／Ｏデバイス等に対してバスサイクルを実行する。タ
ーゲットＣＰＵ１１のバスサイクルはストローブ信号Ｓ
２によって認識される。すなわち、ストローブ信号Ｓ２
がアクティブになる毎に、すなわち、ストローブ信号Ｓ
２が立ち下がる毎にターゲットＣＰＵ１１のバスサイク
ルが実行されたことを示している。小容量記憶素子制御
回路１５はｎ回（ｎは自然数）のバスサイクルをカウン
トしてｎバスサイクル毎に「Ｈ」，「Ｌ」を繰り返すセ
レクト信号ＳＥＬを生成して小容量記憶素子１２ａ，１
２ｂ、セレクタ１３，２０，２１およびＤＲＡＭ制御回
路１７の制御端子に供給する。セレクト信号ＳＥＬが
「Ｈ」である間、例えば図２に示す期間Ｐ１中はターゲ
ットＣＰＵ１１の被トレース信号Ｔ２のデータは小容量
記憶素子１２ａにｎバスサイクル分格納される。なお、
ライト信号生成部１８はストローブ信号Ｓ２からライト
信号Ｗ２を生成して小容量記憶素子１２ａ，１２ｂに供
給する。ライト信号Ｗ２が「Ｌ」となる毎にセレクタ２
０から転送されてくるライトアドレスＷＡが示す小容量
記憶素子１２ａの領域に被トレース信号Ｔ２のデータの
書き込み動作が行われる。
【００１７】一方、セレクト信号ＳＥＬが「Ｌ」から
「Ｈ」に立ち上がると小容量記憶素子１２ｂに以前に書
き込まれた被トレース信号Ｔ２のデータの読み出し動作
が行われる。すなわち、セレクタ２１から出力されるリ
ードアドレスＲＡが示すデータがセレクタ１３を介して
順次、ＤＲＡＭ１４に転送される。なお、セレクタ１３
はセレクト信号ＳＥＬが「Ｈ」のときには小容量記憶素
子１２ｂからの出力信号を選択してＤＲＡＭ１４に供給
し、「Ｌ」のときには小容量記憶素子１２ａからの出力
信号を選択してＤＲＡＭ１４に供給する。アドレス生成
部１９が生成するリードアドレスＲＡは高速クロックＣ
ＬＫに基づいてストローブ信号Ｓ２よりも高速となるよ
うに生成される。このため小容量記憶素子１２ｂのデー
タの読み出しはデータの書き込みに比べてより高速に実
行される。
【００１８】一方、ＤＲＡＭ１４ではセレクタ１３を介
して小容量記憶素子１２ｂから転送されてきたデータの
書き込み動作を行う。このＤＲＡＭ１４の書き込みに際
して、ＤＲＡＭ制御回路１７はセレクト信号ＳＥＬが
「Ｌ」から「Ｈ」になるとローアドレスストローブ信号
ＲＡＳを「Ｌ」にして、すなわち、アクティブにして、
次にコラムアドレスストローブ信号ＣＡＳをｎ回アクテ
ィブに、すなわちｎ回「Ｈ」から「Ｌ」に立ち下がるよ
うにする。一方、カウンタ１６は高速クロックＣＬＫを
入力として順次インクリメントするアドレス信号ＡＤを
発生させ、ＤＲＡＭ１４に供給する。このため、小容量
記憶素子１２ｂから出力された被トレースデータはカウ
ンタ１６から出力されるアドレス信号ＡＤが示すＤＲＡ
Ｍ１４のアドレスに順次格納される。
【００１９】なお、ＤＲＡＭ制御回路１７はコラムアド
レスストローブ信号ＣＡＳをｎ回アクティブにした後、
ローアドレスストローブ信号ＲＡＳを非アクティブ、す
なわち、「Ｈ」にしてＤＲＡＭ１４のデータの書き込み
動作を終了する。
【００２０】次に、ＤＲＡＭ制御回路１７はＤＲＡＭ１
４にリフレッシュ動作を行わせるようにコラムアドレス
ストローブ信号ＣＡＳおよびローアドレスストローブ信
号ＲＡＳを生成する。すなわち、図２に示すように期間
Ｒ１のコラムアドレスストローブ信号ＣＡＳを「Ｈ」か
ら「Ｌ」にし、次にローアドレスストローブ信号ＲＡＳ
を「Ｈ」から「Ｌ」にして「ＣＡＳ before ＲＡＳ」リ
フレッシュを実行する。なお、小容量記憶素子１２ａに
被トレースデータが格納される時間よりも小容量記憶素
子１２ｂから被トレースデータが読み出される時間の方
が短いのでこれらの時間の差を利用してＤＲＡＭ１４の
リフレッシュが実行されるようにしている。なお、この
実施の形態では「ＣＡＳ before ＲＡＳ」リフレッシュ
を実行するようにしたが他のリフレッシュ方式を用いて
もよい。
【００２１】次に期間Ｐ２の動作について説明する。タ
ーゲットＣＰＵ１１の被トレースデータがｎバスサイク
ル分だけ小容量記憶素子１２ａに格納された後、セレク
ト信号ＳＥＬは「Ｈ」から「Ｌ」に変化する。セレクト
信号ＳＥＬが「Ｌ」である間、すなわち、図２の期間Ｐ
２中は小容量記憶素子１２ｂにターゲットＣＰＵ１１の
被トレースデータが格納され、小容量記憶素子１２ａか
ら以前に格納された被トレースデータが出力される。す
なわち、セレクト信号ＳＥＬが「Ｌ」のときはセレクタ
１３は小容量記憶素子１２ａから出力されたデータをＤ
ＲＡＭ１４に出力する。さらにセレクタ２０は小容量記
憶素子１２ａにリードアドレスＲＡを出力し、セレクタ
２１は小容量記憶素子１２ｂにライトアドレスＷＡを出
力して期間Ｐ１で説明した小容量記憶素子１２ｂの読み
出し動作と同様にして小容量記憶素子１２ａの読み出し
動作が行われるとともに期間Ｐ１で説明した小容量記憶
素子１２ａの書き込み動作と同様に小容量記憶素子１２
ｂの書き込みの動作が行われる。したがって、期間Ｐ１
に図２の（ｂ）に示す被トレース信号Ｔ２のデータＤ
０，Ｄ１，Ｄ２，．．．は期間Ｐ２の開始とともに読み
出されてＤＲＡＭ１４にＤＲＡＭ入力信号ＤＩＮとして
入力される。
【００２２】セレクト信号ＳＥＬが「Ｈ」と「Ｌ」を繰
り返すことにより、以上の期間Ｐ１と期間Ｐ２の動作を
繰り返してＤＲＡＭ１４に被トレース信号Ｔ２のデータ
が順次格納される。このため、ターゲットＣＰＵ１１の
バスサイクルの発生とＤＲＡＭ１４への転送とは時間差
が生じることになるが、ＤＲＡＭ１４にはバスサイクル
の発生順に被トレース信号Ｔ２のデータが格納される。
さらに、小容量記憶素子１２ａ，１２ｂの読み出しを書
き込みよりも高速に行うことによって得られた余剰時間
にリフレッシュが行われる。このため、安価で小型のＤ
ＲＡＭを被トレースデータを格納するメモリとして使用
することができ、装置全体の小型化、低コスト化を図る
ことができる。
【００２３】実施の形態２．図３はこの発明の実施の形
態２によるデータトレース装置の構成を示すブロック図
である。なお、図１に示したものと同一の部分および信
号には同一符号を付し、重複する説明を省略する。図に
おいて、３０はＤＲＡＭ１４を制御するＤＲＡＭ制御回
路（リフレッシュ手段、データ読み書き制御手段）、３
１はターゲットＣＰＵ１１の被トレース信号Ｔ２のデー
タを格納してＤＲＡＭ１４にＤＲＡＭ入力信号ＤＩＮと
して出力するファーストインファーストアウトメモリ
（以下、ＦＩＦＯメモリと記す）、３２はＦＩＦＯメモ
リ３１に対して書き込み動作を行うタイミングを決める
ライトクロックＷＣを生成するライトクロック生成部
（データ読み書き制御手段）をそれぞれ示している。な
お、ＤＲＡＭ制御回路３０は実施の形態１と同様にロー
アドレスストローブ信号ＲＡＳ、コラムアドレスストロ
ーブ信号ＣＡＳを生成してＤＲＡＭ１４に供給するとと
もにＦＩＦＯメモリ３１のデータの読み出しのタイミン
グを決めるリードクロックＲＣを生成してＦＩＦＯメモ
リ３１に供給する。
【００２４】次に動作について説明する。図４は図３に
示すデータトレース装置各部の信号のタイミングを示す
タイミングチャートである。実施の形態１と同様に、タ
ーゲットＣＰＵ１１はデバッグ対象であるユーザのプロ
グラムを実行してメモリやＩ／Ｏデバイスに対してバス
サイクルを実行する。ライトクロック生成部３２はスト
ローブ信号Ｓ２に同期してライトクロックＷＣを生成し
てＦＩＦＯメモリ３１に供給する。そして、ＦＩＦＯメ
モリ３１にはライトクロックＷＣが立ち下がる毎に被ト
レース信号Ｔ２のデータをＦＩＦＯメモリ３１に書き込
む。
【００２５】ＤＲＡＭ制御回路３０はｎバスサイクル
（ｎは自然数）実行される毎にリードクロックＲＣをｎ
回立ち下げる。ＦＩＦＯメモリ３１はこの立ち下がりで
格納されているデータを出力し、このデータはＤＲＡＭ
入力信号ＤＩＮとしてＤＲＡＭ１４に入力される。な
お、このリードクロックＲＣはライトクロックＷＣより
も高速なので余剰期間Ｒ１が生じる。この余剰期間Ｒ１
で実施の形態１で説明した「ＣＡＳ before ＲＡＳ」等
のＤＲＡＭ１４のリフレッシュ動作を実行する。すなわ
ち，この実施の形態ではＦＩＦＯメモリ３１には書き込
みと読み出しが同時に行われ、読み出しを書き込みに比
べて高速に行って余剰時間を利用してＤＲＡＭ１４のリ
フレッシュを行うようにしている。このため、例えば期
間Ｐ１で書き込まれた被トレース信号Ｔ２のデータＤ
０，Ｄ１，Ｄ２は期間Ｐ２でＦＩＦＯメモリ３１から読
み出されてＤＲＡＭ入力信号ＤＩＮとしてＤＲＡＭ１４
に入力されて書き込まれる。このようにして連続する被
トレース信号Ｔ２のデータが順番にＤＲＡＭ１４に書き
込まれる。
【００２６】なお、ターゲットＣＰＵ１１のバスサイク
ル毎の被トレース信号Ｔ２のデータを取りこぼさずにＤ
ＲＡＭ１４に格納するためにはバスサイクル数ｎをＦＩ
ＦＯメモリ３１のワード数（深さ）の１／２以下にする
必要がある。
【００２７】したがって、この実施の形態では、安価で
小型のＤＲＡＭを被トレースデータを格納するメモリと
して使用することができ、装置全体の小型化、低コスト
化を図ることができる。
【００２８】
【発明の効果】以上のように、請求項１記載の発明によ
れば、データ格納手段の第１の領域と第２の領域とに所
定の数のバスサイクル毎に交互にデータの書き込み動作
を実行するとともに第１の領域と第２の領域のうち、現
在書き込み動作が行われていない領域に書き込まれてい
るデータの読み出し動作を書き込み動作よりも高速に実
行し、読み出し動作を実行後にデータ格納手段から出力
されるデータを格納するダイナミックメモリのリフレッ
シュを実行するように構成したので、被トレースデータ
の格納に安価で小型のダイナミックメモリを用いること
ができ装置全体を低コスト化、小型化を行うことができ
る効果がある。
【００２９】請求項２記載の発明によれば、データ格納
手段として２つのメモリを用い、２つのメモリのうち
の、読み出し動作の行われているメモリの出力信号を選
択してダイナミックメモリに出力するように構成したの
で、小容量の２つのメモリを一時的なデータ格納手段と
して用いて被トレース信号のデータをダイナミックメモ
リに格納することができる効果がある。
【００３０】請求項３記載の発明によれば、第１のメモ
リおよび第２のメモリをスタティックメモリによって構
成したので、データ格納手段として２つのスタティック
メモリを用い、２つのスタティックメモリのうちの、読
み出し動作の行われているメモリの出力信号を選択して
ダイナミックメモリに出力するように構成したので、小
容量の２つのスタティックメモリを一時的なデータ格納
手段として用いて被トレース信号のデータをダイナミッ
クメモリに格納することができる効果がある。
【００３１】請求項４記載の発明によれば、ファースト
インファーストアウトメモリに対してデータの書き込み
動作を実行するとともに所定の数のバスサイクル毎にフ
ァーストインファーストアウトメモリに格納されている
所定の数のバスサイクル分のデータの読み出し動作を書
き込み動作よりも高速に実行し、読み出し動作を実行後
にダイナミックメモリのリフレッシュを実行するように
構成したので、被トレースデータの格納に安価で小型の
ダイナミックメモリを用いることができ装置全体を低コ
スト化、小型化を行うことができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるデータトレー
ス装置の構成を示すブロック図である。
【図２】 図１に示すデータトレース装置各部の信号の
タイミングを示すタイミングチャートである。
【図３】 この発明の実施の形態２によるデータトレー
ス装置の構成を示すブロック図である。
【図４】 図３に示すデータトレース装置各部の信号の
タイミングを示すタイミングチャートである。
【図５】 従来のインサーキットエミュレータのトレー
ス機能部分の構成を示すブロック図である。
【図６】 図５に示すインサーキットエミュレータの各
部の信号のタイミングを示すタイミングチャートであ
る。
【符号の説明】
１１ ターゲットＣＰＵ（マイクロコンピュータ）、１
２ａ 小容量記憶素子（第１の領域、データ格納手段、
第１のメモリ）、１２ｂ 小容量記憶素子（第２の領
域、データ格納手段、第２のメモリ）、１３ セレク
タ、１４ ＤＲＡＭ（ダイナミックメモリ）、１７ Ｄ
ＲＡＭ制御回路（リフレッシュ手段）、１８ライト信号
生成部（データ読み書き制御手段）、１９ アドレス生
成部（データ読み書き制御手段）、２０，２１ セレク
タ（データ読み書き制御手段）、３０ ＤＲＡＭ制御回
路（リフレッシュ手段、データ読み書き制御手段）、３
１ファーストインファーストアウトメモリ、３２ ライ
トクロック生成部（データ読み書き制御手段）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−52013（ＪＰ，Ａ) 特開 平５−128847（ＪＰ，Ａ) 特開 平４−195372（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 - 11/34 G06F 12/00 - 12/06 G11C 11/406

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 バスサイクル毎のマイクロコンピュータ
    の実行に関するデータを順次格納するデータトレース装
    置において、前記データを所定の数のバスサイクル分格
    納するための第１の領域および第２の領域を有するデー
    タ格納手段と、前記第１の領域と前記第２の領域とに前
    記所定の数のバスサイクル毎に交互に前記データの書き
    込み動作を実行するとともに前記第１の領域と前記第２
    の領域のうち現在書き込み動作が行われていない領域に
    書き込まれているデータの読み出し動作を前記書き込み
    動作よりも高速に実行するデータ読み書き制御手段と、
    前記データ読み書き制御手段によって前記データ格納手
    段から読み出されたデータを順次格納するダイナミック
    メモリと、前記データ読み書き制御手段が前記読み出し
    動作を実行後に前記ダイナミックメモリのリフレッシュ
    を実行するリフレッシュ手段とを具備することを特徴と
    するデータトレース装置。
  2. 【請求項２】 データ格納手段は第１の領域に対応する
    第１のメモリと第２の領域に対応する第２のメモリとを
    具備し、データ読み書き制御手段は前記第１のメモリか
    らの出力信号と前記第２のメモリからの出力信号とを入
    力して、前記第１のメモリと前記第２のメモリのうち
    の、読み出し動作の行われているメモリの出力信号を選
    択してダイナミックメモリに出力するセレクタを有する
    ことを特徴とする請求項１記載のデータトレース装置。
  3. 【請求項３】 第１のメモリおよび第２のメモリはスタ
    ティックメモリであることを特徴とする請求項２記載の
    データトレース装置。
  4. 【請求項４】 バスサイクル毎のマイクロコンピュータ
    の実行に関するデータを順次格納するデータトレース装
    置において、前記データを格納するためのファーストイ
    ンファーストアウトメモリと、前記ファーストインファ
    ーストアウトメモリに対して前記データの書き込み動作
    を実行するとともに所定の数のバスサイクル毎に前記フ
    ァーストインファーストアウトメモリに格納されている
    前記所定の数のバスサイクル分のデータの読み出し動作
    を前記書き込み動作よりも高速に実行するデータ読み書
    き制御手段と、前記データ読み書き制御手段によって前
    記ファーストインファーストアウトメモリから読み出さ
    れたデータを順次格納するダイナミックメモリと、前記
    データ読み書き制御手段が前記読み出し動作を実行後に
    前記ダイナミックメモリのリフレッシュを実行するリフ
    レッシュ手段とを具備することを特徴とするデータトレ
    ース装置。
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