JP3524793B2 - 不揮発性半導体記憶装置とその製造方法 - Google Patents
不揮発性半導体記憶装置とその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【0001】
【発明の属する技術分野】本発明は、シリコン基板上に
形成される素子分離膜と該素子分離膜と端部が一致する
ように、自己整合的に前記素子分離膜で分離された活性
領域のゲート酸化膜上に形成され、かつ隣り合う素子分
離膜の挟間に配置されるフローティングゲートと、該フ
ローティングゲートを被覆するトンネル酸化膜を介して
該フローティングゲート上に重なって形成されるコント
ロールゲートとを有する不揮発性半導体記憶装置とその
製造方法に関する。
形成される素子分離膜と該素子分離膜と端部が一致する
ように、自己整合的に前記素子分離膜で分離された活性
領域のゲート酸化膜上に形成され、かつ隣り合う素子分
離膜の挟間に配置されるフローティングゲートと、該フ
ローティングゲートを被覆するトンネル酸化膜を介して
該フローティングゲート上に重なって形成されるコント
ロールゲートとを有する不揮発性半導体記憶装置とその
製造方法に関する。
【0002】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
コントロールゲートとフローティングゲートとが並設さ
れた領域下のチャネル領域部分で発生したホットエレク
トロンをフローティングゲートに注入することでデータ
の書き込みが行われる。そして、F−N伝導(Fowler-No
rdheim tunnelling)によってフローティングゲートか
らコントロールゲートへ電荷を引き抜くことでデータの
消去が行われる。
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルROM(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する2重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな2重ゲート構造のメモリセルトランジスタの場合、
コントロールゲートとフローティングゲートとが並設さ
れた領域下のチャネル領域部分で発生したホットエレク
トロンをフローティングゲートに注入することでデータ
の書き込みが行われる。そして、F−N伝導(Fowler-No
rdheim tunnelling)によってフローティングゲートか
らコントロールゲートへ電荷を引き抜くことでデータの
消去が行われる。
【0003】図8はこのようなフローティングゲートを
有する不揮発性半導体記憶装置のメモリセル部分の平面
図で、図9はそのX2−X2線の断面図である。この図
においては、コントロールゲートがフローティングゲー
トと並んで配置されるスプリットゲート構造を示してい
る。
有する不揮発性半導体記憶装置のメモリセル部分の平面
図で、図9はそのX2−X2線の断面図である。この図
においては、コントロールゲートがフローティングゲー
トと並んで配置されるスプリットゲート構造を示してい
る。
【0004】P型のシリコン基板1の表面領域に、LO
COS(Local Oxidation Of Silicon)法により選択的
に厚く形成されるLOCOS酸化膜よりなる複数の素子
分離膜2が短冊状に形成され、素子領域が区画される。
シリコン基板1上に、酸化膜3Aを介し、隣り合う素子
分離膜2の間に跨るようにしてフローティングゲート4
が配置される。このフローティングゲート4は、1つの
メモリセル毎に独立して配置される。また、フローティ
ングゲート4上の選択酸化膜5は、選択酸化法によりフ
ローティングゲート4の中央部で厚く形成され、フロー
ティングゲート4の上部角部を鋭角にしている。これに
より、データの消去動作時にフローティングゲート4の
上部角部で電界集中が生じ易いようにしている。
COS(Local Oxidation Of Silicon)法により選択的
に厚く形成されるLOCOS酸化膜よりなる複数の素子
分離膜2が短冊状に形成され、素子領域が区画される。
シリコン基板1上に、酸化膜3Aを介し、隣り合う素子
分離膜2の間に跨るようにしてフローティングゲート4
が配置される。このフローティングゲート4は、1つの
メモリセル毎に独立して配置される。また、フローティ
ングゲート4上の選択酸化膜5は、選択酸化法によりフ
ローティングゲート4の中央部で厚く形成され、フロー
ティングゲート4の上部角部を鋭角にしている。これに
より、データの消去動作時にフローティングゲート4の
上部角部で電界集中が生じ易いようにしている。
【0005】複数のフローティングゲート4が配置され
たシリコン基板1上に、フローティングゲート4の各列
毎に対応して前記酸化膜3Aと一体化されたトンネル酸
化膜3を介してコントロールゲート6が配置される。こ
のコントロールゲート6は、一部がフローティングゲー
ト4上に重なり、残りの部分が酸化膜3Aを介してシリ
コン基板1に接するように配置される。また、これらの
フローティングゲート4及びコントロールゲート6は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
たシリコン基板1上に、フローティングゲート4の各列
毎に対応して前記酸化膜3Aと一体化されたトンネル酸
化膜3を介してコントロールゲート6が配置される。こ
のコントロールゲート6は、一部がフローティングゲー
ト4上に重なり、残りの部分が酸化膜3Aを介してシリ
コン基板1に接するように配置される。また、これらの
フローティングゲート4及びコントロールゲート6は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
【0006】前記コントロールゲート6の間の基板領域
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で素子分離膜2
に囲まれてそれぞれが独立し、ソース領域8は、コント
ロールゲート6の延在する方向に連続する。これらのフ
ローティングゲート4、コントロールゲート6、ドレイ
ン領域7及びソース領域8によりメモリセルトランジス
タが構成される。
及びフローティングゲート4の間の基板領域に、N型の
ドレイン領域7及びソース領域8が形成される。ドレイ
ン領域7は、コントロールゲート6の間で素子分離膜2
に囲まれてそれぞれが独立し、ソース領域8は、コント
ロールゲート6の延在する方向に連続する。これらのフ
ローティングゲート4、コントロールゲート6、ドレイ
ン領域7及びソース領域8によりメモリセルトランジス
タが構成される。
【0007】そして、前記フローティングゲート4やコ
ントロールゲート6上に、酸化膜9を介して、アルミニ
ウム配線10がコントロールゲート6と交差する方向に
配置される。このアルミニウム配線10は、コンタクト
ホール11を通して、ドレイン領域7に接続される。そ
して、各コントロールゲート6は、ワード線となり、コ
ントロールゲート6と平行に延在するソース領域8は、
ソース線となる。また、ドレイン領域7に接続されるア
ルミニウム配線10は、ビット線となる。
ントロールゲート6上に、酸化膜9を介して、アルミニ
ウム配線10がコントロールゲート6と交差する方向に
配置される。このアルミニウム配線10は、コンタクト
ホール11を通して、ドレイン領域7に接続される。そ
して、各コントロールゲート6は、ワード線となり、コ
ントロールゲート6と平行に延在するソース領域8は、
ソース線となる。また、ドレイン領域7に接続されるア
ルミニウム配線10は、ビット線となる。
【0008】このような2重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
ランジスタの場合、フローティングゲート4に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート4に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
【0009】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート6の電位を2V、ドレイン領域
7の電位を0.5V、ソース領域8の高電位を12Vと
する。これにより、ソース領域8に高電位を印加するこ
とで、ソース領域8とフローティングゲート4間のカッ
プリング比によりフローティングゲート4の電位が9V
程度に持ち上げられ、フローティングゲート4とコント
ロールゲート6とが並設された領域下のチャネル領域付
近で発生したホットエレクトロンが、前記酸化膜3Aを
通してフローティングゲート4に注入されてデータの書
き込みが行われる。
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート6の電位を2V、ドレイン領域
7の電位を0.5V、ソース領域8の高電位を12Vと
する。これにより、ソース領域8に高電位を印加するこ
とで、ソース領域8とフローティングゲート4間のカッ
プリング比によりフローティングゲート4の電位が9V
程度に持ち上げられ、フローティングゲート4とコント
ロールゲート6とが並設された領域下のチャネル領域付
近で発生したホットエレクトロンが、前記酸化膜3Aを
通してフローティングゲート4に注入されてデータの書
き込みが行われる。
【0010】一方、消去動作においては、ドレイン領域
7及びソース領域8の電位を0Vとし、コントロールゲ
ート6を14Vとする。これにより、フローティングゲ
ート4内に蓄積されている電荷(電子)が、フローティ
ングゲート4の上部角部の鋭角部分からF−N(Fowler
-Nordheim tunnelling)伝導によって前記トンネル酸化
膜3を突き抜けてコントロールゲート6に放出されてデ
ータが消去される。
7及びソース領域8の電位を0Vとし、コントロールゲ
ート6を14Vとする。これにより、フローティングゲ
ート4内に蓄積されている電荷(電子)が、フローティ
ングゲート4の上部角部の鋭角部分からF−N(Fowler
-Nordheim tunnelling)伝導によって前記トンネル酸化
膜3を突き抜けてコントロールゲート6に放出されてデ
ータが消去される。
【0011】そして、読み出し動作においては、コント
ロールゲート6の電位を4Vとし、ドレイン領域7を2
V、ソース領域8を0Vとする。このとき、フローティ
ングゲート4に電荷(電子)が注入されていると、フロ
ーティングゲート4の電位が低くなるため、フローティ
ングゲート4の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート4に電荷
(電子)が注入されていなければ、フローティングゲー
ト4の電位が高くなるため、フローティングゲート4の
下にチャネルが形成されてドレイン電流が流れる。
ロールゲート6の電位を4Vとし、ドレイン領域7を2
V、ソース領域8を0Vとする。このとき、フローティ
ングゲート4に電荷(電子)が注入されていると、フロ
ーティングゲート4の電位が低くなるため、フローティ
ングゲート4の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート4に電荷
(電子)が注入されていなければ、フローティングゲー
ト4の電位が高くなるため、フローティングゲート4の
下にチャネルが形成されてドレイン電流が流れる。
【0012】以下、このような不揮発性半導体記憶装置
の製造方法について説明する。尚、図10乃至図15に
おいて、(a)は平面図、(b)はA−A断面図、
(c)はB−B断面図である。
の製造方法について説明する。尚、図10乃至図15に
おいて、(a)は平面図、(b)はA−A断面図、
(c)はB−B断面図である。
【0013】図10において、シリコン基板1上にLO
COS法により素子分離膜2を形成する。即ち、図10
(b)に示すように前記シリコン基板1上にパッド酸化
膜21、パッドポリシリコン膜22を形成し、開口部を
有するシリコン窒化膜23をマスクにして選択酸化して
素子分離膜2を形成する。
COS法により素子分離膜2を形成する。即ち、図10
(b)に示すように前記シリコン基板1上にパッド酸化
膜21、パッドポリシリコン膜22を形成し、開口部を
有するシリコン窒化膜23をマスクにして選択酸化して
素子分離膜2を形成する。
【0014】次に、図11に示すように前記パッド酸化
膜21、パッドポリシリコン膜22を除去する。 続い
て、図12に示すようにシリコン基板1上を熱酸化して
ゲート酸化膜3Aを形成し、その上にポリシリコン膜2
4を形成した後に、開口部を有するシリコン窒化膜25
を形成する。 次に、図13に示すように前記シリコン
窒化膜25をマスクにして前記ポリシリコン膜24を選
択酸化して選択酸化膜5を形成する。 続いて、図14
に示すように前記シリコン窒化膜25を除去した後に、
選択酸化膜5をマスクにしてポリシリコン膜24をエッ
チングしてフローティングゲート4を形成する。
膜21、パッドポリシリコン膜22を除去する。 続い
て、図12に示すようにシリコン基板1上を熱酸化して
ゲート酸化膜3Aを形成し、その上にポリシリコン膜2
4を形成した後に、開口部を有するシリコン窒化膜25
を形成する。 次に、図13に示すように前記シリコン
窒化膜25をマスクにして前記ポリシリコン膜24を選
択酸化して選択酸化膜5を形成する。 続いて、図14
に示すように前記シリコン窒化膜25を除去した後に、
選択酸化膜5をマスクにしてポリシリコン膜24をエッ
チングしてフローティングゲート4を形成する。
【0015】そして、図15に示すように全面にトンネ
ル酸化膜3を形成した後に、ポリシリコン膜及びタング
ステンシリサイド膜から成る導電膜を形成し、パターニ
ングしてコントロールゲート6を形成する。尚、前記コ
ントロールゲート6は、ポリシリコン膜から成る単層膜
であっても良い。
ル酸化膜3を形成した後に、ポリシリコン膜及びタング
ステンシリサイド膜から成る導電膜を形成し、パターニ
ングしてコントロールゲート6を形成する。尚、前記コ
ントロールゲート6は、ポリシリコン膜から成る単層膜
であっても良い。
【0016】以下、説明は省略するが、図8及び図9に
示すようにソース領域8及びドレイン領域7が形成され
て不揮発性半導体記憶装置のメモリセルが形成される。
示すようにソース領域8及びドレイン領域7が形成され
て不揮発性半導体記憶装置のメモリセルが形成される。
【0017】
【発明が解決しようとする課題】しかしながら、図16
(図15(b)の一部拡大図)に示すように素子分離膜
2の端部に乗り上げたフローティングゲート4を覆うコ
ントロールゲート6が角状に尖り(図16に示す点線円
内のA参照)、その部分に電界集中が生じるため、フロ
ーティングゲート4とコントロールゲート6間の耐圧が
低下して、いわゆるリバーストンネリング不良が発生し
易くなるといった課題があった。
(図15(b)の一部拡大図)に示すように素子分離膜
2の端部に乗り上げたフローティングゲート4を覆うコ
ントロールゲート6が角状に尖り(図16に示す点線円
内のA参照)、その部分に電界集中が生じるため、フロ
ーティングゲート4とコントロールゲート6間の耐圧が
低下して、いわゆるリバーストンネリング不良が発生し
易くなるといった課題があった。
【0018】また、フローティングゲート4と素子分離
膜2との間に高い合せ精度が要求されるといった課題も
あった。即ち、素子分離膜形成用マスクとフローティン
グゲート形成用マスクとの間でマスクずれが発生する
と、素子分離膜2上にフローテイングゲート4の端部が
重ならない、あるいは重なりが浅くなる(図17参
照)。
膜2との間に高い合せ精度が要求されるといった課題も
あった。即ち、素子分離膜形成用マスクとフローティン
グゲート形成用マスクとの間でマスクずれが発生する
と、素子分離膜2上にフローテイングゲート4の端部が
重ならない、あるいは重なりが浅くなる(図17参
照)。
【0019】この場合、例えば前述した読み出し動作時
に、フローティングゲート4が書き込み状態(電子が蓄
積された状態)で、本来、チャネル領域にドレイン電流
(読み出し電流)は流れない場合であっても、素子分離
膜2上にフローテイングゲート4の端部が重ならない、
あるいは重なりが浅くなっているチャネル領域において
は、図17に示すようにソース領域8からドレイン領域
7側にリーク電流が流れ(図中→IL参照)てしまい、
結果として消去状態と判定されてしまう不良が発生する
という課題があった。
に、フローティングゲート4が書き込み状態(電子が蓄
積された状態)で、本来、チャネル領域にドレイン電流
(読み出し電流)は流れない場合であっても、素子分離
膜2上にフローテイングゲート4の端部が重ならない、
あるいは重なりが浅くなっているチャネル領域において
は、図17に示すようにソース領域8からドレイン領域
7側にリーク電流が流れ(図中→IL参照)てしまい、
結果として消去状態と判定されてしまう不良が発生する
という課題があった。
【0020】尚、これに対応するため、いたずらにフロ
ーティングゲートのサイズを大きくすると、図8に示す
ように隣り合うフローティングゲート同士の間隔が狭い
ため、フローテイングゲート同士が接してしまうという
問題が発生する。
ーティングゲートのサイズを大きくすると、図8に示す
ように隣り合うフローティングゲート同士の間隔が狭い
ため、フローテイングゲート同士が接してしまうという
問題が発生する。
【0021】従って、本発明は素子分離膜形成用マスク
とフローティングゲート形成用マスク間のマスクずれに
起因するリーク電流の発生を抑制すると共に、リバース
トンネリング不良の発生を抑制する不揮発性半導体記憶
装置とその製造方法を提供することを目的とする。
とフローティングゲート形成用マスク間のマスクずれに
起因するリーク電流の発生を抑制すると共に、リバース
トンネリング不良の発生を抑制する不揮発性半導体記憶
装置とその製造方法を提供することを目的とする。
【0022】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、一導電型のシリコン基板上に形成さ
れる素子分離膜と、該素子分離膜と端部が一致するよう
に、自己整合的に前記素子分離膜で分離された活性領域
のゲート酸化膜上に形成され、かつ隣り合う素子分離膜
の挟間に配置されるフローティングゲートと、該フロー
ティングゲートを被覆するトンネル酸化膜と、該トンネ
ル酸化膜を介して前記フローティングゲート上に重なる
領域を持つように形成されるコントロールゲートと、前
記フローティングゲート及び前記コントロールゲートに
隣接する前記シリコン基板の表面に形成される逆導電型
の拡散領域とを備えたことを特徴とするものである。
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、一導電型のシリコン基板上に形成さ
れる素子分離膜と、該素子分離膜と端部が一致するよう
に、自己整合的に前記素子分離膜で分離された活性領域
のゲート酸化膜上に形成され、かつ隣り合う素子分離膜
の挟間に配置されるフローティングゲートと、該フロー
ティングゲートを被覆するトンネル酸化膜と、該トンネ
ル酸化膜を介して前記フローティングゲート上に重なる
領域を持つように形成されるコントロールゲートと、前
記フローティングゲート及び前記コントロールゲートに
隣接する前記シリコン基板の表面に形成される逆導電型
の拡散領域とを備えたことを特徴とするものである。
【0023】そして、その製造方法は、一導電型のシリ
コン基板上にゲート酸化膜及びポリシリコン膜を形成
し、該ポリシリコン膜上に第1の開口部を有するシリコ
ン窒化膜を形成した後、該シリコン窒化膜をマスクにし
て前記ポリシリコン膜をLOCOS法により選択酸化し
て素子分離膜を形成する。次に、前記第1の開口部下の
選択酸化されずに隣り合う素子分離膜の挟間に残った前
記ポリシリコン膜の、前記素子分離膜との界面と直交す
る側の端部を規定するようにパターニングしてフローテ
ィングゲートを形成した後、該フローティングゲートを
被覆するようにトンネル酸化膜を形成し、該トンネル酸
化膜を介して前記フローティングゲート上に重なる領域
を有するコントロールゲートを形成するものである。
コン基板上にゲート酸化膜及びポリシリコン膜を形成
し、該ポリシリコン膜上に第1の開口部を有するシリコ
ン窒化膜を形成した後、該シリコン窒化膜をマスクにし
て前記ポリシリコン膜をLOCOS法により選択酸化し
て素子分離膜を形成する。次に、前記第1の開口部下の
選択酸化されずに隣り合う素子分離膜の挟間に残った前
記ポリシリコン膜の、前記素子分離膜との界面と直交す
る側の端部を規定するようにパターニングしてフローテ
ィングゲートを形成した後、該フローティングゲートを
被覆するようにトンネル酸化膜を形成し、該トンネル酸
化膜を介して前記フローティングゲート上に重なる領域
を有するコントロールゲートを形成するものである。
【0024】また、本発明の不揮発性半導体記憶装置
は、一導電型のシリコン基板1上に形成される素子分離
膜2と、該素子分離膜2と端部が一致するように、自己
整合的に前記素子分離膜2で分離された活性領域のゲー
ト酸化膜31上に形成され、かつ隣り合う素子分離膜2
の挟間に配置される上部に先鋭な角部34Aを有するフ
ローティングゲート34と、該フローティングゲート3
4を被覆するトンネル酸化膜33と、該トンネル酸化膜
33を介して前記フローティングゲート34上に重なる
領域を持つように形成されるコントロールゲート36
と、前記フローティングゲート34及び前記コントロー
ルゲート36に隣接する前記シリコン基板1の表面に形
成される逆導電型のドレイン領域37,ソース領域38
とを備えたことを特徴とするものである。
は、一導電型のシリコン基板1上に形成される素子分離
膜2と、該素子分離膜2と端部が一致するように、自己
整合的に前記素子分離膜2で分離された活性領域のゲー
ト酸化膜31上に形成され、かつ隣り合う素子分離膜2
の挟間に配置される上部に先鋭な角部34Aを有するフ
ローティングゲート34と、該フローティングゲート3
4を被覆するトンネル酸化膜33と、該トンネル酸化膜
33を介して前記フローティングゲート34上に重なる
領域を持つように形成されるコントロールゲート36
と、前記フローティングゲート34及び前記コントロー
ルゲート36に隣接する前記シリコン基板1の表面に形
成される逆導電型のドレイン領域37,ソース領域38
とを備えたことを特徴とするものである。
【0025】そして、その製造方法は、シリコン基板1
上にゲート酸化膜31及びポリシリコン膜32を形成
し、該ポリシリコン膜32上に第1の開口部を有するシ
リコン窒化膜23を形成した後、該シリコン窒化膜23
をマスクにして前記ポリシリコン膜32をLOCOS法
により選択酸化して素子分離膜2を形成する。次に、前
記シリコン窒化膜23上にフォトレジスト膜を形成した
後、該フォトレジスト膜をマスクにして隣り合う素子分
離膜間上のシリコン窒化膜23を除去して該シリコン窒
化膜23に第2の開口部23Aを形成する。続いて、前
記フォトレジスト膜を除去した後、前記シリコン窒化膜
23をマスクにして前記ポリシリコン膜32を選択酸化
して該ポリシリコン膜32上に選択酸化膜35を形成す
る。次に、前記選択酸化膜35をマスクにして前記ポリ
シリコン膜32を異方性エッチングして上部に先鋭な角
部34Aを有するフローティングゲート34を形成した
後、該フローティングゲート34及び前記選択酸化膜3
5を被覆するようにトンネル酸化膜33を形成し、該ト
ンネル酸化膜33を介して前記フローティングゲート3
4上に重なる領域を有するコントロールゲート36を形
成するものである。
上にゲート酸化膜31及びポリシリコン膜32を形成
し、該ポリシリコン膜32上に第1の開口部を有するシ
リコン窒化膜23を形成した後、該シリコン窒化膜23
をマスクにして前記ポリシリコン膜32をLOCOS法
により選択酸化して素子分離膜2を形成する。次に、前
記シリコン窒化膜23上にフォトレジスト膜を形成した
後、該フォトレジスト膜をマスクにして隣り合う素子分
離膜間上のシリコン窒化膜23を除去して該シリコン窒
化膜23に第2の開口部23Aを形成する。続いて、前
記フォトレジスト膜を除去した後、前記シリコン窒化膜
23をマスクにして前記ポリシリコン膜32を選択酸化
して該ポリシリコン膜32上に選択酸化膜35を形成す
る。次に、前記選択酸化膜35をマスクにして前記ポリ
シリコン膜32を異方性エッチングして上部に先鋭な角
部34Aを有するフローティングゲート34を形成した
後、該フローティングゲート34及び前記選択酸化膜3
5を被覆するようにトンネル酸化膜33を形成し、該ト
ンネル酸化膜33を介して前記フローティングゲート3
4上に重なる領域を有するコントロールゲート36を形
成するものである。
【0026】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、従来構成と同様な構成には、同
符号を付して説明を省略する。
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。尚、従来構成と同様な構成には、同
符号を付して説明を省略する。
【0027】図1はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図で、図2
はそのX1−X1線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
発性半導体記憶装置のメモリセル部分の平面図で、図2
はそのX1−X1線の断面図である。この図において
は、コントロールゲートがフローティングゲートと並ん
で配置されるスプリットゲート構造を示している。
【0028】P型のシリコン基板1の表面領域に、LO
COS(Local Oxidation Of Silicon)法により選択的
に厚く(例えば、4000Å〜8000Å)形成される
LOCOS酸化膜よりなる複数の素子分離膜2が短冊状
に形成され、素子領域が区画される。この素子分離膜2
の幅diはおよそ0.5μm〜1.5μmで、これら隣
接する素子分離領域で挟まれた活性領域の幅daはおよ
そ0.5μm〜1.5μmである。尚、前記素子分離膜
2は、必ずしも短冊状に形成される必要はなく、図1に
おいて、後述するアルミニウム配線40と同様に、一列
に連なった形で形成されるものであっても良く、この場
合には、隣り合うソース領域38とコンタクトするため
のアルミニウム配線(不図示)等を前記アルミニウム配
線40と交差するように別層で形成する必要がある。
COS(Local Oxidation Of Silicon)法により選択的
に厚く(例えば、4000Å〜8000Å)形成される
LOCOS酸化膜よりなる複数の素子分離膜2が短冊状
に形成され、素子領域が区画される。この素子分離膜2
の幅diはおよそ0.5μm〜1.5μmで、これら隣
接する素子分離領域で挟まれた活性領域の幅daはおよ
そ0.5μm〜1.5μmである。尚、前記素子分離膜
2は、必ずしも短冊状に形成される必要はなく、図1に
おいて、後述するアルミニウム配線40と同様に、一列
に連なった形で形成されるものであっても良く、この場
合には、隣り合うソース領域38とコンタクトするため
のアルミニウム配線(不図示)等を前記アルミニウム配
線40と交差するように別層で形成する必要がある。
【0029】また、シリコン基板1上にゲート酸化膜3
1を介し、隣り合う素子分離膜2の挟間に入り込むよう
にして膜厚1500Å程度のポリシリコン膜から成るフ
ローティングゲート34が配置される。このフローティ
ングゲート34は、1つのメモリセル毎に独立して配置
される。また、フローティングゲート34上の選択酸化
膜35は、選択酸化法によりフローティングゲート34
の中央部で厚く形成され、フローティングゲート34の
上部に先鋭な角部34A(図6参照)を形成している。
これにより、データの消去動作時にフローティングゲー
ト34の先鋭な角部34Aで電界集中が生じ易いように
している。
1を介し、隣り合う素子分離膜2の挟間に入り込むよう
にして膜厚1500Å程度のポリシリコン膜から成るフ
ローティングゲート34が配置される。このフローティ
ングゲート34は、1つのメモリセル毎に独立して配置
される。また、フローティングゲート34上の選択酸化
膜35は、選択酸化法によりフローティングゲート34
の中央部で厚く形成され、フローティングゲート34の
上部に先鋭な角部34A(図6参照)を形成している。
これにより、データの消去動作時にフローティングゲー
ト34の先鋭な角部34Aで電界集中が生じ易いように
している。
【0030】複数のフローティングゲート34が配置さ
れたシリコン基板1上に、フローティングゲート34の
各列毎に対応して前記ゲート酸化膜31と一体化された
トンネル酸化膜33を介してコントロールゲート36が
配置される。このコントロールゲート36は、一部がフ
ローティングゲート34上に重なり、残りの部分がトン
ネル酸化膜33を介してシリコン基板1に接するように
配置される。また、これらのフローティングゲート34
及びコントロールゲート36は、それぞれ隣り合う列が
互いに面対称となるように配置される。
れたシリコン基板1上に、フローティングゲート34の
各列毎に対応して前記ゲート酸化膜31と一体化された
トンネル酸化膜33を介してコントロールゲート36が
配置される。このコントロールゲート36は、一部がフ
ローティングゲート34上に重なり、残りの部分がトン
ネル酸化膜33を介してシリコン基板1に接するように
配置される。また、これらのフローティングゲート34
及びコントロールゲート36は、それぞれ隣り合う列が
互いに面対称となるように配置される。
【0031】前記コントロールゲート36の間の基板領
域及びフローティングゲート34の間の基板領域に、N
型のドレイン領域37及びソース領域38が形成され
る。ドレイン領域37は、コントロールゲート36の間
で素子分離膜2に囲まれてそれぞれが独立し、ソース領
域38は、コントロールゲート36の延在する方向に連
続する。これらのフローティングゲート34、コントロ
ールゲート36、ドレイン領域37及びソース領域38
によりメモリセルトランジスタが構成される。
域及びフローティングゲート34の間の基板領域に、N
型のドレイン領域37及びソース領域38が形成され
る。ドレイン領域37は、コントロールゲート36の間
で素子分離膜2に囲まれてそれぞれが独立し、ソース領
域38は、コントロールゲート36の延在する方向に連
続する。これらのフローティングゲート34、コントロ
ールゲート36、ドレイン領域37及びソース領域38
によりメモリセルトランジスタが構成される。
【0032】そして、前記フローティングゲート34や
コントロールゲート36上に、酸化膜39を介して、ア
ルミニウム配線40がコントロールゲート36と交差す
る方向に配置される。このアルミニウム配線40は、コ
ンタクトホール41を通して、ドレイン領域37に接続
される。そして、各コントロールゲート36は、ワード
線となり、コントロールゲート36と平行に延在するソ
ース領域38は、ソース線となる。また、ドレイン領域
37に接続されるアルミニウム配線40は、ビット線と
なる。
コントロールゲート36上に、酸化膜39を介して、ア
ルミニウム配線40がコントロールゲート36と交差す
る方向に配置される。このアルミニウム配線40は、コ
ンタクトホール41を通して、ドレイン領域37に接続
される。そして、各コントロールゲート36は、ワード
線となり、コントロールゲート36と平行に延在するソ
ース領域38は、ソース線となる。また、ドレイン領域
37に接続されるアルミニウム配線40は、ビット線と
なる。
【0033】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について説明する。尚、図3乃
至図7において、(a)は平面図、(b)はA−A断面
図、(c)はB−B断面図を示す。
のメモリセルの製造方法について説明する。尚、図3乃
至図7において、(a)は平面図、(b)はA−A断面
図、(c)はB−B断面図を示す。
【0034】先ず、図3において、シリコン基板1上に
LOCOS法により素子分離膜2を形成する。即ち、図
3(b)に示すように前記シリコン基板1上にゲート酸
化膜31、膜厚1500Å程度のポリシリコン膜32を
形成し、開口部を有するシリコン窒化膜23をマスクに
して選択酸化して、前記ポリシリコン膜32(素子分離
膜2の上部)とシリコン基板1(素子分離膜2の下部)
から成る素子分離膜2を形成する。この工程で、ポリシ
リコン膜32のシリコン窒化膜23から露呈する領域が
酸化されて素子分離膜2の上部と成り、シリコン窒化膜
23下で酸化されずに残った領域が後工程を経てフロー
ティングゲート34と成ることになり、従って素子分離
膜2とフローティングゲート34とは連続的に形成され
ており、界面は自己整合的となる。
LOCOS法により素子分離膜2を形成する。即ち、図
3(b)に示すように前記シリコン基板1上にゲート酸
化膜31、膜厚1500Å程度のポリシリコン膜32を
形成し、開口部を有するシリコン窒化膜23をマスクに
して選択酸化して、前記ポリシリコン膜32(素子分離
膜2の上部)とシリコン基板1(素子分離膜2の下部)
から成る素子分離膜2を形成する。この工程で、ポリシ
リコン膜32のシリコン窒化膜23から露呈する領域が
酸化されて素子分離膜2の上部と成り、シリコン窒化膜
23下で酸化されずに残った領域が後工程を経てフロー
ティングゲート34と成ることになり、従って素子分離
膜2とフローティングゲート34とは連続的に形成され
ており、界面は自己整合的となる。
【0035】次に、図4に示すように前記シリコン窒化
膜23上に図示しないフォトレジスト膜を形成した後
に、該フォトレジスト膜をマスクにして隣り合う素子分
離膜2の挟間位置のシリコン窒化膜23をエッチングし
て開口部23Aを形成する。
膜23上に図示しないフォトレジスト膜を形成した後
に、該フォトレジスト膜をマスクにして隣り合う素子分
離膜2の挟間位置のシリコン窒化膜23をエッチングし
て開口部23Aを形成する。
【0036】続いて、図5に示すようにシリコン窒化膜
23をマスクにして前記開口部23A下のポリシリコン
膜32を選択酸化して選択酸化膜35を形成する(尚、
前記開口部23A下のポリシリコン膜32の上部が選択
的に酸化され、開口部23A下で酸化されずに残った領
域は、エッジが尖った形状を成し、後工程で先鋭な角部
34Aを有するフローティングゲート34となる)。
23をマスクにして前記開口部23A下のポリシリコン
膜32を選択酸化して選択酸化膜35を形成する(尚、
前記開口部23A下のポリシリコン膜32の上部が選択
的に酸化され、開口部23A下で酸化されずに残った領
域は、エッジが尖った形状を成し、後工程で先鋭な角部
34Aを有するフローティングゲート34となる)。
【0037】次に、図6に示すように前記シリコン窒化
膜23を除去した後に、選択酸化膜35をマスクにして
ポリシリコン膜32をエッチングして上部に先鋭な角部
を有するフローティングゲート34を形成する。これに
より、図6(a)に示すように隣り合う素子分離膜2の
挟間に入り込むようにフローティングゲート34が配置
される。
膜23を除去した後に、選択酸化膜35をマスクにして
ポリシリコン膜32をエッチングして上部に先鋭な角部
を有するフローティングゲート34を形成する。これに
より、図6(a)に示すように隣り合う素子分離膜2の
挟間に入り込むようにフローティングゲート34が配置
される。
【0038】そして、図7に示すように全面にトンネル
酸化膜33を形成した後に、ポリシリコン膜及び高融点
金属の一種であるタングステンシリサイド膜から成る導
電膜を形成し、パターニングしてコントロールゲート3
6を形成する。尚、前記コントロールゲート36は、ポ
リシリコン膜から成る単層膜であっても良い。
酸化膜33を形成した後に、ポリシリコン膜及び高融点
金属の一種であるタングステンシリサイド膜から成る導
電膜を形成し、パターニングしてコントロールゲート3
6を形成する。尚、前記コントロールゲート36は、ポ
リシリコン膜から成る単層膜であっても良い。
【0039】以下、説明は省略するが、図1及び図2に
示すようにソース領域38及びドレイン領域37が形成
されて成る不揮発性半導体記憶装置のメモリセルが形成
される。
示すようにソース領域38及びドレイン領域37が形成
されて成る不揮発性半導体記憶装置のメモリセルが形成
される。
【0040】以上、説明したように本発明では、素子分
離膜2形成用のポリシリコン膜32(従来のパッドポリ
シリコン膜3に相当)を素子分離膜2形成後、除去しな
いで後工程を経てフローティングゲート34形成膜とし
て使用することで、従来に比べて製造工程を簡略化する
ことができる。
離膜2形成用のポリシリコン膜32(従来のパッドポリ
シリコン膜3に相当)を素子分離膜2形成後、除去しな
いで後工程を経てフローティングゲート34形成膜とし
て使用することで、従来に比べて製造工程を簡略化する
ことができる。
【0041】また、図1、図7等に示すようにフローテ
ィングゲート34と素子分離膜2とは自己整合的に形成
されているため、従来のようなフローティングゲート4
と素子分離膜2の間に高い合せ精度が不要となり、リー
ク電流が流れることで読み出し不良が発生するという課
題が解消される。
ィングゲート34と素子分離膜2とは自己整合的に形成
されているため、従来のようなフローティングゲート4
と素子分離膜2の間に高い合せ精度が不要となり、リー
ク電流が流れることで読み出し不良が発生するという課
題が解消される。
【0042】更に、本発明構造は、従来(図16)のよ
うに素子分離膜2の端部にフローティングゲート4が乗
り上がる構造ではないため、該フローティングゲート4
を覆うコントロールゲート6が角状に尖り、その部分に
電界集中が生じるため、フローティングゲート4とコン
トロールゲート6間の耐圧が低下して、いわゆるリバー
ストンネリング不良が発生し易くなるといった課題も解
消される。また、素子分離膜2の端部にフローティング
ゲート4が乗り上がる構造ではないため、平坦化が図れ
る。
うに素子分離膜2の端部にフローティングゲート4が乗
り上がる構造ではないため、該フローティングゲート4
を覆うコントロールゲート6が角状に尖り、その部分に
電界集中が生じるため、フローティングゲート4とコン
トロールゲート6間の耐圧が低下して、いわゆるリバー
ストンネリング不良が発生し易くなるといった課題も解
消される。また、素子分離膜2の端部にフローティング
ゲート4が乗り上がる構造ではないため、平坦化が図れ
る。
【0043】尚、本発明の一実施形態では、ポリシリコ
ン膜32上に選択酸化膜35を形成し、該選択酸化膜3
5をマスクにして該ポリシリコン膜32をエッチングし
てフローティングゲート34を形成して成るものである
が、本発明はこれに限らず、通常のポリシリコン膜を形
成した後に、該ポリシリコン膜をホトリソ工程によりパ
ターニングして成るフローティングゲートを有する構成
の不揮発性半導体記憶装置に適用しても良い。
ン膜32上に選択酸化膜35を形成し、該選択酸化膜3
5をマスクにして該ポリシリコン膜32をエッチングし
てフローティングゲート34を形成して成るものである
が、本発明はこれに限らず、通常のポリシリコン膜を形
成した後に、該ポリシリコン膜をホトリソ工程によりパ
ターニングして成るフローティングゲートを有する構成
の不揮発性半導体記憶装置に適用しても良い。
【0044】更に、本発明の一実施形態では、フローテ
ィングゲート34をポリシリコン膜で構成したが、単結
晶シリコン膜やアモルファスシリコン膜やそれらの積層
膜等で構成しても良い。
ィングゲート34をポリシリコン膜で構成したが、単結
晶シリコン膜やアモルファスシリコン膜やそれらの積層
膜等で構成しても良い。
【0045】
【発明の効果】 本発明によれば、素子分離膜形成用の
ポリシリコン膜を素子分離膜形成後、除去しないで後工
程を経てフローティングゲート形成膜として使用するこ
とで、従来に比べて製造工程を簡略化することができ
る。
ポリシリコン膜を素子分離膜形成後、除去しないで後工
程を経てフローティングゲート形成膜として使用するこ
とで、従来に比べて製造工程を簡略化することができ
る。
【0046】また、フローティングゲートと素子分離膜
とは自己整合的に形成されているため、従来のようなフ
ローティングゲートと素子分離膜の間に高い合せ精度が
不要となり、リーク電流が流れることで読み出し不良が
発生するという課題を解決できる。
とは自己整合的に形成されているため、従来のようなフ
ローティングゲートと素子分離膜の間に高い合せ精度が
不要となり、リーク電流が流れることで読み出し不良が
発生するという課題を解決できる。
【0047】更に、本発明構造は、従来のように素子分
離膜の端部にフローティングゲートが乗り上がる構造で
はないため、該フローティングゲートを覆うコントロー
ルゲートが角状に尖り、その部分に電界集中が生じるた
めに、フローティングゲートとコントロールゲート間の
耐圧が低下して、いわゆるリバーストンネリング不良が
発生し易くなるといった課題も解決できる。また、素子
分離膜の端部にフローティングゲートが乗り上がる構造
ではないため、平坦化が図れる。
離膜の端部にフローティングゲートが乗り上がる構造で
はないため、該フローティングゲートを覆うコントロー
ルゲートが角状に尖り、その部分に電界集中が生じるた
めに、フローティングゲートとコントロールゲート間の
耐圧が低下して、いわゆるリバーストンネリング不良が
発生し易くなるといった課題も解決できる。また、素子
分離膜の端部にフローティングゲートが乗り上がる構造
ではないため、平坦化が図れる。
【図1】本発明の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。
の構造を示す平面図である。
【図2】図1のX1−X1線の断面図である。
【図3】本発明の不揮発性半導体記憶装置の製造方法を
示す第1図である。
示す第1図である。
【図4】本発明の不揮発性半導体記憶装置の製造方法を
示す第2図である。
示す第2図である。
【図5】本発明の不揮発性半導体記憶装置の製造方法を
示す第3図である。
示す第3図である。
【図6】本発明の不揮発性半導体記憶装置の製造方法を
示す第4図である。
示す第4図である。
【図7】本発明の不揮発性半導体記憶装置の製造方法を
示す第5図である。
示す第5図である。
【図8】従来の不揮発性半導体記憶装置のメモリセルの
構造を示す平面図である。
構造を示す平面図である。
【図9】図8のX2−X2線の断面図である。
【図10】従来の不揮発性半導体記憶装置の製造方法を
示す第1図である。
示す第1図である。
【図11】従来の不揮発性半導体記憶装置の製造方法を
示す第2図である。
示す第2図である。
【図12】従来の不揮発性半導体記憶装置の製造方法を
示す第3図である。
示す第3図である。
【図13】従来の不揮発性半導体記憶装置の製造方法を
示す第4図である。
示す第4図である。
【図14】従来の不揮発性半導体記憶装置の製造方法を
示す第5図である。
示す第5図である。
【図15】従来の不揮発性半導体記憶装置の製造方法を
示す第6図である。
示す第6図である。
【図16】従来の課題を説明するための図である。
【図17】従来の課題を説明するための図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項1】 一導電型のシリコン基板上に形成される
素子分離膜と、該素子分離膜と端部が一致するように、
自己整合的に前記素子分離膜で分離された活性領域のゲ
ート酸化膜上に形成され、かつ隣り合う素子分離膜の挟
間に配置される上部に先鋭な角部を有するフローティン
グゲートと、該フローティングゲートを被覆するトンネ
ル酸化膜と、該トンネル酸化膜を介して前記フローティ
ングゲート上に重なる領域を持つように形成されるコン
トロールゲートと、前記フローティングゲート及び前記
コントロールゲートに隣接する前記シリコン基板の表面
に形成される逆導電型の拡散領域とを備えた不揮発性半
導体記憶装置の製造方法において、 前記シリコン基板上にゲート酸化膜及び第1の膜を形成
する工程と、 前記第1の膜上に第1の開口部を有するシリコン窒化膜
を形成した後に該シリコン窒化膜をマスクにして前記第
1の膜をLOCOS法により選択酸化して素子分離膜を
形成する工程と、 前記シリコン窒化膜上にフォトレジスト膜を形成した後
に該フォトレジスト膜をマスクにして隣り合う素子分離
膜の挟間上の前記シリコン窒化膜を除去して該シリコン
窒化膜に第2の開口部を形成する工程と、 前記フォトレジスト膜を除去した後に前記シリコン窒化
膜をマスクにして前記第2の開口部下の第1の膜を選択
酸化して該第 1 の膜上に選択酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後に前記選択酸化膜をマ
スクにして前記第1の膜を異方性エッチングして上部に
先鋭な角部を有するフローティングゲートを形成する工
程と、 前記フローティングゲート及び前記選択酸化膜を被覆す
るようにトンネル酸化膜を形成する工程と、 前記トンネル酸化膜を介して前記フローティングゲート
上に重なる領域を持つコントロールゲートを形成する工
程とを有することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項2】 前記第1の膜が、ポリシリコン膜や単結
晶シリコン膜やアモルファスシリコン膜やそれらの積層
膜であることを特徴とする請求項1に記載の不揮発性半
導体記憶装置の製造方法。
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