JP3514303B2 - ボルテージリファレンス回路 - Google Patents
ボルテージリファレンス回路Info
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- JP3514303B2 JP3514303B2 JP2000181053A JP2000181053A JP3514303B2 JP 3514303 B2 JP3514303 B2 JP 3514303B2 JP 2000181053 A JP2000181053 A JP 2000181053A JP 2000181053 A JP2000181053 A JP 2000181053A JP 3514303 B2 JP3514303 B2 JP 3514303B2
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号処理
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給するためのボルテージ
リファレンス回路に関する。
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給するためのボルテージ
リファレンス回路に関する。
【０００２】
【従来の技術】この種のボルテージリファレンス回路と
しては、先に本願出願人によって特願平１１−０９９８
７４号として提案されたものがある。この特願平１１−
０９９８７４号に記載のボルテージリファレンス回路を
図６に示す。図６におけるＭＰ１，ＭＮ２はそれぞれＰ
ｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタ
であり、この２つのトランジスタＭＰ１，ＭＮ２はチャ
ネル不純物の導電型及び濃度が等しく、かつゲートポリ
電極の不純物の導電型が正反対である。
しては、先に本願出願人によって特願平１１−０９９８
７４号として提案されたものがある。この特願平１１−
０９９８７４号に記載のボルテージリファレンス回路を
図６に示す。図６におけるＭＰ１，ＭＮ２はそれぞれＰ
ｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタ
であり、この２つのトランジスタＭＰ１，ＭＮ２はチャ
ネル不純物の導電型及び濃度が等しく、かつゲートポリ
電極の不純物の導電型が正反対である。
【０００３】図７(a) はＳＯＩ技術を用いた場合のトラ
ンジスタＭＰ１、(b) はＭＮ２の構造を示す。ＳＯＩ技
術では本発明に使用されるチャネル不純物の導電型及び
濃度が等しいＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯ
Ｓトランジスタの製造が容易に実現できる。
ンジスタＭＰ１、(b) はＭＮ２の構造を示す。ＳＯＩ技
術では本発明に使用されるチャネル不純物の導電型及び
濃度が等しいＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯ
Ｓトランジスタの製造が容易に実現できる。
【０００４】図６の回路の他の要素は、トランジスタ構
造がお互いに等しいトランジスタＭＮ３とＭＮ４，およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。このボルテージリファレンス回路
では、トランジスタＭＰ１のソース電極とＭＮ２のゲー
ト電極を接続し、トランジスタＭＰ１のドレイン電極と
トランジスタＭＮ２のソース電極を接続し、２つのトラ
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を接続している。
造がお互いに等しいトランジスタＭＮ３とＭＮ４，およ
び演算増幅器ＯＰ１であり、トランジスタＭＰ１および
ＭＮ２それぞれに同じ電流値の電流を供給する電流供給
回路を構成している。このボルテージリファレンス回路
では、トランジスタＭＰ１のソース電極とＭＮ２のゲー
ト電極を接続し、トランジスタＭＰ１のドレイン電極と
トランジスタＭＮ２のソース電極を接続し、２つのトラ
ンジスタＭＰ１，ＭＮ２に大きさの等しい電流を供給す
る電流供給回路を接続している。
【０００５】このとき２つのトランジスタＭＰ１，ＭＮ
２の利得定数が等しくなるように設計することでリファ
レンス電圧ＶＲＥＦはトランジスタＭＰ１とＭＮ２の閾
値電圧の和となり、電源電圧および温度特性が良好なリ
ファレンス電圧が得られる。
２の利得定数が等しくなるように設計することでリファ
レンス電圧ＶＲＥＦはトランジスタＭＰ１とＭＮ２の閾
値電圧の和となり、電源電圧および温度特性が良好なリ
ファレンス電圧が得られる。
【０００６】図８は、上述の図６に示した電流供給回路
の構成要素である演算増幅器ＯＰ１の回路図であり、演
算増幅器ＯＰ１はフィードバックループ上で使用されて
いる。図において、ＭＰ１１，ＭＰ１２，ＭＰ１３はＰ
ｃｈトランジスタ、ＭＮ１１，ＭＮ１２，ＭＮ２０，Ｍ
Ｎ２１，ＭＮ２２はＮｃｈトランジスタであり、Ｉｃは
定電流源、ＶＤＤは電源電圧である。このとき抵抗Ｒｃ
及び容量Ｃｃにより位相補償をおこなうことでフィード
バックループによる発振を防いでいる。
の構成要素である演算増幅器ＯＰ１の回路図であり、演
算増幅器ＯＰ１はフィードバックループ上で使用されて
いる。図において、ＭＰ１１，ＭＰ１２，ＭＰ１３はＰ
ｃｈトランジスタ、ＭＮ１１，ＭＮ１２，ＭＮ２０，Ｍ
Ｎ２１，ＭＮ２２はＮｃｈトランジスタであり、Ｉｃは
定電流源、ＶＤＤは電源電圧である。このとき抵抗Ｒｃ
及び容量Ｃｃにより位相補償をおこなうことでフィード
バックループによる発振を防いでいる。
【０００７】
【発明が解決しようとする課題】しかしながら従来技術
では、図６に示したようにトランジスタＭＮ２は定電流
源回路を負荷にしており、ＭＮ２のゲート入力に対する
電圧利得が非常に大きい。このため、フィードバックル
ープの位相補償が不完全になり、発振する可能性があっ
た。
では、図６に示したようにトランジスタＭＮ２は定電流
源回路を負荷にしており、ＭＮ２のゲート入力に対する
電圧利得が非常に大きい。このため、フィードバックル
ープの位相補償が不完全になり、発振する可能性があっ
た。
【０００８】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、フィードバックループの回路
構成を改良することで発振しない安定したボルテージリ
ファレンス回路を提供することである。
ものであり、その目的は、フィードバックループの回路
構成を改良することで発振しない安定したボルテージリ
ファレンス回路を提供することである。
【０００９】
【課題を解決するための手段】本発明では上記課題を解
決するために、フィードバックループに演算増幅器ＯＰ
１ではなく差動アンプＡＭＰ１を用い、位相補償用の抵
抗Ｒｃ及び容量ＣｃをトランジスタＭＮ２のゲート／ド
レイン間に挿入している。
決するために、フィードバックループに演算増幅器ＯＰ
１ではなく差動アンプＡＭＰ１を用い、位相補償用の抵
抗Ｒｃ及び容量ＣｃをトランジスタＭＮ２のゲート／ド
レイン間に挿入している。
【００１０】また、フィードバックに演算増幅器ＯＰ１
を用いる場合には、トランジスタＭＰ１のソースとトラ
ンジスタＭＮ２のゲート間の接続を切り、ＭＮ２のゲー
ト／ドレイン間を短絡することでＭＮ２による電圧利得
の無い構成にしてフィードバックによる発振を防いでい
る。
を用いる場合には、トランジスタＭＰ１のソースとトラ
ンジスタＭＮ２のゲート間の接続を切り、ＭＮ２のゲー
ト／ドレイン間を短絡することでＭＮ２による電圧利得
の無い構成にしてフィードバックによる発振を防いでい
る。
【００１１】
【発明の実施の形態】上記課題を解決するために、第１
の発明のボルテージリファレンス回路は、第１のトラン
ジスタＭＰ１と、第１のトランジスタＭＰ１とチャネル
不純物の導電型が等しく、かつ第１のトランジスタＭＰ
１とゲートポリ電極の不純物の導電型が正反対であり、
かつ第１のトランジスタＭＰ１と反対の導電型をもつ第
２のトランジスタＭＮ２と、第１のトランジスタＭＰ１
のソース電極及び第２のトランジスタＭＮ２のドレイン
電極に接続される差動アンプＡＭＰ１と、第１のトラン
ジスタＭＰ１と反対の導電型をもち、トランジスタ構造
が互いに等しい第３，第４のトランジスタＭＮ３，ＭＮ
４と電源電圧ＶＤＤとから構成され、第１のトランジス
タＭＰ１及び第２のトランジスタＭＮ２にそれぞれに同
じ電流値の電流を供給する電流供給回路と、位相補償用
の抵抗Ｒｃ及び容量Ｃｃとを具備し、第１のトランジス
タＭＰ１のソース電極と第２のトランジスタＭＮ２のゲ
ート電極が接続され、第１のトランジスタＭＰ１のドレ
イン電極と第２のトランジスタＭＮ２のソース電極が接
続され、第２のトランジスタＭＮ２のゲート／ドレイン
間が抵抗Ｒｃ及び容量Ｃｃを通して接続され、第１のト
ランジスタＭＰ１のゲート電極からのリファレンス電圧
ＶＲＥＦを出力として取り出すことに特徴を有してい
る。
の発明のボルテージリファレンス回路は、第１のトラン
ジスタＭＰ１と、第１のトランジスタＭＰ１とチャネル
不純物の導電型が等しく、かつ第１のトランジスタＭＰ
１とゲートポリ電極の不純物の導電型が正反対であり、
かつ第１のトランジスタＭＰ１と反対の導電型をもつ第
２のトランジスタＭＮ２と、第１のトランジスタＭＰ１
のソース電極及び第２のトランジスタＭＮ２のドレイン
電極に接続される差動アンプＡＭＰ１と、第１のトラン
ジスタＭＰ１と反対の導電型をもち、トランジスタ構造
が互いに等しい第３，第４のトランジスタＭＮ３，ＭＮ
４と電源電圧ＶＤＤとから構成され、第１のトランジス
タＭＰ１及び第２のトランジスタＭＮ２にそれぞれに同
じ電流値の電流を供給する電流供給回路と、位相補償用
の抵抗Ｒｃ及び容量Ｃｃとを具備し、第１のトランジス
タＭＰ１のソース電極と第２のトランジスタＭＮ２のゲ
ート電極が接続され、第１のトランジスタＭＰ１のドレ
イン電極と第２のトランジスタＭＮ２のソース電極が接
続され、第２のトランジスタＭＮ２のゲート／ドレイン
間が抵抗Ｒｃ及び容量Ｃｃを通して接続され、第１のト
ランジスタＭＰ１のゲート電極からのリファレンス電圧
ＶＲＥＦを出力として取り出すことに特徴を有してい
る。
【００１２】また、第２の発明のボルテージリファレン
ス回路は、第１のトランジスタＭＰ１と、第１のトラン
ジスタＭＰ１とチャネル不純物の導電型が等しく、かつ
第１のトランジスタＭＰ１とゲートポリ電極の不純物の
導電型が正反対であり、かつ第１のトランジスタＭＰ１
と反対の導電型をもつ第２のトランジスタＭＮ２と、第
１のトランジスタＭＰ１のソース電極及び第２のトラン
ジスタＭＮ２のドレイン電極に接続される演算増幅器Ｏ
Ｐ１と、第１のトランジスタＭＰ１と反対の導電型をも
ちトランジスタ構造が互いに等しい第３，第４のトラン
ジスタＭＮ３，ＭＮ４と電源電圧ＶＤＤとから構成さ
れ、第１のトランジスタＭＰ１及び第２のトランジスタ
ＭＮ２にそれぞれに同じ電流値の電流を供給する電流供
給回路とを具備し、第２のトランジスタＭＮ２のドレイ
ン電極とゲート電極が接続され、第１のトランジスタＭ
Ｐ１のドレイン電極と第２のトランジスタＭＮ２のソー
ス電極が接続され、第１のトランジスタＭＰ１のゲート
電極からのリファレンス電圧ＶＲＥＦを出力として取り
出すことに特徴を有している。
ス回路は、第１のトランジスタＭＰ１と、第１のトラン
ジスタＭＰ１とチャネル不純物の導電型が等しく、かつ
第１のトランジスタＭＰ１とゲートポリ電極の不純物の
導電型が正反対であり、かつ第１のトランジスタＭＰ１
と反対の導電型をもつ第２のトランジスタＭＮ２と、第
１のトランジスタＭＰ１のソース電極及び第２のトラン
ジスタＭＮ２のドレイン電極に接続される演算増幅器Ｏ
Ｐ１と、第１のトランジスタＭＰ１と反対の導電型をも
ちトランジスタ構造が互いに等しい第３，第４のトラン
ジスタＭＮ３，ＭＮ４と電源電圧ＶＤＤとから構成さ
れ、第１のトランジスタＭＰ１及び第２のトランジスタ
ＭＮ２にそれぞれに同じ電流値の電流を供給する電流供
給回路とを具備し、第２のトランジスタＭＮ２のドレイ
ン電極とゲート電極が接続され、第１のトランジスタＭ
Ｐ１のドレイン電極と第２のトランジスタＭＮ２のソー
ス電極が接続され、第１のトランジスタＭＰ１のゲート
電極からのリファレンス電圧ＶＲＥＦを出力として取り
出すことに特徴を有している。
【００１３】さらに、第３の発明のボルテージリファレ
ンス回路は、電流供給回路に第１のトランジスタＭＰ１
と同じ導電型をもち、トランジスタ構造が互いに等しい
第５，第６のトランジスタＭＰ５，ＭＰ６を用いること
に特徴を有している。
ンス回路は、電流供給回路に第１のトランジスタＭＰ１
と同じ導電型をもち、トランジスタ構造が互いに等しい
第５，第６のトランジスタＭＰ５，ＭＰ６を用いること
に特徴を有している。
【００１４】また、第４の発明のボルテージリファレン
ス回路は、すべてのトランジスタの導電型を反転させ、
すべてのトランジスタのチャネル領域の不純物の導電型
を反転させ、すべてのゲートポリシリコンの導電型を反
転させ、かつ電源と接地への接続を入れ替えることで、
電源電位からの負のリファレンス電圧ＶＲＥＦを出力す
ることに特徴を有している。
ス回路は、すべてのトランジスタの導電型を反転させ、
すべてのトランジスタのチャネル領域の不純物の導電型
を反転させ、すべてのゲートポリシリコンの導電型を反
転させ、かつ電源と接地への接続を入れ替えることで、
電源電位からの負のリファレンス電圧ＶＲＥＦを出力す
ることに特徴を有している。
【００１５】さらに、第５の発明のボルテージリファレ
ンス回路は、第１のトランジスタＭＰ１と第２のトラン
ジスタＭＮ２のチャネル不純物の濃度が等しいことに特
徴を有している。
ンス回路は、第１のトランジスタＭＰ１と第２のトラン
ジスタＭＮ２のチャネル不純物の濃度が等しいことに特
徴を有している。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。なお、前述の図６，図８と同一符号を付したもの
はそれぞれ同一の要素を示しており、説明を省略する。
する。なお、前述の図６，図８と同一符号を付したもの
はそれぞれ同一の要素を示しており、説明を省略する。
【００１７】（第１の実施の形態）
図１は本発明の第１の実施の形態のボルテージリファレ
ンス回路である。図６に示したものと同じものには同じ
符号を付した。ＭＰ１，ＭＮ２はそれぞれデプレッショ
ン型ＰｃｈＭＯＳトランジスタ及びエンハンスメント型
ＮｃｈＭＯＳトランジスタであり、この２つのトランジ
スタはチャネル不純物の導電型が等しく、かつゲートポ
リ電極の不純物の導電型が正反対である。
ンス回路である。図６に示したものと同じものには同じ
符号を付した。ＭＰ１，ＭＮ２はそれぞれデプレッショ
ン型ＰｃｈＭＯＳトランジスタ及びエンハンスメント型
ＮｃｈＭＯＳトランジスタであり、この２つのトランジ
スタはチャネル不純物の導電型が等しく、かつゲートポ
リ電極の不純物の導電型が正反対である。
【００１８】差動アンプＡＭＰ１は第１のトランジスタ
ＭＰ１のソース電極及び第２のトランジスタＭＮ２のド
レイン電極に接続され、第１のトランジスタＭＰ１と反
対の導電型をもち、トランジスタ構造が互いに等しい第
３，第４のトランジスタＭＮ３，ＭＮ４のドレイン電極
は電源電圧ＶＤＤに接続され、同じく、第３，第４のト
ランジスタＭＮ３，ＭＮ４のソース電極とゲート電極は
第１のトランジスタＭＰ１のソース電極に、第２のトラ
ンジスタＭＮ２のドレイン電極にそれぞれ接続されてい
る。第１のトランジスタＭＰ１のソース電極と第２のト
ランジスタＭＮ２のゲート電極が接続され、第１のトラ
ンジスタＭＰ１のドレイン電極と第２のトランジスタＭ
Ｎ２のソース電極が接続され、第２のトランジスタＭＮ
２のゲート／ドレイン間が抵抗Ｒｃ及び容量Ｃｃを通し
て接続され、第１のトランジスタＭＰ１のゲート電極か
らのリファレンス電圧ＶＲＥＦを出力として取り出して
いる。
ＭＰ１のソース電極及び第２のトランジスタＭＮ２のド
レイン電極に接続され、第１のトランジスタＭＰ１と反
対の導電型をもち、トランジスタ構造が互いに等しい第
３，第４のトランジスタＭＮ３，ＭＮ４のドレイン電極
は電源電圧ＶＤＤに接続され、同じく、第３，第４のト
ランジスタＭＮ３，ＭＮ４のソース電極とゲート電極は
第１のトランジスタＭＰ１のソース電極に、第２のトラ
ンジスタＭＮ２のドレイン電極にそれぞれ接続されてい
る。第１のトランジスタＭＰ１のソース電極と第２のト
ランジスタＭＮ２のゲート電極が接続され、第１のトラ
ンジスタＭＰ１のドレイン電極と第２のトランジスタＭ
Ｎ２のソース電極が接続され、第２のトランジスタＭＮ
２のゲート／ドレイン間が抵抗Ｒｃ及び容量Ｃｃを通し
て接続され、第１のトランジスタＭＰ１のゲート電極か
らのリファレンス電圧ＶＲＥＦを出力として取り出して
いる。
【００１９】本実施の形態のボルテージリファレンス回
路は、従来技術と同様に２つのトランジスタＭＰ１，Ｍ
Ｎ２の閾値の和をリファレンス電圧ＶＲＥＦとして出力
する。したがって、トランジスタＭＰ１，ＭＮ２のチャ
ネル濃度が一致するとき、リファレンス電圧ＶＲＥＦは
理論的に温度依存性が０となり、良好なリファレンス電
圧がえられる。また、トランジスタＭＰ１及びＭＮ２に
図７に示したＳＯＩ技術を用いる場合にはＳＯＩトラン
ジスタは閾値温度依存性が極めて小さい(IEEEElectron
Device letters, Vol. 11, No. 8,pp. 329-331)ため、
２つのトランジスタＭＰ１，ＭＮ２のチャネル濃度が一
致しなくても、リファレンス電圧ＶＲＥＦの温度依存性
は極めて小さく実用上問題ない。但し、本発明はＳＯＩ
技術に限ったものではない。
路は、従来技術と同様に２つのトランジスタＭＰ１，Ｍ
Ｎ２の閾値の和をリファレンス電圧ＶＲＥＦとして出力
する。したがって、トランジスタＭＰ１，ＭＮ２のチャ
ネル濃度が一致するとき、リファレンス電圧ＶＲＥＦは
理論的に温度依存性が０となり、良好なリファレンス電
圧がえられる。また、トランジスタＭＰ１及びＭＮ２に
図７に示したＳＯＩ技術を用いる場合にはＳＯＩトラン
ジスタは閾値温度依存性が極めて小さい(IEEEElectron
Device letters, Vol. 11, No. 8,pp. 329-331)ため、
２つのトランジスタＭＰ１，ＭＮ２のチャネル濃度が一
致しなくても、リファレンス電圧ＶＲＥＦの温度依存性
は極めて小さく実用上問題ない。但し、本発明はＳＯＩ
技術に限ったものではない。
【００２０】本実施の形態では、従来技術と異なりフィ
ードバックループに演算増幅器ＯＰ１ではなく差動アン
プＡＭＰ１を用いたことに特徴を有している。この差動
アンプＡＭＰ１を図２に示す。この差動アンプＡＭＰ１
には、位相補償用の抵抗Ｒｃ及び容量Ｃｃは用いられて
いない。なお、図において、トランジスタＭＰ１１，Ｍ
Ｐ１２，ＭＮ１１，ＭＮ１２でブリッジを構成してお
り、トランジスタＭＰ１１，ＭＰ１２のソース電極は電
源電圧ＶＤＤに接続され、トランジスタＭＮ１１，ＭＮ
１２のゲート電極は＋側の入力端子と−側入力端子とな
っている。出力端子ＯＵＴはトランジスタＭＰ１２のド
レイン電極とＭＮ１２のドレイン電極との接続点であ
る。Ｉｃは定電流源、ＭＮ２０，ＭＮ２１はＮｃｈトラ
ンジスタである。
ードバックループに演算増幅器ＯＰ１ではなく差動アン
プＡＭＰ１を用いたことに特徴を有している。この差動
アンプＡＭＰ１を図２に示す。この差動アンプＡＭＰ１
には、位相補償用の抵抗Ｒｃ及び容量Ｃｃは用いられて
いない。なお、図において、トランジスタＭＰ１１，Ｍ
Ｐ１２，ＭＮ１１，ＭＮ１２でブリッジを構成してお
り、トランジスタＭＰ１１，ＭＰ１２のソース電極は電
源電圧ＶＤＤに接続され、トランジスタＭＮ１１，ＭＮ
１２のゲート電極は＋側の入力端子と−側入力端子とな
っている。出力端子ＯＵＴはトランジスタＭＰ１２のド
レイン電極とＭＮ１２のドレイン電極との接続点であ
る。Ｉｃは定電流源、ＭＮ２０，ＭＮ２１はＮｃｈトラ
ンジスタである。
【００２１】以上の構成からなる差動アンプＡＭＰ１に
よりトランジスタＭＮ２を含むフィードバックループ全
体での位相補償が可能になり、安定したボルテージリフ
ァレンス回路を構成することができる。また、本構成は
差動アンプＡＭＰ１の入力オフセット電圧がリファレン
ス電圧ＶＲＥＦにほとんど影響しないため、リファレン
ス電圧ＶＲＥＦ値のばらつきを小さくできるという長所
も持つ。
よりトランジスタＭＮ２を含むフィードバックループ全
体での位相補償が可能になり、安定したボルテージリフ
ァレンス回路を構成することができる。また、本構成は
差動アンプＡＭＰ１の入力オフセット電圧がリファレン
ス電圧ＶＲＥＦにほとんど影響しないため、リファレン
ス電圧ＶＲＥＦ値のばらつきを小さくできるという長所
も持つ。
【００２２】（第２の実施の形態）
図３は本発明の第２の実施の形態のボルテージリファレ
ンス回路である。本実施の形態は、図６の従来技術と同
様にフィードバックに演算増幅器ＯＰ１を用いている。
但し、トランジスタＭＰ１のソースとトランジスタＭＮ
２のゲート間の接続を切り、トランジスタＭＮ２のゲー
ト／ドレイン間を短絡することでトランジスタＭＮ２に
よる電圧利得の無い構成になっており、フィードバック
による発振を防いでいる。
ンス回路である。本実施の形態は、図６の従来技術と同
様にフィードバックに演算増幅器ＯＰ１を用いている。
但し、トランジスタＭＰ１のソースとトランジスタＭＮ
２のゲート間の接続を切り、トランジスタＭＮ２のゲー
ト／ドレイン間を短絡することでトランジスタＭＮ２に
よる電圧利得の無い構成になっており、フィードバック
による発振を防いでいる。
【００２３】（第３の実施の形態）
図４は本発明の第３の実施の形態のボルテージリファレ
ンス回路である。本実施の形態は、図１に示した第１の
実施の形態に記載のボルテージリファレンス回路に用い
た第１のトランジスタＭＰ１と反対の導電型をもつトラ
ンジスタＭＮ３，ＭＮ４の代わりに、第１のトランジス
タＭＰ１と同じ導電型をもちトランジスタ構造が互いに
等しい第５，第６のトランジスタＭＰ５，ＭＰ６により
電流供給回路を構成している。
ンス回路である。本実施の形態は、図１に示した第１の
実施の形態に記載のボルテージリファレンス回路に用い
た第１のトランジスタＭＰ１と反対の導電型をもつトラ
ンジスタＭＮ３，ＭＮ４の代わりに、第１のトランジス
タＭＰ１と同じ導電型をもちトランジスタ構造が互いに
等しい第５，第６のトランジスタＭＰ５，ＭＰ６により
電流供給回路を構成している。
【００２４】また、本実施の形態と同様にして、第２の
実施の形態においても、第５，第６のトランジスタＭＰ
５，ＭＰ６を電流供給回路に用いたボルテージリファレ
ンス回路を構成できる。
実施の形態においても、第５，第６のトランジスタＭＰ
５，ＭＰ６を電流供給回路に用いたボルテージリファレ
ンス回路を構成できる。
【００２５】（第４の実施の形態）
図５は本発明の第４の実施の形態のボルテージリファレ
ンス回路である。本実施の形態は、第１の実施の形態に
記載のボルテージリファレンス回路において、すべての
トランジスタＭＰ１，ＭＮ２，ＭＮ３，ＭＮ４の導電型
を反転させ、すべてのトランジスタのチャネル領域の不
純物の導電型を反転させ、すべてのゲートポリシリコン
の導電型を反転させてＭＮ１，ＭＰ２，ＭＰ３，ＭＰ４
とし、かつ電源と接地への接続を入れ替えることで、電
源電位からの負のリファレンス電圧ＶＲＥＦを出力して
いる。
ンス回路である。本実施の形態は、第１の実施の形態に
記載のボルテージリファレンス回路において、すべての
トランジスタＭＰ１，ＭＮ２，ＭＮ３，ＭＮ４の導電型
を反転させ、すべてのトランジスタのチャネル領域の不
純物の導電型を反転させ、すべてのゲートポリシリコン
の導電型を反転させてＭＮ１，ＭＰ２，ＭＰ３，ＭＰ４
とし、かつ電源と接地への接続を入れ替えることで、電
源電位からの負のリファレンス電圧ＶＲＥＦを出力して
いる。
【００２６】すなわち、トランジスタＭＮ１，ＭＰ２は
それぞれデプレッション型ＮｃｈＭＯＳトランジスタ及
びエンハンスメント型ＰｃｈＭＯＳトランジスタであ
り、トランジスタＭＰ３およびＭＰ４が定電流源として
動作し、トランジスタＭＰ２のゲート電極およびドレイ
ン電極と電源電位間に２つのトランジスタＭＮ１および
ＭＰ２の閾値電圧の和であるリファレンス電圧ＶＲＥＦ
を出力する。
それぞれデプレッション型ＮｃｈＭＯＳトランジスタ及
びエンハンスメント型ＰｃｈＭＯＳトランジスタであ
り、トランジスタＭＰ３およびＭＰ４が定電流源として
動作し、トランジスタＭＰ２のゲート電極およびドレイ
ン電極と電源電位間に２つのトランジスタＭＮ１および
ＭＰ２の閾値電圧の和であるリファレンス電圧ＶＲＥＦ
を出力する。
【００２７】また、本実施の形態と同様にして、第２ま
たは第３の実施の形態においても、すべてのトランジス
タの導電型を反転させ、すべてのトランジスタのチャネ
ル領域の不純物の導電型を反転させ、すべてのゲートポ
リシリコンの導電型を反転させ、かつ電源と接地への接
続を入れ替えることで、電源電位からの負のリファレン
ス電圧ＶＲＥＦを出力するボルテージリファレンス回路
を構成できる。
たは第３の実施の形態においても、すべてのトランジス
タの導電型を反転させ、すべてのトランジスタのチャネ
ル領域の不純物の導電型を反転させ、すべてのゲートポ
リシリコンの導電型を反転させ、かつ電源と接地への接
続を入れ替えることで、電源電位からの負のリファレン
ス電圧ＶＲＥＦを出力するボルテージリファレンス回路
を構成できる。
【００２８】
【発明の効果】請求項１記載の第１の実施の形態の発明
によれば、従来の演算増幅器ＯＰ１に代え、位相補償用
の抵抗Ｒｃ及び容量ＣｃをトランジスタＭＮ２のゲート
／ドレイン間に挿入してなる差動アンプを用い、抵抗Ｒ
ｃ及び容量Ｃｃをフィードバックループから外し、フィ
ードバックループの回路構成を改良することで発振のな
い安定したボルテージリファレンス回路を得ることがで
きる。また、差動アンプＡＭＰ１の入力オフセットがリ
ファレンス電圧ＶＲＥＦに殆ど影響しないため、リファ
レンス電圧ＶＲＥＦ値のばらつきを小さくできる利点を
有する。
によれば、従来の演算増幅器ＯＰ１に代え、位相補償用
の抵抗Ｒｃ及び容量ＣｃをトランジスタＭＮ２のゲート
／ドレイン間に挿入してなる差動アンプを用い、抵抗Ｒ
ｃ及び容量Ｃｃをフィードバックループから外し、フィ
ードバックループの回路構成を改良することで発振のな
い安定したボルテージリファレンス回路を得ることがで
きる。また、差動アンプＡＭＰ１の入力オフセットがリ
ファレンス電圧ＶＲＥＦに殆ど影響しないため、リファ
レンス電圧ＶＲＥＦ値のばらつきを小さくできる利点を
有する。
【００２９】さらに、請求項２記載の第３の実施の形態
の発明によれば、第１の実施の形態に記載のボルテージ
リファレンス回路に用いた第１のトランジスタＭＰ１と
反対の導電型をもつトランジスタＭＮ３，ＭＮ４の代わ
りに、第１のトランジスタＭＰ１と同じ導電型をもちト
ランジスタ構造が互いに等しい第５，第６のトランジス
タＭＰ５，ＭＰ６により電流供給回路を構成しているの
で、ボルテージリファレンス回路の構成が容易になる。
の発明によれば、第１の実施の形態に記載のボルテージ
リファレンス回路に用いた第１のトランジスタＭＰ１と
反対の導電型をもつトランジスタＭＮ３，ＭＮ４の代わ
りに、第１のトランジスタＭＰ１と同じ導電型をもちト
ランジスタ構造が互いに等しい第５，第６のトランジス
タＭＰ５，ＭＰ６により電流供給回路を構成しているの
で、ボルテージリファレンス回路の構成が容易になる。
【００３０】また、請求項３記載の第４の実施の形態の
発明によれば、第１の実施の形態に記載のボルテージリ
ファレンス回路において、すべてのトランジスタＭＰ
１，ＭＮ２，ＭＮ３，ＭＮ４の導電型を反転させ、すべ
てのトランジスタのチャネル領域の不純物の導電型を反
転させ、すべてのゲートポリシリコンの導電型を反転さ
せてＭＮ１，ＭＰ２，ＭＰ３，ＭＰ４とし、かつ電源と
接地への接続を入れ替えることで、電源電位からの負の
リファレンス電圧ＶＲＥＦを得ることができる。
発明によれば、第１の実施の形態に記載のボルテージリ
ファレンス回路において、すべてのトランジスタＭＰ
１，ＭＮ２，ＭＮ３，ＭＮ４の導電型を反転させ、すべ
てのトランジスタのチャネル領域の不純物の導電型を反
転させ、すべてのゲートポリシリコンの導電型を反転さ
せてＭＮ１，ＭＰ２，ＭＰ３，ＭＰ４とし、かつ電源と
接地への接続を入れ替えることで、電源電位からの負の
リファレンス電圧ＶＲＥＦを得ることができる。
【００３１】さらに、請求項４記載の第５の実施の形態
の発明によれば、トランジスタＭＰ１、ＭＮ２のチャネ
ル不純物の濃度を一致させることにより、リファレンス
電圧ＶＲＥＦの温度依存性を確実になくすことが可能と
なり安定なリファレンス電圧ＶＲＥＦを得ることができ
る。
の発明によれば、トランジスタＭＰ１、ＭＮ２のチャネ
ル不純物の濃度を一致させることにより、リファレンス
電圧ＶＲＥＦの温度依存性を確実になくすことが可能と
なり安定なリファレンス電圧ＶＲＥＦを得ることができ
る。
【図１】本発明の第１の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図２】本発明の第１の実施の形態に用いられる差動ア
ンプの回路図である。
ンプの回路図である。
【図３】本発明の第２の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図４】本発明の第３の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図５】本発明の第４の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図６】従来技術によるボルテージリファレンス回路図
である。
である。
【図７】ＳＯＩ技術を用いて作製したボルテージリファ
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＰｃｈＭＯＳトランジスタＭＰ１，（ｂ）はＮ
ｃｈＭＯＳトランジスタＭＮ２の構造図である。
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＰｃｈＭＯＳトランジスタＭＰ１，（ｂ）はＮ
ｃｈＭＯＳトランジスタＭＮ２の構造図である。
【図８】従来技術に用いられる演算増幅器の回路図であ
る。
る。
ＭＰ１，ＭＮ１ 第１のトランジスタ
ＭＮ２，ＭＰ２ 第２のトランジスタ
ＭＮ３，ＭＰ３ 第３のトランジスタ
ＭＮ４，ＭＰ４ 第４のトランジスタ
ＭＰ５ 第５のトランジスタ
ＭＰ６ 第６のトランジスタ
ＭＰ１１，ＭＰ１２，ＭＰ１３ Ｐｃｈトランジスタ
ＭＮ１１，ＭＮ１２，ＭＮ２０，ＭＮ２１，ＭＮ２２
Ｎｃｈトランジスタ Ｉｃ 定電流源 ＶＤＤ 電源電圧 ＶＲＥＦ リファレンス電圧 Ｒｃ 抵抗 Ｃｃ 容量 ＯＰ１ 演算増幅器 ＡＭＰ１ 差動アンプ
Ｎｃｈトランジスタ Ｉｃ 定電流源 ＶＤＤ 電源電圧 ＶＲＥＦ リファレンス電圧 Ｒｃ 抵抗 Ｃｃ 容量 ＯＰ１ 演算増幅器 ＡＭＰ１ 差動アンプ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−229509（ＪＰ，Ａ)
特開 平２−122315（ＪＰ，Ａ)
特開 昭63−189916（ＪＰ，Ａ)
特開 平９−198151（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/00 - 7/00
Claims (4)
- 【請求項１】第１のトランジスタ（ＭＰ１）と、 第１のトランジスタ（ＭＰ１）とチャネル不純物の導電
型が等しく、かつ第１のトランジスタ（ＭＰ１）とゲー
トポリ電極の不純物の導電型が正反対であり、かつ第１
のトランジスタ（ＭＰ１）と反対の導電型をもつ第２の
トランジスタ（ＭＮ２）と、 第１のトランジスタ（ＭＰ１）のソース電極及び第２の
トランジスタ（ＭＮ２）のドレイン電極に接続される差
動アンプ（ＡＭＰ１）と、第１のトランジスタ（ＭＰ
１）と反対の導電型をもち、トランジスタ構造が互いに
等しい第３，第４のトランジスタ（ＭＮ３），（ＭＮ
４）と電源電圧（ＶＤＤ）とから構成され、第１のトラ
ンジスタ（ＭＰ１）及び第２のトランジスタ（ＭＮ２）
にそれぞれに同じ電流値の電流を供給する電流供給回路
と、 位相補償用の抵抗（Ｒｃ）及び容量（Ｃｃ）とを具備
し、 第１のトランジスタ（ＭＰ１）のソース電極と第２のト
ランジスタ（ＭＮ２）のゲート電極が接続され、 第１のトランジスタ（ＭＰ１）のドレイン電極と第２の
トランジスタ（ＭＮ２）のソース電極が接続され、 第２のトランジスタ（ＭＮ２）のゲート／ドレイン間が
抵抗（Ｒｃ）及び容量（Ｃｃ）を通して接続され、 第１のトランジスタ（ＭＰ１）のゲート電極からのリフ
ァレンス電圧（ＶＲＥＦ）を出力として取り出すことを
特徴とするボルテージリファレンス回路。 - 【請求項２】請求項１に記載のボルテージリファレンス
回路において、 電流供給回路に第１のトランジスタ（ＭＰ１）と同じ導
電型をもち、トランジスタ構造が互いに等しい第５，第
６のトランジスタ（ＭＰ５），（ＭＰ６）を用いること
を特徴とするボルテージリファレンス回路。 - 【請求項３】請求項１または２に記載のボルテージリフ
ァレンス回路において、 すべてのトランジスタの導電型を反転させ、 すべてのトランジスタのチャネル領域の不純物の導電型
を反転させ、 すべてのゲートポリシリコンの導電型を反転させ、 かつ電源と接地への接続を入れ替えることで、電源電位
からの負のリファレンス電圧（ＶＲＥＦ）を出力するこ
とを特徴とするボルテージリファレンス回路。 - 【請求項４】請求項１または２または３に記載のボルテ
ージリファレンス回路において、 第１のトランジスタ（ＭＰ１）と第２のトランジスタ
（ＭＮ２）のチャネル不純物の濃度が等しいことを特徴
とするボルテージリファレンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181053A JP3514303B2 (ja) | 2000-06-16 | 2000-06-16 | ボルテージリファレンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181053A JP3514303B2 (ja) | 2000-06-16 | 2000-06-16 | ボルテージリファレンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001356831A JP2001356831A (ja) | 2001-12-26 |
| JP3514303B2 true JP3514303B2 (ja) | 2004-03-31 |
Family
ID=18682039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181053A Expired - Lifetime JP3514303B2 (ja) | 2000-06-16 | 2000-06-16 | ボルテージリファレンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3514303B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005094678A (ja) | 2003-09-19 | 2005-04-07 | Sanyo Electric Co Ltd | ビデオ信号処理装置及びテレビジョン受像装置 |
| DE102005039365B4 (de) * | 2005-08-19 | 2022-02-10 | Infineon Technologies Ag | Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis |
| JP4810943B2 (ja) * | 2005-09-21 | 2011-11-09 | 富士電機株式会社 | 過電流検出回路及び電圧比較回路 |
| CN107990992B (zh) * | 2017-11-27 | 2019-10-11 | 电子科技大学 | 高精度温度传感器及精度调节方法 |
| JP7499143B2 (ja) | 2020-10-23 | 2024-06-13 | 日清紡マイクロデバイス株式会社 | 基準電圧源回路 |
-
2000
- 2000-06-16 JP JP2000181053A patent/JP3514303B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2001356831A (ja) | 2001-12-26 |
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