JP3508057B2

JP3508057B2 - レイヤ３スイッチ

Info

Publication number: JP3508057B2
Application number: JP37208499A
Authority: JP
Inventors: 正輝林田
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2004-03-22
Anticipated expiration: 2019-12-28
Also published as: JP2001189729A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はレイヤ３スイッチ、
特にネットワーク分野におけるレイヤ３スイッチの制御
方式の改良に関する。

【０００２】

【従来の技術】最初に、レイヤ３スイッチの概要につい
て説明する。図３に、一般的なレイヤ３スイッチの構成
図を示す。レイヤ３スイッチとは、ＩＰ（Internet Pr
otocol）パケットおよびＩＰＸ（Internetwork Packet
Exchange）パケット等のレイヤ３（ネットワーク層）
のアドレスを持つパケット（図４のパケットフォーマッ
ト参照）を、高速にスイッチングし、サブネット（例
えばサブネットＡおよびサブネットＢ）間を中継するネ
ットワーク中継装置である。レイヤ３スイッチが開発さ
れる以前におけるレイヤ３パケットのスイッチングは、
ルータ内のソフトウェア処理により行われていた。これ
に対し、レイヤ３スイッチは、ルータと同等の機能を持
ち、更にスイッチング処理を専用ASIＣによりハードウ
ェア化することにより、スイッチング動作を高速に行う
ことを可能とする。

【０００３】パケットのフォーマットを図４に示す。MA
C（Media Access Control:媒体アクセス制御）アドレ
スとは、Ethernetにおけるデータリンク層のアドレスの
ことである。ＩＰアドレスとは、ＴＣＰ/ＩＰプロトコ
ルで通信を行うためのユニークなアドレスである。ARP
（Address Resolution Protocol：アドレス解決プロ
トコル）とは、宛先ＩＰアドレスから宛先MACアドレス
を見つけ出すプロトコルである。

【０００４】従来技術の構成を図５のブロック図を参照
しながら説明する。この従来技術は、PHY（Physical L
ayer Protocol：物理層プロトコル）３００、MAC３１
０、アドレス解決部３２０、サーチメモリ３３０、スイ
ッチエンジン３４０、パケットメモリ３５０、CPU３６
０およびメインメモリ３７０より構成される。ここで、
アドレス解決部３２０は、パケット制御部３２１、アド
レス検索部３２２、CPU割込部３２３および割込要因レ
ジスタ３２４を含んでいる。スイッチエンジン３４０
は、スイッチ制御部３４１およびパケットメモリ制御部
３４２を含んでいる。また、CPU３６０は、処理装置３
６１、割込検出部３６２およびDMA（DirectMemory Acc
ess）転送部３６３を含んでいる。メインメモリ３７０
には、パケット格納エリア３７１がある。更に、パケッ
ト制御部３２１、パケットメモリ制御部３４２、DMA転
送部３６３、処理装置３６１およびパケット格納エリア
３７１は、CPUインタフェース３８０により相互接続さ
れている。CPU割込部３２３および割込検出部３６２も
相互接続されている。また、パケット制御部３２１およ
びスイッチ制御部３４１は、スイッチインタフェース３
９０により接続され、ネットワークから送られてきたパ
ケットのスイッチング処理を行う。サーチメモリ３３０
は、アドレス検索部３２２に接続されている。パケット
メモリ３５０は、パケット制御部３４２に接続されてい
る。

【０００５】PHY３００は、ネットワークからパケット
を受信した場合に、パケットをシリアルデータからパラ
レルデータへ変換する。また、送信の場合には、パラレ
ルデータからシリアルデータへ変換してネットワークへ
送信する。MAC３１０は、パケットデータのエラーチェ
ック等を行う。アドレス解決部３２０において、パケッ
ト制御部３２１は、MAC３１０とのインタフェース制
御、スイッチインタフェース制御、アドレス検索指示お
よびCPU割込指示を行う。アドレス検索部３２２は、サ
ーチメモリ３３０のアドレス検索を行う。CPU割込部３
２３は、アドレス解決部３２０において検出するＣＰＵ
宛パケット、宛先不明パケット等の割込要因をCPU３６
０へ送る。割込要因レジスタ３２４には、割込要因が格
納されている。

【０００６】スイッチエンジン３４０において、スイッ
チ制御部３４１は、スイッチインタフェース制御、CPU
インタフェース制御およびスイッチ制御を行う。パケッ
ト制御部３４２は、パケットメモリ３５０の制御を行
う。このパケットメモリ３５０には、受信したパケット
が格納されている。CPU３６０において、処理装置３６
１はCPUインタフェースの制御およびDMA転送指示を行
う。割込検出部３６２は、CPU３６０に対する割込を検
出する。DMA転送部３６３は、パケットメモリ３３０お
よびメインメモリ３７０間のDMA転送を行う。

【０００７】従来技術の動作を、図５のブロック図およ
び図６のフローチャートを参照して説明する。ネットワ
ークからパケットを受信すると（ステップ４００）、PH
Y３００からMAC３１０を介して、アドレス解決部３２０
のパケット制御部３２１が受信する(ステップ４０１)。
アドレス解決部３２０のパケット制御部３２１をスイッ
チインタフェース３９０を介してスイッチエンジン３４
０に転送する。このスイッチエンジン３４０に送られた
パケットは、スイッチ制御部３４１に送られ、パケット
メモリ制御部３４２によりパケットメモリ３５０に格納
される（ステップ４０２）。これと同時に、パケット制
御部３２１は、受信したパケットの宛先IPアドレスがサ
ーチメモリ３３０に登録されているか検索させるために
アドレス検索部３２２に指示する。そこで、アドレス検
索部322は、サーチメモリ３３０に宛先ＩＰアドレスが
既に登録されているか否か検索する（ステップ４０
３）。

【０００８】サーチメモリ３３０の検索の結果、宛先Ｉ
Ｐアドレスが検出されるとステップ４１３で装置宛のパ
ケット（ＲＩＰ、ＯＳＰＦ等のルータ間でやりとりされ
るプロトコルパケット）であるか、「CPU宛パケット」
（以下、「CPU宛パケット」という）か判断する。また
検索結果がサーチメモリ３３０には登録されていない場
合には、アドレス検索部３２２は「宛先不明パケット検
出」（以下、「宛先不明パケット」という）としてパケ
ット制御部３２１に通知する（ステップ４０４）。パケ
ット制御部３２１は、CPU割込部３２３に対してCPU割込
を要求する。CPU割込部３２３は、CPU３６０に割込を発
生させる（ステップ４０５）。

【０００９】CPU３６０内の割込検出部３６２は、この
割込を認識すると、処理装置３６１に通知する。処理装
置３６１は、DMA転送部３６３に対してパケットメモリ
３５０に格納されているパケットを、メインメモリ３７
０内のパケット格納エリア３７１に格納するために、DM
A転送を起動し実行させる（ステップ４０６）。DMA転送
が完了するとDMA転送部３６３は、処理装置３６１に完
了通知する。次に、処理装置３６１は、アドレス解決部
３２０の割込要因レジスタ３２４を読み出し（リード）
して、受信パケットが「CPU宛パケット」であるか「宛
先不明パケット」であるかを調べる（ステップ４０７、
４０８）。

【００１０】アドレス解決部３２０で「宛先不明パケッ
ト」と判定された場合には、CPU３６０は、ARP処理を行
い宛先IPアドレスに対応する宛先MACアドレスを入手す
る（ステップ４０９）。パケット格納エリア３７１内に
ある宛先MACアドレス、発信元MACアドレスの書き換えを
行う（ステップ４１０）。書き換え後、CPU３６０は、
パケットをパケットメモリ３５０に転送して格納する
（ステップ４１１）。そして、パケットメモリ３５０か
ら該当する送信ポートに対してパケットを出力する（ス
テップ４１２）。

【００１１】

【発明が解決しようとする課題】従来の技術において、
CPUへの割込は、「宛先IPアドレスがルータ自身のも
の。即ちCPU処理を必要とするパケット（CPU宛パケッ
ト）」の場合と、「アドレス検索を行い該当する宛先IP
アドレスがなく、CPU３６０にARP処理を依頼する（宛先
不明パケット）」為に割込を行う場合の２種類に大別さ
れる。受信パケットが、「CPU宛パケット」の場合に
は、パケットの全てのデータをメインメモリ３７０に転
送する必要があるのに対して、「宛先不明パケット」場
合には、受信パケットの全てのデータを転送する必要は
なく、ヘッダ部分の６４Byteがあれば十分である。しか
し、従来技術では、CPU割込要因に関係なく全てのパケ
ットをメインメモリ３７０に転送していた。

【００１２】CPU割込で処理される殆どのパケットは、
「宛先不明パケット」であり、「CPU宛パケット」の発
生頻度と比較して非常に高い。その為、パケットの全デ
ータをメインメモリ３７０に転送する時間が無駄になる
問題が発生する。また、レイヤ３スイッチの性能指標の
１つである「アドレス学習性能（１秒間に何件の新規ア
ドレスを学習できるかを示す性能）」を著しく低下させ
る要因ともなっていた。また、メインメモリへの不必要
なデータ転送のために、パケットメモリ３５０のアクセ
ス回数を増加させ、ひいてはレイヤ３スイッチング性能
を低下させる要因となっていた。

【００１３】

【発明の目的】従って、本発明の主な目的は、受信した
パケットがアドレス検索により登録されていない宛先IP
パケット、即ち「宛先不明パケット」を受信した場合に
は、アドレス書き換えに必要なデータのみをメインメモ
リに転送することにより無駄なデータ転送を削減し、ア
ドレス学習性能向上を図るレイヤ３スイッチを提供する
ことである。

【００１４】

【課題を解決するための手段】本発明は、複数のPHY、
複数のMAC、アドレス解決部、サーチメモリ、スイッチ
エンジン、パケットメモリ、メインメモリおよびこれら
とCPUインタフェースを介して相互接続されたCPUで構成
され、アドレス解決部は、パケット制御部、サーチメモ
リに接続されたアドレス検索部およびCPUに割込をかけ
るCPU割込部を含むレイヤ３スイッチであって、アドレ
ス解決部は、パケット制御部に接続され且つ受信パケッ
トのヘッダ部を格納する受信バッファと、パケット制御
部およびCPUインタフェース間に接続され、受信バッフ
ァからのパケットデータをメインメモリへDMA転送するD
MA転送部を含む。

【００１５】本発明の好適実施形態例によると、受信バ
ッファは、受信パケットのヘッダ部分の６４Byteを格納
する。CPUは、処理部と、アドレス解決部のCPU割込部に
接続された割込検出部と、この割込検出部から転送され
たパケットのIPアドレスを調べる割込検査部とを含む。
また、メインメモリは、パケット格納エリアに加えて、
パケット判定エリアを有し、パケット格納エリアに格納
されたパケットがCPU宛パケットか宛先不明パケットか
を表示する。更に、スイッチエンジンは、スイッチイン
タフェースを介してアドレス解決部のパケット制御部に
接続されたスイッチ制御部と、パケットメモリに接続さ
れたパケットメモリ制御部とを含む。

【００１６】

【発明の実施の形態】次に、本発明の上述したおよびそ
の他の目的、特徴および利点を明確にすべく、添付図を
参照して、本発明によるレイヤ３スイッチの好適実施形
態例を詳細に説明する。

【００１７】先ず、図１は、本発明によるレイヤ３スイ
ッチの好適実施形態例の構成図を示す。このレイヤ３ス
イッチは、PHY５００、MAC５１０、アドレス解決部５２
０、サーチメモリ５３０、スイッチエンジン５４０、パ
ケットメモリ５５０、CPU５６０およびメインメモリ５
７０により構成されている。アドレス解決部５２０は、
パケット制御部５２１、アドレス検索部５２２、CPU割
込部５２３、DMA転送部５２４および受信バッファ５２
５を含んでいる。スイッチエンジン５４０は、スイッチ
制御部５４１およびパケットメモリ制御部５４２を含ん
でいる。CPU５６０は、処理部５６１、割込検出部５６
２および割込データ検査部５６３を含んでいる。また、
メインメモリ５７０は、パケット格納エリア５７１およ
びパケット判別エリア５７２を含んでいる。パケット制
御部５２１、DMA転送部５２４、スイッチ制御部５４
１、処理部５６１、割込データ検出部５６２およびメイ
ンメモリ５７０は、CPUインタフェース５８０により相
互接続されている。また、パケット制御部５２１および
スイッチ制御部５４１は、スイッチインタフェース５９
０に接続されている。更に、サーチメモリ５３０はアド
レス検索部５２２に接続され、パケットメモリ５５０は
パケットメモリ制御部５４２に接続されている。また、
CPU割込部５２３は、割込検出部５６２に接続されてい
る。

【００１８】CPUインタフェース５８０は、これに接続
されているアドレス解決部５２０、スイッチエンジン５
４０、CPU５６０およびメインメモリ５７０を、CPU５６
０が処理するためのインタフェースである。スイッチイ
ンタフェース５９０は、これに接続されるアドレス解決
部５２０およびスイッチエンジン５４０によって、ネッ
トワークから送られてきたパケットのスイッチング処理
を行うためのインタフェースである。

【００１９】次に、図１の各構成要素の機能を説明す
る。PHY５００は、ネットワークからのパケットを受信
した場合には、このパケットをシリアルデータからパラ
レルデータに変換する。一方、送信の場合には、パラレ
ルデータからシリアルデータへ変換してネットワーク上
に送信する。MAC５１０は、パケットデータのエラーチ
ェック等を行う。

【００２０】アドレス解決部５２０において、パケット
制御部５２１は、MAC５１０からのパケットとのインタ
フェースの制御、アドレス検索部５２２へのアドレス検
索の指示およびアドレス検索部５２２からのアドレス検
索の結果で「宛先不明アドレス」であるか「CPU宛パケ
ット」であるかのDMA転送部５２４への通知を行う。ア
ドレス検索部５２２は、サーチメモリ５３０を制御し、
受信パケットの宛先IPアドレスの検索を行い、検索結果
をパケット制御部５２１に通知する。CPＵ割込部５２３
は、CPU５６０へ割込を行う。DMA転送部５２４は、受信
パケットが「CPU宛パケット」の場合にはパケットメモ
リ５５０から、「宛先不明パケット」の場合には受信バ
ッファ５２５からパケットデータをメインメモリ５７０
へDMA転送する。受信バッファ５２５は、受信パケット
のヘッダ部分の６４Byteを格納するバッファである。

【００２１】次に、スイッチエンジン５４０において、
スイッチ制御部５４１は、スイッチインタフェース５９
０の制御、パケットのスイッチング制御およびCPUイン
タフェース５８０の制御を行う。パケットメモリ制御部
５４２は、パケットメモリ５５０の制御を行う。パケッ
トメモリ５５０は、受信したパケットが一時格納されて
いる領域である。

【００２２】CPU５６０において、処理部５６１は、CPU
インタフェース５８０の制御、ARP処理およびアドレス
の書き換えを行う。割込検出部５６２は、アドレス解決
部５２０からの割込を検出し、割込データ検査部５６３
に検査を指示する。割込データ検査部５６３は、割込
検出部５６２から指示され転送されたパケットの宛先IP
アドレスがアドレス解決によりサーチメモリ５３０に登
録されていなかった場合又はCPU５６０宛の宛先IPアド
レスのパケットであるか否かを調べる。また、メインメ
モリ５７０において、パケット格納エリア５７１は、CP
U５６０で処理が必要なパケットが格納されているエリ
アである。パケット判別エリア５７２は、パケット格納
エリア５７１に格納されたパケットが「CPU宛パケッ
ト」であるか「宛先不明パケット」であるかを表示す
る。

【００２３】次に、図１に示すレイヤ３スイッチの好適
実施形態例の動作を、図２のフローチャートを参照して
説明する。ネットワークからパケットを受信すると（ス
テップ６００）、このパケットは、PHY５００からMAC５
１０を介しアドレス解決部５２０に送られる（ステップ
６０１）。そこで、パケット制御部５２１は、パケット
のヘッダ部分の６４Byteを受信バッファ５２５に格納す
る（ステップ６０２）。次に、受信パケットの宛先ＩＰ
アドレスのアドレス検索をアドレス検索部５２２に指示
する。同時に、パケットはスイッチインタフェース５９
０を介してスイッチ制御部５４１に転送される。スイッ
チ制御部５４１に渡されたパケットは、パケットメモリ
制御部５４２によりパケットメモリ５５０に格納される
（ステップ６０３）。アドレス検索部５２２によるサー
チメモリ５３０の検索の結果をパケット制御部５２１に
通知する（ステップ６０４）。この検索の結果、宛先Ｉ
Ｐアドレスがサーチメモリ５３０に登録されていない、
即ち「宛先不明のパケット」の場合（ステップ６０５）
には、パケット制御部５２１はDMA転送部５２４を起動
する。そこで、DMA転送部５２４は、受信バッファ５２
５格納されているパケットヘッダの６４Byteをメインメ
モリ５７０のパケット格納エリア５７１に転送する（ス
テップ６０６）。

【００２４】次に、ステップ６０５でアドレス検索が一
致し且つこの宛先IPアドレスが装置宛（ステップ６１
４）の場合には、パケットメモリ５５０に格納されてい
るパケットをメインメモリ５７０内のパケット格納エリ
ア５７１にDMA転送する（ステップ６１５）。この転送
が終了すると、DMA転送部５２４は、パケット制御部５
２１に完了割込をする。パケット制御部５２１は、メイ
ンメモリ５７０のパケット判別エリア５７２に割込要因
を格納して、CPU割込部５２３にCPU５６０への割込を指
示する。CPU割込部５２３は、CPU５６０の割込検出部５
６２へ割込を行う（ステップ６０７）。割込を検出した
割込検出部５６２は、割込データ検査部５６３にDMA転
送されたデータが「宛先不明パケット」か「CPU宛パケ
ット」であるかを調べるように指示する（ステップ６０
８）。

【００２５】「宛先不明パケット」の場合（ステップ６
０９）には、CPU５６０の処理部５６１は、ARP処理を行
う（ステップ６１０）。このARP処理後、CPU５６０は、
ARPによって入手した宛先MACアドレスおよび発信元MAC
アドレスに基づきパケット格納エリア５７１のヘッダ部
分の宛先MACアドレスおよび発信元MACアドレスの書き換
えを行う（ステップ６１１）。書き換え後、このパケッ
トヘッダ６４Byteをパケットメモリ５５０に格納されて
いるパケットのヘッダ６４Byteに上書きする。スイッチ
制御部５４１は、６４Byteのパケットをパケットメモリ
制御部５４２に渡し、パケットメモリ５５０に格納され
る（ステップ６１２）。スイッチ制御部５４１は、パケ
ットメモリ５５０に格納されているパケットを、宛先IP
アドレスがつながっている該当ポートに送信する（ステ
ップ６１３）。

【００２６】以上、本発明によるレイヤ３スイッチの好
適実施形態例の構成および動作を詳述した。しかし、斯
かる実施形態例は、本発明の単なる例示に過ぎず、何ら
本発明を限定するものではないことに留意されたい。本
発明の要旨を逸脱することなく種々の変形変更が可能で
あること、当業者には容易に理解できよう。

【００２７】

【発明の効果】以上説明した如く、本発明のレイヤ３ス
イッチによれば、次の如き実用上の顕著な効果が得られ
る。受信したパケットの宛先IPアドレスがアドレス解決
により、サーチメモリに登録されていない（「宛先不明
パケット」）場合には、ルーティング処理のためにアド
レスの書き換えするため、メインメモリにパケットデー
タを転送する場合、アドレス解決部の内のDMA転送機能
により、ルーティングを行うために、MACアドレスの書
き換えに必要なバイト数のパケットデータをCPUを介さ
ずメインメモリに直接転送することを可能とする。従っ
て、無駄なデータ転送をなくすことができ、アドレス学
習性能が向上し且つ無駄なデータ転送によりパケットメ
モリのアクセス回数を削減することよりスイッチング性
能の低下を阻止することが可能である。

【図面の簡単な説明】

【図１】本発明によるレイヤ３スイッチの好適実施形態
例の構成図である。

【図２】図１のレイヤ３スイッチの動作を説明するフロ
ーチャートである。

【図３】一般的なレイヤ３スイッチの構成図である。

【図４】レイヤ３スイッチのパケットフォーマットであ
る。

【図５】従来のレイヤ３スイッチの構成図である。

【図６】図５のレイヤ３スイッチの動作を示すフローチ
ャートである。

【符号の説明】

５００物理層プロトコル（PHY）５１０媒体アクセス制御（MAC）５２０アドレス解決部５２１パケット制御部５２２アドレス検索部５２３ CPU割込部５２４ DMA転送部５２５受信バッファ５３０サーチメモリ５４０スイッチエンジン５４１スイッチ制御部５４２パケットメモリ制御部５５０パケットメモリ５６０ CPU（中央処理装置）５６１処理部５６２割込検出部５６３割込データ検査部５７０メインメモリ５７１パケット格納エリア５７２パケット判別エリア５８０ CPUインタフェース５９０スイッチインタフェース

Claims

(57)【特許請求の範囲】

【請求項１】複数の物理層プロトコル（PHY）、複数の
媒体アクセス制御（MAC）、該MACに接続されたアドレス
解決部、該アドレス解決部に接続されたサーチメモリ、
スイッチエンジン、該スイッチエンジンに接続されたパ
ケットメモリ、受信パケットを格納するメインメモリお
よびCPUインタフェースを介して相互接続されたCPUを備
え、前記アドレス解決部は、パケット制御部、前記サー
チメモリに接続されたアドレス検索部および前記CPUに
割込をかけるCPU割込部を含むレイヤ３スイッチにおい
て、前記アドレス解決部は、前記パケット制御部に接続され
且つ前記受信パケットのヘッダ部分を格納する受信バッ
ファと、前記パケット制御部および前記CPUインタフェ
ース間に接続され、前記受信バッファからパケットデー
タを前記メインメモリへDMA転送するDMA転送部を更に含
むことを特徴とするレイヤ３スイッチ。
【請求項２】前記受信バッファは、前記受信パケットの
ヘッダ部分の６４Byteを格納することを特徴とする請求
項１に記載のレイヤ３スイッチ。
【請求項３】前記CPUは、処理部と、前記アドレス解決
部の前記CPU割込部に接続された割込検出部と、該割込
検出部から転送されたパケットのIPアドレスを調べる割
込データ検査部とを含むことを特徴とする請求項１又は
２に記載のレイヤ３スイッチ。
【請求項４】前記メインメモリは、パケット格納エリア
に加えてパケット判定エリアを有し、前記パケット格納
エリアに格納されたパケットがCPU宛パケットか宛先不
明パケットかを表示することを特徴とする請求項１、２
又は３に記載のレイヤ３スイッチ。
【請求項５】前記スイッチエンジンは、スイッチインタ
フェースを介して前記アドレス解決部の前記パケット制
御部に接続されたスイッチ制御部と、前記パケットメモ
リに接続されたパケットメモリ制御部とを含むことを特
徴とする請求項１乃至４のいずれかに記載のレイヤ３ス
イッチ。