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JP3599389B2 - Image forming device - Google Patents

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JP3599389B2
JP3599389B2 JP29268694A JP29268694A JP3599389B2 JP 3599389 B2 JP3599389 B2 JP 3599389B2 JP 29268694 A JP29268694 A JP 29268694A JP 29268694 A JP29268694 A JP 29268694A JP 3599389 B2 JP3599389 B2 JP 3599389B2
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  • Control Or Security For Electrophotography (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Electronic Switches (AREA)

Description

【0001】
【産業上の利用分野】
本発明は電子写真方式の画像形成装置に関し、特に、この画像形成装置の駆動等に用いられる直流低電圧電源の例えば、24V電源のオン、オフ制御に関する。
【0002】
【従来の技術】
従来、この種の画像形成装置としては、入力した情報に応じて変調したレーザ光を用いて感光体を露光走査することにより静電潜像を形成し、この潜像を現像剤で現像して記録紙に像転写するいわゆるレーザビームプリンタ(LBP)が知られている。
【0003】
図8にこのような従来のレーザビームプリンタの代表例の構造を示す。図8において、1はハウジングH内に回動可能に支持されたセレンもしくは硫化カドミウム等の半導体層を表面にもつ感光ドラムであり、矢印A方向に回転している。2はレーザ光Lを射出する半導体レーザであり、射出されたレーザ光Lはビームエキスパンダ3に入射されて所定のビーム径をもったレーザ光となる。このレーザ光は鏡面を複数個有する多面体ミラー4に入射される。多面体ミラー4は低速回転モータ5により所定速度で回転するので、ビームエキスパンダ3から射出されたレーザ光は、この所定回転する多面体ミラー4で反射されて実質的に水平に走査される。次に、レーザ光はf−θ特性を有する結像レンズ6により、帯電器13により所定の極性に帯電されている感光ドラム1上にスポット光として結像される。
【0004】
7は反射ミラー8によって反射されたレーザ光を検知するビーム検出器である。感光ドラム1上に所望の光情報を得るための半導体レーザ2の変調動作のタイミングは、上記のビーム検出器7の検出信号により決定される。一方、感光ドラム1上には、入力情報に応じて結像走査されたレーザ光により、静電潜像が形成される。この潜像は、現像器9において現像剤により顕画化された後、カセット11に収納されている記録紙に転写される。この転写された紙が定着器12を通過することにより像は記録紙に定着され、不図示の排出器に排出される。
【0005】
この種のプリンタにおいて、例えば、記録紙がジャム(紙詰り)等によりハウジングH内に停滞した場合、不図示のドアを開け、記録紙を取り除く必要がある。このとき、ハウジングH内で、使用者が手の届く所の不図示の駆動物は、安全性の面から全て、非動作とする必要がある。そこで、上記ドアにドアスイッチ14を設け、不図示のドアが開けられると同時に駆動用の電源を、このドアスイッチ14で切る構成をとっている。
【0006】
また、この種のプリンタにおいて、動作している時間は、電源を入れている時間と比べると、約1/10から1/20程度と少なく、ほとんど待機している時間といって差し支えない。このような待機している時間に、無駄な電力を供給しないように、アクティブ(Active)/ウェイト(Wait)モードを設け、必要なときだけ電源をアクティブモードで入れ、他の待機中は電源をウェイトモードで切る構成の画像形成装置が、市場で要求されている。
【0007】
次に、上述のようにドアスイッチ14が設置され、かつ所望のタイミングで駆動用の直流低電圧電源、例えば24V電源等をオン/オフ可能な従来の構成例を図9に示す。21はソフトスイッチ回路であってCPU(中央演算処理ユニット)22のアクティブ/ウェイト命令によってオン/オフ可能な半導体スイッチからなる。115は平滑コンデンサであって、大容量電解コンデンサからなる。23は出力電流制御手段であり、例えばドアスイッチ14をオンした直後、或はCPU22でアクティブモードに入り、オンした直後、平滑コンデンサ115に電荷をチャージするために瞬間的に大電流が流れるのを防ぐために、突入防止回路24とともに出力電流を制限するものである。
【0008】
図9の従来例に示すように、ドアスイッチ14が設置され、かつ所望のタイミングで駆動用の直流低電圧電源、例えば24V電源等をオン/オフ可能な構成をとる従来の画像形成装置においては、例えば24V電源等をオン/オフするための半導体スイッチとしての駆動回路がソフトスイッチ回路21及び、突入防止回路24の2個必要となる。
【0009】
更に、図10に示す様に、電流の平滑性を更に良くするために平滑コンデンサ115の前段に平滑コイル114を直列接続で設置する構成をとる画像形成装置が提供されている。このような画像形成装置の場合、ドアスイッチ14のチャタリングにより、スイッチが開放されているにも関わらず、電流が流れ続けている図11におけるt1からt2の区間で火花が発することがある。
【0010】
【発明が解決しようとする課題】
しかしながら、上述のような従来例において、駆動用の直流低電圧電源、例えば24V電源等をオン/オフするための半導体スイッチが2個必要となりコストがかかる上に、電圧損失、及び電力損失も1個の時の2倍かかるという問題点があった。また、図10に示す構成のように駆動用の直流低電圧電源の負荷側に平滑コイルと、平滑コンデンサが直列に接続された構成の従来の画像形成装置においては、電流の大きさによっては、火花を発することがあり、これに対する対策は従来ほとんどとられていなかった。
【0011】
本発明は、上述のような点に鑑みてなされたもので、その目的とするところは、1つの半導体スイッチを用いて、電源からの電流の平滑コンデンサへの出力状態を切替えられるようにすることで、コストの大幅な削減を可能とするとともに、平滑コンデンサに突入電流が流れるのを抑制し、更にドアスイッチをオン状態とした後の火花の発生を抑えることができる画像形成装置を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明は、電源からの電流を平滑コンデンサへ入力して出力電圧を得る電圧出力回路を有する画像形成装置において、前記電圧出力回路は、前記画像形成装置のドアが開状態から閉状態となったことに応じて、電源からの電圧を遮断するオフ状態から電源からの電圧を供給するオン状態に切替えるドアスイッチと、前記電源からの電流を前記平滑コンデンサへ入力すべく入力電圧の遷移に応じた電流を出力する半導体スイッチと、前記半導体スイッチをアクティブ状態又はウェイト状態のいずれかに切替える切替回路と、前記半導体スイッチの前記入力電圧が遷移して所定電圧となるまでの時間を遅延させる遅延回路とを有し、前記遅延回路は、前記切替回路によりアクティブ状態とされている場合は前記ドアスイッチがオフ状態からオン状態に切替えられたことに応じて動作を開始し、前記ドアスイッチがオン状態とされている場合は前記切替回路によりウェイト状態からアクティブ状態に切替えられたことに応じて動作を開始することを特徴とする。
【0013】
本発明は、好ましくは、前記半導体スイッチは、パワーMOS FETであることを特徴とすることができる。
【0014】
上記目的を達成するために、本発明の他の態様は、電源からの電流を平滑コンデンサへ入力して出力電圧を得る電圧出力回路を有する画像形成装置において、前記電圧出力回路は、前記画像形成装置のドアが開状態から閉状態となったことに応じて、電源からの電圧を遮断するオフ状態から電源からの電圧を供給するオン状態に切替えるドアスイッチと、 前記ドアスイッチがオフ状態からオン状態に切替えられえてから所定の遅延時間の間、前記電源からの電流が前記平滑コンデンサへ入力されないよう遅延させる遅延回路と、前記平滑コンデンサの出力電圧が所定電圧以上となったことに応じて前記電源からの電流を前記平滑コンデンサへ入力すべくオフ状態からオン状態に遷移する半導体スイッチと、前記半導体スイッチをアクティブ状態又はウェイト状態のいずれかに切替える切替回路と、前記半導体スイッチをオフ状態からオン状態に遷移させるべく、前記遅延時間が経過した後に前記電源からの電流を前記平滑コンデンサにバイパスして前記平滑コンデンサを前記所定電圧にチャージするバイパス回路とを有し、前記遅延回路は、前記切替回路によりアクティブ状態とされている場合は前記ドアスイッチがオフ状態からオン状態に切替えられたことに応じて動作を開始し、前記ドアスイッチがオン状態とされている場合は前記切替回路によりウェイト状態からアクティブ状態に切替えられたことに応じて動作を開始することを特徴とする。
【0015】
また、本発明は、好ましくは、前記半導体スイッチは、バイポーラトランジスタであることを特徴とすることができる。
【0016】
また、本発明は、好ましくは、前記電圧出力回路は、前記半導体スイッチの出力端子と前記平滑コンデンサとの間に平滑用コイルを有することを特徴とすることができる。
【0019】
【作用】
本発明では、1つの半導体スイッチを用いて、電源からの電流の平滑コンデンサへの出力状態を切替えるとともに、平滑コンデンサに突入電流が流れるのを抑制し、更にドアスイッチをオン状態とした後の火花の発生を抑えることができる。
【0020】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【0021】
なお、以下に述べる本発明の実施例の画像形成装置の機構部分の構成は図8の従来例と同様なので、その説明は省略する。
【0022】
(第1の実施例)
図1は本発明の第1の実施例の画像形成装置の回路構成を示す。図1において、23は直流低電圧電源がオンする時に、大容量コンデンサ115に瞬間的に大電流が流れないように制御するための出力電流制御手段である。25はディレイ手段であって、ドアスイッチ14がオンした直後、チャタリングにより発火しないようにすべく、半導体スイッチ手段27がチャタリング動作中はオンしない様にするためのものである。26はCPU22からのアクティブ/ウェイトモード信号、及び出力電流制御手段23からの制御信号、及びディレイ手段25からの出力信号を用いて、半導体スイッチ手段27を制御するための信号を出力するアンド回路である。
【0023】
以上の構成において、CPU22からの信号がアクティブになり、かつ、出力電流制御手段23により半導体スイッチ手段27をオンしてよい時期で、かつ、ドアスイッチ14がオンして一定時間経過した後、アンド回路26はハイレベル(High)となり、半導体スイッチ手段27をオンにする。
【0024】
(第2の実施例)
図2は本発明の第2の実施例の回路構成を示す。本例は、図1の半導体によるスイッチ手段27を具体的にパワーMOS FET(MOS電界効果トランジスタ)30を用い、構成した例である。この構成例では、図1の出力電流制御手段23とディレイ手段25を1つのディレイ回路28に置き替えている。29は、半導体スイッチであるところのパワーMOS FET30を実際に駆動するためのゲート−ソース電圧VGSを作成するゲート−ソース電圧作成回路である。
【0025】
図2の構成例でも、図1の時と同様に、CPU22からの信号がアクティブになり、かつ、ドアスイッチ14がオンして一定時間経過した後、アンド回路25はハイレベルとなり、半導体スイッチであるパワーMOS FET30をオンにする。但し、実際には、途中の半導体スイッチ30が完全にオンになるまでは、ディレイ回路28の出力信号はディジタル的ではなく、アナログ的な遷移の仕方をし、そのアナログ的な信号によりゲート−ソース電圧VGSを制御し、アナログ的に、MOS FET30を動作させる期間がある。この詳細な説明は、図3の実際の回路例と図4のタイミングチャートを用いて以下に説明する。
【0026】
図3において、101はPNPトランジスタ105のバイアス抵抗であり、102はアクティブ信号によりNPNトランジスタ103がオンになった時に、PNPトランジスタ105のベース電流を制限する制限抵抗である。106及び107は2つの抵抗の分圧比で、動作開始電圧を設定する電圧設定用抵抗である。111は基準電圧設定用のツェナーダイオードである。
【0027】
110は上記の動作開始電圧を超えたときにオンし、PチャンネルパワーMOS FET113のゲート−ソース電圧VGSを作成する駆動回路を動作させるNPNトランジスタである。104及び109は、ゲート−ソース電圧VGSの最終電圧値を設定するための抵抗である。108は109の抵抗と共に積分回路を形成し、ディレイ時間を作成するコンデンサである。112は、パワーMOS FET113のゲートを保護するためのゲート抵抗である。
【0028】
この図3の回路の動作を図4のタイミングチャートを用いて説明する。まず、印字動作中であると仮定し、アクティブ/ウェイトモードはアクティブ側となっているので、High(=1)となっている。アクティブ信号がHigh(=1)となっているので、NPNトランジスタ103,PNPトランジスタ105は、いつでもオンになる態勢を整えているが、今、記録紙がジャムし、記録紙を取り除く作業中であるとすると、ドアスイッチ14が開放された状態になっており、電圧V には、駆動用の直流低電圧電源はオフされ、0Vのままである。
【0029】
次に、記録紙を取り除く作業が終了し、ドアスイッチ14が閉じられると、チャタリング動作終了後、V は例えば24Vに確定する。V に直流低電圧電源が供給されると、NPNトランジスタ103およびPNPトランジスタ105はオンし、106と107の分圧抵抗に電位が生じ、106と107の分圧電圧、つまりNPNトランジスタ110のベース電圧がツェナーダイオード111のツェナー電圧とNPNトランジスタ110のベース−エミッタ電圧の和に等しくなった時点で、NPNトランジスタ110はオンし、ゲート−ソース電圧VGSを作成する駆動回路が動作を開始する。
【0030】
このように、NPNトランジスタ110がオンすると、抵抗104,109及びコンデンサ108で構成される受動回路により、PチャンネルパワーMOS FET113のゲート−ソース電圧VGSは、図4に示す様な積分波形となる。ゲート−ソース電圧VGSが図4の様に遷移すると、PチャンネルパワーMOS FET113のドレイン電流のゲート−ソース電圧に対する定電流特性により、所定のゲート−ソース電圧VGSに対して所定電流以上流れないので、ドレイン電流I は図4のように遷移する。
【0031】
ドレイン電流I が図4のように遷移すると、出力電圧V は図4のように遷移する。ドレイン電流I のピークは、ゲート−ソース電圧VGSの遷移の仕方に関わっており、積分時定数を適切に選ぶことにより、所望の値に設定することができる。このディレイ回路(28)により、チャタリングによる発火を抑えることが可能となる。そして、ドレイン電流I のピーク値を所望の値に設定することが可能なので、そのピーク値をドアスイッチ14の規定されている突入電流の許容値以下に設定すれば、突入電流防止回路の役割も果たす。
【0032】
続いて、CPU22が、画像形成装置が長い休止区間に入ったと認知すると、アクティブ/ウェイトモードの信号をウェイトに切替、電源電圧を落すことが可能である。アクティブをウェイトに切り替えると、NPNトランジスタ103およびPNPトランジスタ105がオフになり、続いて、NPNトランジスタ110もオフになり、ゲート−ソース電圧VGSを作成する駆動回路(29)が切り離される。すると、所定の放電時定数で、ゲート−ソース電圧VGSがディスチャージされ、この電圧VGSはやがて0Vに収束する。これにより、ドレイン電流I もゼロとなり、出力電圧V もゼロとなる。
【0033】
続いて、画像形成装置が、印字動作を開始させたい時は、CPU22はアクティブ/ウェイトモードの信号をアクティブに切替、前述と同様なタイミングで直流低電圧電源の各部の波形が立ち上がる。このように、本実施例においては、省エネルギーを実現するために、半導体スイッチを新たに別に設けることなく、突入防止手段と共用のパワートランジスタ113で、CPU22によるアクティブ/ウェイトモードの切替が可能となる。
【0034】
(第3の実施例)
図5は本発明の第3の実施例の回路構成を示す。本実施例は、図1の第1の実施例の半導体スイッチ手段27の具体例としてバイポーラトランジスタ32を用いた構成例のものである。31は出力電圧監視回路であって、出力電流を直接制御するのではなく、出力電圧V を監視し続け、出力電圧V が所定の電圧になったところでバイポーラトランジスタ32をオンとする回路である。26は、CPU22からのアクティブ/ウェイトモード信号、及び出力電圧監視回路31からの制御信号、及びディレイ回路28からの出力信号を用いて、半導体スイッチであるバイポーラトランジスタ32を制御する信号を出力するアンド回路である。
【0035】
以上の構成において、CPU22からの信号がアクティブになり、かつ出力電圧監視回路31により半導体スイッチであるバイポーラトランジスタ32をオンしてよい時期になった後、かつ、ドアスイッチ14がオンして一定時間経過した後、アンド回路26はハイレベルとなり、半導体スイッチであるバイポーラトランジスタ32をオンとする。図5のバイポーラトランジスタ32を用いた本発明の詳細な説明は、図6の実際の回路例と図7のタイミングチャートを用いて以下に説明する。
【0036】
図6において、116はPNPトランジスタ118のバイアス抵抗であり、117はアクティブ信号によりNPNトランジスタ103がオンになった時に、PNPトランジスタ118のベース電流を制限する制限抵抗である。119はPNPトランジスタ118のコレクタ電流を制限するための制限抵抗であり、120はNPNトランジスタ125のバイアス抵抗である。121はバイアス抵抗120と共に積分回路を形成し、NPNトランジスタ125のオン時間を遅らせるためのコンデンサである。このコンデンサ121によるディレイ時間をドアスイッチ14のチャタリング動作時間よりも長く設定しておけば、負荷に平滑コイル114及び大容量の平滑コンデンサ115が接続されていても発火することはない。
【0037】
122はNPNトランジスタ125のベース電流の制限抵抗である。123はPNPパワートランジスタ131のバイアス抵抗である。124はPNPトランジスタ126がオンしている時は、PNPトランジスタ126のコレクタ電流制限抵抗であり、PNPパワートランジスタ131がオンしている時は、PNPパワートランジスタ131のコレクタ電流制限抵抗である。127は、PNPトランジスタ126のバイアス抵抗である。128,130はPNPパワートランジスタ131の動作電圧を設定する分圧抵抗である。129は、PNPパワートランジスタ131のコレクタ電位を通し、PNPトランジスタ126のベース電位のPNPパワートランジスタ131のコレクタへの流入を阻止するためのダイオードである。
【0038】
132はPNPパワートランジスタ131が動作を開始するまで、バイパスとして、動作するPNPトランジスタ134のバイアス抵抗であり、133は、アクティブ信号で、NPNトランジスタ103がオンになった時に、トランジスタ134のベース電流を制限する制限抵抗である。135は、バイパス電流を制限するための制限抵抗である。
【0039】
次に、このようなバイポーラトランジスタを用いた図6の回路の実際の動作を図7のタイミングチャートを用いて説明する。まず、印字動作中であると仮定し、アクティブ/ウェイトモードはアクティブ側となっているので、High(=1)となっている。アクティブ信号がHigh(=1)となっているので、PNPトランジスタ118,PNPトランジスタ134は、いつでもオンになる態勢を整えているが、今、記録紙がジャムし、記録紙を取り除く作業中であるとすると、ドアスイッチ14が開放された状態になっており、そのため電圧V には、駆動用の直流低電圧電源はオフされ、0Vのままである。
【0040】
次に、記録紙を取り除く作業が終了し、ドアスイッチ14が閉じられると、チャタリング動作終了後、電圧V は例えば24Vに確定する。電圧V に直流低電圧電源が供給されると、PNPトランジスタ118およびPNPトランジスタ134はオンし、119と112の分圧抵抗に電位が生じるが、コンデンサ121があるため、積分回路を形成し、NPNトランジスタ125のオン時間を遅らせることが可能となる。このディレイ時間をあらかじめドアスイッチ14のチャタリング動作時間よりも長く設定しておけば、負荷にコイル114及び、大容量コンデンサ115が接続されていても発火することはない。
【0041】
続いて、NPNトランジスタ125が完全にオンすると、まず最初に、PNPトランジスタ126がオン状態になり、PNPパワートランジスタ131はベース電圧が確保できないため、オフになったままである。ここで、PNPパワートランジスタ131のバイパスであるところのPNPトランジスタ134は、オンになっているので、電流制限抵抗135の影響を受けながら、所定電流で大容量のコンデンサ115を徐々にチャージアップしていく。
【0042】
この動作により、PNPパワートランジスタ131のコレクタ電位は徐々に上がり、所定の電位になったところで、PNPトランジスタ126がオンからオフに遷移し、逆に、PNPパワートランジスタ131はオフからオンに遷移する。PNPパワートランジスタ131が完全にオンになった時点で、一気にドレイン電流I が流れ、出力電圧V がほぼ入力電圧Vinの電位まで立ち上がるが、この時は既に大容量コンデンサには電荷がある程度チャージされているので、ドレイン電流I のピーク値は所定の値以下となる。このPNPパワートランジスタ131のコレクタ電流のピーク値は、PNPパワートランジスタ131のオンしだす電圧に関わっており、所望の値に設定することが可能なので、そのピーク値をドアスイッチ14の規定されている突入電流の許容値以下に設定すれば、突入電流防止回路の役割を果たす。
【0043】
続いて、CPU22が、画像形成装置が長い休止区間に入ったと認知すると、アクティブ/ウェイトモードの信号をウェイトに切替、電源電圧を落すことが可能である。アクティブをウェイトに切り替えると、NPNトランジスタ103,PNPトランジスタ118、及びPNPトランジスタ134がオフになり、続いて、NPNトランジスタ125もオフになり、2つのPNPトランジスタ126,131もオフとなり、これにより、ドレイン電流I もゼロとなり、出力電圧V もゼロとなる。
【0044】
続いて、画像形成装置が、印字動作を開始させたい時は、CPU22はアクティブ/ウェイトモードの信号をアクティブに切替、前述と同様なタイミングで直流低電圧電源の各部の波形が立ち上がる。このように、本実施例においては省エネルギーを実現するために、半導体スイッチを新たに別に設けることなく、突入防止手段と共用のパワートランジスタ131で、CPU22によるアクティブ/ウェイトモードの切替が可能となる。
【0045】
(その他の実施例)
尚、本発明の上述の実施例において、PチャンネルパワーMOS FETを用いて構成した実施例を示したが、これに限るものではなく、適当なステップアップ回路を用いてゲート−ソース電圧を作成すれば、同様にNチャンネルパワーMOS FETでも応用が可能なのはいうまでもない。一般に、同一チップ面積においては、NチャンネルパワーMOS FETはPチャンネルパワーMOS FETのオン抵抗の半分以下であるので、ステップアップ回路分の増加に見合うコスト/性能の回路が作成可能と期待できる。
【0046】
また、平滑用のコイル大容量コンデンサが負荷に接続された場合には、チャタリングにより発火する可能性があるので、本発明の上述の実施例では、発火を抑えるディレイ回路を含めて説明したが、平滑用のコイル大容量コンデンサが負荷に接続されていなく、チャタリングにより発火する可能性の無い場合には、このディレイ回路は削除してよい。また、CPUによりアクティブ/ウェイトの切替の必要の無い構成においては、ソフトスイッチ回路部分を削除し、ディレイ回路及び、突入防止回路のみで本発明を構成しても構わない。
【0047】
【発明の効果】
以上説明したように、本発明によれば、1つの半導体スイッチを用いて、電源からの電流の平滑コンデンサへの出力状態を切替えるとともに、平滑コンデンサに突入電流が流れるのを抑制し、更にドアスイッチをオン状態とした後の火花の発生を抑えることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例の構成を示すブロック図である。
【図2】本発明の第2実施例の構成を示すブロック図である。
【図3】本発明の第2実施例の具体的な回路例を示す回路図である。
【図4】図3の回路での出力タイミングを示すタイミングチャートである。
【図5】本発明の第3実施例の構成を示すブロック図である。
【図6】本発明の第3実施例の具体的な回路例を示す回路図である。
【図7】図6の回路での出力タイミングを示すタイミングチャートである。
【図8】本発明が適用され得る一般的な画像形成装置の構成例を示す斜視図である。
【図9】従来の構成例を示すブロック図である。
【図10】従来の他の構成例を示すブロック図である。
【図11】従来例の構成での発火現象を説明するためのタイミングチャートである。
【符号の説明】
1 感光ドラム
2 半導体レーザ
9 現像器
14 ドアスイッチ
22 CPU
23 出力電流制御手段
25,28 ディレイ回路
26 アンド回路
27 半導体スイッチ手段
29 ゲートソース電圧(VGS)作成回路
30 パワーMOS FET
31 出力電圧監視回路
32 バイポーラトランジスタ
101,116,120,123,127,132 バイアス抵抗
102,117,122,133,135 制限抵抗
103,110,125 NPNトランジスタ
105,118,126,131,134 PNPトランジスタ
106,107,112,119,128,130 分圧抵抗
108,121 コンデンサ
111 基準電圧設定用のツェナーダイオード
113 PチャンネルパワーMOS FET
114 平滑用コイル
115 平滑コンデンサ(平滑用大容量コンデンサ)
124 コレクタ電流制限抵抗
129 ダイオード
[0001]
[Industrial applications]
The present invention relates to an electrophotographic image forming apparatus, and more particularly, to on / off control of, for example, a 24V power supply of a DC low voltage power supply used for driving the image forming apparatus.
[0002]
[Prior art]
Conventionally, this type of image forming apparatus forms an electrostatic latent image by exposing and scanning a photoreceptor using laser light modulated according to input information, and developing the latent image with a developer. A so-called laser beam printer (LBP) for transferring an image to recording paper is known.
[0003]
FIG. 8 shows the structure of a typical example of such a conventional laser beam printer. In FIG. 8, reference numeral 1 denotes a photosensitive drum having a semiconductor layer such as selenium or cadmium sulfide rotatably supported in a housing H on its surface, and rotates in the direction of arrow A. Reference numeral 2 denotes a semiconductor laser that emits a laser beam L. The emitted laser beam L enters a beam expander 3 and becomes a laser beam having a predetermined beam diameter. This laser light is incident on a polyhedral mirror 4 having a plurality of mirror surfaces. Since the polyhedral mirror 4 is rotated at a predetermined speed by the low-speed rotation motor 5, the laser light emitted from the beam expander 3 is reflected by the predetermined rotating polyhedral mirror 4 and scanned substantially horizontally. Next, the laser light is imaged as spot light on the photosensitive drum 1 charged to a predetermined polarity by the charger 13 by the imaging lens 6 having f-θ characteristics.
[0004]
Reference numeral 7 denotes a beam detector that detects the laser light reflected by the reflection mirror 8. The timing of the modulation operation of the semiconductor laser 2 for obtaining desired optical information on the photosensitive drum 1 is determined by the detection signal of the beam detector 7 described above. On the other hand, an electrostatic latent image is formed on the photosensitive drum 1 by a laser beam that has been image-scanned according to input information. This latent image is visualized by a developer in a developing device 9 and then transferred to a recording sheet stored in a cassette 11. The transferred paper passes through the fixing device 12 so that the image is fixed on the recording paper and is discharged to a discharger (not shown).
[0005]
In this type of printer, for example, when recording paper is stagnant in the housing H due to jam (paper jam) or the like, it is necessary to open a door (not shown) and remove the recording paper. At this time, in the housing H, all the driving objects (not shown) that can be reached by the user need to be inactive from the viewpoint of safety. Therefore, a door switch 14 is provided on the door, and the power for driving is turned off by the door switch 14 at the same time when the door (not shown) is opened.
[0006]
Also, in this type of printer, the operating time is less than about 1/10 to 1/20 of the time when the power is turned on, and it can be said that the printer is almost on standby. An active / wait mode is provided so that unnecessary power is not supplied during such a standby time, the power is turned on only when necessary, and the power is turned on during other standby times. There is a demand in the market for an image forming apparatus configured to be cut in the wait mode.
[0007]
Next, FIG. 9 shows an example of a conventional configuration in which the door switch 14 is installed as described above and a DC low-voltage power supply for driving, for example, a 24V power supply, can be turned on / off at a desired timing. Reference numeral 21 denotes a soft switch circuit, which is a semiconductor switch that can be turned on / off by an active / wait instruction of a CPU (central processing unit) 22. Reference numeral 115 denotes a smoothing capacitor, which is composed of a large-capacity electrolytic capacitor. Reference numeral 23 denotes an output current control means, for example, immediately after the door switch 14 is turned on or when the CPU 22 enters the active mode and immediately after the door switch 14 is turned on, a large current flows instantaneously to charge the smoothing capacitor 115 with electric charge. To prevent this, the output current is limited together with the inrush prevention circuit 24.
[0008]
As shown in the conventional example of FIG. 9, in a conventional image forming apparatus in which a door switch 14 is installed and a DC low voltage power supply for driving, for example, a 24V power supply, can be turned on / off at a desired timing. For example, two drive circuits as a semiconductor switch for turning on / off a 24V power supply and the like are required: the soft switch circuit 21 and the inrush prevention circuit 24.
[0009]
Further, as shown in FIG. 10, there is provided an image forming apparatus having a configuration in which a smoothing coil 114 is connected in series before a smoothing capacitor 115 to further improve current smoothness. In the case of such an image forming apparatus, sparks may occur due to chattering of the door switch 14 in a section from t1 to t2 in FIG. 11 in which current continues to flow even though the switch is opened.
[0010]
[Problems to be solved by the invention]
However, in the above-described conventional example, two semiconductor switches for turning on / off a DC low-voltage power supply for driving, for example, a 24 V power supply, are required, which increases the cost, and also causes a voltage loss and a power loss of one. There is a problem that it takes twice as long as the time of the individual. Further, in a conventional image forming apparatus having a configuration in which a smoothing coil and a smoothing capacitor are connected in series on the load side of a driving DC low-voltage power supply as in the configuration shown in FIG. 10, depending on the magnitude of current, Sparks may be emitted, and little measures have been taken in the past.
[0011]
SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an object of the present invention is to make it possible to switch an output state of a current from a power supply to a smoothing capacitor by using one semiconductor switch. To provide an image forming apparatus capable of significantly reducing costs, suppressing the flow of rush current to the smoothing capacitor, and suppressing the occurrence of sparks after turning on the door switch. It is in.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides an image forming apparatus including a voltage output circuit that inputs a current from a power supply to a smoothing capacitor to obtain an output voltage, wherein the voltage output circuit includes a door of the image forming apparatus. A door switch that switches from an off state in which the voltage from the power supply is cut off to an on state in which the voltage from the power supply is turned on in response to the change from the open state to the closed state, and inputs a current from the power supply to the smoothing capacitor. A semiconductor switch for outputting a current corresponding to the transition of the input voltage, a switching circuit for switching the semiconductor switch to any of an active state and a wait state, and until the input voltage of the semiconductor switch transitions to a predetermined voltage. A delay circuit that delays the time of the door switch when the switching circuit is activated by the switching circuit. The operation starts in response to the switch being switched from the off state to the on state, and when the door switch is in the on state, in response to being switched from the wait state to the active state by the switching circuit. The operation is started.
[0013]
In the present invention, preferably, the semiconductor switch is a power MOS FET.
[0014]
In order to achieve the above object, another aspect of the present invention is an image forming apparatus having a voltage output circuit that obtains an output voltage by inputting a current from a power supply to a smoothing capacitor, wherein the voltage output circuit includes: A door switch that switches from an off state in which the voltage from the power supply is cut off to an on state in which the voltage from the power supply is supplied in response to the door of the device being changed from the open state to the closed state; and the door switch is turned on from the off state. A delay circuit for delaying a current from the power supply from being input to the smoothing capacitor for a predetermined delay time after being switched to the state, and the delay circuit according to an output voltage of the smoothing capacitor being equal to or higher than a predetermined voltage. A semiconductor switch that transitions from an off state to an on state to input a current from a power supply to the smoothing capacitor; and A switching circuit for switching between a state and a wait state, and a step of passing the current from the power supply to the smoothing capacitor after the delay time so that the semiconductor switch transitions from an off state to an on state. And a bypass circuit that charges the predetermined voltage to the predetermined voltage, and the delay circuit operates when the door switch is switched from the off state to the on state when the switching circuit is activated. Starting, when the door switch is turned on, the operation is started in response to switching from the wait state to the active state by the switching circuit.
[0015]
In the present invention, preferably, the semiconductor switch is a bipolar transistor.
[0016]
Further, in the present invention, preferably, the voltage output circuit includes a smoothing coil between an output terminal of the semiconductor switch and the smoothing capacitor.
[0019]
[Action]
In the present invention, the output state of the current from the power supply to the smoothing capacitor is switched using one semiconductor switch, the inrush current is suppressed from flowing through the smoothing capacitor, and the spark after turning on the door switch is further turned on. Can be suppressed.
[0020]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0021]
The structure of the mechanism of the image forming apparatus according to the embodiment of the present invention, which will be described below, is the same as that of the conventional example of FIG.
[0022]
(First embodiment)
FIG. 1 shows a circuit configuration of an image forming apparatus according to a first embodiment of the present invention. In FIG. 1, reference numeral 23 denotes an output current control means for controlling such that a large current does not instantaneously flow through the large capacity capacitor 115 when the DC low voltage power supply is turned on. Reference numeral 25 denotes a delay means for preventing the semiconductor switch means 27 from turning on during chattering operation so as to prevent fire due to chattering immediately after the door switch 14 is turned on. Reference numeral 26 denotes an AND circuit that outputs a signal for controlling the semiconductor switch unit 27 using an active / wait mode signal from the CPU 22, a control signal from the output current control unit 23, and an output signal from the delay unit 25. is there.
[0023]
In the above configuration, at a time when the signal from the CPU 22 becomes active and the semiconductor switch means 27 may be turned on by the output current control means 23, and after a certain time has passed since the door switch 14 was turned on, The circuit 26 goes high, turning on the semiconductor switch 27.
[0024]
(Second embodiment)
FIG. 2 shows a circuit configuration of a second embodiment of the present invention. This example is an example in which the switching means 27 made of the semiconductor in FIG. 1 is specifically configured using a power MOS FET (MOS field effect transistor) 30. In this configuration example, the output current control means 23 and the delay means 25 of FIG. 29 is a gate-source voltage V for actually driving a power MOS FET 30 which is a semiconductor switch. GS Is a gate-source voltage generation circuit for generating the voltage.
[0025]
In the configuration example of FIG. 2, as in the case of FIG. 1, the signal from the CPU 22 becomes active, and after a certain period of time has elapsed since the door switch 14 was turned on, the AND circuit 25 becomes high level. A certain power MOS FET 30 is turned on. However, in practice, until the semiconductor switch 30 in the middle is completely turned on, the output signal of the delay circuit 28 does not make a digital transition but makes an analog transition, and the gate-source signal is output by the analog signal. Voltage V GS And there is a period in which the MOS FET 30 is operated in an analog manner. This detailed description will be described below using the actual circuit example of FIG. 3 and the timing chart of FIG.
[0026]
In FIG. 3, reference numeral 101 denotes a bias resistor of the PNP transistor 105, and reference numeral 102 denotes a limiting resistor that limits a base current of the PNP transistor 105 when the NPN transistor 103 is turned on by an active signal. Reference numerals 106 and 107 are voltage setting resistors for setting an operation start voltage by a voltage dividing ratio of the two resistors. Reference numeral 111 denotes a zener diode for setting a reference voltage.
[0027]
110 turns on when the voltage exceeds the operation start voltage, and turns on the gate-source voltage V of the P-channel power MOSFET 113. GS Is an NPN transistor that operates a drive circuit that creates the data. 104 and 109 are gate-source voltages V GS Is a resistor for setting the final voltage value. Reference numeral 108 denotes a capacitor that forms an integration circuit with the resistor 109 and creates a delay time. Reference numeral 112 denotes a gate resistor for protecting the gate of the power MOS FET 113.
[0028]
The operation of the circuit of FIG. 3 will be described with reference to the timing chart of FIG. First, it is assumed that a printing operation is being performed, and the active / wait mode is on the active side, so that it is High (= 1). Since the active signal is High (= 1), the NPN transistor 103 and the PNP transistor 105 are ready to be turned on at any time. However, the recording paper has been jammed and the recording paper is being removed. Then, the door switch 14 is in an open state and the voltage V A In this case, the DC low-voltage power supply for driving is turned off and remains at 0 V.
[0029]
Next, when the operation of removing the recording paper is completed and the door switch 14 is closed, after the chattering operation is completed, V A Is determined to be, for example, 24V. V A When the DC low-voltage power is supplied to the NPN transistor 103 and the PNP transistor 105, the NPN transistor 103 and the PNP transistor 105 are turned on, and a potential is generated in the voltage-dividing resistors of 106 and 107. When the Zener voltage of the Zener diode 111 becomes equal to the sum of the base-emitter voltage of the NPN transistor 110, the NPN transistor 110 turns on and the gate-source voltage V GS Starts operation.
[0030]
As described above, when the NPN transistor 110 is turned on, the gate-source voltage V of the P-channel power MOSFET 113 is controlled by the passive circuit including the resistors 104 and 109 and the capacitor 108. GS Is an integrated waveform as shown in FIG. Gate-source voltage V GS 4 transitions as shown in FIG. 4, a predetermined gate-source voltage V is obtained by the constant current characteristic of the drain current of the P-channel power GS Does not flow more than a predetermined current, the drain current I D Transitions as shown in FIG.
[0031]
Drain current I D Transitions as shown in FIG. 4, the output voltage V D Transitions as shown in FIG. Drain current I D Peak is the gate-source voltage V GS And the appropriate value of the integration time constant can be set to a desired value. This delay circuit (28) makes it possible to suppress ignition due to chattering. And the drain current I D Can be set to a desired value. If the peak value is set to a value equal to or less than the allowable value of the rush current specified by the door switch 14, the function of the rush current prevention circuit is also fulfilled.
[0032]
Subsequently, when the CPU 22 recognizes that the image forming apparatus has entered a long pause interval, it is possible to switch the signal in the active / wait mode to the wait mode and reduce the power supply voltage. When the active is switched to the wait state, the NPN transistor 103 and the PNP transistor 105 are turned off, the NPN transistor 110 is also turned off, and the gate-source voltage V GS Is cut off. Then, with a predetermined discharge time constant, the gate-source voltage V GS Is discharged, and this voltage V GS Eventually, it converges to 0V. As a result, the drain current I D Also becomes zero, and the output voltage V D Is also zero.
[0033]
Subsequently, when the image forming apparatus wants to start the printing operation, the CPU 22 switches the signal in the active / wait mode to active, and the waveform of each part of the DC low voltage power supply rises at the same timing as described above. As described above, in this embodiment, in order to realize energy saving, the active / wait mode can be switched by the CPU 22 with the power transistor 113 shared with the inrush prevention means without newly providing a separate semiconductor switch. .
[0034]
(Third embodiment)
FIG. 5 shows a circuit configuration of a third embodiment of the present invention. This embodiment is an example of a configuration using a bipolar transistor 32 as a specific example of the semiconductor switch means 27 of the first embodiment shown in FIG. 31 is an output voltage monitoring circuit which does not directly control the output current but outputs the output voltage V D And monitor the output voltage V D Is a circuit for turning on the bipolar transistor 32 when a predetermined voltage is reached. Reference numeral 26 denotes an AND which outputs a signal for controlling a bipolar transistor 32 which is a semiconductor switch using an active / wait mode signal from the CPU 22, a control signal from the output voltage monitoring circuit 31, and an output signal from the delay circuit 28. Circuit.
[0035]
In the above configuration, after the signal from the CPU 22 becomes active and it is time to turn on the bipolar transistor 32 which is a semiconductor switch by the output voltage monitoring circuit 31, and the door switch 14 is turned on for a certain period of time. After the lapse of time, the AND circuit 26 goes high, turning on the bipolar transistor 32 which is a semiconductor switch. The detailed description of the present invention using the bipolar transistor 32 of FIG. 5 will be described below with reference to an actual circuit example of FIG. 6 and a timing chart of FIG.
[0036]
In FIG. 6, reference numeral 116 denotes a bias resistor of the PNP transistor 118, and 117 denotes a limiting resistor for limiting the base current of the PNP transistor 118 when the NPN transistor 103 is turned on by an active signal. 119 is a limiting resistor for limiting the collector current of the PNP transistor 118, and 120 is a bias resistor of the NPN transistor 125. Reference numeral 121 denotes a capacitor that forms an integrating circuit together with the bias resistor 120 and delays the ON time of the NPN transistor 125. If the delay time of the capacitor 121 is set longer than the chattering operation time of the door switch 14, even if the smoothing coil 114 and the large-capacity smoothing capacitor 115 are connected to the load, no fire occurs.
[0037]
Reference numeral 122 denotes a resistance limiting the base current of the NPN transistor 125. 123 is a bias resistor of the PNP power transistor 131. Reference numeral 124 denotes a collector current limiting resistor of the PNP transistor 126 when the PNP transistor 126 is on, and a collector current limiting resistor of the PNP power transistor 131 when the PNP power transistor 131 is on. 127 is a bias resistance of the PNP transistor 126. 128 and 130 are voltage dividing resistors for setting the operating voltage of the PNP power transistor 131. Reference numeral 129 is a diode for passing the collector potential of the PNP power transistor 131 and preventing the base potential of the PNP transistor 126 from flowing into the collector of the PNP power transistor 131.
[0038]
Reference numeral 132 denotes a bias resistor of the PNP transistor 134 that operates as a bypass until the PNP power transistor 131 starts operating. Reference numeral 133 denotes an active signal that reduces the base current of the transistor 134 when the NPN transistor 103 is turned on. The limiting resistance to be limited. 135 is a limiting resistor for limiting the bypass current.
[0039]
Next, the actual operation of the circuit of FIG. 6 using such a bipolar transistor will be described with reference to the timing chart of FIG. First, it is assumed that a printing operation is being performed, and the active / wait mode is on the active side, so that it is High (= 1). Since the active signal is High (= 1), the PNP transistor 118 and the PNP transistor 134 are ready to be turned on at any time. However, the recording paper has been jammed and the recording paper is being removed. Then, the door switch 14 is in an open state, so that the voltage V A In this case, the DC low-voltage power supply for driving is turned off and remains at 0 V.
[0040]
Next, when the operation of removing the recording paper is completed and the door switch 14 is closed, after the chattering operation is completed, the voltage V A Is determined to be, for example, 24V. Voltage V A Is supplied with a DC low-voltage power supply, the PNP transistor 118 and the PNP transistor 134 are turned on, and a potential is generated in the voltage dividing resistors 119 and 112. However, since the capacitor 121 exists, an integrating circuit is formed, and the NPN transistor 125 Can be delayed. If this delay time is set in advance to be longer than the chattering operation time of the door switch 14, even if the coil 114 and the large-capacity capacitor 115 are connected to the load, no fire occurs.
[0041]
Subsequently, when the NPN transistor 125 is completely turned on, first, the PNP transistor 126 is turned on, and the PNP power transistor 131 remains off because the base voltage cannot be secured. Here, since the PNP transistor 134, which is a bypass of the PNP power transistor 131, is turned on, the large-capacity capacitor 115 is gradually charged up with a predetermined current under the influence of the current limiting resistor 135. Go.
[0042]
By this operation, the collector potential of the PNP power transistor 131 gradually rises, and when it reaches a predetermined potential, the PNP transistor 126 transitions from on to off, and conversely, the PNP power transistor 131 transitions from off to on. When the PNP power transistor 131 is completely turned on, the drain current I D Flows and the output voltage V D Is almost the input voltage V in However, at this time, since the large capacity capacitor has already been charged to some extent, the drain current I D Is less than or equal to a predetermined value. The peak value of the collector current of the PNP power transistor 131 is related to the voltage at which the PNP power transistor 131 is turned on and can be set to a desired value. If the current is set to be equal to or less than the allowable value, the function of a rush current prevention circuit is achieved.
[0043]
Subsequently, when the CPU 22 recognizes that the image forming apparatus has entered a long pause interval, it is possible to switch the signal in the active / wait mode to the wait mode and reduce the power supply voltage. When the active state is switched to the wait state, the NPN transistor 103, the PNP transistor 118, and the PNP transistor 134 are turned off, the NPN transistor 125 is also turned off, and the two PNP transistors 126 and 131 are also turned off. Current I D Also becomes zero, and the output voltage V D Is also zero.
[0044]
Subsequently, when the image forming apparatus wants to start the printing operation, the CPU 22 switches the signal in the active / wait mode to active, and the waveform of each part of the DC low voltage power supply rises at the same timing as described above. As described above, in the present embodiment, in order to realize energy saving, the active / wait mode can be switched by the CPU 22 with the power transistor 131 shared with the rush prevention means without newly providing a semiconductor switch.
[0045]
(Other Examples)
In the above-described embodiment of the present invention, an embodiment using a P-channel power MOS FET has been described. However, the present invention is not limited to this, and an appropriate step-up circuit may be used to generate a gate-source voltage. For example, it goes without saying that an N-channel power MOS FET can be similarly applied. In general, in the same chip area, the N-channel power MOS FET is less than half the on-resistance of the P-channel power MOS FET, so that it can be expected that a circuit having a cost / performance corresponding to the increase of the step-up circuit can be created.
[0046]
In addition, when the smoothing coil large-capacity capacitor is connected to the load, there is a possibility of firing due to chattering.In the above-described embodiment of the present invention, the description has been made including the delay circuit for suppressing the firing. If the smoothing coil large-capacity capacitor is not connected to the load and there is no possibility of firing due to chattering, the delay circuit may be omitted. In a configuration that does not require active / wait switching by the CPU, the present invention may be configured with only a delay circuit and an inrush prevention circuit by eliminating the soft switch circuit portion.
[0047]
【The invention's effect】
As described above, according to the present invention, the output state of the current from the power supply to the smoothing capacitor is switched using one semiconductor switch, the rush current is suppressed from flowing through the smoothing capacitor, and the door switch is further switched. It is possible to suppress the generation of sparks after turning on the power supply.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first exemplary embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a second exemplary embodiment of the present invention.
FIG. 3 is a circuit diagram showing a specific circuit example of a second embodiment of the present invention.
FIG. 4 is a timing chart showing output timing in the circuit of FIG. 3;
FIG. 5 is a block diagram showing a configuration of a third embodiment of the present invention.
FIG. 6 is a circuit diagram showing a specific circuit example of a third embodiment of the present invention.
FIG. 7 is a timing chart showing output timing in the circuit of FIG.
FIG. 8 is a perspective view illustrating a configuration example of a general image forming apparatus to which the present invention can be applied.
FIG. 9 is a block diagram showing a conventional configuration example.
FIG. 10 is a block diagram showing another example of a conventional configuration.
FIG. 11 is a timing chart for explaining a firing phenomenon in a configuration of a conventional example.
[Explanation of symbols]
1 Photosensitive drum
2 Semiconductor laser
9 Developing device
14 Door switch
22 CPU
23 Output current control means
25, 28 delay circuit
26 AND circuit
27 Semiconductor switch means
29 Gate-source voltage (V GS ) Creation circuit
30 Power MOS FET
31 Output voltage monitoring circuit
32 bipolar transistors
101, 116, 120, 123, 127, 132 Bias resistance
102, 117, 122, 133, 135 Limiting resistance
103,110,125 NPN transistor
105, 118, 126, 131, 134 PNP transistors
106, 107, 112, 119, 128, 130 Voltage dividing resistor
108, 121 capacitors
111 Zener diode for setting reference voltage
113 P-channel power MOS FET
114 Smoothing coil
115 Smoothing capacitor (Large-capacity capacitor for smoothing)
124 Collector current limiting resistor
129 Diode

Claims (5)

電源からの電流を平滑コンデンサへ入力して出力電圧を得る電圧出力回路を有する画像形成装置において、
前記電圧出力回路は、
前記画像形成装置のドアが開状態から閉状態となったことに応じて、電源からの電圧を遮断するオフ状態から電源からの電圧を供給するオン状態に切替えるドアスイッチと、
前記電源からの電流を前記平滑コンデンサへ入力すべく入力電圧の遷移に応じた電流を出力する半導体スイッチと、
前記半導体スイッチをアクティブ状態又はウェイト状態のいずれかに切替える切替回路と、
前記半導体スイッチの前記入力電圧が遷移して所定電圧となるまでの時間を遅延させる遅延回路とを有し、
前記遅延回路は、前記切替回路によりアクティブ状態とされている場合は前記ドアスイッチがオフ状態からオン状態に切替えられたことに応じて動作を開始し、前記ドアスイッチがオン状態とされている場合は前記切替回路によりウェイト状態からアクティブ状態に切替えられたことに応じて動作を開始することを特徴とする画像形成装置。
In an image forming apparatus having a voltage output circuit that obtains an output voltage by inputting a current from a power supply to a smoothing capacitor,
The voltage output circuit,
A door switch that switches from an off state in which the voltage from the power supply is shut off to an on state in which the voltage from the power supply is supplied, in response to the door of the image forming apparatus being changed from the open state to the closed state,
A semiconductor switch that outputs a current corresponding to a transition of an input voltage to input a current from the power supply to the smoothing capacitor;
A switching circuit that switches the semiconductor switch to either an active state or a wait state;
A delay circuit that delays the time until the input voltage of the semiconductor switch transits to a predetermined voltage,
The delay circuit starts operating in response to the door switch being switched from the off state to the on state when the switching circuit is in the active state, and when the door switch is in the on state. An image forming apparatus starts operation in response to switching from a wait state to an active state by the switching circuit.
前記半導体スイッチは、パワーMOS FETであることを特徴とする請求項1に記載の画像形成装置。The image forming apparatus according to claim 1, wherein the semiconductor switch is a power MOS FET. 電源からの電流を平滑コンデンサへ入力して出力電圧を得る電圧出力回路を有する画像形成装置において、
前記電圧出力回路は、
前記画像形成装置のドアが開状態から閉状態となったことに応じて、電源からの電圧を遮断するオフ状態から電源からの電圧を供給するオン状態に切替えるドアスイッチと、
前記ドアスイッチがオフ状態からオン状態に切替えられえてから所定の遅延時間の間、前記電源からの電流が前記平滑コンデンサへ入力されないよう遅延させる遅延回路と、
前記平滑コンデンサの出力電圧が所定電圧以上となったことに応じて前記電源からの電流を前記平滑コンデンサへ入力すべくオフ状態からオン状態に遷移する半導体スイッチと、
前記半導体スイッチをアクティブ状態又はウェイト状態のいずれかに切替える切替回路と、
前記半導体スイッチをオフ状態からオン状態に遷移させるべく、前記遅延時間が経過した後に前記電源からの電流を前記平滑コンデンサにバイパスして前記平滑コンデンサを前記所定電圧にチャージするバイパス回路とを有し、
前記遅延回路は、前記切替回路によりアクティブ状態とされている場合は前記ドアスイッチがオフ状態からオン状態に切替えられたことに応じて動作を開始し、前記ドアスイッチがオン状態とされている場合は前記切替回路によりウェイト状態からアクティブ状態に切替えられたことに応じて動作を開始することを特徴とする画像形成装置。
In an image forming apparatus having a voltage output circuit that obtains an output voltage by inputting a current from a power supply to a smoothing capacitor,
The voltage output circuit,
A door switch that switches from an off state in which the voltage from the power supply is shut off to an on state in which the voltage from the power supply is supplied, in response to the door of the image forming apparatus being changed from the open state to the closed state,
A delay circuit that delays the current from the power supply so as not to be input to the smoothing capacitor for a predetermined delay time after the door switch is switched from the off state to the on state,
A semiconductor switch that transitions from an off state to an on state to input a current from the power supply to the smoothing capacitor in response to an output voltage of the smoothing capacitor being equal to or higher than a predetermined voltage;
A switching circuit that switches the semiconductor switch to either an active state or a wait state;
A bypass circuit for charging the smoothing capacitor to the predetermined voltage by bypassing a current from the power supply to the smoothing capacitor after the delay time has elapsed so as to cause the semiconductor switch to transition from an off state to an on state. ,
The delay circuit starts operating in response to the door switch being switched from the off state to the on state when the switching circuit is in the active state, and when the door switch is in the on state. An image forming apparatus starts operation in response to switching from a wait state to an active state by the switching circuit.
前記半導体スイッチは、バイポーラトランジスタであることを特徴とする請求項3に記載の画像形成装置。The image forming apparatus according to claim 3, wherein the semiconductor switch is a bipolar transistor. 前記電圧出力回路は、前記半導体スイッチの出力端子と前記平滑コンデンサとの間に平滑用コイルを有することを特徴とする請求項1乃至4のいずれかに記載の画像形成装置。5. The image forming apparatus according to claim 1, wherein the voltage output circuit has a smoothing coil between an output terminal of the semiconductor switch and the smoothing capacitor.
JP29268694A 1994-11-28 1994-11-28 Image forming device Expired - Fee Related JP3599389B2 (en)

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