JP3572601B2 - 電圧共振型スイッチング電源及び電圧共振型スイッチング電源の制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧共振型スイッチング電源に関し、特に主スイッチ素子に印加する電圧を低減するアクティブクランプ回路を有する電圧共振コンバータの動作安定性と損失特性の改良に関する。
【０００２】
【従来の技術】
従来の電圧共振型スイッチング電源は、例えば、本出願人の提案にかかる特開平３−２６５４６５号公報に開示されているように、インダクタとキャパシタの共振現象を利用するものである。そして、スイッチング素子がターンオン、ターンオフする際に、電圧をゼロにすることにより、スイッチング損失を理論的にはゼロにできるため、スイッチング電源の高周波化技術の一つとして注目されている。
【０００３】
しかし、電圧を共振させることにより、スイッチに印加する電圧がパルス幅制御方式等の他の方式に比べて非常に高くなる。これを改善するために、アクティブクランプ回路と称するキャパシタとスイッチを直列接続したものを、トランスの巻線若しくは主スイッチに並列接続し、主スイッチに印加する電圧を低減している（例えば、”Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ａｎ Ａｃｔｉｖｅ Ｃｌａｍｐ Ｆｌｙｂａｃｋ Ｔｏｐｏｌｏｇｙ ｆｏｒＰｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＥＥ，Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，ｐ．４１２，（１９４４））。
【特許文献１】
特開平５−５６６３８号公報
【特許文献２】
米国特許第５６９４３０４号明細書
【０００４】
【発明が解決しようとする課題】
ところが、電圧共振型コンバータも、アクティブクランプ回路付き電圧共振型コンバータも、入力電圧や負荷に応じて発振周波数が大きく変動してしまい、ノイズフィルタやトランスの利用率を低下させてしまうという課題があった。本発明は上述の課題を解決したもので、入力電圧や負荷が変動しても発振周波数が固定化される電圧共振型スイッチング電源を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記の目的を達成する電圧共振型スイッチング電源は、共振用インダクタとトランスの一次巻線との直列回路を介して、入力電圧が印加される主スイッチング素子と、前記直列回路と並列に接続する、コンデンサと第２のスイッチング素子との回路と、前記主スイッチング素子にオンオフ制御信号を送ると共に、前記第２のスイッチング素子のオンオフタイミングを制御する制御回路部と、出力電圧を負荷に供給する前記トランスの二次巻線と、を備えるアクティブクランプ回路付き電圧共振型スイッチング電源において、スイッチングの１周期を設定するタイマ回路と、前記主スイッチング素子のターンオフするタイミングを検出するタイミング検出手段と、前記タイマ回路の出力信号をセット端子に入力し、前記タイミング検出手段の出力をリセット端子に入力し、Ｑ出力信号を前記主スイッチング素子の制御端子に送る第１のフリップフロップ回路と、前記タイミング検出手段の出力をセット端子に入力し、前記タイマ回路の出力信号をリセット端子に入力し、Ｑ出力信号を前記第２のスイッチング素子の制御端子に送る第２のフリップフロップ回路と、を具備し、前記タイミング検出手段は、前記出力電圧と基準電圧とを比較して誤差電圧信号を出力するエラーアンプと、前記主スイッチング素子の電流検出抵抗の電位と前記エラーアンプの出力信号とを比較するコンパレータ回路とを備え、前記主スイッチング素子のターンオフは、前記電流検出抵抗の電位が前記エラーアンプの出力信号を越えたときに、前記第 1 のフリップフロップ回路のリセット端子に信号を与える電流モードでなされることを特徴としている。
【０００６】
本発明では、タイマ回路によってスイッチングの１周期を定めており、この周期内で主スイッチング素子と第２のスイッチング素子がオンオフ動作を繰り返しているので、発振周波数が固定化できる。発振周波数が固定化されると、トランスやノイズフィルタの利用効率の最適化が図れる。電圧共振型スイッチング電源の出力電圧の安定化は、主スイッチング素子のオン期間の調整によって行われる。
【０００７】
この場合、前記制御回路部は、前記タイマ回路からの出力信号をセット端子に入力し、Ｑ出力信号を前記主スイッチング素子の制御端子に送る第１のフリップフロップ回路と、前記主スイッチング素子のターンオフするタイミングを検出して、この第１のフリップフロップ回路のリセット端子に送るタイミング検出手段と、前記タイマ回路からの出力信号をリセット端子に入力し、Ｑ出力信号を前記第２のスイッチング素子の制御端子に送ると共に、このタイミング検出手段からの信号をセット端子に入力する第２のフリップフロップ回路とを有するように構成してもよい。このような構成によれば、主スイッチング素子のターンオフは、タイミング検出手段によって第１のフリップフロップ回路のリセット端子に送るタイミングでなされるが、同時に第２のフリップフロップ回路のセット端子にも入力することで、第２のスイッチング素子をターンオンさせる。
【０００８】
また、制御回路部は、前記タイマ回路と第１のフリップフロップ回路のセット端子との間に第１の遅延回路を有し、前記タイミング検出手段と第２のフリップフロップ回路のセット端子との間に第２の遅延回路を有するように構成してもよい。すると、主スイッチング素子と第２のスイッチング素子は、ターンオンする前に寄生ダイオードを通して電流が流れるので、第１及び第２の遅延回路によってこの期間にゲート端子に電圧を与え、ターンオンするタイミングを遅延させる。すると、ゼロ電圧ターンオンによってスイッチン
グ損失が発生しなくてすむ。
【０００９】
さらに、前記タイミング検出手段は、電圧共振型スイッチング電源の出力電圧と基準電圧とを比較して誤差電圧信号を出力するエラーアンプと、前記主スイッチング素子の電流検出抵抗側電位とこのエラーアンプの出力信号とを比較するコンパレータ回路とを有する構成としてもよい。すると、主スイッチング素子のターンオフは、電流波形を検出し、出力電圧信号でコントロールするエラーアンプの出力電圧と比較して、電流波形がエラーアンプ出力電圧レベルを超えたときに、第１のフリップフロップ回路のリセット端子に信号を与えることで、なされる。
【００１０】
また、前記第２のコンデンサは前記主スイッチング素子に生成する電圧を所定値以下にクランプし、前記第２のスイッチング素子はアクティブクランプ回路用とするとよい。すると、第２のコンデンサと第２のスイッチング素子により、主スイッチング素子に印加される電圧を低減することができる。
【００１１】
【発明の実施の形態】
以下図面を用いて、本発明を説明する。図１は本発明の適用される電圧共振型スイッチング電源の回路図である。図において、コンバータ部１０では、商用の交流電源等からの入力電力がＥＭＩノイズフィルタ等を介してダイオードブリッジＤＢで整流され、入力コンデンサＣｉｎで平滑化されている。入力コンデンサＣｉｎで直流化された入力電圧は、共振用インダクタＬ１とトランスの一次巻線ｎ１の直列回路を介して主スイッチング素子Ｑ１に印加される。第２のコンデンサＣ２と第２のスイッチング素子Ｑ２の回路は、共振用インダクタＬ１と一次巻線ｎ１の直列回路と並列に接続されている。主スイッチング素子Ｑ１はＭＯＳＦＥＴ等のスイッチング素子で、ソース・ドレイン端子間には共振
用コンデンサＣ１が接続されると共に、ソース端子には電流検出抵抗Ｒ１が接続されている。トランスの二次巻線ｎ２には、整流ダイオードＤ１と出力コンデンサＣｏｕｔが接続されており、直流の出力電圧Ｖｏｕｔが負荷に供給されている。
【００１２】
制御回路部２０は、コンバータ部１０の出力電圧Ｖｏｕｔが一定電圧に安定化されるように、主スイッチング素子Ｑ１にオンオフ制御信号を送ると共に、第２のスイッチング素子のオンオフタイミングを制御して、主スイッチング素子に過大な電圧が印加されるのを防止している。タイマ回路２２は、スイッチングの１周期を設定するもので、この１周期内において主スイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が交互にオンオフ動作する。
【００１３】
第１のフリップフロップ回路Ｆ／Ｆ１は、タイマ回路２２からの出力信号を第１の遅延回路２６を介してセット端子に入力し、Ｑ出力信号がアンプ２５を介して主スイッチング素子Ｑ１のゲート端子に送られている。タイミング検出手段３０は、主スイッチング素子Ｑ１のターンオフするタイミングを検出して、第１のフリップフロップ回路Ｆ／Ｆ１のリセット端子に送もので、ここではエラーアンプ３２とコンパレータ３４により構成されている。エラーアンプ３２は、コンバータ部１０の出力電圧Ｖｏｕｔと基準電圧とを比較して誤差電圧信号を出力する。コンパレータ回路３４は、主スイッチング素子Ｑ１の電流検出抵抗Ｒ１側電位とエラーアンプ３２の出力信号とを比較して出力する。このように、電流検出抵抗Ｒ１の電位を出力電圧の安定化のために帰還する構成を電流モードと呼び、エラーアンプ３２の出力信号をコンパレータ３４なしでフリップフロップ回路Ｆ／Ｆに送る電圧モードと比較すると、負荷側に伝達する電力そのものを帰還しているため、誤差が少なくなると共に、制御系の遅れが少なくなって出力電圧の安定化が確実になされるという効果がある。
【００１４】
第２のフリップフロップ回路Ｆ／Ｆ２は、タイマ回路２２からの出力信号をリセット端子に入力し、Ｑ出力信号をアンプＵ１を介して第２のスイッチング素子Ｑ２の制御端子に送ると共に、コンパレータ回路３４の出力信号を第２の遅延回路２８を介してセット端子に入力する。
【００１５】
このように構成された装置の動作を次に説明する。図２は図１の装置の動作を説明する波形図で、（Ａ）は主スイッチング素子Ｑ１のドレイン電流、（Ｂ）は主スイッチング素子Ｑ１のドレイン−ソース間電位、（Ｃ）はタイマ回路２２の出力信号ＯＵＴ、（Ｄ）はＦ／Ｆ１のセット端子電位、（Ｅ）はＦ／Ｆ１のリセット端子電位、（Ｆ）は主スイッチング素子Ｑ１のゲート電位、（Ｇ）は第２のスイッチング素子Ｑ２のドレイン電流、（Ｈ）は主スイッチング素子Ｑ１のドレイン−ソース間電位、（Ｉ）はＦ／Ｆ２のセット端子電位、（Ｊ）は第２のスイッチング素子Ｑ２のゲート電位である。
【００１６】
最初、時刻Ｔ１でタイマ回路２２の出力信号ＯＵＴがオンすると、先ず主スイッチング素子Ｑ１の寄生容量の放電がなされて、ドレイン−ソース間電位が低下してゼロ電位に低下する。時刻Ｔ２で寄生容量の放電が終了すると、主スイッチング素子Ｑ１のドレイン電流が当初寄生ダイオードの影響を受けて逆方向に流れ、その後順方向に流れる三角波電流が発生する。時刻Ｔ３は、タイマ回路２２の出力信号ＯＵＴがオフした後、第１の遅延回路２６がタイムアップした時刻で、第１の遅延回路２６の遅延時間は主スイッチング素子Ｑ１のドレイン−ソース間電位がゼロ電位となる時刻Ｔ２以降にタイムアップすべく選定されている。時刻Ｔ３では、主スイッチング素子Ｑ１のゲート電位がＬからＨになり、ターンオンする。
【００１７】
時刻Ｔ４では、主スイッチング素子Ｑ１のターンオフにより、Ｆ／Ｆ１のリセット端子電位にパルス信号が発生する。そして、第２の遅延回路２８がタイムアップした時刻で、Ｆ／Ｆ２のセット端子電位にパルス信号が発生して、第２のスイッチング素子Ｑ２のゲート電位がＬからＨになり、ターンオンする。ここで、第２の遅延回路２８の遅延時間は第２のスイッチング素子Ｑ２のドレイン−ソース間電位がゼロ電位となる時刻以降にタイムアップすべく選定されている。タイマ回路２２の出力信号ＯＵＴがオンすると、第２のスイッチング素子Ｑ２がターンオフすると共に、時刻Ｔ１以降の動作を繰り返す。
【００１９】
【発明の効果】
以上説明したように本発明の電圧共振型スイッチング電源によれば、タイマ回路によってスイッチングの１周期を定めており、この周期内で主スイッチング素子と第２のスイッチング素子がオンオフ動作を繰り返しているので、発振周波数が固定化でき、トランスやノイズフィルタの利用効率の最適化が図れる。
【００２０】
また、主スイッチング素子のターンオフは、タイミング検出手段によって第１のフリップフロップ回路のリセット端子に送るタイミングでなされるが、同時に第２のフリップフロップ回路のセット端子にも入力することで、第２のスイッチング素子をターンオンさせる。この場合、第１の遅延回路と第２の遅延回路を設けると、主スイッチング素子と第２のスイッチング素子は、ターンオンする前に寄生ダイオードを通して電流が流れるので、第１及び第２の遅延回路によってこの期間にゲート端子に電圧を与え、ターンオンするタイミングを遅延させる。すると、ゼロ電圧ターンオンによってスイッチング損失が発生しなくてすむ。
【００２１】
さらに、タイミング検出手段は、電圧共振型スイッチング電源の出力電圧と基準電圧とを比較して誤差電圧信号を出力するエラーアンプと、前記主スイッチング素子の電流検出抵抗側電位とこのエラーアンプの出力信号とを比較するコンパレータ回路とを有する構成とすると、主スイッチング素子のターンオフは電流モードでなされるので、電圧モードに比較すると、制御系が安定化するという効果がある。
【図面の簡単な説明】
【図１】本発明の適用される電圧共振型スイッチング電源の回路図である。
【図２】図１の装置の動作を説明する波形図である。
【符号の説明】
１０ コンバータ部
２０ 制御回路部
２２ タイマ回路
２６ 遅延回路
３０ タイミング検出回路
Ｆ／Ｆ フリップフロップ
Ｑ１ 主スイッチング素子
Ｑ２ 第２のスイッチング素子

Claims (4)

1. 共振用インダクタとトランスの一次巻線との直列回路を介して、入力電圧が印加される主スイッチング素子と、
   前記直列回路と並列に接続する、コンデンサと第２のスイッチング素子との回路と、
   前記主スイッチング素子にオンオフ制御信号を送ると共に、前記第２のスイッチング素子のオンオフタイミングを制御する制御回路部と、
   出力電圧を負荷に供給する前記トランスの二次巻線と、
   を備えるアクティブクランプ回路付き電圧共振型スイッチング電源において、
   スイッチングの１周期を設定するタイマ回路と、
   前記主スイッチング素子のターンオフするタイミングを検出するタイミング検出手段と、
   前記タイマ回路の出力信号をセット端子に入力し、前記タイミング検出手段の出力をリセット端子に入力し、Ｑ出力信号を前記主スイッチング素子の制御端子に送る第１のフリップフロップ回路と、
   前記タイミング検出手段の出力をセット端子に入力し、前記タイマ回路の出力信号をリセット端子に入力し、Ｑ出力信号を前記第２のスイッチング素子の制御端子に送る第２のフリップフロップ回路と、
   を具備し、
   前記タイミング検出手段は、前記出力電圧と基準電圧とを比較して誤差電圧信号を出力するエラーアンプと、前記主スイッチング素子の電流検出抵抗の電位と前記エラーアンプの出力信号とを比較するコンパレータ回路とを備え、
   前記主スイッチング素子のターンオフは、前記電流検出抵抗の電位が前記エラーアンプの出力信号を越えたときに、前記第１のフリップフロップ回路のリセット端子に信号を与える電流モードでなされることを特徴とする電圧共振型スイッチング電源。
2. 前記制御回路部は、前記タイマ回路の出力と前記第１のフリップフロップ回路のセット端子との間に第１の遅延回路と、前記タイミング検出手段の出力と前記第２のフリップフロップ回路のセット端子との間に第２の遅延回路とを備え、
   前記第１の遅延回路の遅延時間は前記主スイッチング素子のドレイン−ソース間電位がゼロ電位となる時刻以降にタイムアップすべく選定され、
   前記第２の遅延回路の遅延時間は前記第２のスイッチング素子のドレイン−ソース間電位がゼロ電位となる時刻以降にタイムアップすべく選定される
   ことを特徴とする請求項１記載の電圧共振型スイッチング電源。
3. 共振用インダクタとトランスの一次巻線との直列回路を介して、入力電圧が印加される主スイッチング素子と、
   前記直列回路と並列に接続する、コンデンサと第２のスイッチング素子との回路と、
   前記主スイッチング素子にオンオフ制御信号を送ると共に、前記第２のスイッチング素子のオンオフタイミングを制御する制御回路部と、
   出力電圧を負荷に供給する前記トランスの二次巻線と、
   を備えるアクティブクランプ回路付き電圧共振型スイッチング電源の制御方法において、
   スイッチングの１周期を設定するタイマ回路と、
   前記主スイッチング素子のターンオフするタイミングを検出するタイミング検出手段と、
   前記タイマ回路の出力信号をセット端子に入力し、前記タイミング検出手段の出力をリセット端子に入力し、Ｑ出力信号を前記主スイッチング素子の制御端子に送る第１のフリップフロップ回路と、
   前記タイミング検出手段の出力をセット端子に入力し、前記タイマ回路の出力信号をリセット端子に入力し、Ｑ出力信号を前記第２のスイッチング素子の制御端子に送る第２のフリップフロップ回路と、
   を具備し、
   前記タイミング検出手段は、前記出力電圧と基準電圧とを比較して誤差電圧信号を出力するエラーアンプと、前記主スイッチング素子の電流検出抵抗の電位と前記エラーアンプの出力信号とを比較するコンパレータ回路とを備え、
   前記主スイッチング素子のターンオフは、前記電流検出抵抗の電位が前記エラーアンプの出力信号を越えたときに、前記第１のフリップフロップ回路のリセット端子に信号を与える電流モードでなされることを特徴とし、
   前記タイマ回路の出力信号がオンし、前記主スイッチング素子の寄生容量の放電がなされて、ドレイン−ソース間電位が低下するステップ、
   前記寄生容量の放電が終了し、前記主スイッチング素子のドレイン電流が逆方向に流れ、その後順方向に流れ、三角波電流が発生するステップ、
   前記タイマ回路の出力信号がオフした後、前記第１の遅延回路がタイムアップし、前記主スイッチング素子はゲート電位がＬからＨになり、ターンオンするステップ、
   前記主スイッチング素子のターンオフにより前記第１のフリップフロップ回路のリセット端子電位にパルス信号が発生するステップ、
   前記第２の遅延回路がタイムアップし、前記第２のフリップフロップ回路のセット端子電位にパルス信号が発生し、前記第２のスイッチング素子のゲート電位がＬからＨになり、ターンオンするステップ、
   前記タイマ回路の出力信号がオンし、前記第２のスイッチング素子がターンオフするステップ、
   を備えることを特徴とする電圧共振型スイッチング電源の制御方法。
4. 前記制御回路部は、前記タイマ回路の出力と前記第１のフリップフロップ回路のセット端子との間に第１の遅延回路と、前記タイミング検出手段の出力と前記第２のフリップフロップ回路のセット端子との間に第２の遅延回路とを備え、
   前記第１の遅延回路の遅延時間は前記主スイッチング素子のドレイン−ソース間電位がゼロ電位となる時刻以降にタイムアップすべく選定され、
   前記第２の遅延回路の遅延時間は前記第２のスイッチング素子のドレイン−ソース間電位がゼロ電位となる時刻以降にタイムアップすべく選定され、
   前記主スイッチング素子はＭＯＳＦＥＴで形成し、
   前記ＭＯＳＦＥＴのソース端子には前記電流検出抵抗が接続され、
   前記コンパレータ回路の非反転入力は前記電流検出抵抗と前記ソース端子との接続点に接続し、前記コンパレータ回路の反転入力は前記エラーアンプの出力に接続し、前記コンパレータ回路の出力は前記第１のフリップフロップ回路のリセット端子に接続し、
   前記エラーアンプの非反転入力は前記基準電圧に接続し、前記エラーアンプの反転入力は前記出力電圧に接続する
   ことを特徴とする請求項３記載の電圧共振型スイッチング電源の制御方法。

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