JP3552233B2

JP3552233B2 - 周辺回路素子を集積化した画像形成ピクセル素子を有するピクセルアレイ

Info

Publication number: JP3552233B2
Application number: JP50088295A
Authority: JP
Inventors: サウアー，ドナルド・ジエイ
Original assignee: サーノフコーポレイション
Priority date: 1993-05-28
Filing date: 1994-05-27
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: JPH08510883A; US5336879A; DE69411914D1; ES2119208T3; WO1994028583A1; DE69411914T2; EP0700582A1; EP0700582B1

Description

本発明の技術分野
本発明は一般にピクセルアレイに係り、特に余分な構成トランジスタを含む個別のピクセル素子を有した画像器又は表示ピクセルアレイに関する。この構成トランジスタは相互に接続できて、増幅やスイッチングのような周辺機能を行うのに必要な回路を形成する。
本発明の背景
コンピュータ自動断層撮影（Computer Automated Tomography;CAT）スキャナーのような現在の画像化装置は一般にＸ線を検出するために画像器アレイを用いる。典型的な画像器アレイは一般にピクチャー素子（ピクセル）センサーのマトリックスからなる。これらのセンサーは、Ｘ線により励起されたシンチレーション物質により放射された光を検出する光検出器や、検出された光強度に依存した電荷量を保持する電荷保存素子（例えば、コンデンサー）を用いる。
画像器アレイのピクセル素子に加えて、他の周辺回路が一般に個別のコンデンサーに保持されている電荷にアクセスし読み取るのに使用される。この周辺回路は一般に垂直、水平走査回路、増幅器、及びスイッチを含む。この周辺回路の大きな問題は、もし周辺回路に使わなければ光検出回路のために使用できたであろう、画像器アレイの貴重なスペースを使用していることである。光検出回路が小さくなればなるほど、検出読み取りの精度は下がってより不正確となる。光を検出できない、アレイ上のスペースはデッドスペースとして知られている。
走査回路用のデッドスペースのある従来の画像器の例としては、米国特許第5,184,018号（コンラッド（Conrads）他の）、及び米国特許第5,115,293号（ムラヤマ他）がある。コンラッドは、光又はＸ線感知センサーアレイを開示しており、そのセンサーアレイでは各センサーはスイッチングFETに直列に接続された蓄積コンデンサーと並列の光検出器を有する。コンラッドはまた、増幅器、アナログマルチプレクサー、及びデジタルエンコーダーを開示しており、それら全てはセンサー素子から分離されアレイの端の領域に設けられている。ムラヤマは、２つのスイッチングMOSトランジスタに直列に接続された光検出器を備えた画像化装置を開示している。ムラヤマはまた、ピクセル素子から分離してアレイの端の領域に設けられた垂直走査回路及び水平走査回路を開示している。
デッドスペースを作る回路がもたらす欠点（例えば、センサーのサイズの増大）を考慮すると、光検出読み取りの精度と正確さを最大にするために、例えば増幅器や走査回路を有するがアレイ上のデッドスペースの総量は最小にする画像器アレイがあれば有効であろう。アレイの端でデッドスペースを実質的に小さくすると、アレイを互いに隣接してより大きいアレイを形成できる。
本発明の概略
本発明は、画像ピクセル素子アレイ、複数の選択ライン、及び複数の信号ラインを含んだピクセルアレイである。各ピクセル素子は、光を感知し光を変調し又は光を放射する光変換器を含む。各素子は更に、光変換器と所定の信号ライン間で接続されるスイッチング素子を含む。スイッチング素子は選択された選択ライン上の信号に応答して、光変換器と所定の信号ライン間で信号を伝送する。最後に、ピクセル素子はスイッチング素子に依存しない少なくとも一つの構成トランジスタを含む。ピクセルアレイ内では、種々のピクセル素子の個々の構成トランジスタが、ピクセルアレイ内に回路を設けるために結合される。
【図面の簡単な説明】
本発明は、添付の図面に関連して以下の詳細な記載を読むと最もよく理解される。
図１は少なくとも一つの余分なトランジスタを有する一つのピクセル素子の概略を示す。
図２は図１のピクセル素子の側面図である。
図３は図１のピクセル素子の平面図である。
図４は、異なる機能のために構成された幾つかのピクセル素子の概略を示す。
図５は、リセット機能を行うのに適した、図４のピクセル素子のレイアウトを示す。
図６は、増幅機能を行うのに適した、図４のピクセル素子のレイアウトを示す。
図７は、アナログスイッチング機能を行うのに適した、図４のピクセル素子のレイアウトを示す。
図８は、インバータ機能を行うのに適した、図４のピクセル素子のレイアウトを示す。
図９は、図１に示されたようなピクセル素子の複数の余分なトランジスタを含んだ基本シフトレジスタ素子の概略を示す。
図10は、図９に示されたようなシフトレジスタ素子の幾つかの相互接続したレイアウトの一部を概略示している。
図11は、各々の画像器アレイが図１で示されたようなピクセルセルから形成された、20個の画像器アレイのマトリックスとして形成された画像センサーを示す。
図12は、図11で示された画像センサーの側面図であり、画像センサーのパッケージの概略を説明するのに有効である。
図13は、図12に示された画像センサーの詳細図であり、画像センサーのパッケージの概略を説明するのに有効である。
詳細な説明
本発明は、多くの個別の４辺隣接ピクセルアレイを相互接続することにより、大きな画像器または大きな表示器アレイを構築するのに特に用いられる。
図１は、ピクセルアレイでの使用に適したピクセル素子10の概略を示している。素子10の光変換器は、光検出器12である。フォトダイオードのような光検出器12は、Ｐ型基板中のＮ型ウエル（Ｎ型井戸）でできた光検出器を用いて実現され、光により発生した電荷を蓄積する。光検出器は12はコンデンサー14と並列に接続され、素子10が扱う最大電荷を増大する。典型的な実施例では、コンデンサー14は薄い酸化物（Tox）コンデンサーである。
直列に接続された２つのトランジスタ16、18が、光検出器12と信号ライン（HSIG）の間に接続される。トランジスタ16と18は行選択ライン（ROW_SEL）と列選択ライン（COL_SEL）にそれぞれ応答し、その両方が作動したときに素子10の電荷がHSIGに読み出される。好ましい実施例では、トランジスタ16と18はNMOSトランジスタである。
さらに、トランジスタ16と18とは独立な、１または１以上の「構成」トランジスタ20aおよびオプションのトランジスタ20bを素子10に含めることができる。この余分なトランジスタは、その他の各ピクセル素子内の同様な余分なトランジスタと共に、所望の機能を行うことが求められる回路に必要な相互接続をポリシリコン及び／又は金属により「構成」する。これらの機能は、例えば、信号ラインソースフォロワー、アナログスイッチ、及び行と列の走査レジスタなどである。これらのトランジスタは、NMOS型、PMOS型、又はこれら２つの型の混合が使える。
トランジスタを用いて所望に実現されるそれらの機能（例えば、低ノイズソースフォロワー増幅器）のために、複数のピクセル素子からの幾つかの余分なトランジスタが並列で接続され、所望の装置サイズを有した複合装置を形成する。
周辺機能はピクセルアレイ上の多くのピクセル素子にまたがって拡がっているので、ピクセルアレイの端の領域は上記周辺機能（例えば、走査レジスタや感知増幅器）を形成するのに必要とされない。従来の画像器の設計では、これらの素子は一般に画像器アレイの端に沿って設けられている。この配置をとることで、ピクセルアレイの端のデッドスペース（即ち、光フォトンを感知しないスペース）は非常に小さくなる。従って、複数の画像器アレイを端に沿ってつないでより大きいアレイを形成できる。つながれた端での小さなギャップによる如何なる歪みも、画像処理技術を用いて修正できる。その結果、複数要素の４辺隣接ピクセルアレイを用いて、全体的に「つなぎ目無し」の画像器アレイとなる。各要素アレイは分離して作られるので、マトリックスの要素アレイの生産性は、一般にモノリシックアレイの同等物より十分大きい。同様の技術が、画像表示装置を作るのにも使用できる。
一般の表示装置では、光検出器は例えば、液晶デバイス（LCD）または、発光ダイオード（LED）もしくは他のエレクトロルミネッセンスデバイスのような発光デバイスにより置き換えられる。光変換器がLCDのときは、これらのアレイのアクティブ要素は一般に薄膜トランジスタ（TFT）である。この場合には、余分なトランジスタをTFTとするのが望ましい。どんな画像表示装置でも、インジウム・スズ酸化物のような透明な導体を使って、これらのトランジスタを相互接続して、所望の周辺回路を形成することが望ましい。
図２と３は、余分なトランジスタと共にピクセル素子の基本要素のレイアウトを示す。図２は、余分なトランジスタを除いた基本ピクセル素子のレイアウトの側面図である。図２では、光検出器12はＰ型基板42中のＮ型ウエル（Ｎ型井戸）40を含む。１ピコファラッド（pF）のToxコンデンサー14が光検出器12の層と平行に設けられる。また、光検出器12のＮ型井戸40に直列トランジスタ16、18が接続されている。
図３は、図１のピクセル素子のレイアウトの平面図である。図３は光検出器12の概略を示し、この光検出器12は直列にトランジスタ16と18に接続される。２つの余分なトランジスタ20aと20bも図３に示されている。
図４は３対のピクセル素子を表した概略図であり、それらの夫々の余分なトランジスタは３つの異なる機能のために構築されている。明確化のため、各対のうちただ一つのピクセル素子について以下に説明する。ピクセル素子210はリセット機能を行うように構成されている。ピクセル素子230は増幅器機能を行うように構成されている。更に、ピクセル素子250はアナログスイッチ機能を行うように構成されている。
示されているように、素子210は光検出器212とそれに並列なコンデンサーを含む。トランジスタ216と218は、光検出器212と水平信号ライン（HSIG）間に直列に接続される。トランジスタ216と218の夫々のゲートは、ROW_SELラインとCOL_SELラインに接続され、両方の選択ラインがアクティブのときに、素子210の電荷（コンデンサー214に蓄えられている。）はHSIG上に読み出される。
一般に、光検出器、コンデンサー、及び２つのスイッチングトランジスタは、各ピクセル素子で同じである。しかし、余分なトランジスタ220、240、又は260の構成は変わり、それによりピクセルアレイ内に周辺回路が形成できる。
素子210では、リセット機能を行うために、余分なトランジスタ220が基準電位ソースに接続された信号ライン（例えば、VDD）とHSIGの間に接続され、RESET/VSIGラインが活動化されて素子210が選択されるとき、素子210がリセットされる。素子210のこのリセット動作は、コンデンサー214をグランド電位に対してVDDに充電することにより行われる。画像化処理の間、光検出器212が照射されると、コンデンサー214の電荷量を減じてグランドに対する電位を下げる。
リセット機能を有した使用に適した素子210のレイアウトを、図５に示す。図５では、光検出器212の輪郭はトランジスタ216に接続するタブのような延長部分を含む。トランジスタ216は直列にトランジスタ218に接続される。示されているように、ROW_SEL及びCOL_SELラインはトランジスタ216及び218のゲートに接続され、光検出器212やコンデンサー214の状態（即ち、コンデンサー214の電荷量）へのアクセスを制御する。余分なトランジスタ220はVDDラインとHSIGライン間に接続され、そのゲートはRESET/VSIGに接続され、RESET/VSIGラインに正のパルスが発生してトランジスタ16と218がCOL_SEL及びROW_SEL信号により導通すると、素子210はリセットされる。
図４に戻って参照すると、ピクセル素子230の余分なトランジスタ240は増幅器機能を行うように構成されている。トランジスタ240はVDD及びBUF_SIG信号ライン間に接続され、信号ラインHSIGはそのゲート電極に接続されている。HSIGがアクティブのとき、トランジスタ240の電導率を変調し、このことにより、HSIGラン上の信号のバッファリングされた信号（即ち、増幅された信号）をBUF_SIGラインに効果的に送り出す。
図６に示されている増幅機能を行うのに適した素子230のレイアウトは、基本的に素子210のレイアウトと同じである。ただ大きな違いは、余分なトランジスタ240をどのように相互接続しているかである。図６で、トランジスタ240のドレイン及びソース電極は夫々信号ラインVDD及びBUF_SIGに接続され、そのゲート電極は信号ラインHSIGに接続されている。この構成では、HSIG上の信号はトランジスタ240の電導率を変調し、そのことにより、トランジスタ240が増幅器として効果的に動作する。この場合、HSIG上の信号の増幅された信号（即ち、HSIGと同じ特性を有する信号）がBUF_SIGライン上に存在する。
図４に戻って参照すると、素子250でトランジスタ260は信号ラインRESET/VSIG及びBUF_SIG間に接続され、アナログスイッチ機能を行う。この構成では、ROW_SEL信号ラインが活動化されるとき、BUF_SIG信号ラインの信号がゲートで制御されてRESET/VSIG信号ラインに送られる。
図７に示されたアナログスイッチ機能を有して使用するのに適した素子250のレイアウトは、ピクセル素子210と230のレイアウトと基本的に同じである。この場合も、唯一の大きな違いは、どのように余分なトランジスタ260が相互接続されているかである。図７では、トランジスタ260のソース及びドレイン電極はBUF_SIGとRESET/VSIG信号ライン間に接続され、ゲート電極はROW_SEL信号ラインに接続されている。この構成では、ROW_SEL信号ラインの信号はトランジスタ260を作動させ、このトランジスタ260はBUF_SIGラインの信号をRESET/VSIGラインに送ることによりスイッチとして効果的に動作する。そして、RESET/VSIGラインから信号を読み取ることができる。
余分なトランジスタの上記構成に加えて、例えば走査回路を簡素に形成するのに利用できるインバータ素子を組み入れられるようにすることもまた望まれる。図８では、ピクセル素子610は余分なトランジスタ622と624を含み、それらのトランジスタは結合してCMOSインバータ回路を形成している。この回路では、INラインに与えられた入力信号は、反転された信号となりOUTラインに出力される。
図９では、読み出し機構に使われる基本シフトレジスタ710は、入力端子Ａ（１）で正の電位（即ち、ハイ論理）であり、この正電位はクロック信号のパルスPH1に応答するトランジスタ712を介して伝えられる。電位をゲート制御することにより生じる電荷は、インバータ回路714を構成するトランジスタのゲート電極でもあるコンデンサーに蓄積される。このコンデンサーのソースについては、図10を参照して以下に説明する。
インバータの入力端子が正電位（ハイ論理）となると、インバータはその出力端子を基準電位（例えば、グランド）のソースにゲート切換えする。次に、クロック信号のパルスPH2に応答して、インバータ718、720、及び722の入力端子に蓄積された電荷はグランドに流れて（即ち、ロー論理となり）、その結果、インバータの出力端子はハイ論理となる。
Ａ（１）に与えられたパルスの終わりで、入力信号がロー論理となるとき、クロック信号のパルスPH1によりインバータ714の入力端子はロー論理となり、その結果、クロック信号パルスPH2に応答するインバータ718、720、及び722の入力端子にはハイ論理信号が与えられる。このハイ論理入力信号は、インバータ718、720、及び722の出力端子ではロー論理信号となる。インバータ722の出力信号は、トランジスタ724、728、及びインバータ回路726、730、732、734を含み、これらは、対応するトランジスタ712、716、及びインバータ回路714、718、720、722に関しての上記説明と同様の説明が行える。
ピクセルアレイの行と列のうちの一つ又は両方に対する走査レジスタは、１つの回路710の出力Ａ（２）を次の回路710の入力Ａ（１）に接続して複数の回路710を直列に接続することにより形成される。夫々の行又は列に対する駆動ラインは、出力ラインOUT1とOUT2である。
回路710では、インバータ718と720は並列に接続され表示装置の行又は列ラインを駆動するのに十分な電流を与える。適例のクロック信号PH1及びPH2は、一つのマルチ位相クロック信号のうちの相互に異なる２つの位相をとる。この信号の周波数はピクセルアレイの走査周波数より十分大きいことが望ましい。
図10では、相互に接続された幾つかのシフトレジスタ素子の部分的なレイアウトに行走査シフトレジスタの一部のみが含まれ、また列走査シフトレジスタの対応する部分も示されている。712から734までの回路素子は図９の素子に対応しており同じ回路を形成している。図10では、各回路素子は、破線で示されたマトリックス810の夫々の異なる画像化セル内に形成される。例えば、トランジスタ712は画像化セル812に形成され、他方、インバータ714はセル814に形成される。
例えばインバータ714に示されるように、インバータへの入力信号ラインは相対的に長いことに留意すべきである。これらのラインのキャパシタンスは、インバータの入力キャパシタンスを増大させ、そのことにより、クロック位相PH1とPH2の間に電荷を夫々のインバータの入力端子に蓄積できる。
本発明は画像化装置であり、複数のピクセルアレイと、画像化装置を形成するピクセルアレイのうちの複数の接続するための手段を含む。アレイは複数の構成ピクセル素子を含み、ピクセル素子が占めないアレイ内のスペースを最小にする。これら複数の構成ピクセル素子の各々は光変換手段、光変換手段と複数の信号ラインのうちの一つの間で接続されているスイッチング手段、スイッチング手段とは独立した少なくとも一つの構成トランジスタ、及び複数のピクセル素子それぞれ上の複数の構成トランジスタを接続してピクセル素子内に周辺回路を形成するための手段を含む。このスイッチング手段は複数の選択ラインのうちの一つのライン上の信号に応答して、光変換器とその一つの信号ライン間で信号を伝送する。構成ピクセル素子は、光を検出して検出に関わる電荷を保持するための手段、保持された電荷に関する信号をピクセル素子から画像化アレイの外部の回路に送るための選択手段、光検出手段に接続され選択手段に応答し、保持された電荷にアクセス可能にするための手段、選択手段とは独立な少なくとも一つの構成トランジスタ、及び画像化アレイ内に周辺回路を形成するように構成トランジスタをその他の構成ピクセル素子の複数の構成トランジスタに接続するための手段を含む。
図11、12、13は、複数の４辺隣接可能ピクセルアレイを含んだ画像器アレイのパッケージの概略を示す。図11には、20（4x5）個のピクセルアレイ920がガラス板922上に取り付けられているのが示されている。ピクセルアレイはガラス板922上に配列されたＸ、Ｙトレース926、928で相互に接続されている。図12は、ガラス板920に取り付けられて気密密封された、複数のピクセルアレイの側面図である。図13は図12の一部を拡大したものであり、特に、ピクセルアレイモジュールに接続するためのはんだ突起を含んだＸ、Ｙトレース926、928を詳細に示している。絶縁誘電体924もまた示されており、水平方向に配されたＸトレース926を垂直方向に配されたＹトレース928と分離する。
図13では、ピクセルアレイはガラス基板925（好ましくは、蛍光体のコーティングされたガラス基板）にエポキシ樹脂で接着されたシリコンウエハ924から成る。ピクセル素子を含んだシリコンウエハをガラス基板に固定する前に、シリコンウエハは背面から約15umのところのＰ＋とＰ−の境界のところまで薄くされる。背面の注入（implanting）は平面表面での再結合速度を制御するのには必ずしも必要ではないということに留意すべきである。550nmの波長で、適切な量子効果が得られる。
薄くされたシリコンウエハ924は、次にガラス基板925にエポキシ樹脂で接着される。ガラス基板をタイル状に切断した後、そのタイルが裏返されてプリント基板本体に少量のインジウムで接合される。ガラス板925に接合された元のシリコンウエハ924の背面が今度は、プリント基板本体の表面となり、装置の画像化面として動作する。このことが図12と13に描かれている。
本発明では、各ピクセルアレイ（即ち、タイル）はCMOSシングル−ポリシリコンゲートタブル−レベルメタルプロセス（CMOS single−polysilicon gate,double−level metal process）を用いて形成される。半導体画像化アレイを製造する技術での通常の知識を有するものならば、このことは標準の鋳造プロセスとして認識するであろう。Ｐ＋型基板上で約15umの厚さを有するＰ−型エピタキシャル層が用いられる。一つのタイルは、各々が約85um ｘ 85umであるピクセル素子の歩留まりに依存しているが、約250x250個のピクセルを含む。
更に、各タイルは４辺で隣接し、接合端に20umより小さいギャップを有する。既述のように、ピクセル素子は、余分な構成素子を用いて構築された走査レジスタ、信号増幅器、及びマルチプレクサーを有したタイルの端まで拡がる。タイルの端に沿う如何なる表面処理されてない接合をも避けるために、各タイルの端はＰ＋及び金属をＰ−基板に接触させて密封する。
ピクセルアレイの素子設計基準の幾つかを以下に示す。

本発明はまた、本発明の画像器アレイ及びシンチレーション物質のような光を発生するための関連手段を含んだ画像化装置でもある。この光発生手段は、Ｘ線やガンマ線のような異なる波長の電磁放射により励起されたとき光を発生する。シンチレーション物質は好ましくは、ピクセルアレイの光検出器にきわめて接近して画像化アレイの表面に配される。シンチレーション物質は一様な物体とするか、またはピクセルアレイのサイズに応じて分割され得る。これらのピクセルアレイが、画像器アレイをより小さい大きさに作り、シンチレーション放射の拡がりを少なくし、画像器の分解能を改善する。Ｘ線検出に適したシンチレーション物質は、ガドリニウム酸化硫化物であるエウロピウム、ガドリニウム酸化物であるエウロピウム、及びランタン酸化臭化物であるテルビウムがある。シンチレーション物質の出力波長は、検出器の感度に適合するものが好ましい。
本発明は画像器ピクセルアレイへの適用において記載されているが、表示器ピクセルアレイへの適用においても使用できる。全体で大きな表示ピクチャーを作り出すために、光を検出するよりもむしろ光を変調または放射するピクセル素子にアクセスすることが回路に求められている点において、表示器アレイも画像器アレイの直面したのと同じ問題に直面している。従って、本発明は、アレイ素子で使用される光を検出するか又は伝送する如何なるタイプの光変換素子とも協同して有効なものとなる。
本発明は、各ピクセル素子が一般に少なくとも一つの余分な構成素子を含んだ、画像器ピクセルアレイとして具体化されたものとして、ここでは説明、及び記載されているが、ここで示された詳細に制限されるものではない。例えば、各ピクセル素子に余分の構成素子が存在することは必ずしも必要ではない。むしろ、本発明の趣旨を逸脱することなく、請求の範囲と同等な範囲内で詳細の種々の修正が可能である。

Claims

複数の選択ライン、複数の信号ライン、および複数のピクセル素子のアレイを含むピクセルアレイであって、
前記ピクセル素子は：
光変換手段と；
前記複数の信号ラインのうちの一つの信号ラインと前記光変換手段との間に結合されたスイッチング手段であって、前記複数の選択ラインのうちの一つの選択ライン上の信号に応答を示し、前記光変換手段と前記一つの信号ラインとの間で信号を伝える、前記スイッチング手段と；
各々の前記複数のピクセル素子内にある少なくとも一つの構成トランジスタであって、前記スイッチング手段とは独立した機能を行う、前記構成トランジスタと；
前記ピクセル素子アレイ内に周辺回路を形成するために、前記構成ピクセル素子のうちの他の構成ピクセル素子の複数の他の構成トランジスタに、前記構成トランジスタを結合するための手段と；
を備える、ピクセルアレイ。
前記複数の選択ラインが複数の列選択ラインを含み、
前記スイッチング手段が、選択された列選択ラインに夫々応答を示す２つの直列トランジスタを含む、請求の範囲第１項に記載のピクセルアレイ。
前記光変換手段が光検出器である、請求の範囲第２項に記載のピクセルアレイ。
ピクセル素子のアレイ、複数の選択ライン、及び複数の信号ラインを有するピクセルアレイにおいて、改良として、
前記ピクセル素子のアレイ内の複数のピクセル素子であって、前記ピクセル素子のアレイに対する周辺回路を除去することにより上記ピクセル素子内のデッドスペースを最小限にする、前記複数のピクセル素子を備え、各ピクセル素子は：
光変換手段と；
前記複数の信号ラインのうちの一信号ラインと前記光変換手段との間に結合されたスイッチング手段であって、複数の選択ラインのうちの一つの選択ライン上の信号に応答を示して、前記光変換手段と前記一信号ラインとの間で信号を伝える、前記スイッチング手段と；
前記複数のピクセル素子の構成トランジスタを互いに結合し、前記複数の選択ラインおよび前記信号ラインのうちの選択されたラインに結合する手段であって、前記スイッチング手段とは独立した機能を実現する周辺回路の機能を前記ピクセル素子のアレイ内に実現する、前記結合する手段と；
を含む、ピクセルアレイ。
前記光変換手段が光検出器である、請求の範囲第４項に記載のピクセルアレイ。
前記光検出器に並列に結合され、光強度により決まる大きさを有する電荷を保持するための電荷蓄積手段をさらに含んだ、請求の範囲第５項に記載のピクセルアレイ。
ピクセル素子のアレイ、複数の行選択ライン、複数の列選択ライン、複数の信号ライン、及び複数の補助ラインを有するピクセルアレイにおいて、改良として、
前記ピクセル素子のアレイ内の複数のピクセル素子であって、前記ピクセル素子のアレイに対する周辺回路を除去することにより上記ピクセル素子内のデッドスペースを最小限にする、前記複数のピクセル素子を備え、各ピクセル素子は：
光変換手段と；
前記光変換手段と所定の信号ライン間に接続されたスイッチング手段であって、前記複数の行選択ラインのうちの選択された行選択ライン上の信号及び前記複数の列選択ラインのうちの選択された列選択ライン上の信号に応答を示して、前記光変換手段と前記所定の信号ラインとの間で信号を伝える、前記スイッチング手段と；
少なくとも一つの構成トランジスタであって、前記スイッチング手段とは独立した機能を行う、前記構成トランジスタと；
前記複数の補助ラインのうちの選択された補助ライン、及び前記複数の信号ラインのうちの選択された信号ラインに、前記複数のピクセル素子の前記構成トランジスタを結合して、前記複数のピクセル素子内に周辺回路の機能を実現するための手段と；
を含む、ピクセルアレイ。
請求の範囲第７項に記載のピクセル素子であって、
前記構成トランジスタは、前記所定の信号ラインと基準電位ソース間に結合され、前記複数の補助ラインがリセットラインを含み、
前記構成トランジスタは、前記リセットラインと前記選択された行選択ラインおよび前記選択された列選択ラインとがアクティブにされたとき前記ピクセル素子が基準電位にされリセットされるように、前記リセットラインに応答を示す、ピクセル素子。
請求の範囲第７項に記載のピクセル素子であって、
前記複数の補助ラインがバッファリングされる信号ラインを含み、
前記構成トランジスタが、前記バッファリングされる信号ラインと基準電位のソースとの間に結合され、
前記構成トランジスタは、該所定の信号ラインがアクティブにされたとき前記バッファリングされる信号ラインが該所定の信号ラインの増幅された信号を伝えるように、前記所定の信号ラインに応答を示す、ピクセル素子。
請求の範囲第７項に記載のピクセル素子であって、
前記複数の信号ラインが、複数の第１信号ラインと複数の第２信号ラインを含み、前記構成トランジスタが、前記複数の第１信号ラインのうちの一つの第１信号ラインと、前記複数の第２信号ラインのうちの一つの第２信号ラインとの間に結合され、
前記構成トランジスタは、前記選択された行選択ラインがアクティブにされるとき、前記複数の第１信号ラインのうちの一つを前記複数の第２信号ラインのうちの一つに結合するように、前記選択された行選択ラインに応答を示す、ピクセル素子。
ピクセルアレイにおいて、前記ピクセルアレイは、光を検出すると共に該検出光に係わる電荷を保持するためのピクセル素子のアレイと、保持された電荷に係る信号をピクセル素子から該ピクセルアレイの外の回路へゲート制御するための選択手段とを有するものであり、改良として、デッドスペースを最小にするための１または１以上の構成ピクセル素子を含んだ該ピクセルアレイであって、各構成ピクセル素子は、
光変換手段と、
前記検出された光に係る電荷を保持するための手段と、
電荷を保持するための前記手段に接続されると共に前記選択手段に応答を示し、保持された電荷にアクセスできるようにするための手段と、
前記選択手段とは独立な、少なくとも一つの構成トランジスタと、
前記ピクセル素子アレイ内に周辺回路を形成するために、前記構成ピクセル素子のうちの他の構成ピクセル素子の複数の他の構成トランジスタに、前記構成トランジスタを結合するための手段と、
を含む上記ピクセルアレイ。
複数のピクセルアレイのマトリックスを含む装置であって、前記ピクセルアレイの各々が、前記装置を形成するために前記アレイのうちの複数のアレイを結合するための手段を含み、ピクセル素子が占めない前記アレイ内のスペースを最小にするための、１又は１以上の構成ピクセル素子とを含み、前記構成ピクセル素子の各々は：
光変換手段と；
複数の信号ラインのうちの一つの信号ラインと前記光変換手段との間に結合されたスイッチング手段であって、複数の選択ラインのうちの一つの選択ライン上の信号に応答を示して、前記光変換手段と前記一つの信号ラインとの間で信号を伝える、前記スイッチング手段と；
少なくとも一つの構成トランジスタであって、該スイッチング手段とは独立した機能を行う、前記構成トランジスタと；
前記複数の選択ラインおよび前記信号ラインのうちの選択されたラインに構成トランジスタを結合して、前記ピクセル素子のアレイ内に周辺回路を形成するための手段と；
を含んだ、装置。
前記アレイがピクセル画像化アレイであり、前記画像化アレイの各々が複数の構成ピクセル素子を含み、前記構成ピクセル素子が各々が：
光を検出すると共に該検出に係る電荷を保持するための光検出手段と；
ピクセル素子から、保持電荷に係る信号を前記画像化アレイの外の回路に送るための選択手段と；
前記光検出手段に接続されると共に前記選択手段に応答を示し、保持された電荷にアクセスできるようにするための手段と；
前記選択手段とは独立した機能を行う少なくとも一つの構成トランジスタと；
前記ピクセル素子アレイ内に周辺回路を形成するために、前記構成ピクセル素子のうちの他の構成ピクセル素子の複数の他の構成トランジスタに、前記構成トランジスタを結合するための手段と；
を含んだ、請求の範囲第12項に記載の装置。
特定の波長の光をそれと異なる波長の放射に応答して発生するための手段と、一又は複数の光検出器アレイとを含む画像化アレイにおいて、
該光発生手段は光検出器アレイに近接して配置され、改良として、前記画像化アレイは光検出器アレイを含み、該光検出器アレイが、複数の選択ライン、複数の信号ライン、およびピクセル素子のアレイを含み、各ピクセル素子が：
該特定の波長の光を検出するための光検出手段と；
複数の信号ラインのうちの一つの信号ラインと前記光検出手段との間に結合されたスイッチング手段であって、複数の選択ラインのうちの一つの選択ライン上の信号に応答を示して、前記光検出手段と前記一つの信号ラインとの間で信号を送る、前記スイッチング手段と；
複数のピクセル素子の各々にある少なくとも一つの構成トランジスタであって、前記スイッチング手段とは独立した機能を行う、前記構成トランジスタと；
前記ピクセル素子アレイ内に周辺回路を形成するために、前記構成ピクセル素子のうちの他の構成ピクセル素子の複数の他の構成トランジスタに、前記構成トランジスタを結合するための手段と；
を含む画像化アレイ。