JP3551926B2 - バッファ回路 - Google Patents
バッファ回路 Download PDFInfo
- Publication number
- JP3551926B2 JP3551926B2 JP2001045575A JP2001045575A JP3551926B2 JP 3551926 B2 JP3551926 B2 JP 3551926B2 JP 2001045575 A JP2001045575 A JP 2001045575A JP 2001045575 A JP2001045575 A JP 2001045575A JP 3551926 B2 JP3551926 B2 JP 3551926B2
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- power supply
- gate electrode
- circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、データを双方向に入出できる出力端子を備えたバッファ回路に関する。
【0002】
【従来の技術】
半導体集積回路技術でにおいては、素子の集積度を高めるとともに消費電力を低減することが重要である。集積回路の消費電力を低減させるためには電源電圧をより低電圧にするのが効果的である。従来、電源電圧を5Vから3.3Vに、変更されるまでの過渡期においては、集積回路中の一部の回路は標準の5ボルトの電圧で動作するように設計され、他の回路はこれより低い3.3ボルトの電圧で動作するように設計された多電源電圧の混合回路が使用されることになる。このような混合回路において、5V動作の回路から3.3V動作の回路に信号が入力されると、3.3V動作の回路中の一部の素子に、電流漏れ通路が形成されたり、あるいは入力端子に電源電圧より高い電圧が印加されたとき、PMOSとNMOSとのpnpnの構造のSCRが導通し、大電流が流れ発熱するラッチアップといった問題が生じる。
【0003】
上記問題を解決する回路として、特公平7−79232号公報には、図4に示すドライバ回路が開示されている。このドライバ回路の電源電圧VDDは3.3Vであり、出力イネーブル端子10に供給されるイネーブル信号ENがHレベル(3.3V)のとき、データ入力端子28に供給されるデータDをデータ出力端子24から取り出すことができる一方、イネーブル信号ENがLレベル(0V)のときデータ出力端子24の出力インピーダンスがハイインピーダンス状態となる。したがって、データ出力端子24に接続されるバスに外部から5Vの信号を供給できるようになっている。また、このドライバ回路は、p形シリコン基板を用いて作られており、Nチャンネルトランジスタは、p形シリコン基板上に形成されたNウェル上に形成される。特に、Nチャネルトランジスタ30,32,36,及び38は、フローティング状態とされる同一のNウェル上に形成されている。
【0004】
まず、イネーブル信号ENがHレベルである場合を考える。この場合、Nチャネルトランジスタ12がオン状態となるため、トランジスタ34もオン状態になりPチャネルトランジスタ32のゲート電圧がLレベルとなる。Pチャネルトランジスタ32はオン状態となる。また、Nチャネルトランジスタ26のゲート電圧は常にVDDであるから、このトランジスタもオン状態となっている。一方、Pチャネルトランジスタ30およびNチャネルトランジスタ22の各ゲート電圧は、ともにデータDを反転したものとなる。したがって、データDがHレベルであるとき、データ出力端子24の電圧はHレベルとなる一方、データDがLレベルであるときデータ出力端子24の電圧はLレベルとなる。
【0005】
次に、イネーブル信号ENがLレベルである場合を考える。この場合には、
Nチャネルトランジスタ12がオフ状態となり、Nチャネルトランジスタ22のゲート電圧がLレベルとなって、Nチャネルトランジスタ22はオフ状態となる。また、Pチャネルトランジスタ30のゲート電圧がHレベルとなって、これがオフ状態となる。したがって、データ出力端子24の出力インピーダンスがハイインピーダンス状態となる。
【0006】
このとき、スイッチ44をオン状態にすると、5V動作の外部機器42から、Lレベルが0V、Hレベルが5Vである出力信号Sがドライバ回路に供給されたとする。Pチャネルトランジスタ30の閾値電圧が0.7V、信号Sの電圧が5Vであるとすれば、Pチャネルトランジスタ30はオン状態になる。すると、ノードBの電圧が5Vとなる一方、Pチャネルトランジスタ36のゲート電圧は0Vであるため、トランジスタ36がオン状態となる。このため、Pチャネルトランジスタ32がオフ状態になり、電流が第1の電圧源28(VDD)側に漏れるのを防止できる。
【0007】
また、Pチャネルトランジスタ30,32,及び36のNウェルは、それらのドレインとNウェルとの間に形成された寄生ダイオードにより自己バイアスされる。したがって、Nウェルとp形シリコン基板を含む寄生pnpトランジスタを介した電流のフィードバックがなくなる。
さらに、Pチャネルトランジスタ38を設けることにより、データ出力端子24の電圧がLレベルのときは常に、Nウェルは電源電圧VDDにバイアスされる。これにより、信号SがLレベルからHレベルに遷移する間に、寄生pnpトランジスタがオンになる可能性が最小になる。
このように、図4に示すドライバ回路によれば、半導体基板に通じる電流漏れ経路が無く、ラッチアップ問題を防止することができる。
【0008】
【発明が解決しようとする課題】
ところで、上述したドライバ回路において、データ出力端子24からデータDを出力する際に、出力電流を大きく取ろうとすると、Pチャネルトランジスタ32,30、およびNチャネルトランジスタ22,26から取り出す電流を大きくする必要があり、ゲート幅を増大させる必要がある。したがって、チップサイズが大きくなる。実際の回路では、複数のトランジスタを並列に接続して、Pチャネルトランジスタ32,30、およびNチャネルトランジスタ22,26が各トランジスタを構成することとなる。
しかしながら、このように、ドライバ回路のチップサイズが大きくなると製造コストが上昇するとともに、多数の素子を使用する必要があるため回路の製造歩留まりが低下するといった問題がある。
【0009】
本発明は、上述した事情に鑑みてなされたものであり、半導体基板に通じる電流漏れ経路が無くしつつ、チップサイズを縮小できるドライバ回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
上述した課題を解決するため、本発明のバッファ回路は、高電位電圧が給電される第1の電源端子と低電位電圧が給電される第2の電源端子とを備え、イネーブル信号に基づいて出力端子から信号を出力するか、あるいは前記出力端子をハイインピーダンス状態にするかを制御可能なものであって、前記第1の電源端子と前記出力端子との間に接続される第1のPチャネルトランジスタと、前記出力端子と前記第2の電源端子との間に接続される第1のNチャネルトランジスタと、ゲート電極が前記出力端子と接続されるとともに、前記出力端子とノードとの間に設けられた第2のPチャネルトランジスタと、ゲート電極が前記第1の電源端子と接続されるとともに、前記出力端子と前記ノードとの間に設けられた第3のPチャネルトランジスタと、ゲート電極が前記第1の電源端子と接続されるとともに、前記出力端子と前記第1のPチャネルトランジスタのゲート電極との間に設けられた第4のPチャネルトランジスタと、ゲート電極に前記イネーブル信号を反転した信号が供給されるとともに、前記第1の電源端子と前記第1のPチャネルトランジスタのゲート電極との間に設けられた第5のPチャネルトランジスタと、前記第1乃至第5のPチャネルトランジスタと共通のバルク上に形成され、ドレイン電極が前記バルクと接続され、ソース電極が前記第1の電源端子に接続され、ゲート電極が前記ノードと接続される第6のPチャネルトランジスタと、ゲート電極に反転した前記イネーブル信号が供給されるとともに、前記ノードと前記第2の電源端子との間に設けられた第2のNチャネルトランジスタと、前記イネーブル信号がアクティブの場合に入力信号を反転した信号を前記第1のPチャネルトランジスタのゲート電極と前記第1のNチャネルトランジスタのゲート電極とに印加する論理回路とを備えたことを特徴とする。
【0011】
このバッファ回路において、前記論理回路は、第1の回路と第2の回路とを備え、前記第1の回路は、前記イネーブル信号がアクティブの場合に前記入力信号を反転した信号を前記第1のNチャネルトランジスタのゲート電極に印加する一方、前記イネーブル信号が非アクティブの場合に当該ゲート電極に前記高電位電圧を印加するものであり、前記第2の回路は、前記第1の電源端子と接続点との間に直列に設けられた第7及び第8のPチャネルトランジスタと、前記第1の電源端子と前記接続点との間に直列に設けられた第9及び第10のPチャネルトランジスタと、前記接続点と前記第2の電源端子との間に設けられた第3及び第4のNチャネルトランジスタとを備え、前記第7乃至第10のPチャネルトランジスタは前記バルク上に形成されており、前記第7のPチャネルトランジスタと前記第3のNチャネルトランジスタの各ゲート電極には、前記入力信号が供給され、前記第9のPチャネルトランジスタと前記第4のNチャネルトランジスタの各ゲート電極には、前記イネーブル信号が供給され、前記第8及び第10のPチャネルトランジスタのゲート電極は前記ノードと接続されることが好ましい。
【0012】
さらに、上述したバッファ回路は、前記第5のPチャネルトランジスタに他のトランジスタに比較してオン抵抗の大きなものを用いることが望ましい。
くわえて、上述したバッファ回路は、前記イネーブル信号を反転した信号を遅延して前記第2のNチャネルトランジスタのゲート電極に出力する遅延回路を備えることが好ましい。
【0013】
【発明の実施の形態】
[A.第1実施形態]
以下、本発明の第1実施形態に係るバッファ回路を図面を参照しつつ、説明する。
【0014】
[1.第1実施形態の構成]
図1は、本発明の一実施形態に係るバッファ回路の主要構成を示す回路図である。また図5は、バッファ回路の要部断面図である。図1に示すようにバッファ回路100は、PチャネルトランジスタP1〜P6およびP11,P12、NチャネルトランジスタN1,N2,N5,N6、ナンド回路NAND、ノア回路NOR、インバータ回路INV1、入力端子T1、イネーブル端子T2、及び入出力端子T3を備えている。なお、D1はPチャネルトランジスタP1のドレイン電極とバルクとの間に形成される寄生ダイオードである。
【0015】
またバッファ回路100は、第1及び第2の電源端子を備えており(図示略)、第1の電源端子から高電位側の電源電圧VDDが給電され、第2の電源端子には低電位側の電源電圧GNDが給電されるようになっている。VDDは、例えば、3.3Vである。イネーブル端子T2には、Lレベルでアクティブとなるイネーブル信号OEが供給され、入力端子T1には、第1入力データDin1が供給されるようになっている。イネーブル信号OEと第1入力データDin1の論理レベル電圧は、LレベルがGNDとなる一方、HレベルがVDDとなる。
【0016】
また、イネーブル信号OEがLレベルのとき、入出力端子T3から出力データDoutが出力されるようになっている。出力データDoutの論理レベル電圧は、LレベルがGNDとなる一方、HレベルがVDDとなる。これに対して、イネーブル信号OEがHレベルの場合には、入出力端子T3の出力インピーダンスはハイインピーダンス状態となる。このとき、外部回路110から第2入力データDin2が供給されるようになっている。第2入力データDin2の論理レベル電圧は、LレベルがGNDとなる一方、HレベルがVDD’となる。VDD’は、例えば、5Vである。すなわち、このバッファ回路100には、第1入力データDin1をバッファリングして入出力端子T3から出力データDoutを出力させる出力モードと、第2入力データDin2を入出力端子T3を介して取り込む入力モードとがある。
【0017】
次に、PチャネルトランジスタP1とNチャネルトランジスタN1は、電流増幅用の出力トランジスタであって、それらのセル面積は大きく、現実の集積回路上では複数のトランジスタを並列接続して構成される。
【0018】
図5に示すように、PチャネルトランジスタP2,P3,…,P6と後述するナンド回路NANDを構成するPチャネルトランジスタP7〜P10とは、共通のバルク領域103aを有している。なお、図1と後述する図2において、共通バルクの部分は太線で示す。この例では、シリコン基板101にp形を用いており、当該バルク領域103aはp形シリコン基板101上に形成されるnウエルである。なお、シリコン基板101にn形を用いる場合には、当該バルク領域はn形シリコン基板となる。また、共通バルク領域103aには、電源電圧VDDや接地電圧GNDを給電するための端子が設けられておらず、共通バルク領域103aはフローティング状態となっている。以下の説明では共通バルク領域103aの電圧をVddfと称することにする。
【0019】
より詳細には、p形シリコン基板101上に、pウエル103とnウエル104とが形成されている。pウエル103とnウエル105とは、例えばLOCOS(Local oxidotion of silicon)法により形成された酸化シリコン層107により分離されている。
【0020】
pウエル103は、酸化シリコン層107により分離された複数の領域を含んでいる。図5においては、第1のpウエル領域と第2のpウエル領域103bとが示されており、第1のpウエル領域を特に共通バルク領域103aと称する。共通バルク領域103aには、第1のPチャネルトランジスタP1と、第2から第6までのPチャネルトランジスタP2〜P6までとが形成されている。加えて、共通バルク領域103aには、後述する出力バッファ回路BUFに含まれる第7から第10までのPチャネルトランジスタP7〜P10が形成されている。
【0021】
各トランジスタは、酸化シリコンにより形成されるゲート絶縁膜111を介して形成されたゲート電極G、ソース電極S、及びドレインD電極を有している。第6のPチャネルトランジスタP6のドレイン電極Dに接して、高濃度のn型領域113が形成されている。ドレインDと高濃度のn型領域113との上に、共通電極115が形成されている。
nウエル105内には、第1のn型トランジスタN1が含まれる。第1のnチャネルトランジスタN1のドレイン電極Dと、第1のPチャネルトランジスタP1とが結線され、出力端子T3を形成する。
共通バルク領域は、複数の領域からなり、それぞれが共通に配線されていても良い。
【0022】
次に、PチャネルトランジスタP2及びP3は、ノードXと入出力端子T3との間に介挿されており、スイッチとして作用する。特に、PチャネルトランジスタP3は、入力モードにおいて、入出力端子T3の電圧Vt3が電源電圧VDDを越える場合、すなわち、第2入力データDin2がHレベルのときに、オン状態となりノードXにVt3を給電する機能がある。
【0023】
次に、PチャンネルトランジスタP5は、出力モードにおいてオン状態となり、PチャネルトランジスタP1のゲート電極に電源電圧VDDを印加して、これを確実にオフ状態とする機能がある。また、PチャネルトランジスタP4は、電圧Vt3が電源電圧VDDを越える場合にオン状態となりVDDを給電する機能がある。
【0024】
次に、PチャネルトランジスタP6は、出力モードにおいてオン状態となり、共通バルク領域103aに電源電圧VDDを給電する一方、入力モードにおいてオフ状態となって共通バルク領域103aに電源電圧VDDを給電しない機能がある。さらに、NチャネルトランジスタN2は、出力モードにおいてオン状態となりノードXを0Vにバイアスする機能がある。
【0025】
次に、ナンド回路NANDの構成を示す回路図を図2に示す。この図に示すようにナンド回路NANDは、PチャンネルトランジスタP7〜P10とNチャンネルトランジスタN3,N4とを備えている。このナンド回路NANDは、第1に、PチャネルトランジスタP7〜P10のバルクとして上述した共通バルク領域103aが用いられている点、第2に、PチャネルトランジスタP8及びP10が設けられている点に特徴がある。
PチャネルトランジスタP8及びP10の各ゲート電極には、ノードXの電圧Vxが給電されているから、当該電圧VxがHレベルのとき、これらのトランジスタP8及びP10はオフ状態となる。
【0026】
以上の構成において、出力段のトランジスタはPチャネルトランジスタP1とNチャネルトランジスタN1のみによって構成されているから、出力モードにおいて大きな出力電流を入出力端子T3から取り出す場合であっても、これらのトランジスタP1及びN1についてのみトランジスタサイズを大きくすれば足りるので、バッファ回路100のチップ面積を小さくすることが可能となる。
また、PチャネルトランジスタP2〜P10の共通バルク領域103aはフローティング状態とされているから、入力モードにおいて入出力端子の電圧Vt3が電源電圧VDDを越えたとしても、寄生ダイオードD1を介して共通バルク領域103aがバイアスされるだけであり、大きなリーク電流が流れて、ラッチアップを起こすといったことがない。
【0027】
図1に示すように、バッファ回路100は出力端子T3に接続される出力バッファ回路BUFを有している。出力バッファ回路BUFは、第11のP型トランジスタP11と、第5のn型トランジスタN5よりなる第1のCMOSインバータOB1と、第12のP型トランジスタP12と、第6のn型トランジスタN6よりなる第2のCMOSインバータOB2とを含む。出力バッファ回路BUFにより、出力信号を増幅する。
【0028】
[2.第1実施形態の動作]
次に、バッファ回路100の動作を出力モードと入力モードに分けて説明する。
[2−1:入力モード]
入力モードでは、イネーブル信号OEがHレベルとなる。
[2−1−1:0V<Vt3<VDD]
PチャネルトランジスタP1〜P6により、VDDとVddfの間にpn接合ダイオードが挿入された状態となる。したがってVddfは、VDDよりダイオードの順方向のオン電圧Vfだけ低い値となる。
【0029】
ところで、端子T2に供給されるイネーブル信号OEがHレベルであるから、ナンド回路NANDの出力信号na1はHレベルとなり、その電圧は本来電源電圧VDDと一致するはずである。しかし、その出力信号na1の電圧は、電源電圧VDD→P7,P8又はP9,P10→na1の経路で与えられる。このため、ナンド回路NANDのみでは、PチャネルトランジスタP1のゲート電圧を確実に電源電圧VDDと一致させることができない。この問題を解決するため、PチャネルトランジスタP5が設けられている。すなわち、PチャネルトランジスタP5のゲート電極には、反転イネーブル信号ENNが供給されているので、入力モードではこれがオン状態となる。したがって、出力信号na1の電圧を電源電圧VDDと一致させることができ、これにより、PチャネルトランジスタP1を確実にオフ状態とすることができる。したがって、バッファ回路100は、不要なリーク電流が流れることがなく、正常に動作する。
【0030】
[2−1−2:Vt3>VDD]
次に、Vt3>VDDの場合を考える。例えば、第2入力データDin2の電圧が5Vとなった場合である。この場合にも信号nr1の電圧は0Vになるから、NチャネルトランジスタN1はオフ状態になる。
また、Vt3>VDDより、PチャネルトランジスタP2がオフ状態となる一方、PチャネルトランジスタP3はオン状態となる。したがって、ノードXの電圧VxはVt3と一致し、PチャネルトランジスタP6がオフ状態になる。
【0031】
ところで、PチャンネルトランジスタP1のドレイン電極と共通バルクとの間には寄生ダイオードD1が付随している。入出力端子T3の電圧Vt3が電源電圧VDDを上回ると、この寄生ダイオードD1がオン状態となる。寄生ダイオードD1の順方向降下電圧をVfで表すことにすると、共通バルクの電圧Vddfは、Vddf=Vt3−Vfとなる。
次に、反転イネーブル信号ENNは0Vであるから、NチャンネルトランジスタN2はオフ状態となる。また、Vt3>VDDより、PチャネルトランジスタP3がオン状態となり、ノードXに電圧Vt3が給電される。
また、VxがVt3と一致するとともにVddf=Vt3−Vfとなることから、ナンド回路NANDを構成するPチャネルトランジスタP8及びP10はオフ状態となる。さらに、反転イネーブル信号ENNの電圧は0Vであるから、NチャネルトランジスタN4は、オフ状態となる。
【0032】
また、ENN=0V、PチャネルトランジスタP4がオンすることにより、na1=Vt3、Vddf=Vt3−Vfであるから、PチャネルトランジスタP5のドレイン電圧はVt3となる。一方、PチャネルトランジスタP5のソース電圧はVDDとなるから、PチャネルトランジスタP5はオン状態となり、電流が若干流れる。このとき、PチャネルトランジスタP1のゲート電圧はVt3となる。電圧Vt3は共通バルクの電圧Vddfより高いため、PチャネルトランジスタP1はオフ状態となる。
したがって、この場合には、PチャネルトランジスタP5を除いて不要なリーク電流が流れる経路はない。なお、PチャネルトランジスタP2は、Vt>VDDのとき、Vx=Vt3とVt3が0Vになったときに、Vxを0Vに引き下げる。但し、PチャネルトランジスタP3のみで、P2がない場合でも、同じ動作を行うことができ、トランジスタP2は任意に設ければ良い。
【0033】
[2−2:出力モード]
次に、出力モードの動作を説明する。出力モードではイネーブル信号OEがLレベルとなる。
反転イネーブル信号ENNの電圧はVDDとなるから、NチャネルトランジスタN2はオン状態となり、ノードXの電圧Vxは0Vととなる。出力モードでは、入出力端子T3の電圧Vt3は電源電圧VDD以上にはならないので、PチャネルトランジスタP2及びP3は、オフ状態となる。
【0034】
一方、PチャネルトランジスタP6のゲート電極には電圧Vx(=0V)が供給されるので、これがオン状態となる。このため、共通バルクに電源電圧VDDが給電され、その電圧VdffはVDDと一致する。したがって、ナンド回路NANDを構成するPチャネルトランジスタP7〜P10のバルク電圧もVDDとなるので、ナンド回路NANDは一般的な論理積反転回路として動作する。より具体的には、Vx=0VであるからPチャネルトランジスタP7及びP8は常時オン状態となり、また、ENN=VDDであるからPチャネルトランジスタP9がオフ状態となる一方、NチャネルトランジスタN4がオン状態となる。このため、ナンド回路NANDは、PチャネルトランジスタP7とNチャネルトランジスタN3とを直列接続したインバータ回路と等価になる。したがって、ナンド回路NANDの出力信号na1は第1入力データDin1を反転したものとなる。
さらに、PチャネルトランジスタP5のゲート電圧はVDDとなるので、PチャネルトランジスタP5はオフ状態となる。くわえて、PチャネルトランジスタP4もオフ状態となる。
【0035】
これらより、出力モードのバッファ回路100は、第1の反転回路(ナンド回路NAND及びノア回路NORが相当)と、PチャネルトランジスタP1とNチャネルトランジスタN1から構成される第2の反転回路とを直列に接続したものと等価になる。したがって、バッファ回路100は、第1入力データDin1と同一極性でかつ電流増幅された出力データDoutを入出力端子T3から出力することができる。
また、出力モードでは、不要なリーク電流が流れる経路がない。
【0036】
[2−3:PチャネルトランジスタP5のサイズ]
ここで、PチャネルトランジスタP5のサイズについて検討する。まず、入力モードにおいては、Vt3>VDDの場合にPチャネルトランジスタP5にリーク電流が若干流れるものの、これを積極的にオン状態にしているのは、0V<Vt3<VDDの場合であり、その目的はPチャネルトランジスタP1のゲート電極にVDDをバイアスしてトランジスタP1を確実にオフさせるためにある。したがって、PチャネルトランジスタP5のトランジスタサイズは、小さいもので足りる。
【0037】
このように、第1実施形態のバッファ回路100にあっては、入力モードでVt3>VDDの場合にPチャネルトランジスタP5に若干のリーク電流が流れるものの、他の場合には不要な電流が流れず、ラッチアップ等の問題が発生することはない。さらに、図4に示す従来のバッファ回路に比べて、出力段のPチャネルトランジスタとNチャネルトランジスタの数を削減することができるので、バッファ回路100が占有するチップ面積を大幅に削減することが可能となる。
【0038】
[B.第2実施形態]
上述した第1実施形態では、入力モードでVt3>VDDの場合にPチャネルトランジスタ5に若干のリーク電流が流れた。第2実施形態は、この点に鑑みてなされたものであり、回路の消費電流をより一層削減することを目的とする。
【0039】
図3は、第2実施形態に係るバッファ回路200の構成を示す回路図である。この図に示すようにバッファ回路200は、PチャネルトランジスタP5よりゲート長が長いPチャネルトランジスタP5’を用いた点、反転イネーブル信号ENNを遅延させる遅延回路DLをインバータINV1とNチャンネルトランジスタN2のゲート電極との間に設けた点を除いて、図1に示す第1実施形態のバッファ回路100と同様に構成されている。
【0040】
PチャネルトランジスタP5’は、ゲート長が長くなっているためPチャネルトランジスタP5と比較してオン抵抗が大きくなる。このため、出力モードにおいて、当該トランジスタのソース電極とドレイン電極との間に電圧(Vt3−VDD)が印加されたとき、そこを流れる電流値は、PチャネルトランジスタP5’の方が小さくなる。一般に、集積回路のトランジスタは、同一のセルによって形成されるが、この例では、PチャネルトランジスタP5’は別のセルによって形成される。例えば、他のPチャネルトランジスタP2〜P12のゲート長が10μmである場合に、PチャネルトランジスタP5’のゲート長は100μmに設定する。これにより、入力モードにおいてVt3>VDDの場合にPチャネルトランジスタP5’を流れる電流値を約1/10に削減することが可能となる。
【0041】
ところで、PチャネルトランジスタP1のゲート電極には配線の引き回し等に起因して浮遊容量が付随している。このため、PチャネルトランジスタP5’のオン抵抗を大きくすると、時定数が大きくなる。したがって、出力モードにおいて仮に信号na1が0Vであるときに、出力モードから入力モードに切り替えたとすると、大きな時定数によって、PチャネルトランジスタP1のゲート電圧が次第に(ゆっくりと)0VからVt3に向けて上昇することになり、PチャネルトランジスタP1を確実に(迅速に)オフすることができなくなることがある。そこで、この例では、モードに切り替わり直後にPチャネルトランジスタP1のゲート電極に電圧VDDを給電すべく遅延回路DLを設けている。
【0042】
遅延回路DLは、図3に示すようにバッファB、インバータINV2,INV3、PチャネルトランジスタP13、およびNチャネルトランジスタN7を備えている。この遅延回路DLによれば、各構成要素の伝搬遅延によって、反転イネーブル信号ENNが遅延され、遅延反転イネーブル信号ENN’として出力されることになる。
【0043】
これにより、NチャネルトランジスタN2は、反転イネーブル信号ENNがHレベルからLレベルに切り替わったとき、すなわち、出力モードから入力モードに切り替わったとき、やや遅れてオン状態からオフ状態に遷移する。この結果、モードが入力モードに切り替わった直後では、NチャネルトランジスタN2がオン状態にあり、ノードXの電圧Vxが0Vに維持されるから、図2に示すPチャネルトランジスタP8,P10がオン状態となる。このとき、PチャネルトランジスタP9のゲート電圧は既にLレベルとなっているから、ナンド回路NANDの出力信号na1の電圧は電源電圧VDDと一致する。
この後、一定時間(例えば15ns)が経過すると、NチャネルトランジスタN2はオフ状態に遷移する。すると、第1実施形態と同様にPチャネルトランジスタP5がオン状態となり、PチャネルトランジスタP1のゲート電極をVt3にバイアスすることになる。
【0044】
このように第2実施形態においては、PチャネルトランジスタP5’のゲート長を長くしてオン抵抗を大きくすることによってリーク電流を削減するとともに、遅延回路DLを用いることにより、入力モードにおいてPチャネルトランジスタP1を確実にオフ状態とすることが可能となる。
【0045】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、出力端子をハイインピーダンス状態に制御可能なバッファ回路において、電源電圧を上回る電圧が出力端子に印加されたとしても、リーク電流やラッチアップを防止しつつ、出力段のトランジスタを削減することができる。この結果、大きな電流を出力端子から取り出す場合であっても、バッファ回路のチップサイズを縮小して、コストを削減させるともに歩留まりを低下させることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るバッファ回路の構成を示す回路図である。
【図2】同実施形態に用いられるナンド回路の回路図である。
【図3】本発明の第2実施形態に係るバッファ回路の回路図である。
【図4】従来のバッファ回路の構成を示す図である。
【図5】本発明の第1実施形態に用いられるバッファ回路の一部構成を示す断面図である。
【符号の説明】
P1〜P12,P5’……Pチャネルトランジスタ、N1〜N6……Nチャネルトランジスタ、NAND……ナンド回路(第2の回路)、NOR……ノア回路(第1の回路)、DL……遅延回路、100,200……バッファ回路。
Claims (4)
- 高電位電圧が給電される第1の電源端子と低電位電圧が給電される第2の電源端子とを備え、イネーブル信号に基づいて出力端子から信号を出力するか、あるいは前記出力端子をハイインピーダンス状態にするかを制御可能なバッファ回路であって、
前記第1の電源端子と前記出力端子との間に接続される第1のPチャネルトランジスタと、
前記出力端子と前記第2の電源端子との間に接続される第1のNチャネルトランジスタと、
ゲート電極が前記出力端子と接続されるとともに、前記出力端子とノードとの間に設けられた第2のPチャネルトランジスタと、
ゲート電極が前記第1の電源端子と接続されるとともに、前記出力端子と前記ノードとの間に設けられた第3のPチャネルトランジスタと、
ゲート電極が前記第1の電源端子と接続されるとともに、前記出力端子と前記第1のPチャネルトランジスタのゲート電極との間に設けられた第4のPチャネルトランジスタと、
ゲート電極に前記イネーブル信号を反転した信号が供給されるとともに、前記第1の電源端子と前記第1のPチャネルトランジスタのゲート電極との間に設けられた第5のPチャネルトランジスタと、
前記第1乃至第5のPチャネルトランジスタと共通のバルク上に形成され、ドレイン電極が前記バルクと接続され、ソース電極が前記第1の電源端子に接続され、ゲート電極が前記ノードと接続される第6のPチャネルトランジスタと、
ゲート電極に反転した前記イネーブル信号が供給されるとともに、前記ノードと前記第2の電源端子との間に設けられた第2のNチャネルトランジスタと、
前記イネーブル信号がアクティブの場合に入力信号を反転した信号を前記第1のPチャネルトランジスタのゲート電極と前記第1のNチャネルトランジスタのゲート電極とに印加する論理回路と
を備えたことを特徴とするバッファ回路。 - 請求項1に記載のバッファ回路であって、前記論理回路は、第1の回路と第2の回路とを備え、
前記第1の回路は、前記イネーブル信号がアクティブの場合に前記入力信号を反転した信号を前記第1のNチャネルトランジスタのゲート電極に印加する一方、前記イネーブル信号が非アクティブの場合に当該ゲート電極に前記高電位電圧を印加するものであり、
前記第2の回路は、
前記第1の電源端子と接続点との間に直列に設けられた第7及び第8のPチャネルトランジスタと、
前記第1の電源端子と前記接続点との間に直列に設けられた第9及び第10のPチャネルトランジスタと、
前記接続点と前記第2の電源端子との間に設けられた第3及び第4のNチャネルトランジスタとを備え、
前記第7乃至第10のPチャネルトランジスタは前記バルク上に形成されており、
前記第7のPチャネルトランジスタと前記第3のNチャネルトランジスタの各ゲート電極には、前記入力信号が供給され、
前記第9のPチャネルトランジスタと前記第4のNチャネルトランジスタの各ゲート電極には、前記イネーブル信号が供給され、
前記第8及び第10のPチャネルトランジスタのゲート電極は前記ノードと接続される
ことを特徴とするバッファ回路。 - 前記第5のPチャネルトランジスタに他のトランジスタに比較してオン抵抗の大きなものを用いることを特徴とする請求項1または2に記載のバッファ回路。
- 前記イネーブル信号を反転した信号を遅延して前記第2のNチャネルトランジスタのゲート電極に出力する遅延回路を備えたことを特徴とする請求項3に記載のバッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001045575A JP3551926B2 (ja) | 2000-02-22 | 2001-02-21 | バッファ回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000044863 | 2000-02-22 | ||
JP2000-44863 | 2000-02-22 | ||
JP2001045575A JP3551926B2 (ja) | 2000-02-22 | 2001-02-21 | バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001313559A JP2001313559A (ja) | 2001-11-09 |
JP3551926B2 true JP3551926B2 (ja) | 2004-08-11 |
Family
ID=26585853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001045575A Expired - Fee Related JP3551926B2 (ja) | 2000-02-22 | 2001-02-21 | バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3551926B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3759121B2 (ja) | 2003-04-25 | 2006-03-22 | Necエレクトロニクス株式会社 | 半導体装置 |
EP1628399B1 (en) * | 2003-05-28 | 2009-05-20 | Fujitsu Microelectronics Limited | Semiconductor device |
JP2006311201A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | バッファ回路 |
JP4598125B2 (ja) * | 2006-06-01 | 2010-12-15 | 三菱電機株式会社 | 半導体装置 |
JP4882584B2 (ja) * | 2006-08-07 | 2012-02-22 | 富士通セミコンダクター株式会社 | 入出力回路 |
JP4557046B2 (ja) * | 2008-05-19 | 2010-10-06 | ソニー株式会社 | 出力バッファ回路および集積回路 |
-
2001
- 2001-02-21 JP JP2001045575A patent/JP3551926B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001313559A (ja) | 2001-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3796034B2 (ja) | レベル変換回路および半導体集積回路装置 | |
JP3562725B2 (ja) | 出力バッファ回路、および入出力バッファ回路 | |
JP2566064B2 (ja) | 入出力バッファ回路 | |
US5917348A (en) | CMOS bidirectional buffer for mixed voltage applications | |
US6803789B1 (en) | High voltage tolerant output buffer | |
JP2001156619A (ja) | 半導体回路 | |
JP2004179268A (ja) | 半導体集積回路およびその製造方法 | |
JP3266527B2 (ja) | 出力ドライバ回路及び半導体装置 | |
JP3551926B2 (ja) | バッファ回路 | |
JPH0865135A (ja) | 出力バッファ回路 | |
US6384632B2 (en) | Buffer circuit | |
KR100241201B1 (ko) | 버스홀드회로 | |
JP2669346B2 (ja) | 半導体集積回路装置 | |
JPH1032481A (ja) | 論理回路 | |
JPH06326593A (ja) | 半導体集積回路装置 | |
EP0735686A1 (en) | Three-state CMOS output buffer circuit | |
JP3940743B2 (ja) | 半導体集積回路装置およびレベル変換回路 | |
JP3382144B2 (ja) | 半導体集積回路装置 | |
JPH1028045A (ja) | Mosトランジスタ回路 | |
JPH11317652A (ja) | 出力回路 | |
JP2001274672A (ja) | トライステートバッファ回路 | |
JPH09214324A (ja) | Cmos論理回路 | |
JP3547852B2 (ja) | 半導体装置 | |
JPS62208715A (ja) | 半導体集積回路 | |
JPH10303733A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040419 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |