JP3547361B2 - Semiconductor device - Google Patents

Description

【００１６】
【数４】

【００１７】
で表される二つの式を用いて、所望の前記ゲート電圧のしきい値及び所望の前記チャネル領域の膜厚に対して、前記バックゲート電圧及び前記不純物濃度を求め、この求められた不純物濃度を備え、この求められたバックゲート電圧がかけられるようされたことを特徴とする半導体装置である。
【００１８】
本願第３の発明は、前記チャネル領域がすべて空乏化することを特徴とする本願第２の発明に記載の半導体装置である。
【００１９】
本願第４の発明は、前記チャネル領域の前記埋込み絶縁膜側の界面におけるバンドギャップ中の界面準位密度をＮ_ｉｔ２とし、
Ｃ_ｏｘ２（Ｃ_ｏｘ２＋ｑＮ_ｉｔ２）（２Φ_Ｆ＋Ｖ_ＦＢ２＋ｑＮ_ｉｔ２／Ｃ_ｏｘ２−Ｖ_Ｇ２）＞ｑＮ_Ａε_Ｓｉの関係を満たすことを特徴とする本願第３の発明に記載の半導体装置である。
【００２３】
本発明によれば、バックゲート電極を有する完全空乏化トランジスタにおいて、しきい値ばらつきを最小にする、チャネル領域の不純物濃度とバックゲート電極の電圧の関係を設定できる。
【００２４】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施形態について説明する。
【００２５】
（第１の実施形態）図１は、本発明の第１の実施形態に係る半導体装置の断面概略図である。１は支持基板、２は埋め込み絶縁膜、３は層間絶縁膜、４は素子分離領域、５、５’はゲート側壁絶縁膜、６、６’はゲート絶縁膜、７、７’はソース・ドレイン領域、８、８’はゲート電極、９、１０はバックゲート電極へのコンタクト電極、１１、１２は同じ導電型のチャネル領域、そして１３、１４はバックゲート電極を示す。尚、ゲート、ソース、ドレインへのコンタクトは省略している。本実施形態に係る半導体装置の特徴は、ＳＯＩシリコン層（チャネル領域）の膜厚及び導電型は同じであり、しきい値の異なる２つの完全空乏化トランジスタの場合、チャネル濃度が小さくそしてバックゲート電圧が大きい方が低しきい値のトランジスタとなり、逆にチャネル濃度が大きくそしてバックゲート電圧が小さい方が高しきい値のトランジスタとなる。
【００２６】
次に、本実施形態に係るデバイスパラメータ設定方法について説明する。
【００２７】
図２は、後述するデバイスパラメータ設定方法により得られた完全空乏化トランジスタにおける設定したゲート電圧のしきい値（以下，単にしきい値という）に対ししきい値ばらつきが最小となるチャネル領域の不純物濃度（以下、チャネル濃度という）とバックゲート電圧の関係を表したグラフである。ここでは、ＳＯＩシリコン層であるチャネル領域１１，１２として膜厚２０ ｎｍの単結晶シリコン層、埋め込み絶縁膜２として膜厚３０ ｎｍのシリコン酸化膜、ゲート絶縁膜６として膜厚３ ｎｍからなるシリコン酸化膜、そしてゲート電極として１×１０^２０ｃｍ^−３のｎ型ポリシリコン（多結晶シリコン）、そして支持基板１はバックゲート電極１３、１４を電気的に分離するためｎ型シリコンからなり、バックゲート電極１３、１４はｐ型シリコンで構成されるｎ型ＭＯＳＦＥＴをモデルとした。
【００２８】
図２のグラフより明らかなように、設定したしきい値に対ししきい値ばらつきが最小となるチャネル濃度とバックゲート電圧の組み合わせは一組に決まる。これより、本発明の目的である、ＭＴＣＭＯＳ構造を形成する時は、各設定するしきい値に応じたチャネル濃度とバックゲート電圧を設定する必要がある。
【００２９】
例えば、設定するしきい値として、図１におけるＦＥＴ１のしきい値を０．１Ｖ、ＦＥＴ２のしきい値を０．４Ｖとした時、本計算では、それぞれのチャネル濃度，バックゲート電圧はＦＥＴ１では１．２×１０^１７ｃｍ^−３，−０．８Ｖ、ＦＥＴ２では２．４×１０^１７ｃｍ^−３，−３Ｖとなる。
【００３０】
つまり、図２で示すように、設定するしきい値に対し、しきい値ばらつきが最小となる、同じ導電型のチャネル領域１１、１２の不純物濃度Ｎ_Ａとバックゲート電圧Ｖ_Ｇ２が決まる。この時、ＳＯＩシリコン層の膜厚は同じで、しきい値の異なる、例えば２つの完全空乏化トランジスタのデバイスパラメータを設定するとき、チャネル濃度が小さくそしてバックゲート電圧が大きい方が低しきい値のトランジスタとなり、逆にチャネル濃度が大きくそしてバックゲート電圧が小さい方が高しきい値のトランジスタとなる。
【００３１】
以下、デバイスパラメータ設定方法について説明する。なお、図２のグラフに示した関係の算出にあたっては、完全空乏化トランジスタのしきい値を表す式として文献（”Ｅｌｅｃｔｒｉｃａｌ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｍａｔｅｒｉａｌｓａｎｄ Ｄｅｖｉｃｅｓ”、 Ｓｏｒｉｎ Ｃｒｉｓｔｌｏｖｅａｎｕ ａｎｄ Ｓｈｅｎｇ Ｓ． Ｌｉ著、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、（１９９５））に記載されているのと同様の式を用いた。さらに、しきい値の算出には量子効果を考慮するため文献（Ｍ． Ｊ． ｖａｎ Ｄｏｒｔ他、ＩＥＤＭ９１ ｐ４９５， （１９９１））、（Ｊ． Ｗ． Ｓｌｏｔｂｏｏｍ他、ＩＥＥＥ ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．ＥＤ０２４， Ｎｏ．８， ｐｐ．１１２３−１１２５， （１９７７））、（「デバイス物理のための量子力学」Ｄａｖｉｄ Ｋ． Ｆｅｒｒｙ著、長岡洋介他訳、丸善、（１９９６））に記載されているものを参考にした。
【００３２】
図３は完全空乏化トランジスタのＳＯＩ層のシリコン膜厚ｔ_Ｓｉとしきい値Ｖ_ｔとの関係を表すグラフである。ここでは図２の計算で用いたモデルに、チャネル領域の不純物濃度を１×１０^１７ｃｍ^−３、バックゲート電圧Ｖ_Ｇ２を−１Ｖとした。
【００３３】
完全空乏化トランジスタのしきい値はバックゲート電圧により制御することが可能で、そのしきい値はチャネル領域１１、１２の埋め込み絶縁膜２に接した面（以下、裏面（ｂａｃｋ ｓｕｒｆａｃｅ）と呼ぶ）における電子状態で決まる。つまり、しきい値はバックゲート電圧により裏面が蓄積状態から反転状態となるまで変化させることが可能で、蓄積状態、反転状態ではしきい値はほぼ一定となる。
【００３４】
図３では、裏面が蓄積状態でのしきい値をＶｔ，ａｃｃ、また反転状態でのしきい値をＶｔ，ｉｎｖで表しており、この時の完全空乏化トランジスタのしきい値はこの間の領域（図中、斜線の領域）で設定可能である。
【００３５】
図３に示したように埋め込み絶縁膜厚ｔ_ｂｏｘ＝１００ ｎｍの時、しきい値はＳＯＩシリコン膜厚の薄膜化に対しほぼ線形に減少する。しかし、埋め込み絶縁膜厚ｔ_ｂｏｘ＝３０ ｎｍの時、矢印で示したようにしきい値はＳＯＩシリコン膜厚に対し極小値を持つ。この時ＳＯＩシリコン膜厚揺らぎに対するしきい値感度が最小となり、ＳＯＩシリコン膜厚に対するしきい値ばらつきが最小となる。
【００３６】
これは、薄い埋め込み絶縁膜により、ｂａｃｋ ｓｕｒｆａｃｅのポテンシャルは容量カップリングによりバックゲートのポテンシャルに束縛されることによる。表面とｂａｃｋ ｓｕｒｆａｃｅ間のポテンシャル差はいつもほぼ一定なので、しきい値時の表面電界ＥｓはＳＯＩ薄膜化と共に増加する。そのためしきい値が表面電界によく依存することから、しきい値がＳＯＩ薄膜化と共に極小点を持ちそして増加する効果が現れる。
【００３７】
そして、あらかじめ設定したＳＯＩシリコン膜厚、埋め込み絶縁膜厚で、しきい値ばらつきが最小となるチャネル濃度、バックゲート電圧の条件を抜き出したのが図２のグラフである。本実施形態の説明では、図２に示したようにＳＯＩシリコン膜厚を２０ ｎｍ、埋め込み絶縁膜厚を３０ ｎｍとしたが、この膜構造に限らず、後述する第２の実施形態でしきい値がＳＯＩ膜厚に対し極小値を有する範囲であれば、他の膜厚条件を設定することが可能である。
【００３８】
次に、本実施形態で用いたしきい値の計算式について説明する。
【００３９】
完全空乏化トランジスタのゲート電圧Ｖ_Ｇ１と表面ポテンシャルとの関係は次式で表される。
【００４０】
【数５】

【００４１】
ここで、Φ_Ｓ１、Φ_Ｓ２はそれぞれチャネル領域１１および１２のゲート絶縁膜６に接した表面、埋め込み絶縁膜３に接した表面におけるフェルミポテンシャルである。Φ_ＭＳ１はゲート絶縁膜６側のゲート電極８との仕事関数差、Ｑ_ＯＸ１はゲート絶縁膜６中の固定電荷密度、Ｃ_ＯＸ１はゲート絶縁膜６のキャパシタンス、Ｑ_ｉｎｖ１はチャネル領域１１、１２におけるチャネルの反転層電荷である。そして、Ｑ_ｄｅｐｌはチャネル領域４での空乏層電荷を表し、電子の電荷量ｑ、チャネル領域１１、１２の不純物密度Ｎ_Ａ、チャネル領域１１、１２の膜厚ｔ_ｓｉを用いて−ｑＮ_Ａｔ_ｓｉで表される。また、フェルミポテンシャルΦ_Ｆはシリコンの真性キャリア密度ｎ_ｉ、ボルツマン定数ｋ、温度Ｔ、電子の電荷量（単位素電荷）ｑを用いて、
【００４２】
【数６】

【００４３】
で表される。またキャパシタンスは、例えばチャネル領域１１、１２の場合、シリコンの誘電率ε_Ｓｉ、膜厚ｔ_Ｓｉを用いて、Ｃ_Ｓｉ＝ε_Ｓｉ／ｔ_Ｓｉで表される。
【００４４】
本発明では、バックゲート電圧によりしきい値制御可能なｂａｃｋ ｓｕｒｆａｃｅが空乏状態の時を用いる。この時のしきい値は式（１）より次式で表される。
【００４５】
【数７】

【００４６】
ここで、Ｖｔはしきい値。Ｖ_ＦＢ１、Ｖ_ＦＢ２はゲート絶縁膜６側、埋め込み絶縁膜２側のフラットバンド電圧。Ｃ_ｏｘ２は埋め込み絶縁膜２のキャパシタンス。Ｖ_Ｇ２はバックゲート電圧を表し、ｂａｃｋ ｓｕｒｆａｃｅが蓄積状態から反転状態までの範囲の条件で有効である。
【００４７】
次に、図２の導出について説明する。
【００４８】
式（３）より、ＳＯＩ膜厚に対するしきい値感度は次の式で表される。
【００４９】
【数８】

【００５０】
式（４）でしきい値感度が最低となるのは０となるときである。そこで、式（３）および式（４）であらかじめＳＯＩシリコン膜厚および埋め込み絶縁膜厚、ならびにチャネル濃度とバックゲート電圧以外のパラメータを設定する。そして式（３）に所望のしきい値Ｖ_ｔを設定する。以上の式（３）、式（４）より、所望のしきい値でしきい値感度を最小にするチャネル濃度Ｎ_Ａとバックゲート電圧Ｖ_Ｇ２を求めることができる。
【００５１】
本実施形態では、図２のチャネル濃度、バックゲート電圧を求めるのに、作業の簡単化のため、しきい値の式として式（３）をそのまま用いた。そのためパラメータ導出の時には、量子効果を考慮した計算を行っていない。より正確な計算をするためには、量子効果を含めた数値計算が必要である。
【００５２】
また、上述のモデル計算ではゲート電極として、ｎ型ＭＩＳＦＥＴに対しｎ型のポリシリコンを用いたときについて行った。ゲート電極を例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタンナイトライド（ＴｉＮ）といった金属が用いられた場合、しきい値がポリシリコンゲートよりも高くなる。そこで、基板バイアスを正に印加してしきい値を下げる必要がある、しかしＣＭＯＳではｐ型ＭＩＳＦＥＴのｎ型シリコン層によるバックゲートとの間で順バイアスとなりバックゲート電極間で電流が流れてしまう。このように基板バイアスを正に印加する場合は、ｎ型ＭＩＳＦＥＴのバックゲートをｎ型シリコン層、そしてｐ型ＭＩＳＦＥＴのバックゲートをｐ型シリコン層で形成することによりバックゲート電極間の導通を防ぐことができる。
【００５３】
次に、しきい値計算に、表面量子効果を考慮する手法について説明する。本計算では、表面ポテンシャルの表面量子化補正による表面バンド曲がりの増加量として以下の数式を用いた。
【００５４】
【数９】

【００５５】
つまり式（５）は、伝導体Ｅ_ｃから最低エネルギー準位Ｅ_０へのシフトＥ_０−Ｅ_ｃ、高濃度のチャネル不純物添加によるバンドギャップの縮小（ｂａｎｄｇａｐ ｎａｒｒｏｗｉｎｇ）効果ＤＥ_ｇ、そして量子論による表面電荷密度が最大となる位置のシフトＤｚによる表面電位の変化Ｅ_ｓＤｚから構成されている。
【００５６】
次に式（５）の式について説明する。最低エネルギー準位Ｅ_０へのシフト量Ｅ_０−Ｅ_ｃは、
【００５７】
【数１０】

【００５８】
ここで、ｈはプランク定数、ｍはキャリアの有効質量を表す。また、Ｅ_ｓは表面電界を示し、次式で表される。
【００５９】
【数１１】

【００６０】
また、ｂａｎｄｇａｐ ｎａｒｒｏｗｉｎｇ効果ＤＥ_ｇは、次式で表される。
【００６１】
【数１２】

【００６２】
Ｅ_ｓＤｚの近似式は、次式で表される。
【００６３】
【数１３】

【００６４】
以上、式（１）〜（９）を考慮して得られたしきい値のＳＯＩ膜厚依存性が図３である。
【００６５】
また、本発明者らが行った実験結果より、実測のしきい値には今回の理論計算に比べオフセットが存在することがわかっている。これは埋め込み絶縁膜のＳＯＩシリコン側に固定電荷が存在、あるいは例えばバックゲート電極の空乏化による埋め込み絶縁膜の実効膜厚の増加などが要因として考えられる。デバイスパラメータ設計においては、これらオフセット分を考慮することにより、しきい値ばらつきはほぼ最小にすることが可能であり、例えば、あらかじめ実測値と理論計算との合わせ込みにより、固定電荷密度、埋め込み絶縁膜の実効膜厚を把握し、しきい値ばらつき最小となるデバイスパラメータを設計するとよい。
【００６６】
このように、本実施形態のデバイスパラメータ設定方法は、しきい値ばらつきを最小にする有効な手法である。
【００６７】
（第２の実施形態）第２の実施形態は、しきい値ばらつきを最小とするバックゲート電圧、バックゲート絶縁膜厚、及びチャネル濃度の関係について示し、これら３つの条件がＳＯＩシリコン層の厚さに関係ないことを示す。また、理論計算が実際のデバイスとの整合性が得られたことについても示す。
【００６８】
完全空乏型トランジスタのしきい値は、文献（Ｈ−Ｋ． Ｌｉｍ ａｎｄ Ｊ． Ｇ． Ｆｏｓｓｕｍ， ”Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ｏｆ Ｔｈｉｎ−Ｆｉｌｍ Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ （ＳＯＩ） ＭＯＳＦＥＴ’ｓ，” ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ３０， ｐｐ．１２４４−１２５１， １９８３．）より、式（１０）で表される。
【００６９】
【数１４】

【００７０】
ここで、Φ_Ｆはチャネル領域のフェルミポテンシャル、Ｖ_ＦＢ１及びＶ_ＦＢ２はゲート電極及びバックゲート電極のフラットバンド電圧、Ｃ_ｏｘ１、Ｃ_ｏｘ２及びＣ_Ｓｉはゲート絶縁膜、埋め込み絶縁膜及び空乏化したＳＯＩシリコン層の各容量、Ｎ_ｉｔ１及びＮ_ｉｔ２はゲート絶縁膜側及び埋め込み絶縁膜側のＳＯＩシリコン層の界面におけるバンドギャップ中の界面準位密度を表す。また、ゲート絶縁膜側及び埋め込み絶縁膜側のＳＯＩシリコン層界面中の固定電荷密度についてはフラットバンド電圧に含めて考慮する。そして、以下に述べるバックゲート電圧Ｖ_Ｇ２は埋込み絶縁膜側のＳＯＩシリコン層（裏面）が空乏状態でバックゲート電圧によりしきい値制御可能である範囲にあることとする。
【００７１】
以下、式（１０）を用いて、ＳＯＩシリコン層の膜厚ばらつきによるしきい値変動が最小となる設計領域つまり、しきい値とＳＯＩシリコン層の膜厚の関係において、しきい値が最小となる条件を示す。
【００７２】
しきい値が最小となりうる条件は、式（１０）をＳＯＩシリコン層の膜厚ｔ_Ｓｉで微分することにより得られ、式（１１）で示される。
【００７３】
【数１５】
Ｃ_ｏｘ２（Ｃ_ｏｘ２＋ｑＮ_ｉｔ２）（２Φ_Ｆ＋Ｖ_ＦＢ２＋ｑＮ_ｉｔ２／Ｃ_ｏｘ２−Ｖ_Ｇ２）＞ｑＮ_Ａε_Ｓｉ （１１）
ここで、Ｎ_Ａはチャネル不純物密度、ε_ＳｉはＳＯＩシリコン層の誘電率を表す。
【００７４】
図４に、ＳＯＩ−ＭＯＳＦＥＴのしきい値がＳＯＩシリコン層の膜厚に依存する膜厚依存性について、実測結果及び式（１０）と第１の実施形態で説明した表面量子効果を含めた理論計算による理論計算結果を示す。
【００７５】
実測に用いたトランジスタは、ゲート酸化膜の膜厚が１０８ｎｍ、バックゲート酸化膜（埋め込み酸化膜）の膜厚が５．６ｎｍ、チャネル濃度は各ＳＯＩ膜厚に依らず１．２×１０^１７ｃｍ^−３のｎ型ＭＯＳＦＥＴで、ゲート電極はＢｏｒｏｎを１×１０^１７ｃｍ^−３添加したｐ型シリコン層、バックゲート電極はｎ型Ｐｏｌｙシリコンである。また、ゲート酸化膜と埋め込み酸化膜とのＳＯＩシリコン層の界面における界面準位密度は１×１０^１１ｃｍ^−２ｅＶ^−１である。図４の点は実測結果を示す。
【００７６】
これに対し、図４の線は理論計算結果を示す。実測結果との合わせ込みの条件は、ゲート絶縁膜厚を１１９ｎｍ、埋め込み絶縁膜中の負の固定電荷を４×１０^１１ｃｍ^−２とした他は、埋め込み絶縁膜厚は５．６ｎｍ、チャネル不純物密度は２×１０^１７ｃｍ^−３、ｐ型ゲート電極の不純物密度は１×１０^１７ｃｍ^−３と実測値の誤差範囲内の値を用いている。これら式（１０）の理論計算が実測値とよく一致することを示している。
【００７７】
図４において、しきい値ばらつきが最小となるバックゲート電圧は、−０．４、−０．８Ｖの時であり、０Ｖの時はＳＯＩシリコン層の膜厚が薄くなるにつれ、しきい値が単調減少している。そして、図４において、しきい値が極小となる時のデバイスパラメータの各値は式（１１）の条件式を満たしている。
【００７８】
以下に、式（１１）から得られるデバイスパラメータの範囲の例について示す。図５にバックゲート酸化膜（埋め込み酸化膜）の膜厚に対するしきい値ばらつきを最小にできるバックゲート電圧の領域を示す。図５は、チャネル濃度を１×１０^１７ｃｍ^−３の時とした。図５の線で示されるバックゲート電圧より小さい電圧の範囲内（矢印の方向）でしきい値ばらつきが最小にすることが可能である。
【００７９】
また、図６にチャネル濃度に対するしきい値ばらつきを最小にできるバックゲート電圧の領域を示す。図６において、バックゲート絶縁膜厚は１０ｎｍ（実線）及び３０ｎｍ（点線）、バックゲート電極の濃度はチャネル濃度と同じとした。図６の各線のバックゲート電圧より小さいバックゲート電圧の範囲内でしきい値ばらつきを最小にすることが可能である。
【００８０】
図５及び図６は界面準位、固定電荷は考慮していない。そのため実際のデバイスにおいてはこれらによる影響によりバックゲート電圧印加範囲は変化しうる。これら図５もしくは図６で示されるような範囲内にバックゲート電圧があれば、ＳＯＩシリコン層の膜厚に対ししきい値変動を極小に制御することが可能である。
【００８１】
上述したように、完全空乏化トランジスタのデバイスパラメータが式（１１）を満たせば、ＳＯＩシリコン層の膜厚に対ししきい値ばらつきを最小とすることができる。
【００８２】
（第３の実施形態）第３の実施形態は、第１の実施形態で示したデバイス構造を実現するにあたり、その製造工程を簡略化させることを目的とする。
【００８３】
図７〜図１３は、本発明の第３の実施形態に係わる主要工程の概略工程断面図である。図７に示すように、支持基板１としてｐ型シリコン基板、埋め込み絶縁膜２として膜厚３０ｎｍ程度のシリコン酸化膜、そしてトランジスタ動作させるＳＯＩ層１１、１２、１５、１６として例えば２０ｎｍ程度のｐ型のシリコン層からなるＳＯＩ基板を用いる。このＳＯＩ基板にトランジスタ領域を形成するために素子分離領域４を形成する。ＳＯＩ基板の製造方法、素子分離領域の形成手法については本発明において本質的でないのでここでは特に触れない。
【００８４】
次に図８に示すような第１のフォトレジスト・マスク１７を用いてバックゲート電極用イオン注入およびチャネル用イオン注入を行う。第１のフォトレジスト・マスク１７では、ｐ型ＭＯＳＦＥＴのバックゲート電極形成１８，１９と、基板とｎ型ＭＯＳＦＥＴのバックゲートの電気的分離のための領域２０、そしてチャネルイオン注入を行うパターンを形成する。
【００８５】
フォトレジスト・マスク１７形成後、例えばリンといったｎ型ドーパントを加速電圧７０ＫｅＶ程度で基板１内にピークの不純物濃度が１×１０^１７〜１０^２０ｃｍ^−３程度となるようにイオン注入を行い、ｐ型シリコンからなる支持基板１にｎ型のバックゲート電極領域１８、１９と電極分離領域２０を形成する。
【００８６】
次に図９に示すように、同じフォトレジストマスク１７で、例えばリンといったｎ型ドーパントを加速電圧２０ＫｅＶ程度でＳＯＩシリコン層１１、１２、１５、１６に不純物濃度が１×１０^１７ｃｍ^−３程度となるようにイオン注入を行う。
【００８７】
上述のｎ型バックゲート電極１８，１９、ｎ型チャネルのイオン注入は、同じフォトレジストマスク１７を用いて行うことで、製造工程を簡略化する。なお、上述のイオン注入工程の順とは逆に、先にチャネルのイオン注入を行ってバックゲート電極を形成してもよい。
【００８８】
続いて図１０に示すように、第２のフォトレジスト・マスク２１を用いてチャネル領域となるＳＯＩシリコン層１２，１５に、例えばリンといったｎ型ドーパントを加速電圧２０ＫｅＶ程度でイオン注入し先のイオン注入と合わせて不純物濃度が２．５×１０^１７ｃｍ^−３程度となるようにする。図１０ではＳＯＩシリコン層１２、１５のｎ型不純物密度が多くなっていることを示すために（ｎ＋）で表す。
【００８９】
次に図１１に示すように第３のフォトレジストマスク２２を用いてｎ型ＭＯＳＦＥＴのバックゲート電極２３，２４およびチャネルのイオン注入を行う。
【００９０】
つまり、ボロンといったｐ型ドーパントを加速電圧２０ＫｅＶ程度で基板１内にボロンのピーク不純物濃度が２×１０^１７ｃｍ^−３から２×１０^２０ｃｍ^−３程度となるようにイオン注入を行う。このとき、ｎ型の電極分離領域２０内にｐ型のバックゲート電極領域２３、２４を形成する。
【００９１】
そして、図１２に示すように、同じ第３のフォトレジストマスク２２で、チャネル領域となるＳＯＩシリコン層１１、１２に例えばボロンといったｐ型ドーパントを加速電圧１０ＫｅＶ程度で、ボロンの不純物密度としては３．５×１０^１７ｃｍ^−３程度となるようにイオン注入する。
【００９２】
これまでにＳＯＩシリコン層１１、１２にはそれぞれ１×１０^１７ｃｍ^−３、２．５×１０^１７ｃｍ^−３程度のｎ型不純物が含まれており、今回のｐ型不純物の注入によって、ｐ型シリコン領域を形成、かつＳＯＩシリコン層の１１、１２のチャネル濃度が２．５×１０^１７ｃｍ^−３、１×１０^１７ｃｍ^−３となり、１回のｐ型ドーパントのイオン注入で異なるチャネル濃度のＳＯＩシリコン領域を形成することを実現した。
【００９３】
そして図１３に示すように、以下ゲート電極８の形成、およびソース・ドレイン領域７の形成を行い、左から順にしきい値が高いｐ型ＭＯＳＦＥＴ，しきい値が低いｐ型ＭＯＳＦＥＴ，しきい値が高いｎ型ＭＯＳＦＥＴ，しきい値が低いｎ型ＭＯＳＦＥＴからなるＭＴＣＭＯＳ構造を形成する。なお、本構造においてバックゲート電極へのコンタクトはＳＯＩ側から素子分離、埋め込み絶縁膜を通してとることが望ましい。
【００９４】
先の第１のフォトレジスト・マスクと同様に、ｎ型ＭＯＳＦＥＴのバックゲートとチャネルのイオン注入は同じ第３のフォトレジストマスクを用いて行う。これによりマスク数が削減され、かつ工程数が低減される。なお、イオン注入工程の順は逆に、先にチャネルのイオン注入を行ってバックゲート電極を形成してもよい。
【００９５】
本実施形態では、しきい値の異なるそれぞれ２つのｎ型，ｐ型ＭＯＳＦＥＴの完全空乏化トランジスタについて示したが、これに限定するものではない。また、構造の配置についても図に示すものに限定しない。要部工程以外の製造工程については特に触れなかったが、例えば保護膜として表面にシリコン酸化膜を形成してその上にフォトレジスト形成、イオン注入を行ってもよい。
【００９６】
また、第１の実施形態にて説明したように、例えばメタルゲートになった場合にしきい値を下げるためｎ型ＭＩＳＦＥＴのバックゲート電圧を正に印加することもある。この様にＣＭＯＳ構造において、バックゲート電圧が、バックゲート電極間で順バイアスとなる場合、バックゲート間の導通を防ぐため、バックゲート電極の構造を変更する必要がある。つまり、例えば図１３の構造で、ｎ型ＭＩＳＦＥＴのバックゲートを正、ｐ型ＭＩＳＦＥＴのバックゲートに負の電圧を印加すると、サイリスタ構造により順方向導通状態となってしまう。そこで、図１４のようにｎ型ＭＩＳＦＥＴのバックゲートをｎ型シリコン（２１’，２４’）、ｐ型ＭＩＳＦＥＴのバックゲートをｐ型シリコン（１８’，１９’）にする。しきい値設定のバックゲート電圧はこれにより変わるが計算より容易に見積もることが可能である。
【００９７】
以上、具体的な例を示しつつ本発明の実施形態について説明した。しかし、本発明は、上述した各実施形態に限定されるものではない。
【００９８】
例えば、絶縁膜の形成方法としては、熱酸化による酸化膜形成法や、３０ｋｅＶ程度の低加速エネルギーで酸素注入して酸化膜を形成する方法としてもよいし、シリコン酸化膜を堆積する方法や、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法、また、シリコン酸化膜を熱窒化もしくは、シリコン窒化膜を酸化する窒化酸化膜を形成する方法を用いてもよい。また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば堆積したシリコンに酸素イオンを注入する方法や、堆積したシリコンを酸化する方法を用いても構わない。
【００９９】
また、これらの絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜あるいはそれらの複合膜を用いることも可能である。
【０１００】
また、上述した実施形態において特に言及していないが、素子分離としては、トレンチ分離の素子分離や、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、ＬＯＣＯＳ素子分離膜や、リセス型（Ｒｅｃｅｓｓｅｄ）ＬＯＣＯＳや改良ＬＯＣＯＳ法、または素子分離となる領域のＳＯＩを除いた例えばメサ型の分離、あるいはフィールドシールド分離を用いてもよいし、これらを組み合わせてもよい。
【０１０１】
さらに、上述した具体例ではＳＯＩ層にｐ型Ｓｉを用いたがその代わりに、ｎ型ＳｉやＧａＡｓ、ＩｎＰを用いてもよい。
【０１０２】
また、具体例でｎ型ＭＩＳＦＥＴでのみ説明した所は、ｐ型ＭＩＳＦＥＴを適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらにドーピング不純物種についてもＡｓ、Ｐ、ＳｂなどをＩｎ、Ｂなどのいずれかと読み替え、そしてイオン注入についてもＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ２のいずれかと読み替えればよい。
【０１０３】
さらに、ゲート電極は、多結晶シリコン、単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄ、ＴｉＮの金属あるいはシリサイドを用いることができる。さらにこれらの積層構造としてもよい。
【０１０４】
また、上述の実施形態では、半導体層が平坦な構造についてのみ言及したが、ソース・ドレイン領域の膜厚がチャネル領域のそれより大きい構造であってもよく、例えばリセスチャネル（Ｒｅｃｅｓｓｅｄ ｃｈａｎｎｅｌ）構造のような、チャネル領域のシリコン層をエッチングもしくは犠牲酸化してエッチングすることで薄膜化した構造であってもよいし、持ち上げソース・ドレイン（ｅｌｅｖａｔｅｄ ｓｏｕｒｃｅ・ｄｒａｉｎ）構造のような、ソース・ドレインにシリコンを堆積しチャネル領域より厚膜化させた構造であってもよい。
【０１０５】
また、同一基板上に、上述した構造の他、例えば厚いシリコン層により形成される部分空乏化トランジスタが形成されていてもよく、もしくは、上述した構造と同じシリコン層にチャネル濃度を薄くすることによってできた部分空乏型トランジスタが形成されてもよい。またあるいは上述した構造が形成される同一基板上ではあるが、埋め込み絶縁膜が部分的に無くバルクシリコンとなった所にＭＩＳＦＥＴが形成された構造となっていてもよい。
【０１０６】
また、ＭＴＣＭＯＳ構造形成で本実施形態では異なる２つのしきい値を設定することを説明したが、２つに限定するものではなく、それ以外でのしきい値を設定した構造であってもよい。
【０１０７】
その他、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【０１０８】
本発明は、以上説明した形態で実施され、以下に説明する効果を奏する。
【０１０９】
まず、本発明によれば、完全空乏化トランジスタで問題となるＳＯＩシリコン膜厚の揺らぎによるしきい値変動をほぼ最小に保ったままで所望のしきい値に設定することが可能である。
【０１１０】
また、同じＳＯＩシリコン膜厚からなるＳＯＩ基板上に、所望の異なるしきい値でしきい値ばらつきをほぼ最小とした回路を構成することが可能である。よって従来よりＳＯＩ膜厚ゆらぎに対するしきい値変動が小さく、より特性の均一なＭＴＣＭＯＳ構造を形成することが可能である。
【０１１１】
このように、しきい値ばらつきが小さいＭＴＣＭＯＳ構造において、電源スイッチとして用いられる高しきい値トランジスタでは、しきい値ばらつきが抑えられることにより、低しきい値側にばらついた時に生じる、サブシュレッショルドリーク電流の増加による消費電力の増加を小さく保つことができる。また論理回路ブロックで用いられる低しきい値トランジスタでは、しきい値が大きくなるために生じる、電流駆動能力が低下による遅延時間の増加を抑えることができるなど、論理回路における遅延時間のばらつきを小さく保つことができることから、本発明によって消費電力のばらつきの小さい、高速で安定した回路動作を実現できる。
【０１１２】
また、バックゲートを有する完全空乏化トランジスタで構成されるＭＴＣＭＯＳの形成において、チャネル、バックゲートを共通マスクにて行うことで、マスク数を削減可能とする。
【０１１３】
また、複数の異なるしきい値を設定するために、不純物イオン注入を重ね打ちの手法を用いることで、チャネル、バックゲート共通マスクへの適応を容易とした。これにより、１つのマスクで同一導電型のＭＩＳＦＥＴ全てのバックゲート電極を形成できるので、合わせズレ等によるバックゲート電極の短絡の発生を防ぐことが出来る。
【０１１４】
また、ｐまたはｎ型の不純物を含んだチャネル領域にそれより大きい濃度となるｎまたはｐ型の不純物を注入することでチャネル領域の属性を変化させる。つまり、あらかじめ濃度の異なるｐまたはｎ型の不純物を含んだチャネル領域に、同時にｎまたはｐ型の不純物を注入することで、濃度の異なるｎまたはｐ型のチャネル領域を形成することが可能となる。このことは、ＭＴＣＭＯＳを形成する上で、工程数を削減する有効な製造手法となる。
【０１１５】
また、この製造工程の特長上、例えば先にｎＭＩＳＦＥＴを形成後、ｐＭＩＳＦＥＴを形成する場合、ｐＭＩＳＦＥＴのチャネル領域にはｐ型不純物が、ｎＭＩＳＦＥＴのチャネル領域のｐ型不純物とほぼ同じ濃度だけ含まれていることがある。
【０１１６】
また、マスクパターンがチャネル、バックゲート共用となるため、バックゲートを電気的に分離するための不純物領域を形成するイオン注入が必要があり、そのため素子分離領域にも、不純物が含まれる、もしくは素子分離／シリコン界面に析出されることがある。
【０１１７】
以上説明したように、本発明によれば、完全空乏化トランジスタをからなるＭＴＣＭＯＳ構造において、設定したＳＯＩ基板構造に対し、所望のしきい値でばらつきが最小となる最適なチャネル濃度とバックゲート電圧で構成することにより、ＳＯＩシリコン膜厚ゆらぎに対するしきい値変動をほぼ最小に保った所望のしきい値のトランジスタ構造を形成することができる。そして本構造を実現する製造方法として、チャネル、バックゲートを共通マスクにて形成することでマスク数を削減、ｐ、ｎのドーパントのイオン注入の重ね打ちによって工程数を低減する。このように本発明による半導体装置およびその製造方法は、産業上のメリットが多大である。
【０１１８】
【発明の効果】
本発明によれば、バックゲート電極を有する完全空乏化トランジスタにおいてしきい値ばらつきを最小に保つデバイス構造及び少ない製造工程数でＭＴＣＭＯＳ構造を作成する製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の断面概略図。
【図２】第１の実施形態に係るデバイスパラメータ設定方法により得られた完全空乏化トランジスタのしきい値とチャネル濃度及びバックゲート電圧の関係を表すグラフ。
【図３】完全空乏化トランジスタのＳＯＩ層のシリコン膜厚ｔ_Ｓｉとしきい値Ｖ_ｔとの関係を表すグラフ。
【図４】本発明の第２実施形態に係るＳＯＩ−ＭＯＳＦＥＴのしきい値がＳＯＩシリコン層の膜厚に依存する膜厚依存性に関する実測結果及び理論計算結果を表すグラフ。
【図５】本発明の第２実施形態に係る、チャネル濃度を一定とした場合に、しきい値ばらつきを最小にできるバックゲート電圧の領域を表すグラフ。
【図６】本発明の第２実施形態に係る、バックゲート酸化膜を一定とした場合に、しきい値ばらつきを最小にできるバックゲート電圧の領域を表すグラフ。
【図７】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図８】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図９】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１０】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１１】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１２】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１３】本発明の第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１４】図１３の変形例を表す概略断面図。
【符号の説明】
ＦＥＴ１，ＦＥＴ２ 完全空乏化トランジスタ
１，１’ 支持基板
２ 埋め込み絶縁膜
３ 層間絶縁膜
４ 素子分離領域
５，５’ ゲート側壁領域
６，６’ ゲート絶縁膜
７，７’ ソース・ドレイン領域
８，８’ ゲート電極
９，１０ バックゲートコンタクト電極
１１，１２ チャネル領域
１３，１４ バックゲート電極
１５，１６ チャネル領域
１７ 第１のフォトレジスト・マスク
１８，１８’，１９，１９’ バックゲート電極
２０ 電極分離領域
２１ 第２のフォトレジスト・マスク
２２ 第３のフォトレジスト・マスク
２３，２３’，２４，２４’ バックゲート電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a fully depleted MISFET (Metal Insulator Semiconductor Effect Transistor) formed in a semiconductor layer provided on a supporting substrate via an insulating film, and more particularly to a fully depleted MISFET having a back gate provided on the supporting substrate and It relates to the manufacturing method.
[0002]
[Prior art]
A field-effect transistor (FET) formed using an SOI (Silicon on Insulator), that is, a semiconductor layer (hereinafter, referred to as an SOI silicon layer) formed on an insulating film, is a low power consumption device such as an LSI for a portable information terminal, and a high-speed CPU. It is expected to be applied to high-speed operation circuits. In particular, a transistor in which the silicon layer in the channel region is completely depleted (hereinafter referred to as a fully depleted transistor) has an advantage that a problem relating to a substrate floating effect in a partially depleted transistor is reduced.
[0003]
Conventionally, as a circuit technology, a high-threshold transistor is inserted into a power supply line of a low-threshold logic circuit block as a switch, so that high-speed operation by the low-threshold circuit and switching of the high-threshold transistor are achieved. There has been proposed a technology that realizes a reduction in power consumption by reducing the threshold voltage, increases a sub-threshold leakage current at the time of OFF due to a decrease in threshold, and suppresses an increase in power consumption due to the increase. Hereinafter, the threshold refers to the threshold of the gate voltage. This MTCMOS (Multi-Threshold-Voltage CMOS) technology is expected to realize a low-voltage and high-speed circuit operation by being combined with an SOI device.
[0004]
Conventionally, an MTCMOS structure using a fully-depleted transistor has been known. However, an optimal MTCMOS structure that solves the problem of threshold variation due to fluctuations in the thickness of an SOI silicon layer, which is a problem unique to a fully-depleted transistor, is described below. Nothing was disclosed.
[0005]
For example, conventionally, as an element structure for changing the threshold value of a thin-film SOI-MOSFET, as disclosed in Japanese Patent Application Laid-Open No. 7-106579, the thickness of an SOI silicon layer or the thickness of a gate insulating film is reduced. There is known an example in which different threshold values of the MOSFET are set by changing the threshold value, and a voltage is applied to the back gate to control the threshold value during operation and during standby.
[0006]
However, this conventional example does not disclose any specific configuration for reducing the threshold sensitivity to fluctuations in the thickness of the SOI silicon layer.
[0007]
In particular, when a circuit composed of fully depleted transistors having different thresholds is formed on the same substrate and the same SOI silicon layer, for example, if the threshold setting is controlled by the impurity concentration of the channel region (hereinafter referred to as channel concentration), A fully depleted transistor having a large threshold has a problem that the threshold sensitivity to the fluctuation of the thickness of the SOI silicon layer is further increased because the channel concentration is increased, and the variation in the threshold is increased.
[0008]
Further, when an MTCMOS structure using a fully-depleted transistor having a back gate is formed, there is a problem that the number of manufacturing steps increases.
[0009]
As a manufacturing method for reducing the number of steps, for example, as disclosed in Japanese Patent Application Laid-Open No. 9-27553, four different thresholds are obtained by ion-implanting three channel implantation photoresist patterns in an overlapping manner. An example of forming an n-type MOSFET having a value is known.
[0010]
However, this conventional example is a manufacturing method in which only one MOSFET is considered, and the number of steps in the CMOS process has not been sufficiently reduced.
[0011]
As described above, in the conventional MTCMOS structure using the fully depleted transistors, it has been difficult to minimize the variation in each threshold. And, with respect to the increase in the number of manufacturing steps of the MTCMOS structure composed of the fully depleted transistor having the back gate electrode, a sufficient number of steps has not been reduced.
[0012]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a device structure for minimizing threshold variation in a fully depleted transistor having a back gate electrode, and a method for manufacturing an MTCMOS structure with a small number of manufacturing steps.
[0013]
[Means for Solving the Problems]
The first invention of the present application is directed to a first conductive type first semiconductor layer provided on an insulating film, a first gate insulating film provided on the first semiconductor layer, and a first gate insulating film provided on the first gate insulating film. A first gate electrode provided, a first field-effect transistor including a first back gate electrode provided under the first semiconductor layer via the insulating film,
A second semiconductor layer provided on the insulating film and having the same conductivity type and the same thickness as the first semiconductor layer; and a second semiconductor layer provided on the second semiconductor layer and having the same thickness as the first gate insulating film. A second gate insulating film, a second gate electrode provided on the second gate insulating film, and a second back gate electrode provided under the second semiconductor layer with the insulating film interposed therebetween; A second field effect transistor having a threshold higher than the threshold of the field effect transistor;
The said 1 Field effect transistor 1 The thickness of the semiconductor layer, the back gate voltage, and the 1 The impurity concentration of the semiconductor layer, the thickness of the second semiconductor layer of the second field effect transistor,
Gate voltage and Two The impurity concentration of the semiconductor layer is set so that the threshold value variation of each field effect transistor is minimized,An impurity concentration of the first semiconductor layer is lower than an impurity concentration of the second semiconductor layer, and a voltage of the first back gate electrode is higher than a voltage of the second back gate electrode. .

[0014]
The second invention of the present application relates to a buried insulating film, a channel region provided on the buried insulating film, a gate insulating film provided on the channel region, and a gate electrode provided on the gate insulating film. A semiconductor device having a back gate electrode provided under the channel region with the buried insulating film interposed therebetween, wherein the gate voltage threshold of the gate electrode is V_t, The flat band voltage of the channel region on the side of the gate insulating film is V_FB1, The flat band voltage of the channel region on the side of the buried insulating film is V_FB2, The Fermi potential of the channel region is Φ_F, The capacitance of the channel region is C_Si, The capacitance of the gate insulating film is C_ox1, The capacitance of the buried insulating film is C_ox2, The back gate voltage which is the voltage of the back gate electrode is V_G2, Unit elementary charge is q, and impurity concentration of the channel region is N_A, The permittivity of the channel region is ε_Si, The thickness of the channel region is t_Siage,
[0015]
(Equation 3)

[0016]
(Equation 4)

[0017]
The back gate voltage and the impurity concentration are determined with respect to a desired threshold value of the gate voltage and a desired film thickness of the channel region using two equations represented by the following formulas. Wherein the required back gate voltage is applied.
[0018]
A third invention of the present application is the semiconductor device according to the second invention of the present application, wherein the channel region is entirely depleted.
[0019]
According to a fourth aspect of the present invention, the interface state density in the band gap at the interface between the channel region and the buried insulating film is set to N._it2age,
C_ox2(C_ox2+ QN_it2) (2Φ_F+ V_FB2+ QN_it2/ C_ox2-V_G2)> QN_Aε_SiThe semiconductor device according to the third invention of the present application, characterized by satisfying the following relationship:
[0023]
According to the present invention, in a fully depleted transistor having a back gate electrode, the relationship between the impurity concentration of the channel region and the voltage of the back gate electrode can be set so as to minimize variation in threshold voltage.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0025]
(First Embodiment) FIG. 1 is a schematic sectional view of a semiconductor device according to a first embodiment of the present invention. 1 is a support substrate, 2 is a buried insulating film, 3 is an interlayer insulating film, 4 is an element isolation region, 5 and 5 'are gate side wall insulating films, 6 and 6' are gate insulating films, and 7 and 7 'are source / drain. Regions 8, 8 'are gate electrodes, 9, 10 are contact electrodes to the back gate electrode, 11 and 12 are channel regions of the same conductivity type, and 13 and 14 are back gate electrodes. The contacts to the gate, source, and drain are omitted. The features of the semiconductor device according to the present embodiment are that the thickness and the conductivity type of the SOI silicon layer (channel region) are the same, and in the case of two fully-depleted transistors having different thresholds, the channel concentration is low and the back gate is low. A transistor with a higher voltage has a lower threshold voltage, and a transistor with a higher channel concentration and a lower back gate voltage has a higher threshold voltage.
[0026]
Next, a device parameter setting method according to the present embodiment will be described.
[0027]
FIG. 2 shows an impurity in a channel region in which the variation in the threshold value becomes minimum with respect to a set gate voltage threshold value (hereinafter simply referred to as a threshold value) in a fully depleted transistor obtained by a device parameter setting method described later. 4 is a graph showing a relationship between a concentration (hereinafter, referred to as a channel concentration) and a back gate voltage. Here, a single-crystal silicon layer having a thickness of 20 nm is used as channel regions 11 and 12 which are SOI silicon layers, a silicon oxide film having a thickness of 30 nm is used as buried insulating film 2, and a silicon oxide film having a thickness of 3 nm is used as gate insulating film 6. Oxide film and 1 × 10 as gate electrode²⁰cm^-3N-type polysilicon (polycrystalline silicon), the support substrate 1 is made of n-type silicon for electrically separating the back gate electrodes 13 and 14, and the back gate electrodes 13 and 14 are made of p-type silicon. Model MOSFET was used as a model.
[0028]
As is clear from the graph of FIG. 2, the combination of the channel concentration and the back gate voltage that minimizes the variation in threshold with respect to the set threshold is determined as one set. Therefore, when forming the MTCMOS structure, which is the object of the present invention, it is necessary to set the channel concentration and the back gate voltage according to each set threshold value.
[0029]
For example, when the threshold value of the FET1 in FIG. 1 is set to 0.1 V and the threshold value of the FET2 is set to 0.4 V in this calculation, in this calculation, the channel concentration and the back gate voltage of the FET1 are set. 1.2 × 10¹⁷cm^-3, -0.8V, 2.4 × 10 for FET2¹⁷cm^-3, -3V.
[0030]
In other words, as shown in FIG. 2, the impurity concentration N of the channel regions 11 and 12 of the same conductivity type that minimizes the variation in the threshold value with respect to the threshold value to be set._AAnd back gate voltage V_G2Is determined. At this time, when the SOI silicon layer has the same thickness and different thresholds, for example, when setting device parameters of two fully depleted transistors, the lower the channel concentration and the higher the back gate voltage, the lower the threshold. In contrast, a transistor having a higher channel concentration and a lower back gate voltage is a transistor having a higher threshold.
[0031]
Hereinafter, a device parameter setting method will be described. In calculating the relationship shown in the graph of FIG. 2, a literature ("Electrical Characterization of Silicon-on-Insulator Material and Devices", by Sorin Cristroveanu and Seng, Sheng, as an equation representing the threshold value of a fully depleted transistor. , Kluer Academic Publishers, (1995)). Furthermore, in order to consider the quantum effect in the calculation of the threshold value, literatures (MJ van Dort et al., IEDM91 p495, (1991)), (JW Slotboom et al., IEEE trans. Electron Devices, vol. ED024) , No. 8, pp. 1123-1125 (1977)), ("Quantum Mechanics for Device Physics", written by David K. Ferry, translated by Nagaoka Yosuke et al., Maruzen, (1996)). I was helpful.
[0032]
FIG. 3 shows the silicon thickness t of the SOI layer of the fully depleted transistor._SiAnd threshold V_tIt is a graph showing the relationship with. Here, the model used in the calculation of FIG.¹⁷cm^-3, Back gate voltage V_G2Was set to -1V.
[0033]
The threshold value of the fully depleted transistor can be controlled by the back gate voltage, and the threshold value is determined by the surfaces of the channel regions 11 and 12 in contact with the buried insulating film 2 (hereinafter referred to as back surfaces). Is determined by the electronic state at. That is, the threshold value can be changed from the accumulation state to the inversion state by the back gate voltage, and the threshold value is substantially constant in the accumulation state and the inversion state.
[0034]
In FIG. 3, the threshold value when the back surface is in the accumulation state is represented by Vt, acc, and the threshold value when the back surface is in the inversion state is represented by Vt, inv. (In the hatched area in the figure).
[0035]
As shown in FIG._boxWhen = 100 nm, the threshold value decreases almost linearly as the thickness of the SOI silicon film decreases. However, the buried insulating film thickness t_boxAt 30 nm, the threshold value has a minimum value with respect to the SOI silicon film thickness as indicated by the arrow. At this time, the threshold sensitivity to the fluctuation of the SOI silicon film thickness is minimized, and the variation in the threshold value with respect to the SOI silicon film thickness is minimized.
[0036]
This is because the potential of the back surface is restricted by the potential of the back gate by capacitive coupling due to the thin buried insulating film. Since the potential difference between the surface and the back surface is always substantially constant, the surface electric field Es at the time of the threshold increases as the SOI becomes thinner. Therefore, since the threshold value is highly dependent on the surface electric field, there is an effect that the threshold value has a minimum point and increases with the SOI thinning.
[0037]
FIG. 2 is a graph of the conditions of the channel concentration and the back gate voltage at which the variation in threshold voltage is minimized with the SOI silicon film thickness and the buried insulating film thickness set in advance. In the description of the present embodiment, the SOI silicon film thickness is set to 20 nm and the buried insulating film thickness is set to 30 nm as shown in FIG. 2. However, the present invention is not limited to this film structure, and the threshold is applied to a second embodiment described later. If the value is in a range having a minimum value with respect to the SOI film thickness, other film thickness conditions can be set.
[0038]
Next, the calculation formula of the threshold value used in the present embodiment will be described.
[0039]
Gate voltage V of fully depleted transistor_G1And the surface potential is expressed by the following equation.
[0040]
(Equation 5)

[0041]
Where Φ_S1, Φ_S2Are Fermi potentials on the surfaces of the channel regions 11 and 12 in contact with the gate insulating film 6 and on the surface in contact with the buried insulating film 3, respectively. Φ_MS1Is the work function difference between the gate insulating film 6 and the gate electrode 8, Q_OX1Is the fixed charge density in the gate insulating film 6, C_OX1Is the capacitance of the gate insulating film 6, Q_inv1Is the inversion layer charge of the channel in the channel regions 11 and 12. And Q_deplRepresents the charge of the depletion layer in the channel region 4, the electron charge amount q, and the impurity density N of the channel regions 11 and 12._A, Thickness t of channel regions 11 and 12_siUsing -qN_At_siIs represented by Also, Fermi potential Φ_FIs the intrinsic carrier density n of silicon_i, Boltzmann's constant k, temperature T, and electron charge amount (unit elementary charge) q,
[0042]
(Equation 6)

[0043]
Is represented by The capacitance is, for example, in the case of the channel regions 11 and 12, the dielectric constant ε of silicon._Si, Film thickness t_SiUsing C_Si= Ε_Si/ T_SiIs represented by
[0044]
In the present invention, the case where the back surface whose threshold can be controlled by the back gate voltage is in the depletion state is used. The threshold value at this time is expressed by the following equation from equation (1).
[0045]
(Equation 7)

[0046]
Here, Vt is a threshold value. V_FB1, V_FB2Denotes a flat band voltage on the gate insulating film 6 side and the buried insulating film 2 side. C_ox2Is the capacitance of the buried insulating film 2. V_G2Represents a back gate voltage, and is effective under the condition that the back surface ranges from the accumulation state to the inversion state.
[0047]
Next, the derivation of FIG. 2 will be described.
[0048]
From Expression (3), the threshold sensitivity to the SOI film thickness is expressed by the following expression.
[0049]
(Equation 8)

[0050]
In the equation (4), the threshold sensitivity becomes minimum when it becomes zero. Therefore, parameters other than the SOI silicon film thickness and the buried insulating film thickness, the channel concentration, and the back gate voltage are set in advance by the equations (3) and (4). Then, the desired threshold value V_tSet. From the above equations (3) and (4), the channel density N that minimizes the threshold sensitivity at a desired threshold value_AAnd back gate voltage V_G2Can be requested.
[0051]
In this embodiment, in order to obtain the channel concentration and the back gate voltage shown in FIG. Therefore, at the time of parameter derivation, calculation taking into account the quantum effect is not performed. In order to perform more accurate calculations, numerical calculations including quantum effects are required.
[0052]
Further, in the above-described model calculation, the calculation was performed when n-type polysilicon was used for the n-type MISFET as the gate electrode. When a metal such as tungsten (W), aluminum (Al), or titanium nitride (TiN) is used for the gate electrode, the threshold becomes higher than that of the polysilicon gate. Therefore, it is necessary to apply a substrate bias positively to lower the threshold value. However, in CMOS, a forward bias is applied to the back gate formed by the n-type silicon layer of the p-type MISFET, and a current flows between the back gate electrodes. . When the substrate bias is positively applied, the back gate of the n-type MISFET is formed of an n-type silicon layer, and the back gate of the p-type MISFET is formed of a p-type silicon layer, thereby preventing conduction between the back gate electrodes. be able to.
[0053]
Next, a method of considering the surface quantum effect in the calculation of the threshold value will be described. In this calculation, the following equation was used as the increase amount of the surface band bending due to the surface quantization correction of the surface potential.
[0054]
(Equation 9)

[0055]
That is, the equation (5) indicates that the conductor E_cFrom the lowest energy level E₀Shift E to₀-E_c, Bandgap narrowing effect by addition of high-concentration channel impurity DE_gAnd the change of the surface potential E due to the shift Dz of the position where the surface charge density becomes maximum according to the quantum theory E_sDz.
[0056]
Next, the equation (5) will be described. Lowest energy level E₀Shift amount E to₀-E_cIs
[0057]
(Equation 10)

[0058]
Here, h represents Planck's constant, and m represents the effective mass of the carrier. Also, E_sIndicates a surface electric field, and is represented by the following equation.
[0059]
(Equation 11)

[0060]
In addition, the bandgap narrowing effect DE_gIs represented by the following equation.
[0061]
(Equation 12)

[0062]
E_sThe approximate expression of Dz is represented by the following expression.
[0063]
(Equation 13)

[0064]
FIG. 3 shows the SOI film thickness dependency of the threshold value obtained in consideration of the equations (1) to (9).
[0065]
Further, from the results of experiments performed by the present inventors, it has been found that there is an offset in the actually measured threshold value as compared with the theoretical calculation in this case. This may be because fixed charges exist on the SOI silicon side of the buried insulating film, or an increase in the effective thickness of the buried insulating film due to, for example, depletion of the back gate electrode. Considering these offsets in device parameter design, threshold variation can be almost minimized. For example, fixed charge density, buried insulation can be obtained by combining measured values and theoretical calculations in advance. It is preferable to grasp the effective film thickness of the film and design a device parameter that minimizes the threshold variation.
[0066]
As described above, the device parameter setting method according to the present embodiment is an effective method for minimizing threshold value variation.
[0067]
(Second Embodiment) The second embodiment shows the relationship among the back gate voltage, the back gate insulating film thickness, and the channel concentration that minimizes the variation in the threshold value. It does not matter. We also show that the theoretical calculation is consistent with the actual device.
[0068]
The threshold value of a fully depleted transistor is described in the literature (HK Limand JGG Fossum, “Threshold Voltage of of Thin-Film Silicon-on-Insulator (SOI) MOSFET's,” IEEE Trans.Electronic. vol.30, pp.1244-1251, 1983.), and is represented by equation (10).
[0069]
[Equation 14]

[0070]
Where Φ_FIs the Fermi potential of the channel region, V_FB1And V_FB2Is the flat band voltage of the gate electrode and the back gate electrode, C_ox1, C_ox2And C_SiAre the respective capacities of the gate insulating film, the buried insulating film and the depleted SOI silicon layer,_it1And N_it2Represents the interface state density in the band gap at the interface between the SOI silicon layer on the gate insulating film side and the buried insulating film side. In addition, the fixed charge density at the interface between the SOI silicon layer on the gate insulating film side and the buried insulating film side is taken into consideration by including it in the flat band voltage. The back gate voltage V described below_G2Is that the SOI silicon layer (back surface) on the side of the buried insulating film is in a depletion state and the threshold can be controlled by the back gate voltage.
[0071]
Hereinafter, using the equation (10), the design region in which the variation in the threshold value due to the variation in the thickness of the SOI silicon layer is minimized, that is, in the relationship between the threshold value and the thickness of the SOI silicon layer, the threshold value is determined to be minimum. The following conditions are shown.
[0072]
The condition under which the threshold value can be minimized is as follows:_SiAnd is obtained by differentiating with Equation (11).
[0073]
(Equation 15)
C_ox2(C_ox2+ QN_it2) (2Φ_F+ V_FB2+ QN_it2/ C_ox2-V_G2)> QN_Aε_Si  (11)
Where N_AIs the channel impurity density, ε_SiRepresents the dielectric constant of the SOI silicon layer.
[0074]
FIG. 4 shows the thickness dependence of the threshold value of the SOI-MOSFET depending on the thickness of the SOI silicon layer, based on the measurement results and the theory including the expression (10) and the surface quantum effect described in the first embodiment. The result of theoretical calculation by calculation is shown.
[0075]
The transistor used for the actual measurement has a gate oxide film thickness of 108 nm, a back gate oxide film (buried oxide film) of 5.6 nm, and a channel concentration of 1.2 × 10 irrespective of each SOI film thickness.¹⁷cm^-3The gate electrode is Boron 1 × 10¹⁷cm^-3The added p-type silicon layer and the back gate electrode are n-type Poly silicon. The interface state density at the interface of the SOI silicon layer between the gate oxide film and the buried oxide film is 1 × 10¹¹cm^-2eV^-1It is. The points in FIG. 4 show the actual measurement results.
[0076]
On the other hand, the line in FIG. 4 shows the result of theoretical calculation. The conditions for matching with the actual measurement result were as follows: the gate insulating film thickness was 119 nm, and the negative fixed charges in the buried insulating film were 4 × 10¹¹cm^-2Except that the buried insulating film thickness is 5.6 nm and the channel impurity density is 2 × 10¹⁷cm^-3, The impurity density of the p-type gate electrode is 1 × 10¹⁷cm^-3And a value within the error range of the actual measurement value. This indicates that the theoretical calculation of Expression (10) is in good agreement with the measured value.
[0077]
In FIG. 4, the back gate voltage at which the variation in the threshold value is minimum is at −0.4 and −0.8 V. At 0 V, the threshold value increases as the thickness of the SOI silicon layer decreases. It is monotonically decreasing. Then, in FIG. 4, each value of the device parameter when the threshold value becomes minimum satisfies the conditional expression of Expression (11).
[0078]
Hereinafter, an example of the range of the device parameter obtained from Expression (11) will be described. FIG. 5 shows a region of the back gate voltage where the variation in the threshold value with respect to the thickness of the back gate oxide film (buried oxide film) can be minimized. FIG. 5 shows that the channel concentration is 1 × 10¹⁷cm^-3It was time. It is possible to minimize threshold variation within a voltage range (in the direction of the arrow) smaller than the back gate voltage shown by the line in FIG.
[0079]
FIG. 6 shows a region of the back gate voltage in which variation in threshold value with respect to channel concentration can be minimized. In FIG. 6, the back gate insulating film thickness was 10 nm (solid line) and 30 nm (dotted line), and the concentration of the back gate electrode was the same as the channel concentration. It is possible to minimize the threshold variation within a range of the back gate voltage smaller than the back gate voltage of each line in FIG.
[0080]
5 and 6 do not consider the interface state and the fixed charge. Therefore, in an actual device, the back gate voltage application range may change due to these effects. If the back gate voltage is within the range as shown in FIG. 5 or FIG. 6, it is possible to control the threshold fluctuation with respect to the thickness of the SOI silicon layer to a minimum.
[0081]
As described above, if the device parameters of the fully depleted transistor satisfy Expression (11), the variation in the threshold value with respect to the thickness of the SOI silicon layer can be minimized.
[0082]
(Third Embodiment) The third embodiment aims at simplifying the manufacturing process in realizing the device structure shown in the first embodiment.
[0083]
FIGS. 7 to 13 are schematic sectional views of main steps according to the third embodiment of the present invention. As shown in FIG. 7, a p-type silicon substrate as the support substrate 1, a silicon oxide film with a thickness of about 30 nm as the buried insulating film 2, and p-type silicon films with SOI layers 11, 12, 15, and 16 for about 20 nm, for example, An SOI substrate made of a silicon layer is used. An element isolation region 4 is formed on the SOI substrate to form a transistor region. Since the method of manufacturing the SOI substrate and the method of forming the element isolation region are not essential in the present invention, they are not particularly described here.
[0084]
Next, ion implantation for the back gate electrode and ion implantation for the channel are performed using the first photoresist mask 17 as shown in FIG. In the first photoresist mask 17,pThe back gate electrodes 18 and 19 of the n-type MOSFET, the region 20 for electrical isolation between the substrate and the back gate of the n-type MOSFET, and a pattern for channel ion implantation are formed.
[0085]
After the formation of the photoresist mask 17, an n-type dopant such as phosphorus is introduced into the substrate 1 at an acceleration voltage of about 70 KeV so that the peak impurity concentration is 1 × 10 5.¹⁷-10²⁰cm^-3Ion implantation is performed to the extent that n-type back gate electrode regions 18 and 19 and an electrode separation region 20 are formed on the support substrate 1 made of p-type silicon.
[0086]
Next, as shown in FIG. 9, the same photoresist mask 17 is used to add an n-type dopant such as phosphorus to the SOI silicon layers 11, 12, 15 and 16 at an acceleration voltage of about 20 KeV and an impurity concentration of 1 × 10¹⁷cm^-3Ion implantation is performed to a degree.
[0087]
The above-described ion implantation of the n-type back gate electrodes 18 and 19 and the n-type channel is performed using the same photoresist mask 17, thereby simplifying the manufacturing process. The back gate electrode may be formed by first performing ion implantation of the channel, which is the reverse of the order of the above-described ion implantation process.
[0088]
Subsequently, as shown in FIG. 10, an n-type dopant such as phosphorus is ion-implanted into the SOI silicon layers 12 and 15 serving as channel regions using the second photoresist mask 21 at an acceleration voltage of about 20 KeV. 2.5 × 10 impurity concentration with implantation¹⁷cm^-3Degree. In FIG. 10, (n +) is used to indicate that the n-type impurity density of the SOI silicon layers 12 and 15 is increased.
[0089]
Next, as shown in FIG. 11, ion implantation of the back gate electrodes 23 and 24 of the n-type MOSFET and the channel is performed using the third photoresist mask 22.
[0090]
That is, the peak impurity concentration of boron is set to 2 × 10¹⁷cm^-3From 2 × 10²⁰cm^-3Ion implantation is performed to a degree. At this time, p-type back gate electrode regions 23 and 24 are formed in the n-type electrode separation region 20.
[0091]
Then, as shown in FIG. 12, a p-type dopant such as boron is applied to the SOI silicon layers 11 and 12 serving as channel regions at an acceleration voltage of about 10 KeV and an impurity density of boron is 3 using the same third photoresist mask 22. .5 × 10¹⁷cm^-3Ion implantation is performed to a degree.
[0092]
Until now, the SOI silicon layers 11 and 12 have 1 × 10¹⁷cm^-3, 2.5 × 10¹⁷cm^-3N-type impurities are contained, and p-type impurities are implanted this time to form p-type silicon regions, and the channel concentration of SOI silicon layers 11 and 12 is 2.5 × 10¹⁷cm^-3, 1 × 10¹⁷cm^-3As a result, SOI silicon regions having different channel concentrations can be formed by one ion implantation of the p-type dopant.
[0093]
Then, as shown in FIG. 13, a gate electrode 8 and a source / drain region 7 are formed, and a p-type MOSFET having a higher threshold, a p-type MOSFET having a lower threshold, and a threshold To form an MTCMOS structure including an n-type MOSFET having a high threshold voltage and an n-type MOSFET having a low threshold value. In this structure, it is desirable that the contact to the back gate electrode be made from the SOI side through an element isolation and buried insulating film.
[0094]
As in the first photoresist mask described above, ion implantation of the back gate and channel of the n-type MOSFET is performed using the same third photoresist mask. This reduces the number of masks and the number of steps. Note that the order of the ion implantation step may be reversed, and the back gate electrode may be formed by first performing ion implantation of the channel.
[0095]
In the present embodiment, two n-type and p-type MOSFET fully depleted transistors having different threshold values have been described, but the present invention is not limited to this. Further, the arrangement of the structure is not limited to that shown in the drawing. Although the manufacturing steps other than the main steps are not particularly described, for example, a silicon oxide film may be formed on the surface as a protective film, and a photoresist may be formed and ion implantation may be performed thereon.
[0096]
Further, as described in the first embodiment, the back gate voltage of the n-type MISFET may be positively applied in order to lower the threshold value, for example, when the gate becomes a metal gate. As described above, in the CMOS structure, when the back gate voltage is forward biased between the back gate electrodes, it is necessary to change the structure of the back gate electrode in order to prevent conduction between the back gates. That is, for example, in the structure of FIG. 13, when a positive voltage is applied to the back gate of the n-type MISFET and a negative voltage is applied to the back gate of the p-type MISFET, the thyristor structure causes a forward conduction state. Therefore, as shown in FIG. 14, the back gate of the n-type MISFET is made of n-type silicon (21 ', 24'), and the back gate of the p-type MISFET is made of p-type silicon (18 ', 19'). The back gate voltage for setting the threshold value varies with this, but can be easily estimated by calculation.
[0097]
The embodiment of the invention has been described with reference to the specific examples. However, the present invention is not limited to the above embodiments.
[0098]
For example, as a method for forming the insulating film, a method for forming an oxide film by thermal oxidation, a method for forming an oxide film by injecting oxygen with a low acceleration energy of about 30 keV, a method for depositing a silicon oxide film, A method of depositing a silicon nitride film, a method of combining these methods, or a method of thermally nitriding a silicon oxide film or forming a nitrided oxide film for oxidizing a silicon nitride film may be used. In addition, other methods for converting silicon into a silicon oxide film or a silicon nitride film, such as a method of implanting oxygen ions into deposited silicon or a method of oxidizing deposited silicon, may be used.
[0099]
In addition, a silicon nitride film, a tantalum oxide film, a titanium oxide film, a ferroelectric film such as strontium titanate, barium titanate, and lead zirconium titanate, a monolayer film of a paraelectric film, or a composite thereof is formed on these insulating films. It is also possible to use a membrane.
[0100]
Although not particularly mentioned in the above-described embodiments, the element isolation includes trench isolation, STI (shallow trench isolation), LOCOS element isolation film, recessed LOCOS method, improved LOCOS method, Alternatively, for example, mesa-type isolation other than SOI in a region to be an element isolation, or field shield isolation may be used, or these may be combined.
[0101]
Further, in the above-described specific example, p-type Si is used for the SOI layer, but n-type Si, GaAs, or InP may be used instead.
[0102]
Where only the n-type MISFET is described in the specific example, a p-type MISFET may be applied. In this case, the n-type in the above embodiment is read as p-type and the p-type is read as n-type. As for the species, As, P, Sb, etc. may be read as any of In, B, etc., and for ion implantation, As, P, Sb may be read as any of In, B, BF2.
[0103]
Further, the gate electrode is made of polycrystalline silicon, single crystal silicon, porous (porous) silicon, amorphous silicon, SiGe mixed crystal, SiC mixed crystal, GaAs, W, Ta, Ti, Hf, Co, Pt, Pd, TiN. Metal or silicide can be used. Further, these may have a laminated structure.
[0104]
Further, in the above-described embodiment, only the structure in which the semiconductor layer is flat is described. However, the thickness of the source / drain region may be larger than that of the channel region. For example, a recessed channel (Recessed channel) structure may be used. The silicon layer in the channel region may be thinned by etching or sacrificial oxidation, or a silicon layer may be formed in the source / drain, such as an elevated source / drain structure. May be deposited to make the film thicker than the channel region.
[0105]
Further, in addition to the above-described structure, a partially depleted transistor formed of, for example, a thick silicon layer may be formed on the same substrate, or by reducing the channel concentration in the same silicon layer as the above-described structure. The resulting partially depleted transistor may be formed. Alternatively, the structure may be such that the MISFET is formed on the same substrate on which the above-described structure is formed, but at a place where the buried insulating film is partially removed and bulk silicon is formed.
[0106]
In this embodiment, two different threshold values are set in the MTCMOS structure. However, the present invention is not limited to the two threshold values, and other threshold values may be set. .
[0107]
In addition, various modifications can be made without departing from the spirit of the present invention.
[0108]
The present invention is implemented in the form described above, and has the effects described below.
[0109]
First, according to the present invention, it is possible to set a desired threshold value while keeping the threshold value fluctuation due to the fluctuation of the SOI silicon film thickness, which is a problem in the fully depleted transistor, almost kept to a minimum.
[0110]
In addition, it is possible to configure a circuit in which threshold variation is almost minimized at desired different thresholds on an SOI substrate having the same SOI silicon film thickness. Therefore, it is possible to form an MTCMOS structure with less variation in the threshold value with respect to the fluctuation of the SOI film thickness and more uniform characteristics than before.
[0111]
As described above, in the MTCMOS structure having a small threshold variation, in the high threshold transistor used as the power switch, the threshold variation is suppressed, so that the sub-threshold which occurs when the threshold voltage varies to the low threshold side is reduced. An increase in power consumption due to an increase in leakage current can be kept small. In addition, low-threshold transistors used in a logic circuit block reduce variations in delay time in a logic circuit, such as suppressing an increase in delay time due to a decrease in current drivability caused by an increase in threshold value. Since it can be maintained, the present invention can realize a high-speed and stable circuit operation with small variation in power consumption.
[0112]
Further, in the formation of the MTCMOS formed of a fully depleted transistor having a back gate, the number of masks can be reduced by using a common mask for the channel and the back gate.
[0113]
In addition, by using a method of repeatedly implanting impurity ions to set a plurality of different threshold values, adaptation to a channel and back gate common mask is facilitated. As a result, the back gate electrodes of all MISFETs of the same conductivity type can be formed with one mask, so that occurrence of short circuit of the back gate electrodes due to misalignment or the like can be prevented.
[0114]
Further, by implanting an n-type or p-type impurity having a higher concentration into the channel region containing the p-type or n-type impurity, the attribute of the channel region is changed. That is, by simultaneously implanting n-type or p-type impurities into channel regions containing p-type or n-type impurities having different concentrations in advance, it becomes possible to form n-type or p-type channel regions having different concentrations. . This is an effective manufacturing method for reducing the number of steps in forming the MTCMOS.
[0115]
Also, due to the features of this manufacturing process, for example, when an nMISFET is formed first and then a pMISFET is formed, the channel region of the pMISFET contains p-type impurities at substantially the same concentration as the p-type impurity of the channel region of the nMISFET. May be.
[0116]
In addition, since the mask pattern is used for both the channel and the back gate, it is necessary to perform ion implantation for forming an impurity region for electrically isolating the back gate. Therefore, the impurity is also contained in the element isolation region. May be deposited at the separation / silicon interface.
[0117]
As described above, according to the present invention, in the MTCMOS structure including the fully depleted transistors, the optimum channel concentration and the back gate voltage that minimize the variation at the desired threshold value with respect to the set SOI substrate structure. With this configuration, it is possible to form a transistor structure having a desired threshold value while keeping the variation in the threshold value with respect to the fluctuation of the SOI silicon film thickness almost minimum. As a manufacturing method for realizing this structure, the number of masks is reduced by forming a channel and a back gate with a common mask, and the number of steps is reduced by repeatedly implanting p and n dopant ions. As described above, the semiconductor device according to the present invention and the method for manufacturing the same have great industrial advantages.
[0118]
【The invention's effect】
According to the present invention, it is possible to provide a device structure for minimizing threshold variation in a fully depleted transistor having a back gate electrode, and a manufacturing method for manufacturing an MTCMOS structure with a small number of manufacturing steps.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a graph showing a relationship between a threshold value, a channel concentration, and a back gate voltage of a fully-depleted transistor obtained by the device parameter setting method according to the first embodiment.
FIG. 3 shows the silicon thickness t of the SOI layer of the fully depleted transistor._SiAnd threshold V_tA graph showing the relationship with.
FIG. 4 is a graph showing an actual measurement result and a theoretical calculation result regarding a film thickness dependency in which a threshold value of an SOI-MOSFET according to a second embodiment of the present invention depends on a film thickness of an SOI silicon layer.
FIG. 5 is a graph showing a region of a back gate voltage in which a variation in threshold can be minimized when a channel concentration is constant according to a second embodiment of the present invention.
FIG. 6 is a graph showing a region of a back gate voltage in which a variation in a threshold can be minimized when a back gate oxide film is fixed according to a second embodiment of the present invention.
FIG. 7 is a schematic process sectional view illustrating a main part manufacturing process according to a third embodiment of the present invention.
FIG. 8 is a schematic process cross-sectional view illustrating a main part manufacturing process according to a third embodiment of the present invention.
FIG. 9 is a schematic process cross-sectional view illustrating a main part manufacturing process according to a third embodiment of the present invention.
FIG. 10 is a schematic process cross-sectional view illustrating a main part manufacturing process according to a third embodiment of the present invention.
FIG. 11 is a schematic process sectional view illustrating a manufacturing process of a main part according to a third embodiment of the present invention.
FIG. 12 is a schematic process sectional view illustrating a main part manufacturing process according to a third embodiment of the present invention.
FIG. 13 is a schematic process sectional view illustrating a manufacturing process of a main part according to a third embodiment of the present invention.
FIG. 14 is a schematic sectional view showing a modification of FIG.
[Explanation of symbols]
FET1, FET2 Fully depleted transistor
1,1 'support substrate
2 Buried insulating film
3 interlayer insulation film
4 Element isolation area
5,5 'gate sidewall region
6,6 'gate insulating film
7,7 'source / drain region
8,8 'gate electrode
9,10 Back gate contact electrode
11,12 channel area
13,14 back gate electrode
15, 16 channel area
17 First photoresist mask
18, 18 ', 19, 19' back gate electrode
20 electrode separation area
21 Second photoresist mask
22 Third photoresist mask
23, 23 ', 24, 24' back gate electrode

Claims (4)

A first semiconductor layer of a first conductivity type provided on the insulating film, a first gate insulating film provided on the first semiconductor layer, and a first gate electrode provided on the first gate insulating film A first field-effect transistor including a first back gate electrode provided under the first semiconductor layer with the insulating film interposed therebetween;
A second semiconductor layer provided on the insulating film and having the same conductivity type and the same thickness as the first semiconductor layer; and a second semiconductor layer provided on the second semiconductor layer and having the same thickness as the first gate insulating film. A second gate insulating film, a second gate electrode provided on the second gate insulating film, and a second back gate electrode provided under the second semiconductor layer with the insulating film interposed therebetween; A second field effect transistor having a threshold higher than the threshold of the field effect transistor;
The thickness of the first semiconductor layer of the first field effect transistor, the impurity concentration of the back gate voltage and the first semiconductor layer, the thickness of the second semiconductor layer of the second field effect transistor, the back gate voltage and The impurity concentration of the second semiconductor layer is set so as to minimize the variation in the threshold value of each field effect transistor. The impurity concentration of the first semiconductor layer is lower than the impurity concentration of the second semiconductor layer. A semiconductor device, wherein the voltage of one back gate electrode is higher than the voltage of the second back gate electrode. A buried insulating film, a channel region provided on the buried insulating film, a gate insulating film provided on the channel region, a gate electrode provided on the gate insulating film, and In a semiconductor device having a back gate electrode provided via a buried insulating film, a threshold of a gate voltage of the gate electrode is V _t , a flat band voltage of the channel region on the gate insulating film side is V _FB1 , The flat band voltage on the buried insulating film side of the channel region is V _FB2 , the Fermi potential of the channel region is Φ _F , the capacitance of the channel region is C _Si , the capacitance of the gate insulating film is C _ox1 , the capacitance C _ox2, the back gate voltage is a voltage of the back gate electrode V _G2, units containing A load q, the impurity concentration N _A of the channel region, wherein the dielectric constant of the channel region epsilon _Si, the thickness of the channel region and t _Si,

By using two equations represented by the following formula, the back gate voltage and the impurity concentration are determined with respect to a desired threshold value of the gate voltage and a desired thickness of the channel region. A semiconductor device provided with the required back gate voltage. 3. The semiconductor device according to claim 2, wherein the entire channel region is depleted. The interface state density in the band gap at the interface of the channel region on the buried insulating film side is N _it2 ,
C _ox2 (C _ox2 + _{qN it2} ) (2Φ _F + V _FB2 + _{qN it2} / C _ox2 −V _G2 )> _{qN A} ε _Si
4. The semiconductor device according to claim 3, wherein the following relationship is satisfied.

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