JP3426928B2 - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000001312 dry etching Methods 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 14
- 238000005259 measurement Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 140
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 32
- 229910052710 silicon Inorganic materials 0.000 description 32
- 239000010703 silicon Substances 0.000 description 32
- 238000009826 distribution Methods 0.000 description 25
- 230000015556 catabolic process Effects 0.000 description 17
- 238000000034 method Methods 0.000 description 11
- 239000000203 mixture Substances 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004630 atomic force microscopy Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体素子に
係わり、特に埋め込み絶縁ゲート構造を有する電力用バ
イポーラトランジスタ(injection enhanced insulated
gate bipolar transistor)（以下、ＩＥＧＴと略する）
に関する。
係わり、特に埋め込み絶縁ゲート構造を有する電力用バ
イポーラトランジスタ(injection enhanced insulated
gate bipolar transistor)（以下、ＩＥＧＴと略する）
に関する。
【０００２】
【従来の技術】ＥＳＴ（Emitter Switched thyristo
r）、ＭＣＴ（MOS Controlled Thyristor）等の絶縁ゲ
ート構造を利用した電圧駆動型の電力用半導体素子は、
サイリスタ等の電流駆動型の電力用半導体素子と比較し
て、駆動回路の簡略化が容易である。
r）、ＭＣＴ（MOS Controlled Thyristor）等の絶縁ゲ
ート構造を利用した電圧駆動型の電力用半導体素子は、
サイリスタ等の電流駆動型の電力用半導体素子と比較し
て、駆動回路の簡略化が容易である。
【０００３】しかしながら、この種の絶縁ゲート構造を
有する電力用半導体素子は、オン電圧が高いという問題
があった。このような問題を解決するために、絶縁ゲー
ト構造として埋め込み絶縁ゲート構造を用いることが提
案されている（特開平５−２４３５６１号）。
有する電力用半導体素子は、オン電圧が高いという問題
があった。このような問題を解決するために、絶縁ゲー
ト構造として埋め込み絶縁ゲート構造を用いることが提
案されている（特開平５−２４３５６１号）。
【０００４】図１に、従来のＩＥＧＴの断面斜視図を示
す。
す。
【０００５】高濃度のｐ＋型エミッタ層１上に、ｎ型バ
ッファ層２、高抵抗のｎ−型ベース層３、ｐ型ベース層
４が順次積層されている。
ッファ層２、高抵抗のｎ−型ベース層３、ｐ型ベース層
４が順次積層されている。
【０００６】ｐ型ベース層４の表面には部分的に高濃度
のｎ＋型エミッタ層５が形成されている。この例では、
図中横方向に延びる複数本の細長いエミッタ層５が形成
されている。このｎ＋型エミッタ層５が形成された側の
素子表面には、ｎ＋型エミッタ層５と直交し、かつｎ＋
型エミッタ層５からｐ型ベース層４を介してｎ−型ベー
ス層３に達するトレンチ溝が複数個形成されている。こ
れらトレンチ溝内にはゲート酸化膜６を介してゲート電
極７が埋め込み形成されている。ｐ型ベース層４および
ｎ＋型エミッタ層５の表面にはカソード電極９が層間絶
縁膜１０を介して設けられている。カソード電極９は層
間絶縁膜１０に設けられスルーホールを介してｎ＋型エ
ミッタ層５に接続されている。
のｎ＋型エミッタ層５が形成されている。この例では、
図中横方向に延びる複数本の細長いエミッタ層５が形成
されている。このｎ＋型エミッタ層５が形成された側の
素子表面には、ｎ＋型エミッタ層５と直交し、かつｎ＋
型エミッタ層５からｐ型ベース層４を介してｎ−型ベー
ス層３に達するトレンチ溝が複数個形成されている。こ
れらトレンチ溝内にはゲート酸化膜６を介してゲート電
極７が埋め込み形成されている。ｐ型ベース層４および
ｎ＋型エミッタ層５の表面にはカソード電極９が層間絶
縁膜１０を介して設けられている。カソード電極９は層
間絶縁膜１０に設けられスルーホールを介してｎ＋型エ
ミッタ層５に接続されている。
【０００７】ｐ＋型エミッタ層１のｎ型バッファ層２と
反対側の表面の全面にはアノード電極８が設けられる。
反対側の表面の全面にはアノード電極８が設けられる。
【０００８】ゲート電極７が埋め込み形成されるトレン
チ溝の深さ、幅および間隔は、素子がサイリスタ動作を
しないにもかかわらず、サイリスタ並の低いオン電圧が
得られるように最適設計されている。最適設計とは、ｎ
＋型エミッタ層５からｎ−型ベース層３への電子の注入
効率を高くすると同時に、ＭＯＳ部の電圧降下を下げる
ような設計であり、これによりｎ−型ベース層３内のｎ
＋型エミッタ層５側に蓄積されるキャリア密度を高くで
き、低いオン電圧を得られる。
チ溝の深さ、幅および間隔は、素子がサイリスタ動作を
しないにもかかわらず、サイリスタ並の低いオン電圧が
得られるように最適設計されている。最適設計とは、ｎ
＋型エミッタ層５からｎ−型ベース層３への電子の注入
効率を高くすると同時に、ＭＯＳ部の電圧降下を下げる
ような設計であり、これによりｎ−型ベース層３内のｎ
＋型エミッタ層５側に蓄積されるキャリア密度を高くで
き、低いオン電圧を得られる。
【０００９】しかし、図１に示した埋め込み絶縁ゲート
構造を有する電力用半導体素子は、ゲート電極を素子表
面上に設ける絶縁ゲート構造を有する電力用半導体素子
よりも低いオン電圧を得ることができるが、ゲート電極
を素子表面上に設ける絶縁ゲート構造を有する電力用半
導体素子よりもゲート耐圧が低いという致命的な欠点が
ある。
構造を有する電力用半導体素子は、ゲート電極を素子表
面上に設ける絶縁ゲート構造を有する電力用半導体素子
よりも低いオン電圧を得ることができるが、ゲート電極
を素子表面上に設ける絶縁ゲート構造を有する電力用半
導体素子よりもゲート耐圧が低いという致命的な欠点が
ある。
【００１０】さらに、図１に示した埋め込み絶縁ゲート
構造を有する電力用半導体素子は、ゲート電極を素子表
面上に設ける絶縁ゲート構造を有する電力用半導体素子
よりも低いオン電圧を得ることができるが、シミュレー
ションで求めた理論値通りの低いオン電圧を得ることは
できなかった。
構造を有する電力用半導体素子は、ゲート電極を素子表
面上に設ける絶縁ゲート構造を有する電力用半導体素子
よりも低いオン電圧を得ることができるが、シミュレー
ションで求めた理論値通りの低いオン電圧を得ることは
できなかった。
【００１１】さらに、ｎ−型ベース層３内に突出してい
る部分のトレンチ溝の深さをＴ（μｍ）、ハーフセルの
長さをＷ（μｍ）とし、ＴとＴ・Ｗとオン電圧との関係
を調べると、オン電圧が最小値を取るＴ・Ｗの値は、Ｔ
の値が変化してもシミュレーションで求めた理論上は変
わらないはずであるが、実際はＴが変化すると、Ｔ・Ｗ
の値が変化してしまい、オン電圧を最小にする素子設計
が容易ではなかった。
る部分のトレンチ溝の深さをＴ（μｍ）、ハーフセルの
長さをＷ（μｍ）とし、ＴとＴ・Ｗとオン電圧との関係
を調べると、オン電圧が最小値を取るＴ・Ｗの値は、Ｔ
の値が変化してもシミュレーションで求めた理論上は変
わらないはずであるが、実際はＴが変化すると、Ｔ・Ｗ
の値が変化してしまい、オン電圧を最小にする素子設計
が容易ではなかった。
【００１２】
【発明が解決しようとする課題】このように従来の電力
用半導体装置にはゲート耐圧が低い、オン電圧が高い、
Ｔの変化に伴いオン電圧が最小となるＴ・Ｗの値が変化
してしまうという欠点がある。
用半導体装置にはゲート耐圧が低い、オン電圧が高い、
Ｔの変化に伴いオン電圧が最小となるＴ・Ｗの値が変化
してしまうという欠点がある。
【００１３】本発明は上述した事情に対処すべくなされ
たもので、第１の目的は埋め込み絶縁ゲート構造を有す
る電力用半導体素子において、ゲート耐圧を高くするこ
とである。
たもので、第１の目的は埋め込み絶縁ゲート構造を有す
る電力用半導体素子において、ゲート耐圧を高くするこ
とである。
【００１４】本発明の第２の目的は埋め込み絶縁ゲート
構造を有する電力用半導体素子において、オン電圧を低
くすることである。
構造を有する電力用半導体素子において、オン電圧を低
くすることである。
【００１５】本発明の第３の目的は埋め込み絶縁ゲート
構造を有する電力用半導体素子において、Ｔの値が変化
してもオン電圧が最小値を取るＴ・Ｗの値が不変とする
ことである。
構造を有する電力用半導体素子において、Ｔの値が変化
してもオン電圧が最小値を取るＴ・Ｗの値が不変とする
ことである。
【００１６】
【課題を解決するための手段】前記課題を解決し目的を
達成するために、本発明は以下に示す手段を用いてい
る。
達成するために、本発明は以下に示す手段を用いてい
る。
【００１７】本発明に係る第１の電力用半導体装置は、
第１導電型エミッタ層と、この第１導電型エミッタ層上
に形成された高抵抗の第２導電型ベース層と、この第２
導電型ベース層の表面に形成された第１導電型ベース層
と、この第１導電型ベース層の表面に選択的に形成され
た第２導電型エミッタ層と、この第２導電型エミッタ層
の表面から前記第１導電型ベース層を介して前記第２導
電型ベース層に達する深さの複数の溝内に、ゲート絶縁
膜を介して埋め込み形成されたゲート電極と、前記第１
導電型エミッタ層に設けられた第１の主電極と、前記第
２導電型エミッタ層および前記第１導電型ベース層に設
けられた第２の主電極とを具備してなり、前記ゲート絶
縁膜下の前記第２導電型エミッタ層、前記第１導電型ベ
ース層および前記第２導電型ベース層の表面の平均ラフ
ネスが０．６ｎｍ以下であることを特徴とする。
第１導電型エミッタ層と、この第１導電型エミッタ層上
に形成された高抵抗の第２導電型ベース層と、この第２
導電型ベース層の表面に形成された第１導電型ベース層
と、この第１導電型ベース層の表面に選択的に形成され
た第２導電型エミッタ層と、この第２導電型エミッタ層
の表面から前記第１導電型ベース層を介して前記第２導
電型ベース層に達する深さの複数の溝内に、ゲート絶縁
膜を介して埋め込み形成されたゲート電極と、前記第１
導電型エミッタ層に設けられた第１の主電極と、前記第
２導電型エミッタ層および前記第１導電型ベース層に設
けられた第２の主電極とを具備してなり、前記ゲート絶
縁膜下の前記第２導電型エミッタ層、前記第１導電型ベ
ース層および前記第２導電型ベース層の表面の平均ラフ
ネスが０．６ｎｍ以下であることを特徴とする。
【００１８】本発明による第１の電力用半導体装置によ
れば、ゲート電極を素子表面上に設ける絶縁ゲート構造
を有する電力用半導体装置とほぼ同等な高いゲート耐圧
を呈することができる。
れば、ゲート電極を素子表面上に設ける絶縁ゲート構造
を有する電力用半導体装置とほぼ同等な高いゲート耐圧
を呈することができる。
【００１９】本発明に係る第２の電力用半導体装置は、
第１の半導体装置と同一の構成要素を有し、ただし、前
記ゲート絶縁膜下の前記第２導電型エミッタ層、前記第
１導電型ベース層および前記第２導電型ベース層の表面
の平均ラフネスが０．３ｎｍ以下であることを特徴とす
る。
第１の半導体装置と同一の構成要素を有し、ただし、前
記ゲート絶縁膜下の前記第２導電型エミッタ層、前記第
１導電型ベース層および前記第２導電型ベース層の表面
の平均ラフネスが０．３ｎｍ以下であることを特徴とす
る。
【００２０】本発明による第２の電力用半導体装置によ
れば、ほぼシミュレーションで求めた理論値通りの低い
オン電圧を呈することができる。さらに、第２の電力用
半導体装置によれば、Ｔの値が変化してもオン電圧が最
小値を取るＴ・Ｗの値が不変である。本発明に係る第３
の電力用半導体装置は、第１導電型エミッタ層と、前記
第１導電型エミッタ層上に形成された高抵抗の第２導電
型ベース層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ベース層と、前記第１導電型ベース層の
表面に部分的に形成された複数の第２導電型エミッタ層
と、前記第２導電型エミッタ層の表面から前記第１導電
型ベース層を介して前記第２導電型ベース層に達する深
さの複数の溝内に、ゲート絶縁膜を介して埋め込み形成
されたゲート電極と、前記第１導電型エミッタ層に設け
られた第１の主電極と、前記第２導電型エミッタ層およ
び前記第１導電型ベース層に設けられた第２の主電極と
を具備してなり、前記複数の溝は第１の方向に沿って平
行に設けられ、第２導電型エミッタ層と第１導電型ベー
ス層が第１の方向に沿って交互に配列され第１の方向に
沿った第１領域と、第２導電型エミッタ層と第１導電型
ベース層が第１の方向に沿って交互に配列され第１の方
向に沿った第２領域とが、第１領域内の第２導電型エミ
ッタ層が第２領域内の第１導電型ベース層と対向し、第
２領域内の第２導電型エミッタ層が第１領域内の第１導
電型ベース層と対向するように前記複数の第２導電型エ
ミッタ層は前記第１導電型ベース層の表面に形成されて
いることを特徴とする。本発明による第３の電力用半導
体装置によれば、溝を横切るどの位置についても第２導
電型エミッタ層を横切るため、溝に直角な方向のキャリ
ア分布は場所によって異なることが無く、オン電圧をシ
ミュレーションで求めた理論値通り低くすることが出来
る。
れば、ほぼシミュレーションで求めた理論値通りの低い
オン電圧を呈することができる。さらに、第２の電力用
半導体装置によれば、Ｔの値が変化してもオン電圧が最
小値を取るＴ・Ｗの値が不変である。本発明に係る第３
の電力用半導体装置は、第１導電型エミッタ層と、前記
第１導電型エミッタ層上に形成された高抵抗の第２導電
型ベース層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ベース層と、前記第１導電型ベース層の
表面に部分的に形成された複数の第２導電型エミッタ層
と、前記第２導電型エミッタ層の表面から前記第１導電
型ベース層を介して前記第２導電型ベース層に達する深
さの複数の溝内に、ゲート絶縁膜を介して埋め込み形成
されたゲート電極と、前記第１導電型エミッタ層に設け
られた第１の主電極と、前記第２導電型エミッタ層およ
び前記第１導電型ベース層に設けられた第２の主電極と
を具備してなり、前記複数の溝は第１の方向に沿って平
行に設けられ、第２導電型エミッタ層と第１導電型ベー
ス層が第１の方向に沿って交互に配列され第１の方向に
沿った第１領域と、第２導電型エミッタ層と第１導電型
ベース層が第１の方向に沿って交互に配列され第１の方
向に沿った第２領域とが、第１領域内の第２導電型エミ
ッタ層が第２領域内の第１導電型ベース層と対向し、第
２領域内の第２導電型エミッタ層が第１領域内の第１導
電型ベース層と対向するように前記複数の第２導電型エ
ミッタ層は前記第１導電型ベース層の表面に形成されて
いることを特徴とする。本発明による第３の電力用半導
体装置によれば、溝を横切るどの位置についても第２導
電型エミッタ層を横切るため、溝に直角な方向のキャリ
ア分布は場所によって異なることが無く、オン電圧をシ
ミュレーションで求めた理論値通り低くすることが出来
る。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明によ
る埋め込み絶縁ゲート構造を有する電力用半導体装置の
実施形態を説明する。
る埋め込み絶縁ゲート構造を有する電力用半導体装置の
実施形態を説明する。
【００２２】（第１実施形態）第１実施形態は概略構造
は図１に示した従来例と同じであるので、詳細な説明は
省略する。第１実施形態が従来例と異なるのは、ゲート
酸化膜６の下のトレンチ溝側壁及び底面のシリコン（ｎ
＋型エミッタ層５、ｐ型ベース層４、及びｎ−型ベース
層３）に存在する微小な凹凸を無くし、すなわち平均ラ
フネスをある値以下と非常に小さくした点である。平均
ラフネスは次のように定義される。
は図１に示した従来例と同じであるので、詳細な説明は
省略する。第１実施形態が従来例と異なるのは、ゲート
酸化膜６の下のトレンチ溝側壁及び底面のシリコン（ｎ
＋型エミッタ層５、ｐ型ベース層４、及びｎ−型ベース
層３）に存在する微小な凹凸を無くし、すなわち平均ラ
フネスをある値以下と非常に小さくした点である。平均
ラフネスは次のように定義される。
【００２３】
ここで、Ｎは測定箇所の数、ｈｉはｉ番目（ｉ＝１〜任
意の正整数）の測定箇所の高さ（基準面からの高さ）で
ある。
意の正整数）の測定箇所の高さ（基準面からの高さ）で
ある。
【００２４】この平均ラフネスを小さくする理由を先ず
説明する。図１に示した埋め込み絶縁ゲート構造を有す
る電力用半導体素子においてゲート耐圧が低下する原
因、およびシミュレーションで求めた理論値通りのオン
電圧が得られない原因は、ともに、図２に示すようなト
レンチ溝の側壁および底面のシリコンに存在する微小な
凹凸１１にあると考えられる。すなわち、ゲート耐圧に
ついては、この凹凸によりゲート酸化膜６の厚さにバラ
ツキが生じることが原因であると考えられる。オン電圧
については、この凹凸１１により、トレンチ溝の側壁お
よび底面に形成されるチャネル中を流れる電子の移動度
が小さくなり、これによりｎ＋型エミッタ層５からｎ−
型ベース層３への電子の注入効率が低下することが原因
であると考えられる。
説明する。図１に示した埋め込み絶縁ゲート構造を有す
る電力用半導体素子においてゲート耐圧が低下する原
因、およびシミュレーションで求めた理論値通りのオン
電圧が得られない原因は、ともに、図２に示すようなト
レンチ溝の側壁および底面のシリコンに存在する微小な
凹凸１１にあると考えられる。すなわち、ゲート耐圧に
ついては、この凹凸によりゲート酸化膜６の厚さにバラ
ツキが生じることが原因であると考えられる。オン電圧
については、この凹凸１１により、トレンチ溝の側壁お
よび底面に形成されるチャネル中を流れる電子の移動度
が小さくなり、これによりｎ＋型エミッタ層５からｎ−
型ベース層３への電子の注入効率が低下することが原因
であると考えられる。
【００２５】そこで、この考えの正当性を立証するため
に、トレンチ溝の側壁および底面の平均ラフネスの値が
異なる試料を作成して比較したところ、平均ラフネスの
値が小さくなるほどゲート耐圧が高くなるとともに、オ
ン電圧が低下することが分かった。
に、トレンチ溝の側壁および底面の平均ラフネスの値が
異なる試料を作成して比較したところ、平均ラフネスの
値が小さくなるほどゲート耐圧が高くなるとともに、オ
ン電圧が低下することが分かった。
【００２６】試料１
ｐ＋型エミッタ層１、ｎ型バッファ層２、ｐ型ベース層
４およびｎ＋型エミッタ層５が形成されているシリコン
ウェハ（比抵抗４５０Ω・ｃｍ、厚さ５５０μｍ）上に
酸化膜を形成する。この酸化膜上に分子量分布が数桁に
及ぶ通常のレジストを塗布し、最適時間で露光した後、
現像して、レジストパターンを作成した。このレジスト
パターンの側壁および底面の平均ラフネスは１．５ｎｍ
であった。本明細書では、平均ラフネスを求めるのに必
要なデータはＡＦＭ（Atomic Force Microscopy ：原子
間力顕微鏡）による測定により収集した。
４およびｎ＋型エミッタ層５が形成されているシリコン
ウェハ（比抵抗４５０Ω・ｃｍ、厚さ５５０μｍ）上に
酸化膜を形成する。この酸化膜上に分子量分布が数桁に
及ぶ通常のレジストを塗布し、最適時間で露光した後、
現像して、レジストパターンを作成した。このレジスト
パターンの側壁および底面の平均ラフネスは１．５ｎｍ
であった。本明細書では、平均ラフネスを求めるのに必
要なデータはＡＦＭ（Atomic Force Microscopy ：原子
間力顕微鏡）による測定により収集した。
【００２７】次にレジストパターンをエッチングマスク
として、酸化膜をＲＩＥ（ReactiveIon Etching）して
酸化膜パターンを形成した。ガス組成の最適値は、ＣＨ
Ｆ３: ＳＦ６＝４５: ２であるが、ここでは、ＣＨ
Ｆ３: ＳＦ６＝５５: ２とした。このとき、酸化膜パタ
ーンの側壁および底面の平均ラフネスは２．３ｎｍであ
った。
として、酸化膜をＲＩＥ（ReactiveIon Etching）して
酸化膜パターンを形成した。ガス組成の最適値は、ＣＨ
Ｆ３: ＳＦ６＝４５: ２であるが、ここでは、ＣＨ
Ｆ３: ＳＦ６＝５５: ２とした。このとき、酸化膜パタ
ーンの側壁および底面の平均ラフネスは２．３ｎｍであ
った。
【００２８】次にレジストパターンを剥離した後、酸化
膜パターンをエッチングマスクとして、ＲＩＥによりシ
リコンウェハにトレンチ溝を形成した。ガス組成の最適
値は、ＨＢｒ：ＳｉＦ４：Ｏ２＝１４０: ２：１．５で
あるが、この組成でＲＩＥを行った。このとき、トレン
チ溝側壁および底面のシリコンの平均ラフネスは７．７
ｎｍであった。
膜パターンをエッチングマスクとして、ＲＩＥによりシ
リコンウェハにトレンチ溝を形成した。ガス組成の最適
値は、ＨＢｒ：ＳｉＦ４：Ｏ２＝１４０: ２：１．５で
あるが、この組成でＲＩＥを行った。このとき、トレン
チ溝側壁および底面のシリコンの平均ラフネスは７．７
ｎｍであった。
【００２９】最後に、トレンチ溝内に厚さ１００ｎｍの
ゲート酸化膜６を形成した後、ゲート電極７を埋め込み
形成した。このとき、ゲート酸化膜６下のトレンチ溝側
壁および底面のシリコンの平均ラフネスは１．５ｎｍで
あった。これはゲート酸化膜６の形成時にトレンチ溝側
壁および底面のシリコンが平滑化されたからである。
ゲート酸化膜６を形成した後、ゲート電極７を埋め込み
形成した。このとき、ゲート酸化膜６下のトレンチ溝側
壁および底面のシリコンの平均ラフネスは１．５ｎｍで
あった。これはゲート酸化膜６の形成時にトレンチ溝側
壁および底面のシリコンが平滑化されたからである。
【００３０】試料１のゲート耐圧は２５Ｖであった。
【００３１】図３は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが１．５ｎｍである試料１のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが１．５ｎｍである試料１のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００３２】図から、どのＴの場合も、オン電圧の最小
値は３Ｖ以上となり、オン電圧はあまり低減していない
ことが分かる。
値は３Ｖ以上となり、オン電圧はあまり低減していない
ことが分かる。
【００３３】さらに、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１
６μｍの場合、それぞれＴ・Ｗ＝１６μｍ２、Ｔ・Ｗ＝
３２μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電
圧の値が最小となり、オン電圧の値が最小となるＴ・Ｗ
の値はＴの値によって変わってしまうことが分かる。
６μｍの場合、それぞれＴ・Ｗ＝１６μｍ２、Ｔ・Ｗ＝
３２μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電
圧の値が最小となり、オン電圧の値が最小となるＴ・Ｗ
の値はＴの値によって変わってしまうことが分かる。
【００３４】試料２
試料２の埋め込みゲート構造の形成方法は、ガス組成を
最適値のＣＨＦ３: ＳＦ６＝４５: ２にして酸化膜をＲ
ＩＥしたこと以外は試料１のそれと同じである。
最適値のＣＨＦ３: ＳＦ６＝４５: ２にして酸化膜をＲ
ＩＥしたこと以外は試料１のそれと同じである。
【００３５】試料２のトレンチ溝側壁および底面のシリ
コンの平均ラフネスは０．９ｎｍであり、ゲート耐圧は
３７Ｖであった。
コンの平均ラフネスは０．９ｎｍであり、ゲート耐圧は
３７Ｖであった。
【００３６】図４は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．９ｎｍである試料２のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．９ｎｍである試料２のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００３７】図から、どのＴの場合も、オン電圧の最小
値は３Ｖ未満となり、試料１に比べてオン電圧が全体的
に低くなっていることが分かる。
値は３Ｖ未満となり、試料１に比べてオン電圧が全体的
に低くなっていることが分かる。
【００３８】また、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１６
μｍの場合、それぞれＴ・Ｗ＝３２μｍ２、Ｔ・Ｗ＝４
８μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるＴ・Ｗの
値はＴの値によって変わってしまうが、試料１に比べれ
ばＴの依存性は低くなっていることが分かる。
μｍの場合、それぞれＴ・Ｗ＝３２μｍ２、Ｔ・Ｗ＝４
８μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるＴ・Ｗの
値はＴの値によって変わってしまうが、試料１に比べれ
ばＴの依存性は低くなっていることが分かる。
【００３９】試料３
試料３の埋め込みゲート構造の形成方法は、以下の通り
である。
である。
【００４０】試料１、試料２とは異なり、分子量分布が
ほぼ１桁、つまり分子量分布が狭いレジストを用い、最
適時間で露光した後、現像してレジストパターンを作成
した。酸化膜のＲＩＥはガス組成を最適値のＣＨＦ３:
ＳＦ６＝４５: ２にして行なったが、シリコンウェハの
ＲＩＥはガス組成を最適値からずれたＨＢｒ：Ｓｉ
Ｆ４：Ｏ２＝１４０: ２：０．５で行なった。
ほぼ１桁、つまり分子量分布が狭いレジストを用い、最
適時間で露光した後、現像してレジストパターンを作成
した。酸化膜のＲＩＥはガス組成を最適値のＣＨＦ３:
ＳＦ６＝４５: ２にして行なったが、シリコンウェハの
ＲＩＥはガス組成を最適値からずれたＨＢｒ：Ｓｉ
Ｆ４：Ｏ２＝１４０: ２：０．５で行なった。
【００４１】試料３のトレンチ溝側壁および底面のシリ
コンの平均ラフネスは０．６ｎｍであり、ゲート耐圧は
５７Ｖであった。
コンの平均ラフネスは０．６ｎｍであり、ゲート耐圧は
５７Ｖであった。
【００４２】図５は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．６ｎｍである試料３のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．６ｎｍである試料３のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００４３】図から、試料１、試料２に比べてオン電圧
が全体的に低くなっていることが分かる。
が全体的に低くなっていることが分かる。
【００４４】また、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１６
μｍの場合、それぞれＴ・Ｗ＝５０μｍ２、Ｔ・Ｗ＝５
８μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるＴ・Ｗの
値はＴの値によって変わってしまうが、試料１、試料２
に比べればＴの依存性は非常に低くなっていることが分
かる。
μｍの場合、それぞれＴ・Ｗ＝５０μｍ２、Ｔ・Ｗ＝５
８μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるＴ・Ｗの
値はＴの値によって変わってしまうが、試料１、試料２
に比べればＴの依存性は非常に低くなっていることが分
かる。
【００４５】試料４
試料４では、次のようにして埋め込みゲート構造を形成
した。
した。
【００４６】試料３と同様に、分子量分布がほぼ１桁で
ある分子量分布が狭いレジストを用いた。ただし、最適
時間の２倍かけて露光した後、現像してレジストパター
ンを作成した。一方、酸化膜のＲＩＥは、最適ガス組成
のＣＨＦ３: ＳＦ６＝４５：２で行い、シリコンウェハ
のＲＩＥは、最適ガス組成のＨＢｒ: ＳｉＦ４：Ｏ２＝
１４０：２：１．５で行った。
ある分子量分布が狭いレジストを用いた。ただし、最適
時間の２倍かけて露光した後、現像してレジストパター
ンを作成した。一方、酸化膜のＲＩＥは、最適ガス組成
のＣＨＦ３: ＳＦ６＝４５：２で行い、シリコンウェハ
のＲＩＥは、最適ガス組成のＨＢｒ: ＳｉＦ４：Ｏ２＝
１４０：２：１．５で行った。
【００４７】試料４のトレンチ溝側壁および底面のシリ
コンの平均ラフネスは０．４ｎｍであり、ゲート耐圧は
５９Ｖであった。
コンの平均ラフネスは０．４ｎｍであり、ゲート耐圧は
５９Ｖであった。
【００４８】図６は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．４ｎｍである試料４のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．４ｎｍである試料４のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００４９】図から、試料１、試料２、試料３に比べて
オン電圧が全体的に低くなっていることが分かる。
オン電圧が全体的に低くなっていることが分かる。
【００５０】また、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１６
μｍの場合、それぞれＴ・Ｗ＝６０μｍ２、Ｔ・Ｗ＝６
２μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるＴ・Ｗの
値はＴによって変わっているが、試料１、試料２、試料
３に比べればＴの依存性はさらに低くなっていることが
分かる。
μｍの場合、それぞれＴ・Ｗ＝６０μｍ２、Ｔ・Ｗ＝６
２μｍ２、Ｔ・Ｗ＝６４μｍ２の近傍においてオン電圧
の値が最小となり、オン電圧の値が最小となるＴ・Ｗの
値はＴによって変わっているが、試料１、試料２、試料
３に比べればＴの依存性はさらに低くなっていることが
分かる。
【００５１】試料５
埋め込みゲート構造の形成方法は、最適時間で露光した
後、レジストの現像を行なったこと以外は試料４のそれ
と同じである。
後、レジストの現像を行なったこと以外は試料４のそれ
と同じである。
【００５２】試料５のトレンチ溝側壁および底面のシリ
コンの平均ラフネスは０．３ｎｍであり、ゲート耐圧は
６１Ｖであった。
コンの平均ラフネスは０．３ｎｍであり、ゲート耐圧は
６１Ｖであった。
【００５３】図７は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．３ｎｍである試料５のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．３ｎｍである試料５のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００５４】図から、試料４よりもオン電圧が低くなっ
ていることが分かる。
ていることが分かる。
【００５５】また、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１６
μｍの場合、全てＴ・Ｗ＝６４μｍ２の近傍においてオ
ン電圧の値が最小となり、オン電圧の値が最小となるＴ
・Ｗの値はＴの値に関係なく、一定になっていることが
分かる。
μｍの場合、全てＴ・Ｗ＝６４μｍ２の近傍においてオ
ン電圧の値が最小となり、オン電圧の値が最小となるＴ
・Ｗの値はＴの値に関係なく、一定になっていることが
分かる。
【００５６】試料６
埋め込みゲート構造の形成方法は、試料５のそれとほぼ
同じである。すなわち、トレンチ溝の側壁および底面を
ＣＤＥによって積極的に平滑化した後にゲート酸化膜６
を形成した点が、試料５と異なっている。
同じである。すなわち、トレンチ溝の側壁および底面を
ＣＤＥによって積極的に平滑化した後にゲート酸化膜６
を形成した点が、試料５と異なっている。
【００５７】試料６のトレンチ溝側壁および底面のシリ
コンの平均ラフネスは０．２ｎｍであり、ゲート耐圧は
６２Ｖであった。
コンの平均ラフネスは０．２ｎｍであり、ゲート耐圧は
６２Ｖであった。
【００５８】図８は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．２ｎｍである試料６のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．２ｎｍである試料６のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００５９】図から、試料５に比べてオン電圧が僅かに
低くなっていることが分かる。
低くなっていることが分かる。
【００６０】また、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１６
μｍの場合、試料５と同様に、全てＴ・Ｗ＝６４μｍ２
の近傍においてオン電圧の値が最小となり、オン電圧の
値が最小となるＴ・Ｗの値はＴの値に関係なく、一定に
なっていることが分かる。
μｍの場合、試料５と同様に、全てＴ・Ｗ＝６４μｍ２
の近傍においてオン電圧の値が最小となり、オン電圧の
値が最小となるＴ・Ｗの値はＴの値に関係なく、一定に
なっていることが分かる。
【００６１】試料７
埋め込みゲート構造の形成方法は、試料５のそれとほぼ
同じである。すなわち、トレンチ溝の側壁および底面を
犠牲酸化によって積極的に平滑化した点が試料５と異な
っている。
同じである。すなわち、トレンチ溝の側壁および底面を
犠牲酸化によって積極的に平滑化した点が試料５と異な
っている。
【００６２】試料７のトレンチ溝側壁および底面のシリ
コンの平均ラフネスは０．１ｎｍであり、ゲート耐圧は
６２Ｖであった。
コンの平均ラフネスは０．１ｎｍであり、ゲート耐圧は
６２Ｖであった。
【００６３】図９は、図１に示した素子において、ゲー
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．１ｎｍである試料７のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
ト酸化膜６下のトレンチ溝の側壁および底面のシリコン
の平均ラフネスが０．１ｎｍである試料７のＴとＴ・Ｗ
とオン電圧との関係を示す特性図である。
【００６４】図から、試料５に比べてオン電圧が僅かに
低くなっていることが分かる。
低くなっていることが分かる。
【００６５】また、Ｔ＝４μｍ、Ｔ＝８μｍ、Ｔ＝１６
μｍの場合、試料５、試料６と同様に、全てＴ・Ｗ＝６
４μｍ２の近傍においてオン電圧の値が最小となり、オ
ン電圧の値が最小となるＴ・Ｗの値はＴの値に関係な
く、一定になっていることが分かる。
μｍの場合、試料５、試料６と同様に、全てＴ・Ｗ＝６
４μｍ２の近傍においてオン電圧の値が最小となり、オ
ン電圧の値が最小となるＴ・Ｗの値はＴの値に関係な
く、一定になっていることが分かる。
【００６６】試料１〜試料７の測定結果をまとめると、
次表のようになる。
次表のようになる。
【００６７】
【表１】
【００６８】これからゲート酸化膜６下のトレンチ溝の
側壁および底面のシリコンの平均ラフネスが０．６ｎｍ
以下になると、ゲート耐圧は十分に大きくなる（ゲート
電極を素子表面上に設ける絶縁ゲート構造を有する電力
用半導体素子とほぼ同等となる）ことが分かる。
側壁および底面のシリコンの平均ラフネスが０．６ｎｍ
以下になると、ゲート耐圧は十分に大きくなる（ゲート
電極を素子表面上に設ける絶縁ゲート構造を有する電力
用半導体素子とほぼ同等となる）ことが分かる。
【００６９】さらに、埋め込み絶縁ゲート構造のチャネ
ル移動度が素子表面にゲートを設ける構造のものと同じ
とした場合、平均ラフネスの値が小さくなるほどオン電
圧はシミュレーションで求めた理論値に近くなり、さら
に平均ラフネスの値が０．３ｎｍ以下であると、オン電
圧は十分に低くなるとともに、オン電圧の値が最小とな
るＴ・Ｗの値はＴの値に関係なく一定になることが分か
る。オン電圧の値が最小となるＴ・Ｗの値はＴに関係な
く一定になると、オン電圧の値が最小となるように素子
を設計することが容易である。
ル移動度が素子表面にゲートを設ける構造のものと同じ
とした場合、平均ラフネスの値が小さくなるほどオン電
圧はシミュレーションで求めた理論値に近くなり、さら
に平均ラフネスの値が０．３ｎｍ以下であると、オン電
圧は十分に低くなるとともに、オン電圧の値が最小とな
るＴ・Ｗの値はＴの値に関係なく一定になることが分か
る。オン電圧の値が最小となるＴ・Ｗの値はＴに関係な
く一定になると、オン電圧の値が最小となるように素子
を設計することが容易である。
【００７０】なお、試料５〜試料７では、オン電圧の値
が最小となるＴ・Ｗの値は６４μｍ２で一致したが、こ
のＴ・Ｗの値は、ウェハの比抵抗や厚さに依存するもの
で、ウェハの比抵抗や厚さが変われば一般には変わる。
が最小となるＴ・Ｗの値は６４μｍ２で一致したが、こ
のＴ・Ｗの値は、ウェハの比抵抗や厚さに依存するもの
で、ウェハの比抵抗や厚さが変われば一般には変わる。
【００７１】以上詳述したように本実施形態によれば、
ゲート絶縁膜下の第２導電型エミッタ層、第１導電型ベ
ース層および第２導電型ベース層の表面の平均ラフネス
を０．６ｎｍ以下にすることにより、従来よりもゲート
耐圧が高い埋め込み絶縁ゲート構造を有する電力用半導
体素子が実現できる。さらに、平均ラフネスを０．３ｎ
ｍ以下にすることにより、従来よりもオン電圧が低く、
しかも、オン電圧の値が最小となるＴ・Ｗの値はＴの値
に関係なく一定になり、素子設計が容易な埋め込み絶縁
ゲート構造を有する電力用半導体素子が実現できる。
ゲート絶縁膜下の第２導電型エミッタ層、第１導電型ベ
ース層および第２導電型ベース層の表面の平均ラフネス
を０．６ｎｍ以下にすることにより、従来よりもゲート
耐圧が高い埋め込み絶縁ゲート構造を有する電力用半導
体素子が実現できる。さらに、平均ラフネスを０．３ｎ
ｍ以下にすることにより、従来よりもオン電圧が低く、
しかも、オン電圧の値が最小となるＴ・Ｗの値はＴの値
に関係なく一定になり、素子設計が容易な埋め込み絶縁
ゲート構造を有する電力用半導体素子が実現できる。
【００７２】次に本発明の他の実施形態を説明する。以
下の実施形態で第１実施形態と対応する部分は同一参照
数字を付して詳細な説明は省略する。
下の実施形態で第１実施形態と対応する部分は同一参照
数字を付して詳細な説明は省略する。
【００７３】（第２実施形態）第１実施形態はオン電圧
をシミュレーションで求めた理論値通り低くするため
に、平均ラフネスを小さくする方法を取ったが、第２実
施形態では、別のアプローチでオン電圧を低くする。
をシミュレーションで求めた理論値通り低くするため
に、平均ラフネスを小さくする方法を取ったが、第２実
施形態では、別のアプローチでオン電圧を低くする。
【００７４】図１の構造の素子が理論値通りのオン電圧
を得られない第２の理由として、素子表面のトレンチ溝
の形状、そのためカソード電極の形状が直線状であるた
め、溝の長手方向とそれに直交する方向ではキャリア分
布が異なり、２次元的に均一なキャリア分布が得られな
かったからであることも考えられる。
を得られない第２の理由として、素子表面のトレンチ溝
の形状、そのためカソード電極の形状が直線状であるた
め、溝の長手方向とそれに直交する方向ではキャリア分
布が異なり、２次元的に均一なキャリア分布が得られな
かったからであることも考えられる。
【００７５】図１０は図１に示す埋め込み絶縁ゲート構
造の電力用半導体素子の表面のトレンチ溝（ゲート電極
７）とカソード電極９の配置を示す平面図である。トレ
ンチ溝の長手方向（図中縦方向）Ａ−Ａ’に沿ったキャ
リア分布は図１１に示すように比較的均一である。しか
し、トレンチ溝の長手方向に直交する方向（図中横方
向）Ｂ−Ｂ’に沿ったキャリア分布は図１２に示すよう
に場所によってかなり変動する。このように、長手方向
とそれに直交する方向ではキャリア分布が異なることが
オン電圧を高くする原因である。
造の電力用半導体素子の表面のトレンチ溝（ゲート電極
７）とカソード電極９の配置を示す平面図である。トレ
ンチ溝の長手方向（図中縦方向）Ａ−Ａ’に沿ったキャ
リア分布は図１１に示すように比較的均一である。しか
し、トレンチ溝の長手方向に直交する方向（図中横方
向）Ｂ−Ｂ’に沿ったキャリア分布は図１２に示すよう
に場所によってかなり変動する。このように、長手方向
とそれに直交する方向ではキャリア分布が異なることが
オン電圧を高くする原因である。
【００７６】第２実施形態は、図１の構造の代わりに、
図１３に示すように構成されている。
図１３に示すように構成されている。
【００７７】高濃度のｐ＋型エミッタ層３１上に、ｎ型
バッファ層３２、高抵抗のｎ−型ベース層３３、ｐ型ベ
ース層３４が順次積層されている。
バッファ層３２、高抵抗のｎ−型ベース層３３、ｐ型ベ
ース層３４が順次積層されている。
【００７８】ｐ型ベース層３４の表面には部分的に高濃
度のｎ＋型エミッタ層３５が形成されている。細長いエ
ミッタ層３５は中心に対して４回対称となるように形成
されている。このｎ＋型エミッタ層３５が形成された側
の素子表面には、ｎ＋型エミッタ層３５と直交し、かつ
ｎ＋型エミッタ層３５からｐ型ベース層３４を介してｎ
−型ベース層３３に達するトレンチ溝が複数個形成され
ている。すなわち、トレンチ溝（ゲート酸化膜３７）の
平面形状は、図１４に示すように同心の複数の正方形領
域として形成される。図１４は図１３に示す埋め込み絶
縁ゲート構造の電力用半導体素子のトレンチ溝（ゲート
電極３７）とカソード電極３９の配置を示す平面図であ
る。図１４の破線部が図１３の部分である。これらトレ
ンチ溝内にはゲート酸化膜３６を介してゲート電極３７
が埋め込み形成されている。
度のｎ＋型エミッタ層３５が形成されている。細長いエ
ミッタ層３５は中心に対して４回対称となるように形成
されている。このｎ＋型エミッタ層３５が形成された側
の素子表面には、ｎ＋型エミッタ層３５と直交し、かつ
ｎ＋型エミッタ層３５からｐ型ベース層３４を介してｎ
−型ベース層３３に達するトレンチ溝が複数個形成され
ている。すなわち、トレンチ溝（ゲート酸化膜３７）の
平面形状は、図１４に示すように同心の複数の正方形領
域として形成される。図１４は図１３に示す埋め込み絶
縁ゲート構造の電力用半導体素子のトレンチ溝（ゲート
電極３７）とカソード電極３９の配置を示す平面図であ
る。図１４の破線部が図１３の部分である。これらトレ
ンチ溝内にはゲート酸化膜３６を介してゲート電極３７
が埋め込み形成されている。
【００７９】ｐ＋型エミッタ層３１のｎ型バッファ層３
２と反対側の表面にはアノード電極３８が設けられ、ｐ
型ベース層３４およびｎ＋型エミッタ層３５の表面には
カソード電極３９が層間絶縁膜４０を介して設けられて
いる。カソード電極３９も、図１４に示すように同心の
複数の正方形領域として形成される。
２と反対側の表面にはアノード電極３８が設けられ、ｐ
型ベース層３４およびｎ＋型エミッタ層３５の表面には
カソード電極３９が層間絶縁膜４０を介して設けられて
いる。カソード電極３９も、図１４に示すように同心の
複数の正方形領域として形成される。
【００８０】このように第２実施形態によれば、素子表
面のキャリア分布は４回対称になり、二次元的に均一な
キャリア分布を得ることが出来るので、オン電圧を理論
値通り低くすることが出来る。なお、トレンチ溝、カソ
ード電極３９の形成領域の外輪郭、内輪郭は正方形に限
らず、円形でもよい。
面のキャリア分布は４回対称になり、二次元的に均一な
キャリア分布を得ることが出来るので、オン電圧を理論
値通り低くすることが出来る。なお、トレンチ溝、カソ
ード電極３９の形成領域の外輪郭、内輪郭は正方形に限
らず、円形でもよい。
【００８１】（第３実施形態）第３実施形態はさらに別
のアプローチでオン電圧を低くする。
のアプローチでオン電圧を低くする。
【００８２】図１の構造の素子が理論値通りのオン電圧
を得られない第３の理由として、素子表面において図１
５に示すようにｎ＋型エミッタ層５、ｐ型ベース層４が
横一直線に並んでいるため、トレンチ溝に直角な方向の
キャリア分布を考えた時、トレンチ溝を横切る位置に応
じて異なるからであることが考えられる。
を得られない第３の理由として、素子表面において図１
５に示すようにｎ＋型エミッタ層５、ｐ型ベース層４が
横一直線に並んでいるため、トレンチ溝に直角な方向の
キャリア分布を考えた時、トレンチ溝を横切る位置に応
じて異なるからであることが考えられる。
【００８３】溝の長手方向に直交する方向（図中横方
向）の線Ｃ−Ｃ’、及び線Ｄ−Ｄ’に沿ったキャリア分
布を図１６に示す。すなわち、電子を注入できるｎ＋型
エミッタ層５を横切る線Ｃ−Ｃ’の場合、キャリア濃度
は高く、しかも場所によってかなり変動する。電子を注
入できないｐ型ベース層４を横切る線Ｄ−Ｄ’の場合、
キャリア濃度は低く、しかも場所によって変動しない。
このように場所によってキャリア分布が異なることがオ
ン電圧を高くする原因である。
向）の線Ｃ−Ｃ’、及び線Ｄ−Ｄ’に沿ったキャリア分
布を図１６に示す。すなわち、電子を注入できるｎ＋型
エミッタ層５を横切る線Ｃ−Ｃ’の場合、キャリア濃度
は高く、しかも場所によってかなり変動する。電子を注
入できないｐ型ベース層４を横切る線Ｄ−Ｄ’の場合、
キャリア濃度は低く、しかも場所によって変動しない。
このように場所によってキャリア分布が異なることがオ
ン電圧を高くする原因である。
【００８４】第３実施形態は、図１の構造の代わりに、
図１７に示すように構成されている。
図１７に示すように構成されている。
【００８５】高濃度のｐ＋型エミッタ層５１上に、ｎ型
バッファ層５２、高抵抗のｎ−型ベース層５３、ｐ型ベ
ース層５４が順次積層されている。
バッファ層５２、高抵抗のｎ−型ベース層５３、ｐ型ベ
ース層５４が順次積層されている。
【００８６】ｐ型ベース層５４の表面には部分的に高濃
度のｎ＋型エミッタ層５５が形成されている。この例で
は、図中横方向に延びる複数本の細長いエミッタ層５５
が形成されている。ただし、図１とは異なり、ｎ＋型エ
ミッタ層５５は横一直線に形成されているのではなく、
図１８に示すように千鳥状（ジグザグに）に形成されて
いる。すなわち、１つのセル（図１８中の破線で囲まれ
た部分）の半分を境に同じ列を見ると、右側はｐ型ベー
ス層５４（あるいはｎ＋型エミッタ層５５）が、左側は
ｎ＋型エミッタ層５５（あるいはｐ型ベース層５４）が
配置される。
度のｎ＋型エミッタ層５５が形成されている。この例で
は、図中横方向に延びる複数本の細長いエミッタ層５５
が形成されている。ただし、図１とは異なり、ｎ＋型エ
ミッタ層５５は横一直線に形成されているのではなく、
図１８に示すように千鳥状（ジグザグに）に形成されて
いる。すなわち、１つのセル（図１８中の破線で囲まれ
た部分）の半分を境に同じ列を見ると、右側はｐ型ベー
ス層５４（あるいはｎ＋型エミッタ層５５）が、左側は
ｎ＋型エミッタ層５５（あるいはｐ型ベース層５４）が
配置される。
【００８７】他は、図１と同じである。すなわち、この
ｎ＋型エミッタ層５５が形成された側の素子表面には、
ｎ＋型エミッタ層５５と直交し、かつｎ＋型エミッタ層
５５からｐ型ベース層５４を介してｎ−型ベース層５３
に達するトレンチ溝が複数個形成されている。これらト
レンチ溝内にはゲート酸化膜５６を介してゲート電極５
７が埋め込み形成されている。ｐ型ベース層５４および
ｎ＋型エミッタ層５５の表面にはカソード電極５９が層
間絶縁膜６０を介して設けられている。カソード電極５
９は層間絶縁膜６０に設けられスルーホールを介してｎ
＋型エミッタ層５５に接続されている。
ｎ＋型エミッタ層５５が形成された側の素子表面には、
ｎ＋型エミッタ層５５と直交し、かつｎ＋型エミッタ層
５５からｐ型ベース層５４を介してｎ−型ベース層５３
に達するトレンチ溝が複数個形成されている。これらト
レンチ溝内にはゲート酸化膜５６を介してゲート電極５
７が埋め込み形成されている。ｐ型ベース層５４および
ｎ＋型エミッタ層５５の表面にはカソード電極５９が層
間絶縁膜６０を介して設けられている。カソード電極５
９は層間絶縁膜６０に設けられスルーホールを介してｎ
＋型エミッタ層５５に接続されている。
【００８８】ｐ＋型エミッタ層５１のｎ型バッファ層５
２と反対側の表面の全面にはアノード電極５８が設けら
れる。
２と反対側の表面の全面にはアノード電極５８が設けら
れる。
【００８９】このように第３実施形態によれば、トレン
チ溝に直角な方向のキャリア分布を考えた時、トレンチ
溝を横切るどの位置についてもｎ＋型エミッタ層５５を
横切るため、場所によってキャリア分布が異なることが
無く、オン電圧をシミュレーションで求めた理論値通り
低くすることが出来る。
チ溝に直角な方向のキャリア分布を考えた時、トレンチ
溝を横切るどの位置についてもｎ＋型エミッタ層５５を
横切るため、場所によってキャリア分布が異なることが
無く、オン電圧をシミュレーションで求めた理論値通り
低くすることが出来る。
【００９０】（第４実施形態)第４実施形態として埋め
込み型絶縁ゲート構造を有する電力用半導体装置の製造
方法を説明する。
込み型絶縁ゲート構造を有する電力用半導体装置の製造
方法を説明する。
【００９１】上述したように、トレンチ溝の側壁及び底
面を平滑化することがゲート耐圧を高め、オン電圧を低
くするために有効である。そのために、トレンチ形成後
にケミカルドライエッチングを行うことが考えられる。
ケミカルドライエッチング処理のために、素子表面にマ
スクとして酸化膜が推積される。ケミカルドライエッチ
ング処理時に、この酸化膜の界面付近のシリコンは酸化
膜の影響でエッチングされ難いため、トレンチの深さ方
向の中程に比べてエッチング量が少なく、その結果、ト
レンチ形状はボーイング形状となってしまう。トレンチ
のボーイング形状は結晶欠陥を発生させ、素子特性を著
しく劣化してしまう。図１９は従来例としてのケミカル
ドライエッチングの前、図２０は処理後の素子断面図で
ある。８１は酸化膜、８２はｎ＋型エミッタ層、８３は
ｐベース、８４はｎ−型ベース層、８５はトレンチ溝を
示す。なお、ｎ型バッファ層、ｐ＋型エミッタ層は省略
されている。
面を平滑化することがゲート耐圧を高め、オン電圧を低
くするために有効である。そのために、トレンチ形成後
にケミカルドライエッチングを行うことが考えられる。
ケミカルドライエッチング処理のために、素子表面にマ
スクとして酸化膜が推積される。ケミカルドライエッチ
ング処理時に、この酸化膜の界面付近のシリコンは酸化
膜の影響でエッチングされ難いため、トレンチの深さ方
向の中程に比べてエッチング量が少なく、その結果、ト
レンチ形状はボーイング形状となってしまう。トレンチ
のボーイング形状は結晶欠陥を発生させ、素子特性を著
しく劣化してしまう。図１９は従来例としてのケミカル
ドライエッチングの前、図２０は処理後の素子断面図で
ある。８１は酸化膜、８２はｎ＋型エミッタ層、８３は
ｐベース、８４はｎ−型ベース層、８５はトレンチ溝を
示す。なお、ｎ型バッファ層、ｐ＋型エミッタ層は省略
されている。
【００９２】これを解決するために、第４実施形態で
は、図２１に示すように、ケミカルドライエッチングの
前にウェットエッチングを行い素子上の酸化膜をトレン
チ縁より２００ｎｍ以上後退させる。これにより、図２
２に示すように、ケミカルドライエッチング時に酸化膜
の影響を受けること無く、トレンチ全体が深さ方向に均
一にエッチングされ、トレンチ形状がきれいになる。酸
化膜の後退量が２００ｎｍ以下であると、ケミカルドラ
イエッチングによりボーイング形状を発生してしまう
が、２００ｎｍ以上であると、ケミカルドライエッチン
グによりボーイング形状が発生することがない。
は、図２１に示すように、ケミカルドライエッチングの
前にウェットエッチングを行い素子上の酸化膜をトレン
チ縁より２００ｎｍ以上後退させる。これにより、図２
２に示すように、ケミカルドライエッチング時に酸化膜
の影響を受けること無く、トレンチ全体が深さ方向に均
一にエッチングされ、トレンチ形状がきれいになる。酸
化膜の後退量が２００ｎｍ以下であると、ケミカルドラ
イエッチングによりボーイング形状を発生してしまう
が、２００ｎｍ以上であると、ケミカルドライエッチン
グによりボーイング形状が発生することがない。
【００９３】本発明は上述した実施形態に限定されず、
種々変形して実施可能である。例えば、各実施形態は単
独で説明したが、複数の実施形態を適宜組み合わせても
よい。
種々変形して実施可能である。例えば、各実施形態は単
独で説明したが、複数の実施形態を適宜組み合わせても
よい。
【００９４】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート絶縁膜下の第２導電型エミッタ層、第１導電型ベー
ス層および第２導電型ベース層の表面の平均ラフネスを
０．６ｎｍ以下にすることにより、従来よりもゲート耐
圧が高い埋め込み絶縁ゲート構造を有する電力用半導体
素子を実現できるようになる。
ート絶縁膜下の第２導電型エミッタ層、第１導電型ベー
ス層および第２導電型ベース層の表面の平均ラフネスを
０．６ｎｍ以下にすることにより、従来よりもゲート耐
圧が高い埋め込み絶縁ゲート構造を有する電力用半導体
素子を実現できるようになる。
【００９５】また、ゲート絶縁膜下の第２導電型エミッ
タ層、第１導電型ベース層および第２導電型ベース層の
表面の平均ラフネスを０．３ｎｍ以下にすることによ
り、従来よりもオン電圧が低く、かつオン電圧の値が最
小となるＴ・Ｗの値がＴの値が変化しても変わらない埋
め込み絶縁ゲート構造を有する電力用半導体素子も実現
できるようになる。
タ層、第１導電型ベース層および第２導電型ベース層の
表面の平均ラフネスを０．３ｎｍ以下にすることによ
り、従来よりもオン電圧が低く、かつオン電圧の値が最
小となるＴ・Ｗの値がＴの値が変化しても変わらない埋
め込み絶縁ゲート構造を有する電力用半導体素子も実現
できるようになる。
【００９６】さらに、トレンチ溝のレイアウトを単純な
直線状ではなく、同心の入れ子状に形成することによ
り、素子表面のキャリア分布は４回対称になり、二次元
的に均一なキャリア分布を得ることが出来るので、オン
電圧を理論値通り低くすることが出来る。
直線状ではなく、同心の入れ子状に形成することによ
り、素子表面のキャリア分布は４回対称になり、二次元
的に均一なキャリア分布を得ることが出来るので、オン
電圧を理論値通り低くすることが出来る。
【００９７】さらに、トレンチ溝を横切るどの位置につ
いてもｎ＋型エミッタ層を配置することによりトレンチ
溝に直角な方向のキャリア分布が場所によって異なるこ
とが無く、オン電圧を理論値通り低くすることが出来
る。
いてもｎ＋型エミッタ層を配置することによりトレンチ
溝に直角な方向のキャリア分布が場所によって異なるこ
とが無く、オン電圧を理論値通り低くすることが出来
る。
【００９８】さらに、トレンチ溝の側面を平滑化するた
めにケミカルドライエッチングをするが、その前にウェ
ットエッチングを行い素子上の酸化膜をトレンチ縁より
２００ｎｍ以上後退させておくことにより、ボーイング
形状が発生することがなく、トレンチ形状がストレート
になり、その後のプロセス中に結晶欠陥が発生すること
がない。
めにケミカルドライエッチングをするが、その前にウェ
ットエッチングを行い素子上の酸化膜をトレンチ縁より
２００ｎｍ以上後退させておくことにより、ボーイング
形状が発生することがなく、トレンチ形状がストレート
になり、その後のプロセス中に結晶欠陥が発生すること
がない。
【図１】埋め込み絶縁ゲート構造を用いた電力用半導体
素子の断面斜視図。
素子の断面斜視図。
【図２】トレンチ溝の側壁および底面のシリコンに存在
する微小な凹凸を示す図。
する微小な凹凸を示す図。
【図３】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが１．５
ｎｍである試料１のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが１．５
ｎｍである試料１のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図４】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが０．９
ｎｍである試料２のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが０．９
ｎｍである試料２のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図５】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが０．６
ｎｍである試料３のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが０．６
ｎｍである試料３のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図６】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが０．４
ｎｍである試料４のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが０．４
ｎｍである試料４のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図７】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが０．３
ｎｍである試料５のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが０．３
ｎｍである試料５のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図８】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが０．２
ｎｍである試料６のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが０．２
ｎｍである試料６のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図９】図１の構造を有し、ゲート酸化膜下のトレンチ
溝の側壁および底面のシリコンの平均ラフネスが０．１
ｎｍである試料７のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
溝の側壁および底面のシリコンの平均ラフネスが０．１
ｎｍである試料７のＴとＴ・Ｗとオン電圧との関係を示
す特性図。
【図１０】図１の素子のゲート電極（トレンチ溝）とカ
ソード電極の配置を示す平面図。
ソード電極の配置を示す平面図。
【図１１】図１０中のＡ−Ａ’線に沿ったキャリア分布
を示す図。
を示す図。
【図１２】図１０中のＢ−Ｂ’線に沿ったキャリア分布
を示す図。
を示す図。
【図１３】本発明による埋め込み絶縁ゲート構造を用い
た電力用半導体素子の第２実施形態の断面斜視図。
た電力用半導体素子の第２実施形態の断面斜視図。
【図１４】第２実施形態におけるゲート電極（トレンチ
溝）とカソード電極の配置を示す平面図。
溝）とカソード電極の配置を示す平面図。
【図１５】図１の素子の第１導電型ベース層と第２導電
型エミッタ層の位置関係を示す平面図。
型エミッタ層の位置関係を示す平面図。
【図１６】図１０中のＣ−Ｃ’線、Ｄ−Ｄ’線に沿った
キャリア分布を示す図。
キャリア分布を示す図。
【図１７】本発明による埋め込み絶縁ゲート構造を用い
た電力用半導体素子の第３実施形態の断面斜視図。
た電力用半導体素子の第３実施形態の断面斜視図。
【図１８】第３実施形態の第１導電型ベース層と第２導
電型エミッタ層の位置関係を示す平面図。
電型エミッタ層の位置関係を示す平面図。
【図１９】従来例のケミカルドライエッチング工程前の
埋め込み絶縁構造の断面図。
埋め込み絶縁構造の断面図。
【図２０】従来例のケミカルドライエッチング工程後の
埋め込み絶縁構造の断面図。
埋め込み絶縁構造の断面図。
【図２１】本発明による埋め込み絶縁ゲート構造を用い
た電力用半導体素子の第４実施形態におけるケミカルド
ライエッチング工程前の埋め込み絶縁構造の断面図。
た電力用半導体素子の第４実施形態におけるケミカルド
ライエッチング工程前の埋め込み絶縁構造の断面図。
【図２２】第４実施形態のケミカルドライエッチング工
程後の埋め込み絶縁構造の断面図。
程後の埋め込み絶縁構造の断面図。
１…ｐ＋型エミッタ層
２…ｎ型バッファ層
３…ｎ−型ベース層
４…ｐ型ベース層
５…ｎ＋型エミッタ層
６…ゲート酸化膜
７…ゲート電極
８…アノード電極
９…カソード電極
１０…層間絶縁膜
フロントページの続き
(72)発明者 大村 一郎
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (9)
- 【請求項１】 第１導電型エミッタ層と、 前記第１導電型エミッタ層上に形成された高抵抗の第２
導電型ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
ベース層と、 前記第１導電型ベース層の表面に部分的に形成された複
数の第２導電型エミッタ層と、 前記第２導電型エミッタ層の表面から前記第１導電型ベ
ース層を介して前記第２導電型ベース層に達する深さの
複数の溝内に、ゲート絶縁膜を介して埋め込み形成され
たゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
と、 前記第２導電型エミッタ層および前記第１導電型ベース
層に設けられた第２の主電極とを具備してなり、 前記ゲート絶縁膜下の前記第２導電型エミッタ層、前記
第１導電型ベース層および前記第２導電型ベース層の表
面の平均ラフネスが０．６ｎｍ以下であることを特徴と
する電力用半導体装置。 - 【請求項２】 前記平均ラフネスは０．３ｎｍ以下であ
ることを特徴とする請求項１に記載の電力用半導体装
置。 - 【請求項３】 前記平均ラフネスは、測定箇所の数を
Ｎ、ｉ番目（ｉ＝１〜任意の正整数）の測定箇所の高さ
（基準面からの高さ）をｈｉとしたとき、 で表されることを特徴とする請求項１に記載の電力用半
導体装置。 - 【請求項４】 前記第１導電型エミッタ層と前記第２導
電型ベース層との間に設けられた第２導電型バッファ層
をさらに具備することを特徴とする請求項１に記載の電
力用半導体装置。 - 【請求項５】 前記複数の溝の表面形状は互いに同心の
正方形であることを特徴とする請求項１に記載の電力用
半導体装置。 - 【請求項６】 前記複数の第２導電型エミッタ層は千鳥
状に形成されていることを特徴とする請求項１に記載の
電力用半導体装置。 - 【請求項７】 高抵抗の第２導電型ベース層の上に第１
導電型エミッタ層を形成するステップと、 前記第２導電型ベース層の前記第１導電型エミッタ層と
反対側に第１導電型ベース層を形成するステップと、 前記第１導電型ベース層の表面に複数の第２導電型エミ
ッタ層を形成するステップと、 前記第２導電型エミッタ層の表面から前記第１導電型ベ
ース層を介して前記第２導電型ベース層に達する深さの
複数の溝を形成するステップと、 前記溝内にゲート絶縁膜を介してゲート電極を埋め込む
ステップと、 前記第１導電型エミッタ層に第１の主電極を設けるステ
ップと、 前記第２導電型エミッタ層および前記第１導電型ベース
層に第２の主電極を設けるステップとを具備し、 前記溝を形成するステップは、 素子表面に堆積された酸化膜を選択的にエッチングする
ステップと、 リアクティブイオンエッチングによりトレンチ溝を形成
するステップと、 ウェットエッチングを行い素子上の保護酸化膜をトレン
チ縁より２００ｎｍ以上後退させるステップと、 ケミカルドライエッチングを行うステップとを具備する
電力用半導体装置の製造方法。 - 【請求項８】 第１導電型エミッタ層と、 前記第１導電型エミッタ層上に形成された高抵抗の第２
導電型ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
ベース層と、 前記第１導電型ベース層の表面に部分的に形成された複
数の第２導電型エミッタ層と、 前記第２導電型エミッタ層の表面から前記第１導電型ベ
ース層を介して前記第２導電型ベース層に達する深さの
複数の溝内に、ゲート絶縁膜を介して埋め込み形成され
たゲート電極と、 前記第１導電型エミッタ層に設けられた第１の主電極
と、 前記第２導電型エミッタ層および前記第１導電型ベース
層に設けられた第２の主電極とを具備してなり、 前記複数の溝は第１の方向に沿って平行に設けられ、 第２導電型エミッタ層と第１導電型ベース層が第１の方
向に沿って交互に配列され第１の方向に沿った第１領域
と、第２導電型エミッタ層と第１導電型ベース層が第１
の方向に沿って交互に配列され第１の方向に沿った第２
領域とが、第１領域内の第２導電型エミッタ層が第２領
域内の第１導電型ベース層と対向し、第２領域内の第２
導電型エミッタ層が第１領域内の第１導電型ベース層と
対向するように前記複数の第２導電型エミッタ層は前記
第１導電型ベース層の表面に形成されていることを特徴
とする電力用半導体装置。 - 【請求項９】 前記第１領域は前記複数の溝の一部の溝
により複数の第１小領域に分割され、複数の第１小領域
は前記カソード電極を具備する小領域と、前記カソード
電極を具備しない小領域とを具備し、前記第２領域は前
記複数の溝の別の一部の溝により複数の第２小領域に分
割され、複数の第２小領域は前記カソード電極を具備す
る小領域と、前記カソード電極を具備しない小領域とを
具備することを特徴とする請求項８記載の電力用半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25181297A JP3426928B2 (ja) | 1996-09-18 | 1997-09-17 | 電力用半導体装置 |
| US08/932,464 US6137136A (en) | 1996-09-18 | 1997-09-18 | Power semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-246303 | 1996-09-18 | ||
| JP24630396 | 1996-09-18 | ||
| JP25181297A JP3426928B2 (ja) | 1996-09-18 | 1997-09-17 | 電力用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150194A JPH10150194A (ja) | 1998-06-02 |
| JP3426928B2 true JP3426928B2 (ja) | 2003-07-14 |
Family
ID=26537660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25181297A Expired - Lifetime JP3426928B2 (ja) | 1996-09-18 | 1997-09-17 | 電力用半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6137136A (ja) |
| JP (1) | JP3426928B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3764343B2 (ja) * | 2001-02-28 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4122880B2 (ja) * | 2002-07-24 | 2008-07-23 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ |
| US6943426B2 (en) * | 2002-08-14 | 2005-09-13 | Advanced Analogic Technologies, Inc. | Complementary analog bipolar transistors with trench-constrained isolation diffusion |
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| JP2007043123A (ja) * | 2005-07-01 | 2007-02-15 | Toshiba Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994871A (en) * | 1988-12-02 | 1991-02-19 | General Electric Company | Insulated gate bipolar transistor with improved latch-up current level and safe operating area |
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-
1997
- 1997-09-17 JP JP25181297A patent/JP3426928B2/ja not_active Expired - Lifetime
- 1997-09-18 US US08/932,464 patent/US6137136A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10150194A (ja) | 1998-06-02 |
| US6137136A (en) | 2000-10-24 |
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