JP3426594B2 - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- mos transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩにおける外部
からの信号を直接入力とする入力バッファ回路に関す
る。
からの信号を直接入力とする入力バッファ回路に関す
る。
【０００２】
【従来技術】入力バッファ回路を構成するＣＭＯＳイン
バータの入出力特性は、Ｎ型ＭＯＳトランジスタとＰ型
ＭＯＳトランジスタのβ（β＝βN／βP＝（Ｗ（ゲート
幅）／Ｌ（ゲート長）N／（Ｗ／Ｌ）P）の比（ベータレ
シオ）をパラメータとし、入力電圧に対して出力電圧が
どのように変化するかを示すものである。ここでＭＯＳ
トランジスタはＭＯＳＦＥＴ等のＭＯＳ型のトランジス
タをいう。
バータの入出力特性は、Ｎ型ＭＯＳトランジスタとＰ型
ＭＯＳトランジスタのβ（β＝βN／βP＝（Ｗ（ゲート
幅）／Ｌ（ゲート長）N／（Ｗ／Ｌ）P）の比（ベータレ
シオ）をパラメータとし、入力電圧に対して出力電圧が
どのように変化するかを示すものである。ここでＭＯＳ
トランジスタはＭＯＳＦＥＴ等のＭＯＳ型のトランジス
タをいう。
【０００３】ベータレシオが１の場合、即ち、（Ｗ／
Ｌ）の比がＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタで等しい場合を例にとって図１３に基づいて説明
する。
Ｌ）の比がＮ型ＭＯＳトランジスタとＰ型ＭＯＳトラン
ジスタで等しい場合を例にとって図１３に基づいて説明
する。
【０００４】図１３は従来のＣＭＯＳインバータの入出
力特性図である。
力特性図である。
【０００５】入力電圧Ｖｉｎが０Ｖのとき、ソース電圧
が０ＶであるＮ型ＭＯＳトランジスタは非導通、ソース
電圧が５ＶであるＰ型ＭＯＳトランジスタはソースに対
してゲートの電圧が−５Ｖになっているため、導通とな
っている。このため、出力電圧は５Ｖになる。
が０ＶであるＮ型ＭＯＳトランジスタは非導通、ソース
電圧が５ＶであるＰ型ＭＯＳトランジスタはソースに対
してゲートの電圧が−５Ｖになっているため、導通とな
っている。このため、出力電圧は５Ｖになる。
【０００６】入力電圧が０Ｖから５Ｖ（ＶＤＤ）に上昇
していく時、Ｎ型ＭＯＳトランジスタの閾値電圧０．８
Ｖを超えるＡ点でＮ型ＭＯＳトランジスタが導通を始め
る。それまでは、出力電圧Ｖｏｕｔは完全に５Ｖであ
り、電源間の直接電流パスはない。Ａ点からＢ点の間は
Ｎ型ＭＯＳトランジスタは飽和、Ｐ型ＭＯＳトランジス
タは非飽和領域で動作している。Ｂ点からＤ点にかけて
はどちらのＭＯＳトランジスタも飽和動作をしていて、
この部分で出力電圧Ｖｏｕｔは最も急峻に変化し、小信
号の増幅度は最も大きい。また、Ａ点からＥ点の間で
は、電源間に直流電流が流れるＤ点からＥ点ではＮ型Ｍ
ＯＳトランジスタは非飽和動作、Ｐ型ＭＯＳトランジス
タは飽和動作している。ＶｉｎがＥ点を超えて大きくな
ると、Ｐ型ＭＯＳトランジスタのソースに対してゲート
の電圧が−０．８Ｖより大きくなりＰ型ＭＯＳトランジ
スタは非導通になり電源間の電流パスはなくなると共
に、Ｖｏｕｔは完全に０Ｖになる。
していく時、Ｎ型ＭＯＳトランジスタの閾値電圧０．８
Ｖを超えるＡ点でＮ型ＭＯＳトランジスタが導通を始め
る。それまでは、出力電圧Ｖｏｕｔは完全に５Ｖであ
り、電源間の直接電流パスはない。Ａ点からＢ点の間は
Ｎ型ＭＯＳトランジスタは飽和、Ｐ型ＭＯＳトランジス
タは非飽和領域で動作している。Ｂ点からＤ点にかけて
はどちらのＭＯＳトランジスタも飽和動作をしていて、
この部分で出力電圧Ｖｏｕｔは最も急峻に変化し、小信
号の増幅度は最も大きい。また、Ａ点からＥ点の間で
は、電源間に直流電流が流れるＤ点からＥ点ではＮ型Ｍ
ＯＳトランジスタは非飽和動作、Ｐ型ＭＯＳトランジス
タは飽和動作している。ＶｉｎがＥ点を超えて大きくな
ると、Ｐ型ＭＯＳトランジスタのソースに対してゲート
の電圧が−０．８Ｖより大きくなりＰ型ＭＯＳトランジ
スタは非導通になり電源間の電流パスはなくなると共
に、Ｖｏｕｔは完全に０Ｖになる。
【０００７】ここで、Ｃ点はＶｉｎとＶｏｕｔが等しく
なる点であり、論理反転電圧または論理閾値電圧とい
う。以下、論理閾値電圧を用いる。
なる点であり、論理反転電圧または論理閾値電圧とい
う。以下、論理閾値電圧を用いる。
【０００８】業界仕様では、電源電圧ＶDDが１．８Ｖ
で、アースが０Ｖのとき、０Ｖ〜０．６３Ｖの範囲がロ
ーレベルであり、１．１７Ｖ〜１．８Ｖの範囲がハイレ
ベルとなっている。０Ｖ〜０．６３Ｖまでの範囲が０Ｖ
からの余裕、１．１７Ｖ〜１．８Ｖまでの範囲が電源電
圧１．８Ｖからの余裕となる。
で、アースが０Ｖのとき、０Ｖ〜０．６３Ｖの範囲がロ
ーレベルであり、１．１７Ｖ〜１．８Ｖの範囲がハイレ
ベルとなっている。０Ｖ〜０．６３Ｖまでの範囲が０Ｖ
からの余裕、１．１７Ｖ〜１．８Ｖまでの範囲が電源電
圧１．８Ｖからの余裕となる。
【０００９】この両余裕が適切な幅で確保できることが
インバータの特性として要求されている。前記従来例の
問題点として述べたプロセス変動等が発生しても前記両
余裕が適切な範囲で取れるようにするには、このインバ
ータの特性、特にＣ点の論理閾値電圧の変動を少なくす
るように回路を設定することが必要となる。
インバータの特性として要求されている。前記従来例の
問題点として述べたプロセス変動等が発生しても前記両
余裕が適切な範囲で取れるようにするには、このインバ
ータの特性、特にＣ点の論理閾値電圧の変動を少なくす
るように回路を設定することが必要となる。
【００１０】従来は、電流が流れる入力電圧範囲を狭く
して、状態が遷移しない状態、即ち、電流が流れない安
定な状態を幅広く作ろうとした。このため、先程のよう
なプロセス変動等が発生するとＣ点の論理閾値電圧が大
幅に変動し、前記両余裕が適切に取れなくなり、入力パ
ルスのローレベルとハイレベルに対する出力が適切に形
成されなくなる。
して、状態が遷移しない状態、即ち、電流が流れない安
定な状態を幅広く作ろうとした。このため、先程のよう
なプロセス変動等が発生するとＣ点の論理閾値電圧が大
幅に変動し、前記両余裕が適切に取れなくなり、入力パ
ルスのローレベルとハイレベルに対する出力が適切に形
成されなくなる。
【００１１】次に、従来の入力バッファ回路を示す。
【００１２】図８は従来の基本的な入力バッファ回路の
回路図である。
回路図である。
【００１３】図９は従来の入力バッファ回路の回路例１
を示す回路図である。
を示す回路図である。
【００１４】図１０は従来の入力バッファ回路の回路例
２を示す回路図である。
２を示す回路図である。
【００１５】図１１は従来の入力バッファ回路の回路例
３を示す回路図である。
３を示す回路図である。
【００１６】図１２は従来の入力バッファ回路の回路例
４を示す回路図である。
４を示す回路図である。
【００１７】従来、入力バッファ回路は、図８に示され
るような回路を基本としていた。
るような回路を基本としていた。
【００１８】図８に示す、１段目のバッファ回路は、コ
ンプリメンタリＭＯＳトランジスタ（金属酸化膜電界効
果トランジスタ）を使用したインバータで、回路として
はＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジス
タＮ１とをドレイン側で出力に接続する構成をとってい
る。このインバータはシンク電流も大きく取れ、スピー
ドも速くなる。
ンプリメンタリＭＯＳトランジスタ（金属酸化膜電界効
果トランジスタ）を使用したインバータで、回路として
はＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジス
タＮ１とをドレイン側で出力に接続する構成をとってい
る。このインバータはシンク電流も大きく取れ、スピー
ドも速くなる。
【００１９】２段目のＰ型ＭＯＳトランジスタＰＡとＮ
型ＭＯＳトランジスタＮＡからなるインバータ回路も１
段目と同じ構成を有する。この入力バッファ回路は、前
記１段目のインバータ回路と２段目のインバータ回路を
並列に接続した構成をとっている。
型ＭＯＳトランジスタＮＡからなるインバータ回路も１
段目と同じ構成を有する。この入力バッファ回路は、前
記１段目のインバータ回路と２段目のインバータ回路を
並列に接続した構成をとっている。
【００２０】このような従来の入力バッファ回路は、論
理閾値電圧レベルを調節するために、Ｐ型ＭＯＳトラン
ジスタＰ１、ＰＡおよびＮ型ＭＯＳトランジスタＮ１、
ＮＡで適宜構成される回路におけるトランジスタのゲー
ト長およびゲート幅を調節したり、図９、図１０、図１
１、および図１２のようにＰトランジスタ、Ｎトランジ
スタを並列または直列、さらには直列および並列を組み
合わせて接続している。
理閾値電圧レベルを調節するために、Ｐ型ＭＯＳトラン
ジスタＰ１、ＰＡおよびＮ型ＭＯＳトランジスタＮ１、
ＮＡで適宜構成される回路におけるトランジスタのゲー
ト長およびゲート幅を調節したり、図９、図１０、図１
１、および図１２のようにＰトランジスタ、Ｎトランジ
スタを並列または直列、さらには直列および並列を組み
合わせて接続している。
【００２１】図９の回路例１は、図８のバッファ回路に
おいて、Ｐ型ＭＯＳトランジスタＰ１をＰ型ＭＯＳトラ
ンジスタＰ１およびＰ型ＭＯＳトランジスタＰ２に分割
し直列接続した例である。
おいて、Ｐ型ＭＯＳトランジスタＰ１をＰ型ＭＯＳトラ
ンジスタＰ１およびＰ型ＭＯＳトランジスタＰ２に分割
し直列接続した例である。
【００２２】図１０の回路例２は、図８のバッファ回路
において、Ｎ型ＭＯＳトランジスタＮ１をＮ型ＭＯＳト
ランジスタＮ１およびＮ型ＭＯＳトランジスタＮ２に分
割し直列接続した例である。
において、Ｎ型ＭＯＳトランジスタＮ１をＮ型ＭＯＳト
ランジスタＮ１およびＮ型ＭＯＳトランジスタＮ２に分
割し直列接続した例である。
【００２３】図１１の回路例３は、図８のバッファ回路
において、Ｎ型ＭＯＳトランジスタＮ１をＮ型ＭＯＳト
ランジスタＮ１およびＮ型ＭＯＳトランジスタＮ２に分
割し並列接続した例である。
において、Ｎ型ＭＯＳトランジスタＮ１をＮ型ＭＯＳト
ランジスタＮ１およびＮ型ＭＯＳトランジスタＮ２に分
割し並列接続した例である。
【００２４】図１２の回路例４は、図８のバッファ回路
において、Ｐ型ＭＯＳトランジスタＰ１をＰ型ＭＯＳト
ランジスタＰ１およびＰ型ＭＯＳトランジスタＰ２に分
割し並列接続した例である。
において、Ｐ型ＭＯＳトランジスタＰ１をＰ型ＭＯＳト
ランジスタＰ１およびＰ型ＭＯＳトランジスタＰ２に分
割し並列接続した例である。
【００２５】出力バッファ回路において、Ｎ型ＭＯＳト
ランジスタおよびＰ型ＭＯＳトランジスタにＯＦＦ／Ｏ
ＦＦの期間を作り電流を流さないようにすることは低消
費電力化の目的では普通に行われている。
ランジスタおよびＰ型ＭＯＳトランジスタにＯＦＦ／Ｏ
ＦＦの期間を作り電流を流さないようにすることは低消
費電力化の目的では普通に行われている。
【００２６】
【発明が解決しようとする課題】上記回路構成ではプロ
セス変動、具体的にはトランジスタの閾値電圧の変動、
プロセス工程の変動、温度変化、ＡＣ電圧変動等、が大
きくなった時、それに伴いハイレベルまたはローレベル
の判定閾値電圧の変動が大きくなり、入力信号を伝達可
能なハイレベル電圧またはローレベル電圧の電源または
グランドレベル電圧からの余裕のどちらかが小さくなっ
てしまう。
セス変動、具体的にはトランジスタの閾値電圧の変動、
プロセス工程の変動、温度変化、ＡＣ電圧変動等、が大
きくなった時、それに伴いハイレベルまたはローレベル
の判定閾値電圧の変動が大きくなり、入力信号を伝達可
能なハイレベル電圧またはローレベル電圧の電源または
グランドレベル電圧からの余裕のどちらかが小さくなっ
てしまう。
【００２７】定電圧インターフェースでは、プロセス変
動、電圧変動、温度変動および測定器の測定誤差を考慮
すると業界標準仕様の入力ハイレベル最小電圧、ローレ
ベル最大電圧を満たせなくなるという問題があった。
動、電圧変動、温度変動および測定器の測定誤差を考慮
すると業界標準仕様の入力ハイレベル最小電圧、ローレ
ベル最大電圧を満たせなくなるという問題があった。
【００２８】本発明の目的は、上記課題に鑑み、プロセ
ス変動が大きくなった時にも、それに伴いハイレベルお
よびローレベルを決める閾値電圧の変動が大きくならな
いようにした入力バッファ回路を提供することである。
ス変動が大きくなった時にも、それに伴いハイレベルお
よびローレベルを決める閾値電圧の変動が大きくならな
いようにした入力バッファ回路を提供することである。
【００２９】
【課題を解決するための手段】本発明は、上記目的を達
成するために以下の解決手段を採用する。 （１）入力バッファ回路において、論理閾値電圧が互い
に異なる複数の前段回路と、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタを直列接続し、前記両トランジ
スタの接続点から出力するようにした後段回路とからな
り、前記前段回路の内の一方の回路の出力を前記後段回
路のＰ型ＭＯＳトランジスタのゲートに接続し、前記前
段回路の内の他方の回路の出力を前記後段回路のＮ型Ｍ
ＯＳトランジスタのゲートに接続し、前記後段回路の出
力からみた該入力バッファ回路全体の論理閾値電圧が前
記両前段回路の異なる論理閾値電圧の間になるように設
定することを特徴とする。 （２）上記（１）記載の入力バッファ回路において、前
記前段回路をインバータとしたことを特徴とする。 （３）上記（１）または（２）記載の入力バッファ回路
において、前記前段回路および前記後段回路をＭＯＳト
ランジスタで構成したことを特徴とする。 （４）上記（１）乃至（３）のいずれか１項記載の入力
バッファ回路において、前記前段回路および前記後段回
路に含まれるＭＯＳトランジスタの内の任意のＭＯＳト
ランジスタを、同じ極性のＭＯＳトランジスタの直列接
続回路または並列接続回路で構成したことを特徴とす
る。 （５）上記（１）記載の入力バッファ回路において、前
記前段回路をＡＮＤ回路またはＮＡＮＤ回路で構成した
ことを特徴とする。 （６）上記（１）記載の入力バッファ回路において、前
記前段回路を論理ゲート回路としたことを特徴とする。
成するために以下の解決手段を採用する。 （１）入力バッファ回路において、論理閾値電圧が互い
に異なる複数の前段回路と、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタを直列接続し、前記両トランジ
スタの接続点から出力するようにした後段回路とからな
り、前記前段回路の内の一方の回路の出力を前記後段回
路のＰ型ＭＯＳトランジスタのゲートに接続し、前記前
段回路の内の他方の回路の出力を前記後段回路のＮ型Ｍ
ＯＳトランジスタのゲートに接続し、前記後段回路の出
力からみた該入力バッファ回路全体の論理閾値電圧が前
記両前段回路の異なる論理閾値電圧の間になるように設
定することを特徴とする。 （２）上記（１）記載の入力バッファ回路において、前
記前段回路をインバータとしたことを特徴とする。 （３）上記（１）または（２）記載の入力バッファ回路
において、前記前段回路および前記後段回路をＭＯＳト
ランジスタで構成したことを特徴とする。 （４）上記（１）乃至（３）のいずれか１項記載の入力
バッファ回路において、前記前段回路および前記後段回
路に含まれるＭＯＳトランジスタの内の任意のＭＯＳト
ランジスタを、同じ極性のＭＯＳトランジスタの直列接
続回路または並列接続回路で構成したことを特徴とす
る。 （５）上記（１）記載の入力バッファ回路において、前
記前段回路をＡＮＤ回路またはＮＡＮＤ回路で構成した
ことを特徴とする。 （６）上記（１）記載の入力バッファ回路において、前
記前段回路を論理ゲート回路としたことを特徴とする。
【００３０】
【発明の実施の形態】本発明は、論理閾値電圧の変動幅
を小さくし、前記両余裕を適切に持った入力バッファを
得るために、入力バッファを構成するインバータの構成
を、前段の２つのインバータＡ、Ｂの出力を後段のＰ型
ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタの直
列回路ＣのそれぞれのＰ型ＭＯＳトランジスタおよびＮ
型ＭＯＳトランジスタのゲートに分けて入力する入力バ
ッファ回路において、各インバータＡ、ＢとＰ型ＭＯＳ
トランジスタおよびＮ型ＭＯＳトランジスタの直列回路
Ｃの論理閾値電圧をＶA＜ＶC＜ＶBと設定する点に特徴
を有する。見方を変えると、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタにＯＮ／ＯＮの期間を設け、電
流を流してしまうことと引き替えに論理閾値電圧Ｖｔマ
ージンを稼ごうとするものである。
を小さくし、前記両余裕を適切に持った入力バッファを
得るために、入力バッファを構成するインバータの構成
を、前段の２つのインバータＡ、Ｂの出力を後段のＰ型
ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタの直
列回路ＣのそれぞれのＰ型ＭＯＳトランジスタおよびＮ
型ＭＯＳトランジスタのゲートに分けて入力する入力バ
ッファ回路において、各インバータＡ、ＢとＰ型ＭＯＳ
トランジスタおよびＮ型ＭＯＳトランジスタの直列回路
Ｃの論理閾値電圧をＶA＜ＶC＜ＶBと設定する点に特徴
を有する。見方を変えると、Ｐ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタにＯＮ／ＯＮの期間を設け、電
流を流してしまうことと引き替えに論理閾値電圧Ｖｔマ
ージンを稼ごうとするものである。
【００３１】以下、本発明の実施の形態を図に基づいて
詳細に説明する。
詳細に説明する。
【００３２】（第１実施例）図１は本発明の第１実施例
を示す回路図である。
を示す回路図である。
【００３３】入力端子は、インバータを構成するＰ型Ｍ
ＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１の
ゲート、および同じくインバータを構成するＰ型ＭＯＳ
トランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２の
ゲートに接続される。
ＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１の
ゲート、および同じくインバータを構成するＰ型ＭＯＳ
トランジスタＰ２およびＮ型ＭＯＳトランジスタＮ２の
ゲートに接続される。
【００３４】Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳ
トランジスタＮ１のドレインの接続点１、およびＰ型Ｍ
ＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ
２のドレインの接続点２は、それぞれＰ型ＭＯＳトラン
ジスタＰ３とＮ型ＭＯＳトランジスタＮ３のゲートに接
続され、Ｐ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトラ
ンジスタＮ３のドレインが出力端子に接続される。
トランジスタＮ１のドレインの接続点１、およびＰ型Ｍ
ＯＳトランジスタＰ２およびＮ型ＭＯＳトランジスタＮ
２のドレインの接続点２は、それぞれＰ型ＭＯＳトラン
ジスタＰ３とＮ型ＭＯＳトランジスタＮ３のゲートに接
続され、Ｐ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトラ
ンジスタＮ３のドレインが出力端子に接続される。
【００３５】この回路では、Ｐ型ＭＯＳトランジスタＰ
１とＮ型ＭＯＳトランジスタＮ１で構成された回路の論
理閾値電圧はＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳ
トランジスタＮ３を用いた場合の論理閾値電圧よりも低
くなるものとし、Ｐ型ＭＯＳトランジスタＰ２とＮ型Ｍ
ＯＳトランジスタＮ２で構成された回路の論理閾値電圧
はＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジス
タＮ３を用いた場合の論理閾値電圧よりも高く設定す
る。
１とＮ型ＭＯＳトランジスタＮ１で構成された回路の論
理閾値電圧はＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳ
トランジスタＮ３を用いた場合の論理閾値電圧よりも低
くなるものとし、Ｐ型ＭＯＳトランジスタＰ２とＮ型Ｍ
ＯＳトランジスタＮ２で構成された回路の論理閾値電圧
はＰ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジス
タＮ３を用いた場合の論理閾値電圧よりも高く設定す
る。
【００３６】（動作）Ｐ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ１で構成されるインバータの論
理閾値電圧レベルをＡ、Ｐ型ＭＯＳトランジスタＰ２と
Ｎ型ＭＯＳトランジスタＮ２で構成されるインバータの
論理閾値電圧レベルをＢとして以下説明する。
型ＭＯＳトランジスタＮ１で構成されるインバータの論
理閾値電圧レベルをＡ、Ｐ型ＭＯＳトランジスタＰ２と
Ｎ型ＭＯＳトランジスタＮ２で構成されるインバータの
論理閾値電圧レベルをＢとして以下説明する。
【００３７】図２は本発明の実施例における標準プロセ
スでの回路動作を示す図である。
スでの回路動作を示す図である。
【００３８】図中、接続点１の特性曲線は図１中の接続
点１の入力電圧に対する電圧特性を表す。接続点２の特
性曲線は図１中の接続点２の入力電圧に対する電圧特性
を表す。入力端子の特性直線は、入力電圧特性を示す図
である。出力端子の特性曲線は、図１中の出力端子の電
圧特性を示す図である。
点１の入力電圧に対する電圧特性を表す。接続点２の特
性曲線は図１中の接続点２の入力電圧に対する電圧特性
を表す。入力端子の特性直線は、入力電圧特性を示す図
である。出力端子の特性曲線は、図１中の出力端子の電
圧特性を示す図である。
【００３９】図中「Ａ」点は接続点１の特性曲線と入力
端子の特性直線の交点である。図中「Ｂ」点は接続点２
の特性曲線と入力端子の特性直線の交点である。図中
「Ｃ」点は出力端子の特性曲線と入力端子の特性直線の
交点である。
端子の特性直線の交点である。図中「Ｂ」点は接続点２
の特性曲線と入力端子の特性直線の交点である。図中
「Ｃ」点は出力端子の特性曲線と入力端子の特性直線の
交点である。
【００４０】図１の接続点１、接続点２の特性曲線の出
力電圧がＶDDと０Ｖ以外の範囲の電圧をとる入力電圧の
間、即ち、２〜７目盛の間は遷移期間となって、電流が
流れる。
力電圧がＶDDと０Ｖ以外の範囲の電圧をとる入力電圧の
間、即ち、２〜７目盛の間は遷移期間となって、電流が
流れる。
【００４１】論理閾値電圧の関係は、Ａ＜Ｃ＜Ｂとす
る、即ち、入力電圧としてＶA＜ＶC＜ＶBと設定する。
る、即ち、入力電圧としてＶA＜ＶC＜ＶBと設定する。
【００４２】図２において、入力電圧レベルが０からＡ
まではＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトラン
ジスタＮ１はＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳ
トランジスタＮ２に比べ低い入力電圧で論理閾値となる
のでＰ型ＭＯＳトランジスタＰ３は高抵抗状態を保ち、
Ｎ型ＭＯＳトランジスタＮ３は低抵抗状態に遷移する途
中にあり、出力電圧レベルはかなり低い電圧をとる。ま
た、入力電圧レベルＢからＶDDではＰ型ＭＯＳトランジ
スタＰ３は低抵抗状態にあり、Ｎ型ＭＯＳトランジスタ
Ｎ３は低抵抗状態から高抵抗状態へ遷移する途中にある
ため出力電圧レベルはかなり高い電圧をとる。入力電圧
レベルがＡからＢの間で上がっていくときはＰ型ＭＯＳ
トランジスタＰ３は低抵抗状態へ遷移し始め、Ｎ型ＭＯ
ＳトランジスタＮ３は低抵抗から高抵抗へ遷移し始める
ところであり、入力電圧が下がっていくときはＰ型ＭＯ
ＳトランジスタＰ３は低抵抗から高抵抗へ遷移し始める
ところで、Ｎ型ＭＯＳトランジスタＮ３は低抵抗へ遷移
し始めるところであり、Ｃ点でＰ型ＭＯＳトランジスタ
Ｐ３、Ｎ型ＭＯＳトランジスタＮ３は入力電圧と出力電
圧が等しくなる抵抗比率となる。このＣ点が論理閾値電
圧Ｖｔとなる。
まではＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトラン
ジスタＮ１はＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳ
トランジスタＮ２に比べ低い入力電圧で論理閾値となる
のでＰ型ＭＯＳトランジスタＰ３は高抵抗状態を保ち、
Ｎ型ＭＯＳトランジスタＮ３は低抵抗状態に遷移する途
中にあり、出力電圧レベルはかなり低い電圧をとる。ま
た、入力電圧レベルＢからＶDDではＰ型ＭＯＳトランジ
スタＰ３は低抵抗状態にあり、Ｎ型ＭＯＳトランジスタ
Ｎ３は低抵抗状態から高抵抗状態へ遷移する途中にある
ため出力電圧レベルはかなり高い電圧をとる。入力電圧
レベルがＡからＢの間で上がっていくときはＰ型ＭＯＳ
トランジスタＰ３は低抵抗状態へ遷移し始め、Ｎ型ＭＯ
ＳトランジスタＮ３は低抵抗から高抵抗へ遷移し始める
ところであり、入力電圧が下がっていくときはＰ型ＭＯ
ＳトランジスタＰ３は低抵抗から高抵抗へ遷移し始める
ところで、Ｎ型ＭＯＳトランジスタＮ３は低抵抗へ遷移
し始めるところであり、Ｃ点でＰ型ＭＯＳトランジスタ
Ｐ３、Ｎ型ＭＯＳトランジスタＮ３は入力電圧と出力電
圧が等しくなる抵抗比率となる。このＣ点が論理閾値電
圧Ｖｔとなる。
【００４３】次に、プロセス変動時について図３に基づ
いて説明する。
いて説明する。
【００４４】図３は本発明の実施例のＰ型ＭＯＳトラン
ジスタの閾値電圧｜Ｖｔａｃｔ｜が高くなり、Ｎ型ＭＯ
Ｓトランジスタの閾値電圧｜Ｖｔａｃｔ｜が低くなった
ときの回路動作を示す図である。
ジスタの閾値電圧｜Ｖｔａｃｔ｜が高くなり、Ｎ型ＭＯ
Ｓトランジスタの閾値電圧｜Ｖｔａｃｔ｜が低くなった
ときの回路動作を示す図である。
【００４５】プロセスの変動によりＰ型ＭＯＳトランジ
スタの閾値電圧｜Ｖｔａｃｔ｜が上がり、Ｎ型ＭＯＳの
閾値電圧｜Ｖｔａｃｔ｜が下がるときにはＡ、Ｂの電圧
とも下がるが、入力電圧がＡとＢの間でＰ型ＭＯＳが高
抵抗状態にある範囲が広くなることから釣り合う電圧Ｃ
はＢに近くなりプロセス変動前のＣとの差は小さく抑え
られる。
スタの閾値電圧｜Ｖｔａｃｔ｜が上がり、Ｎ型ＭＯＳの
閾値電圧｜Ｖｔａｃｔ｜が下がるときにはＡ、Ｂの電圧
とも下がるが、入力電圧がＡとＢの間でＰ型ＭＯＳが高
抵抗状態にある範囲が広くなることから釣り合う電圧Ｃ
はＢに近くなりプロセス変動前のＣとの差は小さく抑え
られる。
【００４６】図４は本発明の実施例のＰ型ＭＯＳトラン
ジスタの閾値電圧｜Ｖｔａｃｔ｜が低くなり、Ｎ型ＭＯ
Ｓトランジスタの閾値電圧｜Ｖｔａｃｔ｜が高くなった
ときの回路動作を示す図である。
ジスタの閾値電圧｜Ｖｔａｃｔ｜が低くなり、Ｎ型ＭＯ
Ｓトランジスタの閾値電圧｜Ｖｔａｃｔ｜が高くなった
ときの回路動作を示す図である。
【００４７】また、Ｐ型ＭＯＳの閾値電圧｜Ｖｔａｃｔ
｜が下がり、Ｎ型ＭＯＳの閾値電圧｜Ｖｔａｃｔ｜が上
がるときにはＡ、Ｂの電圧とも上がるが、入力電圧がＡ
とＢの間でＮ型ＭＯＳが高抵抗状態にある範囲が広くな
ることから釣り合う電圧ＣはＡに近くなりプロセス変動
前のＣとの差は小さく抑えられる。
｜が下がり、Ｎ型ＭＯＳの閾値電圧｜Ｖｔａｃｔ｜が上
がるときにはＡ、Ｂの電圧とも上がるが、入力電圧がＡ
とＢの間でＮ型ＭＯＳが高抵抗状態にある範囲が広くな
ることから釣り合う電圧ＣはＡに近くなりプロセス変動
前のＣとの差は小さく抑えられる。
【００４８】（第１実施例の効果）表１のように、第１
実施例の構成を持つ回路を使用することで、プロセス変
動があった場合でも入力バッファのハイレベル、ローレ
ベル判定の論理閾値電圧の変動を小さく押さえることが
できるという効果が得られる。
実施例の構成を持つ回路を使用することで、プロセス変
動があった場合でも入力バッファのハイレベル、ローレ
ベル判定の論理閾値電圧の変動を小さく押さえることが
できるという効果が得られる。
【００４９】即ち、表１に示されるように、論理閾値電
圧が、従来回路は０．６８９から１．０６２の範囲にあ
るのに対し本回路は０．８０９から１．００５の範囲に
あり、前者よりその範囲の幅が狭くなっている。
圧が、従来回路は０．６８９から１．０６２の範囲にあ
るのに対し本回路は０．８０９から１．００５の範囲に
あり、前者よりその範囲の幅が狭くなっている。
【００５０】
【表１】
【００５１】（第２実施例）図５は本発明の第２実施例
の回路例１を示す図である。
の回路例１を示す図である。
【００５２】図６は本発明の第２実施例の回路例２を示
す図である。
す図である。
【００５３】図５の回路例１では、図１の第１実施例に
おけるＰ型ＭＯＳトランジスタＰ１の代わりにＰ型ＭＯ
ＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ１−１
の直列接続、Ｎ型ＭＯＳトランジスタＮ２の代わりにＮ
型ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ
２−１の並列接続、Ｐ型ＭＯＳトランジスタＰ３の代わ
りにＰ型ＭＯＳトランジスタＰ３とＰ型ＭＯＳトランジ
スタＰ３−１の並列接続、そしてＮ型ＭＯＳトランジス
タＮ３の代わりにＮ型ＭＯＳトランジスタＮ３とＮ型Ｍ
ＯＳトランジスタＮ３−１の直列接続で構成されてい
る。
おけるＰ型ＭＯＳトランジスタＰ１の代わりにＰ型ＭＯ
ＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ１−１
の直列接続、Ｎ型ＭＯＳトランジスタＮ２の代わりにＮ
型ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ
２−１の並列接続、Ｐ型ＭＯＳトランジスタＰ３の代わ
りにＰ型ＭＯＳトランジスタＰ３とＰ型ＭＯＳトランジ
スタＰ３−１の並列接続、そしてＮ型ＭＯＳトランジス
タＮ３の代わりにＮ型ＭＯＳトランジスタＮ３とＮ型Ｍ
ＯＳトランジスタＮ３−１の直列接続で構成されてい
る。
【００５４】図６の回路例２では図１の第１実施例にお
けるＰ型ＭＯＳトランジスタＰ１の代わりにＰ型ＭＯＳ
トランジスタＰ１とＰ型ＭＯＳトランジスタＰ１−１の
並列接続、Ｎ型ＭＯＳトランジスタＮ２の代わりにＮ型
ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ２
−１の直列接続、そしてＮ型ＭＯＳトランジスタＮ３の
代わりにＮ型ＭＯＳトランジスタＮ３とＮ型ＭＯＳトラ
ンジスタＮ３−１の並列接続で構成されている。
けるＰ型ＭＯＳトランジスタＰ１の代わりにＰ型ＭＯＳ
トランジスタＰ１とＰ型ＭＯＳトランジスタＰ１−１の
並列接続、Ｎ型ＭＯＳトランジスタＮ２の代わりにＮ型
ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ２
−１の直列接続、そしてＮ型ＭＯＳトランジスタＮ３の
代わりにＮ型ＭＯＳトランジスタＮ３とＮ型ＭＯＳトラ
ンジスタＮ３−１の並列接続で構成されている。
【００５５】このように、第２実施例の回路例１および
回路例２は、入力バッファ回路を、前記第１実施例にお
けるＰ型ＭＯＳトランジスタＰ１、Ｐ型ＭＯＳトランジ
スタＰ２、Ｐ型ＭＯＳトランジスタＰ３およびＮ型ＭＯ
ＳトランジスタＮ１、Ｎ型ＭＯＳトランジスタＮ２、Ｎ
型ＭＯＳトランジスタＮ３の各ＭＯＳトランジスタを前
記第１実施例とは異なるゲート長、ゲート幅のＭＯＳト
ランジスタの直列接続または並列接続、さらには直列接
続および並列接続を組み合わせることで実現し、構成し
たものである。
回路例２は、入力バッファ回路を、前記第１実施例にお
けるＰ型ＭＯＳトランジスタＰ１、Ｐ型ＭＯＳトランジ
スタＰ２、Ｐ型ＭＯＳトランジスタＰ３およびＮ型ＭＯ
ＳトランジスタＮ１、Ｎ型ＭＯＳトランジスタＮ２、Ｎ
型ＭＯＳトランジスタＮ３の各ＭＯＳトランジスタを前
記第１実施例とは異なるゲート長、ゲート幅のＭＯＳト
ランジスタの直列接続または並列接続、さらには直列接
続および並列接続を組み合わせることで実現し、構成し
たものである。
【００５６】図５におけるＰ型ＭＯＳトランジスタＰ１
とＰ型ＭＯＳトランジスタＰ１−１の直列接続、Ｎ型Ｍ
ＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ２−
１の並列接続およびＰ型ＭＯＳトランジスタＰ３とＰ型
ＭＯＳトランジスタＰ３−１の並列接続のトランジスタ
がそれぞれ前記第１実施例のＰ型ＭＯＳトランジスタＰ
１、Ｎ型ＭＯＳトランジスタＮ２およびＰ型ＭＯＳトラ
ンジスタＰ３と同じ働きをする。また、図６におけるＰ
型ＭＯＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ
１−１の並列接続、Ｎ型ＭＯＳトランジスタＮ２とＮ型
ＭＯＳトランジスタＮ２−１の直列接続およびＮ型ＭＯ
ＳトランジスタＮ３とＮ型ＭＯＳトランジスタＮ３−１
の並列接続のトランジスタがそれぞれ前記第１実施例の
Ｐ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタ
Ｎ２およびＮ型ＭＯＳトランジスタＮ３と同じ働きをす
るので、前記両回路例１および２とも動作は前記第１実
施例と同じになる。
とＰ型ＭＯＳトランジスタＰ１−１の直列接続、Ｎ型Ｍ
ＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ２−
１の並列接続およびＰ型ＭＯＳトランジスタＰ３とＰ型
ＭＯＳトランジスタＰ３−１の並列接続のトランジスタ
がそれぞれ前記第１実施例のＰ型ＭＯＳトランジスタＰ
１、Ｎ型ＭＯＳトランジスタＮ２およびＰ型ＭＯＳトラ
ンジスタＰ３と同じ働きをする。また、図６におけるＰ
型ＭＯＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ
１−１の並列接続、Ｎ型ＭＯＳトランジスタＮ２とＮ型
ＭＯＳトランジスタＮ２−１の直列接続およびＮ型ＭＯ
ＳトランジスタＮ３とＮ型ＭＯＳトランジスタＮ３−１
の並列接続のトランジスタがそれぞれ前記第１実施例の
Ｐ型ＭＯＳトランジスタＰ１、Ｎ型ＭＯＳトランジスタ
Ｎ２およびＮ型ＭＯＳトランジスタＮ３と同じ働きをす
るので、前記両回路例１および２とも動作は前記第１実
施例と同じになる。
【００５７】前記それぞれのインバータの構成素子をＭ
ＯＳトランジスタの直列接続および並列接続を組み合わ
せたものとすることは初期の特性が出る限り問題がな
い。
ＯＳトランジスタの直列接続および並列接続を組み合わ
せたものとすることは初期の特性が出る限り問題がな
い。
【００５８】（第２実施例の効果）第２実施例は、前記
第１実施例の効果に加えて、ゲート・アレイの様な同一
サイズのトランジスタを使用する場合に適用できるとい
う効果が得られる。
第１実施例の効果に加えて、ゲート・アレイの様な同一
サイズのトランジスタを使用する場合に適用できるとい
う効果が得られる。
【００５９】（他の実施の形態）本発明の入力バッファ
回路は、前記第１および第２実施例ではインバータ回路
を用いているが、その他にＮＡＮＤ回路、ＡＮＤ回路等
のその他の論理ゲートを用いても実現可能である。
回路は、前記第１および第２実施例ではインバータ回路
を用いているが、その他にＮＡＮＤ回路、ＡＮＤ回路等
のその他の論理ゲートを用いても実現可能である。
【００６０】図７は本発明の入力バッファ回路をＮＡＮ
Ｄ回路を用いて構成した例を示す図である。
Ｄ回路を用いて構成した例を示す図である。
【００６１】図７の回路は、前記図１の前段のインバー
タ回路の代わりに、それぞれ入力信号と電源電圧を入力
するＮＡＮＤ回路の出力端を図１のＰ型ＭＯＳトランジ
スタＰ３のゲートに接続し、同じくそれぞれ入力信号と
電源電圧を入力するＮＡＮＤ回路の出力端を図１のＮ型
ＭＯＳトランジスタＮ３のゲートに接続した構成をと
る。
タ回路の代わりに、それぞれ入力信号と電源電圧を入力
するＮＡＮＤ回路の出力端を図１のＰ型ＭＯＳトランジ
スタＰ３のゲートに接続し、同じくそれぞれ入力信号と
電源電圧を入力するＮＡＮＤ回路の出力端を図１のＮ型
ＭＯＳトランジスタＮ３のゲートに接続した構成をと
る。
【００６２】
【発明の効果】本発明は、プロセス変動があった場合で
も入力バッファのハイレベル、ローレベル判定の論理閾
値電圧の変動を小さく押さえることができる。
も入力バッファのハイレベル、ローレベル判定の論理閾
値電圧の変動を小さく押さえることができる。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の実施例における標準プロセスでの回路
動作を示す図である。
動作を示す図である。
【図３】本発明の実施例のＰ型ＭＯＳトランジスタの閾
値電圧｜Ｖｔａｃｔ｜が高くなり、Ｎ型ＭＯＳトランジ
スタの閾値電圧｜Ｖｔａｃｔ｜が低くなったときの回路
動作を示す図である。
値電圧｜Ｖｔａｃｔ｜が高くなり、Ｎ型ＭＯＳトランジ
スタの閾値電圧｜Ｖｔａｃｔ｜が低くなったときの回路
動作を示す図である。
【図４】本発明の実施例のＰ型ＭＯＳトランジスタの閾
値電圧｜Ｖｔａｃｔ｜が低くなり、Ｎ型ＭＯＳトランジ
スタの閾値電圧｜Ｖｔａｃｔ｜が高くなったときの回路
動作を示す図である。
値電圧｜Ｖｔａｃｔ｜が低くなり、Ｎ型ＭＯＳトランジ
スタの閾値電圧｜Ｖｔａｃｔ｜が高くなったときの回路
動作を示す図である。
【図５】本発明の第２実施例の回路例１を示す図であ
る。
る。
【図６】本発明の第２実施例の回路例２を示す図であ
る。
る。
【図７】本発明の入力バッファ回路をＮＡＮＤ回路を用
いて構成した例を示す図である。
いて構成した例を示す図である。
【図８】従来の基本的な入力バッファ回路の回路図であ
る。
る。
【図９】従来の入力バッファ回路の回路例１を示す回路
図である。
図である。
【図１０】従来の入力バッファ回路の回路例２を示す回
路図である。
路図である。
【図１１】従来の入力バッファ回路の回路例３を示す回
路図である。
路図である。
【図１２】従来の入力バッファ回路の回路例４を示す回
路図である。
路図である。
【図１３】従来のＣＭＯＳインバータの入出力特性図で
ある。
ある。
１、２ 接続点
ＰＡ、Ｐ１、Ｐ１−１、Ｐ２、Ｐ３、Ｐ３−１ Ｐ型
ＭＯＳトランジスタ ＮＡ、Ｎ１、Ｎ１−１、Ｎ２、Ｎ２−１、Ｎ３、Ｎ３−
１ Ｎ型ＭＯＳトランジスタ ＶＤＤ 電源電圧 ＧＮＤ 接地電位
ＭＯＳトランジスタ ＮＡ、Ｎ１、Ｎ１−１、Ｎ２、Ｎ２−１、Ｎ３、Ｎ３−
１ Ｎ型ＭＯＳトランジスタ ＶＤＤ 電源電圧 ＧＮＤ 接地電位
Claims (6)
- 【請求項１】論理閾値電圧が互いに異なる複数の前段回
路と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジス
タを直列接続し、前記両トランジスタの接続点から出力
するようにした後段回路とからなり、前記前段回路の内
の一方の回路の出力を前記後段回路のＰ型ＭＯＳトラン
ジスタのゲートに接続し、前記前段回路の内の他方の回
路の出力を前記後段回路のＮ型ＭＯＳトランジスタのゲ
ートに接続し、前記後段回路の出力からみた該入力バッ
ファ回路全体の論理閾値電圧が前記両前段回路の異なる
論理閾値電圧の間になるように設定することを特徴とす
る入力バッファ回路。 - 【請求項２】前記前段回路をインバータとしたことを特
徴とする請求項１記載の入力バッファ回路。 - 【請求項３】前記前段回路および前記後段回路をＭＯＳ
トランジスタで構成したことを特徴とする請求項１また
は２記載の入力バッファ回路。 - 【請求項４】前記前段回路および前記後段回路に含まれ
るＭＯＳトランジスタの内の任意のＭＯＳトランジスタ
を、同じ極性のＭＯＳトランジスタの直列接続回路また
は並列接続回路で構成したことを特徴とする請求項１乃
至３のいずれか１項記載の入力バッファ回路。 - 【請求項５】前記前段回路をＡＮＤ回路またはＮＡＮＤ
回路で構成したことを特徴とする請求項１記載の入力バ
ッファ回路。 - 【請求項６】前記前段回路を論理ゲート回路としたこと
を特徴とする請求項１記載の入力バッファ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363826A JP3426594B2 (ja) | 2001-11-29 | 2001-11-29 | 入力バッファ回路 |
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| JP3426594B2 true JP3426594B2 (ja) | 2003-07-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001363826A Expired - Fee Related JP3426594B2 (ja) | 2001-11-29 | 2001-11-29 | 入力バッファ回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3426594B2 (ja) |
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| CN112349332B (zh) * | 2020-10-23 | 2022-06-21 | 武汉新芯集成电路制造有限公司 | 一种输入缓冲电路及存储器 |
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|---|---|---|---|---|
| US5168176A (en) * | 1991-07-23 | 1992-12-01 | Standard Microsystems Corporation | Apparatus and method to prevent the unsettling of a quiescent, low output channel caused by ground bounce induced by neighboring output channels |
| US5491432A (en) * | 1992-08-07 | 1996-02-13 | Lsi Logic Corporation | CMOS Differential driver circuit for high offset ground |
| US5910730A (en) * | 1996-12-13 | 1999-06-08 | International Business Machines Corporation | Digital circuit noise margin improvement |
| US6570414B1 (en) * | 2001-09-27 | 2003-05-27 | Applied Micro Circuits Corporation | Methods and apparatus for reducing the crowbar current in a driver circuit |
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- 2001-11-29 JP JP2001363826A patent/JP3426594B2/ja not_active Expired - Fee Related
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2002
- 2002-05-30 US US10/157,239 patent/US6828821B2/en not_active Expired - Fee Related
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| US6828821B2 (en) | 2004-12-07 |
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