JP3425881B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000000034 method Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 30
- 238000012217 deletion Methods 0.000 claims description 3
- 230000037430 deletion Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 description 21
- 239000002131 composite material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
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Landscapes
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及び不揮発性半導体記憶装置におけるデータの書
き換え方法に関する。
憶装置及び不揮発性半導体記憶装置におけるデータの書
き換え方法に関する。
【０００２】
【従来の技術】浮遊ゲート電極を有する不揮発性メモリ
セルの一般的な構造を図５に示す。
セルの一般的な構造を図５に示す。
【０００３】この不揮発性メモリセルは、Ｐ型半導体基
板１と、Ｐ型半導体基板１上に形成された第１のゲート
絶縁膜４と、第１のゲート絶縁膜４上に形成され、か
つ、第１の多結晶シリコンからなる浮遊ゲート電極５
と、浮遊ゲート電極５上に形成され、かつ、ＯＮＯ（Ｏ
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構造を
有する第２のゲート絶縁膜６と、第２のゲート絶縁膜６
上に形成され、かつ、第２の多結晶シリコンからなる制
御ゲート電極７とが順次積層された複合ゲートを備えて
いる。
板１と、Ｐ型半導体基板１上に形成された第１のゲート
絶縁膜４と、第１のゲート絶縁膜４上に形成され、か
つ、第１の多結晶シリコンからなる浮遊ゲート電極５
と、浮遊ゲート電極５上に形成され、かつ、ＯＮＯ（Ｏ
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構造を
有する第２のゲート絶縁膜６と、第２のゲート絶縁膜６
上に形成され、かつ、第２の多結晶シリコンからなる制
御ゲート電極７とが順次積層された複合ゲートを備えて
いる。
【０００４】この複合ゲートの両側において、Ｐ型半導
体基板１上には、Ｎ+型拡散層からなるソース２及びド
レイン３が形成されている。
体基板１上には、Ｎ+型拡散層からなるソース２及びド
レイン３が形成されている。
【０００５】制御ゲート電極７とＰ型半導体基板１との
間には、電源８からの電圧が印加されるようになってい
る。
間には、電源８からの電圧が印加されるようになってい
る。
【０００６】このような構成を有する不揮発性メモリセ
ルからデータを消去する際、制御ゲート電極７とＰ型半
導体基板１との間に段階的に昇圧された電圧を印加する
ことにより、データを消去する方法が、例えば、特開平
７−７３６８８号公報、同７−３１２０９３号公報、同
７−３２６１９６号公報及び特許公報第２６４５１２２
号公報（特開平２−１９３３９８）において、提案され
ている。
ルからデータを消去する際、制御ゲート電極７とＰ型半
導体基板１との間に段階的に昇圧された電圧を印加する
ことにより、データを消去する方法が、例えば、特開平
７−７３６８８号公報、同７−３１２０９３号公報、同
７−３２６１９６号公報及び特許公報第２６４５１２２
号公報（特開平２−１９３３９８）において、提案され
ている。
【０００７】以下、図６及び図７を参照して、このデー
タ消去方法を説明する。
タ消去方法を説明する。
【０００８】このデータ消去方法は、Ｐ型半導体基板１
に対して負の電圧を制御ゲート電極７に印加し、浮遊ゲ
ート電極５に蓄積された電子をＰ型半導体基板１にファ
ウラーノルドハイムトンネル放出（以後、「ＦＮトンネ
ル放出」と呼ぶ）させることにより、データを消去する
ものである。
に対して負の電圧を制御ゲート電極７に印加し、浮遊ゲ
ート電極５に蓄積された電子をＰ型半導体基板１にファ
ウラーノルドハイムトンネル放出（以後、「ＦＮトンネ
ル放出」と呼ぶ）させることにより、データを消去する
ものである。
【０００９】このデータ消去方法においては、データの
消去開始時には電圧Ｖ１の消去パルスが所定回数印加さ
れる。
消去開始時には電圧Ｖ１の消去パルスが所定回数印加さ
れる。
【００１０】この電圧Ｖ１の消去パルスの印加によって
も、データの消去未了の場合には、電圧Ｖ１から所定値
△Ｖだけ昇圧させた電圧Ｖ２（Ｖ２＝Ｖ１＋△Ｖ）の消
去パルスを所定回数印加する。
も、データの消去未了の場合には、電圧Ｖ１から所定値
△Ｖだけ昇圧させた電圧Ｖ２（Ｖ２＝Ｖ１＋△Ｖ）の消
去パルスを所定回数印加する。
【００１１】電圧Ｖ２の消去パルスの印加によっても、
なおも、データの消去未了の場合には、電圧Ｖ２からさ
らに所定値△Ｖだけ昇圧させた電圧Ｖ３（Ｖ３＝Ｖ２＋
△Ｖ）の消去パルスを所定回数印加する。
なおも、データの消去未了の場合には、電圧Ｖ２からさ
らに所定値△Ｖだけ昇圧させた電圧Ｖ３（Ｖ３＝Ｖ２＋
△Ｖ）の消去パルスを所定回数印加する。
【００１２】以下、同様に、電圧を段階的に昇圧させ、
昇圧させた電圧をデータの消去が終了するまで印加し続
ける。
昇圧させた電圧をデータの消去が終了するまで印加し続
ける。
【００１３】印加する電圧を昇圧させる方法として、次
の二つの方法がある。
の二つの方法がある。
【００１４】第一の方法は、図６に示すように、電圧の
昇圧幅△Ｖ１を比較的大きく設定し、かつ、電圧が昇圧
するまでのステップ時間△ｔ１を比較的短く設定する方
法である。
昇圧幅△Ｖ１を比較的大きく設定し、かつ、電圧が昇圧
するまでのステップ時間△ｔ１を比較的短く設定する方
法である。
【００１５】第二の方法は、図６に示すように、電圧の
昇圧幅△Ｖ２を比較的小さく設定し、かつ、電圧が昇圧
するまでのステップ時間△ｔ２を比較的長く設定する方
法である。
昇圧幅△Ｖ２を比較的小さく設定し、かつ、電圧が昇圧
するまでのステップ時間△ｔ２を比較的長く設定する方
法である。
【００１６】
【発明が解決しようとする課題】図６に示した第一の方
法のように、昇圧幅△Ｖ１が大きく、ステップ時間△ｔ
１が短い場合には、不揮発性メモリセルの所望のしきい
値まデータが消去される時間を早めることができる。し
かしながら、所望のしきい値の直前において電圧が昇圧
したような場合に、図７の直線９に示すように、電圧の
昇圧幅が大きいために、昇圧後の電圧による不揮発性メ
モリセルのしきい値が所望のしきい値を越えてしまい、
データを過剰消去してしまう場合がある。
法のように、昇圧幅△Ｖ１が大きく、ステップ時間△ｔ
１が短い場合には、不揮発性メモリセルの所望のしきい
値まデータが消去される時間を早めることができる。し
かしながら、所望のしきい値の直前において電圧が昇圧
したような場合に、図７の直線９に示すように、電圧の
昇圧幅が大きいために、昇圧後の電圧による不揮発性メ
モリセルのしきい値が所望のしきい値を越えてしまい、
データを過剰消去してしまう場合がある。
【００１７】一方、図６に示した第二の方法のように、
昇圧幅△Ｖ２を小さく、ステップ時間△ｔ２を長く設定
することによって、第一の方法のように、データ消去終
了時に不揮発性メモリセルのしきい値が所望のしきい値
を越えてしまい、データを過剰消去してしまうことを防
止することができる。しかしながら、電圧の昇圧幅が小
さいために、図７の直線１０に示すように、データの消
去速度が小さく、従って、データの消去に要する時間が
長くなってしまうことは避けられない。
昇圧幅△Ｖ２を小さく、ステップ時間△ｔ２を長く設定
することによって、第一の方法のように、データ消去終
了時に不揮発性メモリセルのしきい値が所望のしきい値
を越えてしまい、データを過剰消去してしまうことを防
止することができる。しかしながら、電圧の昇圧幅が小
さいために、図７の直線１０に示すように、データの消
去速度が小さく、従って、データの消去に要する時間が
長くなってしまうことは避けられない。
【００１８】本発明は、以上のような従来の不揮発性半
導体記憶装置のデータ消去における問題点に鑑みてなさ
れたものであり、データを過剰消去することなく、デー
タの消去速度を大きくすることができる不揮発性半導体
記憶装置及び不揮発性半導体記憶装置におけるデータの
消去方法を提供することを目的とする。
導体記憶装置のデータ消去における問題点に鑑みてなさ
れたものであり、データを過剰消去することなく、デー
タの消去速度を大きくすることができる不揮発性半導体
記憶装置及び不揮発性半導体記憶装置におけるデータの
消去方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】この目的を達成するた
め、本発明は、半導体基板のチャネル領域上に形成され
た第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上
に形成された浮遊ゲート電極と、前記浮遊ゲート電極上
に形成された第２のゲート絶縁膜と、前記第２のゲート
絶縁膜上に形成された制御ゲート電極と、前記制御ゲー
ト電極と前記半導体基板との間に段階的に昇圧される電
圧を印加する電源と、からなる不揮発性半導体記憶装置
において、前記電源は、データの消去途中において、前
記電圧の段階的な昇圧幅及び昇圧するまでのステップ時
間とを変化させるものであリ、データの消去途中に設定
された切り換え点となるしきい値の前後において前記電
圧の昇圧幅とステップ時間とを変化させるものであリ、
前記しきい値以後における昇圧幅が前記しきい値以前に
おける昇圧幅よりも小さく、かつ、前記しきい値以後に
おける昇圧までのステップ時間が前記しきい値以前にお
けるステップ時間よりも長い電圧を印加するものである
ことを特徴とするの不揮発性半導体記憶装置を提供す
る。
め、本発明は、半導体基板のチャネル領域上に形成され
た第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上
に形成された浮遊ゲート電極と、前記浮遊ゲート電極上
に形成された第２のゲート絶縁膜と、前記第２のゲート
絶縁膜上に形成された制御ゲート電極と、前記制御ゲー
ト電極と前記半導体基板との間に段階的に昇圧される電
圧を印加する電源と、からなる不揮発性半導体記憶装置
において、前記電源は、データの消去途中において、前
記電圧の段階的な昇圧幅及び昇圧するまでのステップ時
間とを変化させるものであリ、データの消去途中に設定
された切り換え点となるしきい値の前後において前記電
圧の昇圧幅とステップ時間とを変化させるものであリ、
前記しきい値以後における昇圧幅が前記しきい値以前に
おける昇圧幅よりも小さく、かつ、前記しきい値以後に
おける昇圧までのステップ時間が前記しきい値以前にお
けるステップ時間よりも長い電圧を印加するものである
ことを特徴とするの不揮発性半導体記憶装置を提供す
る。
【００２０】本不揮発性半導体記憶装置は、前記電源
が、データの消去途中に設定された複数の切り換え点と
なるしきい値の各々の前後において前記電圧の昇圧幅と
ステップ時間とを変化させるものであることが好まし
い。
が、データの消去途中に設定された複数の切り換え点と
なるしきい値の各々の前後において前記電圧の昇圧幅と
ステップ時間とを変化させるものであることが好まし
い。
【００２１】本発明は、また、半導体基板のチャネル領
域上に形成された第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊
ゲート電極上に形成された第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に形成された制御ゲート電極とか
らなる不揮発性半導体記憶装置において、前記制御ゲー
ト電極と前記半導体基板との間に段階的に昇圧する電圧
を印加し、データの消去を行う方法において、前記電圧
は、データの消去途中において、段階的な昇圧幅及び昇
圧するまでのステップ時間とが変化するものであり、切
り換え点となるしきい値を設定し、前記しきい値の前後
において前記電圧の昇圧幅とステップ時間とを変化させ
るものであり、前記しきい値以後における昇圧幅が前記
しきい値以前における昇圧幅よりも小さく、かつ、前記
しきい値以後における昇圧までのステップ時間が前記し
きい値以前におけるステップ時間よりも長い電圧を印加
することを特徴とする不揮発性半導体記憶装置における
データの消去方法を提供する。
域上に形成された第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊
ゲート電極上に形成された第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に形成された制御ゲート電極とか
らなる不揮発性半導体記憶装置において、前記制御ゲー
ト電極と前記半導体基板との間に段階的に昇圧する電圧
を印加し、データの消去を行う方法において、前記電圧
は、データの消去途中において、段階的な昇圧幅及び昇
圧するまでのステップ時間とが変化するものであり、切
り換え点となるしきい値を設定し、前記しきい値の前後
において前記電圧の昇圧幅とステップ時間とを変化させ
るものであり、前記しきい値以後における昇圧幅が前記
しきい値以前における昇圧幅よりも小さく、かつ、前記
しきい値以後における昇圧までのステップ時間が前記し
きい値以前におけるステップ時間よりも長い電圧を印加
することを特徴とする不揮発性半導体記憶装置における
データの消去方法を提供する。
【００２２】前記不揮発性半導体記憶装置におけるデー
タの消去方法は、切り換え点となる複数のしきい値を設
定し、前記しきい値の各々の前後において前記電圧の昇
圧幅とステップ時間とを変化させるものであることが好
ましい。
タの消去方法は、切り換え点となる複数のしきい値を設
定し、前記しきい値の各々の前後において前記電圧の昇
圧幅とステップ時間とを変化させるものであることが好
ましい。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】上記の本発明に係るデータの書き換え方法
によっても、上述の本発明に係る不揮発性半導体記憶装
置と同様の効果を得ることができる。
によっても、上述の本発明に係る不揮発性半導体記憶装
置と同様の効果を得ることができる。
【００３２】
【発明の実施の形態】本発明に係る不揮発性半導体記憶
装置の一実施形態を図１に示す。
装置の一実施形態を図１に示す。
【００３３】本実施形態に係る不揮発性半導体記憶装置
は、Ｐ型半導体基板１１と、Ｐ型半導体基板１１上に形
成された複合ゲートと、電源１８と、からなる。
は、Ｐ型半導体基板１１と、Ｐ型半導体基板１１上に形
成された複合ゲートと、電源１８と、からなる。
【００３４】複合ゲートは、Ｐ型半導体基板１１上に形
成され、かつ、約１００Åの膜厚を有する第１のゲート
酸化膜１４と、第１のゲート酸化膜１４上に形成され、
かつ、第１の多結晶シリコンからなる浮遊ゲート電極１
５と、浮遊ゲート電極１５上に形成され、かつ、ＯＮＯ
（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構
造を有し、さらに、酸化膜換算約２００Åの膜厚を有す
る第２のゲート絶縁膜１６と、第２のゲート絶縁膜１６
上に形成され、第２の多結晶シリコンからなる制御ゲー
ト電極１７と、が順次積層されて構成されている。
成され、かつ、約１００Åの膜厚を有する第１のゲート
酸化膜１４と、第１のゲート酸化膜１４上に形成され、
かつ、第１の多結晶シリコンからなる浮遊ゲート電極１
５と、浮遊ゲート電極１５上に形成され、かつ、ＯＮＯ
（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の３層構
造を有し、さらに、酸化膜換算約２００Åの膜厚を有す
る第２のゲート絶縁膜１６と、第２のゲート絶縁膜１６
上に形成され、第２の多結晶シリコンからなる制御ゲー
ト電極１７と、が順次積層されて構成されている。
【００３５】複合ゲートの両側において、Ｐ型半導体基
板１１上には、Ｎ+型拡散層からなるソース１２及びド
レイン１３が構成されている。
板１１上には、Ｎ+型拡散層からなるソース１２及びド
レイン１３が構成されている。
【００３６】電源１８は、制御ゲート電極１７とＰ型半
導体基板１１との間に、後述する図２に示すようなパル
ス状電圧を印加する。
導体基板１１との間に、後述する図２に示すようなパル
ス状電圧を印加する。
【００３７】以下、上記のような構成を有する本実施形
態に係る不揮発性半導体記憶装置におけるデータ消去方
法について説明する。
態に係る不揮発性半導体記憶装置におけるデータ消去方
法について説明する。
【００３８】データの読み出しはドレイン１３を１Ｖ、
ソース１２を０Ｖ、制御ゲート電極１７を５Ｖとし、浮
遊ゲート電極１５中の電子の有無によるドレイン電流の
高低差に応じて「０」又は「１」の状態を判定する。
ソース１２を０Ｖ、制御ゲート電極１７を５Ｖとし、浮
遊ゲート電極１５中の電子の有無によるドレイン電流の
高低差に応じて「０」又は「１」の状態を判定する。
【００３９】データの書き込みの際には、例えば、ドレ
イン１３に約６Ｖを、ソース１２に０Ｖを、制御ゲート
電極１７には１２Ｖを印加する。その結果、ドレイン１
３の近傍においてインパクトアイオナイゼーションが起
こり、電子が浮遊ゲート電極１５に注入され、データの
書き込みが行われる。
イン１３に約６Ｖを、ソース１２に０Ｖを、制御ゲート
電極１７には１２Ｖを印加する。その結果、ドレイン１
３の近傍においてインパクトアイオナイゼーションが起
こり、電子が浮遊ゲート電極１５に注入され、データの
書き込みが行われる。
【００４０】この場合、浮遊ゲート電極１５には電子が
十分に蓄積され、不揮発性半導体記憶装置のしきい値
が、例えば、７Ｖの高レベルに設定される。
十分に蓄積され、不揮発性半導体記憶装置のしきい値
が、例えば、７Ｖの高レベルに設定される。
【００４１】一方、データの消去は浮遊ゲート電極１５
の電子を放出し、不揮発性半導体記憶装置のしきい値
を、例えば、３Ｖの低レベルにして行う。
の電子を放出し、不揮発性半導体記憶装置のしきい値
を、例えば、３Ｖの低レベルにして行う。
【００４２】電子の放出は、ソース１２とドレイン１３
とを浮遊状態にしたうえで、半導体基板１１と制御ゲー
ト電極１７との間に負電圧Ｖを印加することにより、浮
遊ゲート電極１５から半導体基板１１に第１のゲート酸
化膜１４を介して電子をＦＮトンネル放出させることに
より行われる。
とを浮遊状態にしたうえで、半導体基板１１と制御ゲー
ト電極１７との間に負電圧Ｖを印加することにより、浮
遊ゲート電極１５から半導体基板１１に第１のゲート酸
化膜１４を介して電子をＦＮトンネル放出させることに
より行われる。
【００４３】図２は、本実施形態に係る不揮発性半導体
記憶装置において実行されるデータ消去方法における印
加電圧の波形図である。
記憶装置において実行されるデータ消去方法における印
加電圧の波形図である。
【００４４】図２に示すように、当初、半導体基板１１
と制御ゲート電極１７との間には、印加電圧Ｖとして初
期電圧Ｖ0が印加される。初期電圧Ｖ0が最大積算時間△
ｔ１だけ印加された後、印加電圧Ｖは昇圧幅△Ｖ１だけ
昇圧され、（Ｖ0＋△Ｖ１）の印加電圧が印加される。
と制御ゲート電極１７との間には、印加電圧Ｖとして初
期電圧Ｖ0が印加される。初期電圧Ｖ0が最大積算時間△
ｔ１だけ印加された後、印加電圧Ｖは昇圧幅△Ｖ１だけ
昇圧され、（Ｖ0＋△Ｖ１）の印加電圧が印加される。
【００４５】この電圧（Ｖ0＋△Ｖ１）を印加しても、
不揮発性半導体記憶装置のしきい値が所定のしきい値に
達していない場合には、電圧（Ｖ0＋△Ｖ１）は最大積
算時間△ｔ１だけ印加される。
不揮発性半導体記憶装置のしきい値が所定のしきい値に
達していない場合には、電圧（Ｖ0＋△Ｖ１）は最大積
算時間△ｔ１だけ印加される。
【００４６】以後、同様にして、不揮発性半導体記憶装
置のしきい値が所定のしきい値に達する以前の段階にお
いては、印加電圧Ｖは最大積算時間△ｔ１毎に昇圧幅△
Ｖ１だけ逐次昇圧される。
置のしきい値が所定のしきい値に達する以前の段階にお
いては、印加電圧Ｖは最大積算時間△ｔ１毎に昇圧幅△
Ｖ１だけ逐次昇圧される。
【００４７】このように、最大積算時間△ｔ１毎に昇圧
幅△Ｖ１だけ逐次昇圧された印加電圧Ｖを印加すること
により、不揮発性半導体記憶装置のしきい値が所定のし
きい値に達すると、それ以後の段階においては、印加電
圧Ｖは最大積算時間△ｔ２毎に昇圧幅△Ｖ２だけ逐次昇
圧される。ここで、△ｔ１＜△ｔ２、かつ、△Ｖ１＞△
Ｖ２である。
幅△Ｖ１だけ逐次昇圧された印加電圧Ｖを印加すること
により、不揮発性半導体記憶装置のしきい値が所定のし
きい値に達すると、それ以後の段階においては、印加電
圧Ｖは最大積算時間△ｔ２毎に昇圧幅△Ｖ２だけ逐次昇
圧される。ここで、△ｔ１＜△ｔ２、かつ、△Ｖ１＞△
Ｖ２である。
【００４８】以上のように、不揮発性半導体記憶装置の
しきい値が所定のしきい値に達する以前の段階において
は、印加電圧Ｖの昇圧幅△Ｖ１が比較的大きく設定さ
れ、かつ、印加電圧Ｖが昇圧するまでの最大積算時間△
ｔ１が比較的小さく設定されている。このため、図３に
示すように、データの消去時間ＴＭ１を短縮することが
できる。
しきい値が所定のしきい値に達する以前の段階において
は、印加電圧Ｖの昇圧幅△Ｖ１が比較的大きく設定さ
れ、かつ、印加電圧Ｖが昇圧するまでの最大積算時間△
ｔ１が比較的小さく設定されている。このため、図３に
示すように、データの消去時間ＴＭ１を短縮することが
できる。
【００４９】さらに、不揮発性半導体記憶装置のしきい
値が所定のしきい値に達した以後の段階においては、印
加電圧Ｖの昇圧幅△Ｖ２が比較的小さく設定され、か
つ、印加電圧Ｖが昇圧するまでの最大積算時間△ｔ１が
比較的大きく設定されている。このため、図３に示すよ
うに、データの消去時間ＴＭ２は多少長くはなるもの
の、データ消去の終了寸前において、不揮発性半導体記
憶装置のしきい値が最終消去しきい値レベルＴを超えて
しまい、それによって、データが過剰消去されることを
防止することができる。
値が所定のしきい値に達した以後の段階においては、印
加電圧Ｖの昇圧幅△Ｖ２が比較的小さく設定され、か
つ、印加電圧Ｖが昇圧するまでの最大積算時間△ｔ１が
比較的大きく設定されている。このため、図３に示すよ
うに、データの消去時間ＴＭ２は多少長くはなるもの
の、データ消去の終了寸前において、不揮発性半導体記
憶装置のしきい値が最終消去しきい値レベルＴを超えて
しまい、それによって、データが過剰消去されることを
防止することができる。
【００５０】以下、具体例を挙げて、本実施形態に係る
不揮発性半導体記憶装置におけるデータ消去方法を説明
する。
不揮発性半導体記憶装置におけるデータ消去方法を説明
する。
【００５１】図４は、データ消去方法の各過程を示すフ
ローチャートである。
ローチャートである。
【００５２】以下の記述においては、ドレイン１３に約
６Ｖを、ソース１２に０Ｖを、制御ゲート電極１７には
１２Ｖをそれぞれ印加し、ドレイン１３の近傍において
インパクトアイオナイゼーションを誘起させ、電子を浮
遊ゲート電極１５に注入させるものとし、さらに、本実
施形態に係る不揮発性半導体記憶装置のしきい値は約７
Ｖの高レベルに設定されているものとする。
６Ｖを、ソース１２に０Ｖを、制御ゲート電極１７には
１２Ｖをそれぞれ印加し、ドレイン１３の近傍において
インパクトアイオナイゼーションを誘起させ、電子を浮
遊ゲート電極１５に注入させるものとし、さらに、本実
施形態に係る不揮発性半導体記憶装置のしきい値は約７
Ｖの高レベルに設定されているものとする。
【００５３】データの消去は、ソース１２とドレイン１
３とを浮遊状態にしたうえで、半導体基板１１と制御ゲ
ート電極１７との間に負電圧を印加することにより、浮
遊ゲート電極１５から半導体基板１１に第１のゲート酸
化膜１４を介して電子をＦＮトンネル放出させることに
より行われる。
３とを浮遊状態にしたうえで、半導体基板１１と制御ゲ
ート電極１７との間に負電圧を印加することにより、浮
遊ゲート電極１５から半導体基板１１に第１のゲート酸
化膜１４を介して電子をＦＮトンネル放出させることに
より行われる。
【００５４】ここで、データ消去開始時に、半導体基板
１１と制御ゲート電極１７との間に、電圧−１３Ｖ、パ
ルス幅５ｍｓｅｃの消去パルスを印加するものとする
（図４のステップ１００）。
１１と制御ゲート電極１７との間に、電圧−１３Ｖ、パ
ルス幅５ｍｓｅｃの消去パルスを印加するものとする
（図４のステップ１００）。
【００５５】この消去パルスを印加しつつ、逐次、不揮
発性半導体記憶装置のしきい値が、例えば、５Ｖ以下に
なったか否かを検証する（図４のステップ１１０）。
発性半導体記憶装置のしきい値が、例えば、５Ｖ以下に
なったか否かを検証する（図４のステップ１１０）。
【００５６】不揮発性半導体記憶装置のしきい値が５Ｖ
以下になっていない場合（図４のステップ１１０のＮ
Ｏ）には、消去パルスを印加した通算の積算時間を算出
し、その積算時間が最大印加積算時間として設定した２
０ｍｓｅｃ以内であるか否かを判定する（図４のステッ
プ１２０）。
以下になっていない場合（図４のステップ１１０のＮ
Ｏ）には、消去パルスを印加した通算の積算時間を算出
し、その積算時間が最大印加積算時間として設定した２
０ｍｓｅｃ以内であるか否かを判定する（図４のステッ
プ１２０）。
【００５７】２０ｍｓｅｃに設定した最大印加積算時間
の間、消去パルスを印加しても不揮発性半導体記憶装置
のしきい値が５ｖ以下にならない場合（図４のステップ
１２０のＮＯ）には、印加する消去パルスの電圧を、例
えば、絶対値で１Ｖ高くし、−１４Ｖに設定する（図４
のステップ１３０）。
の間、消去パルスを印加しても不揮発性半導体記憶装置
のしきい値が５ｖ以下にならない場合（図４のステップ
１２０のＮＯ）には、印加する消去パルスの電圧を、例
えば、絶対値で１Ｖ高くし、−１４Ｖに設定する（図４
のステップ１３０）。
【００５８】このように電圧を１Ｖ昇圧させた消去パル
スを印加しつつ、不揮発性半導体記憶装置のしきい値の
検証を逐次行い（図４のステップ１１０）、−１４Ｖの
消去パルスの積算時間が２０ｍｓｅｃを越えても（図４
のステップ１２０）、不揮発性半導体記憶装置のしきい
値が５Ｖ以下にならない場合には、消去パルスの電圧を
更に絶対値で１Ｖ上げ、−１５Ｖにする（図４のステッ
プ１３０）。
スを印加しつつ、不揮発性半導体記憶装置のしきい値の
検証を逐次行い（図４のステップ１１０）、−１４Ｖの
消去パルスの積算時間が２０ｍｓｅｃを越えても（図４
のステップ１２０）、不揮発性半導体記憶装置のしきい
値が５Ｖ以下にならない場合には、消去パルスの電圧を
更に絶対値で１Ｖ上げ、−１５Ｖにする（図４のステッ
プ１３０）。
【００５９】このように、不揮発性半導体記憶装置のし
きい値が５Ｖ以下になるまで、同一電圧における最大印
加積算時間を２０ｍｓｅｃ、昇圧幅を１Ｖとして、段階
的に昇圧した消去パルスを制御ゲート電極１７と半導体
基板１１との間に印加する。
きい値が５Ｖ以下になるまで、同一電圧における最大印
加積算時間を２０ｍｓｅｃ、昇圧幅を１Ｖとして、段階
的に昇圧した消去パルスを制御ゲート電極１７と半導体
基板１１との間に印加する。
【００６０】ここで、例えば、−１５Ｖの電圧の消去パ
ルスを印加した積算時間が１５ｍｓｅｃの時に不揮発性
半導体記憶装置のしきい値が５Ｖになったとする（図４
のステップ１１０のＹＥＳ）。
ルスを印加した積算時間が１５ｍｓｅｃの時に不揮発性
半導体記憶装置のしきい値が５Ｖになったとする（図４
のステップ１１０のＹＥＳ）。
【００６１】この場合には、さらに、０．５Ｖ昇圧した
電圧−１５．５Ｖ、最大印加積算時間５ｍｓｅｃの消去
パルスを印加しつつ（図４のステップ１４０）、不揮発
性半導体記憶装置のしきい値が最終消去しきい値として
の、例えば、３Ｖに達したか否かの検証を逐次行う（図
４のステップ１５０）。
電圧−１５．５Ｖ、最大印加積算時間５ｍｓｅｃの消去
パルスを印加しつつ（図４のステップ１４０）、不揮発
性半導体記憶装置のしきい値が最終消去しきい値として
の、例えば、３Ｖに達したか否かの検証を逐次行う（図
４のステップ１５０）。
【００６２】不揮発性半導体記憶装置のしきい値が最終
消去しきい値である３Ｖに達することなく（図４のステ
ップ１５０のＮＯ）、−１５．５ｖの電圧の消去パルス
の印加積算時間が、例えば、４０ｍｓｅｃに達した場合
（図４のステップ１６０のＹＥＳ）には、電圧をさらに
０．５ｖ昇圧し（図４のステップ１４０）、電圧−１６
Ｖ、最大印加積算時間５ｍｓｅｃの消去パルスを印加す
る。
消去しきい値である３Ｖに達することなく（図４のステ
ップ１５０のＮＯ）、−１５．５ｖの電圧の消去パルス
の印加積算時間が、例えば、４０ｍｓｅｃに達した場合
（図４のステップ１６０のＹＥＳ）には、電圧をさらに
０．５ｖ昇圧し（図４のステップ１４０）、電圧−１６
Ｖ、最大印加積算時間５ｍｓｅｃの消去パルスを印加す
る。
【００６３】以後、不揮発性半導体記憶装置のしきい値
が３ｖに達するまで（図４のステップ１５０のＹＥ
Ｓ）、同一電圧における最大印加積算時間を４０ｍｓｅ
ｃ、昇圧幅を０．５ｖとして、段階的に昇圧した消去パ
ルスを制御ゲート電極１７と半導体基板１１との間に印
加する。
が３ｖに達するまで（図４のステップ１５０のＹＥ
Ｓ）、同一電圧における最大印加積算時間を４０ｍｓｅ
ｃ、昇圧幅を０．５ｖとして、段階的に昇圧した消去パ
ルスを制御ゲート電極１７と半導体基板１１との間に印
加する。
【００６４】不揮発性半導体記憶装置のしきい値が最終
消去しきい値である３Ｖに達した時点において（図４の
ステップ１５０のＹＥＳ）、消去パルスの印加を終了す
る（図４のステップ１７０）。
消去しきい値である３Ｖに達した時点において（図４の
ステップ１５０のＹＥＳ）、消去パルスの印加を終了す
る（図４のステップ１７０）。
【００６５】本実施形態においては、不揮発性半導体記
憶装置の最終的なしきい値である３Ｖに達するまでの途
中段階に５Ｖの切り替え点を設け、不揮発性半導体記憶
装置のしきい値がその切り替え点に達する以前の段階に
おいては、消去パルスの昇圧幅を大きく（１Ｖ）とり、
昇圧するまでの最大積算時間を短く（２０ｍｓｅｃ）設
定した。さらに、不揮発性半導体記憶装置のしきい値が
切り替え点（５Ｖ）以下になった後の段階においては、
消去パルスの昇圧幅を小さく（０．５Ｖ）し、昇圧する
までの最大積算時間を長く（４０ｍｓｅｃ）設定した。
憶装置の最終的なしきい値である３Ｖに達するまでの途
中段階に５Ｖの切り替え点を設け、不揮発性半導体記憶
装置のしきい値がその切り替え点に達する以前の段階に
おいては、消去パルスの昇圧幅を大きく（１Ｖ）とり、
昇圧するまでの最大積算時間を短く（２０ｍｓｅｃ）設
定した。さらに、不揮発性半導体記憶装置のしきい値が
切り替え点（５Ｖ）以下になった後の段階においては、
消去パルスの昇圧幅を小さく（０．５Ｖ）し、昇圧する
までの最大積算時間を長く（４０ｍｓｅｃ）設定した。
【００６６】以上のように、本実施形態においては、浮
遊ゲート電極１５に電子が蓄積され、しきい値の高い消
去開始の時点においては、第１のゲート絶縁膜１４に印
加される電圧が緩和されるように、より低い電圧の消去
パルスを印加する。
遊ゲート電極１５に電子が蓄積され、しきい値の高い消
去開始の時点においては、第１のゲート絶縁膜１４に印
加される電圧が緩和されるように、より低い電圧の消去
パルスを印加する。
【００６７】しきい値がまだ高い切り替え点以前の段階
においては、消去パルスを大きな昇圧幅で順次昇圧し、
より速くしきい値が切り替え点に達すようにする。
においては、消去パルスを大きな昇圧幅で順次昇圧し、
より速くしきい値が切り替え点に達すようにする。
【００６８】しきい値が切り替え点に達したら、消去パ
ルスの昇圧幅を小さく、ステップ時間を長く設定する。
ルスの昇圧幅を小さく、ステップ時間を長く設定する。
【００６９】以上のように、制御ゲート電極１７と半導
体基板１１との間に印加する電圧を制御することによっ
て、データ消去中に第１のゲート酸化膜１４に印加され
る電界をできるだけ低く押さえることができるととも
に、全体のデータ消去速度を速めることができる。
体基板１１との間に印加する電圧を制御することによっ
て、データ消去中に第１のゲート酸化膜１４に印加され
る電界をできるだけ低く押さえることができるととも
に、全体のデータ消去速度を速めることができる。
【００７０】さらに、不揮発性半導体記憶装置のしきい
値を、最終消去しきい値を超えない範囲において、最終
しきい値にほぼ一致させることができる上述の実施形態
においては、不揮発性半導体記憶装置の最終消去しきい
値に至る途中に切り替え点を１点設けたが、切り替え点
を２点又は３点以上の複数にすることも可能である。
値を、最終消去しきい値を超えない範囲において、最終
しきい値にほぼ一致させることができる上述の実施形態
においては、不揮発性半導体記憶装置の最終消去しきい
値に至る途中に切り替え点を１点設けたが、切り替え点
を２点又は３点以上の複数にすることも可能である。
【００７１】例えば、不揮発性半導体記憶装置の第１の
切り替え点としての第１の中間しきい値５ｖの次に、例
えば、第２の切り替え点としての第２の中間しきい値４
Ｖを設けることができる。この場合、第１の切り換え点
と第２の切り換え点との間の領域においては、消去パル
スの昇圧幅を例えば０．７ｖに設定し、同一電圧での最
大印加積算時間を例えば３０ｍｓｅｃに設定する。
切り替え点としての第１の中間しきい値５ｖの次に、例
えば、第２の切り替え点としての第２の中間しきい値４
Ｖを設けることができる。この場合、第１の切り換え点
と第２の切り換え点との間の領域においては、消去パル
スの昇圧幅を例えば０．７ｖに設定し、同一電圧での最
大印加積算時間を例えば３０ｍｓｅｃに設定する。
【００７２】このように、切り換え点を増やすことによ
り、データ消去中において第１のゲート酸化膜１４に印
加される最大電界を増加させることなく、最終消去しき
い値に達するまでの時間を短くすることができるという
利点がある。
り、データ消去中において第１のゲート酸化膜１４に印
加される最大電界を増加させることなく、最終消去しき
い値に達するまでの時間を短くすることができるという
利点がある。
【００７３】
【発明の効果】以上のように、本発明によれば、例え
ば、不揮発性半導体記憶装置のしきい値が所定のしきい
値に達する以前の段階においては、印加電圧の昇圧幅を
比較的大きく設定し、かつ、印加電圧が昇圧するまでの
最大積算時間を比較的小さく設定することによって、デ
ータの消去時間を短縮することができる。
ば、不揮発性半導体記憶装置のしきい値が所定のしきい
値に達する以前の段階においては、印加電圧の昇圧幅を
比較的大きく設定し、かつ、印加電圧が昇圧するまでの
最大積算時間を比較的小さく設定することによって、デ
ータの消去時間を短縮することができる。
【００７４】さらに、不揮発性半導体記憶装置のしきい
値が所定のしきい値に達した以後の段階においては、印
加電圧の昇圧幅を比較的小さく設定し、かつ、印加電圧
が昇圧するまでの最大積算時間を比較的大きく設定する
ことによって、データ消去の終了寸前において、不揮発
性半導体記憶装置のしきい値が最終しきい値を超えて昇
圧し、それによって、データが過剰消去されることを防
止することができる。
値が所定のしきい値に達した以後の段階においては、印
加電圧の昇圧幅を比較的小さく設定し、かつ、印加電圧
が昇圧するまでの最大積算時間を比較的大きく設定する
ことによって、データ消去の終了寸前において、不揮発
性半導体記憶装置のしきい値が最終しきい値を超えて昇
圧し、それによって、データが過剰消去されることを防
止することができる。
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置の断面図である。
装置の断面図である。
【図２】図１に示す不揮発性半導体記憶装置におけるデ
ータ消去用の印加電圧と、その印加電圧を印加する積算
時間とを示すグラフである。
ータ消去用の印加電圧と、その印加電圧を印加する積算
時間とを示すグラフである。
【図３】図１に示す不揮発性半導体記憶装置における不
揮発性半導体記憶装置のしきい値とデータ消去時間との
関係を示すグラフである。
揮発性半導体記憶装置のしきい値とデータ消去時間との
関係を示すグラフである。
【図４】本発明の一実施形態に係る不揮発性半導体記憶
装置におけるデータ消去方法の各過程を示すフローチャ
ートである。
装置におけるデータ消去方法の各過程を示すフローチャ
ートである。
【図５】従来の不揮発性半導体記憶装置の断面図であ
る。
る。
【図６】図５に示す不揮発性半導体記憶装置におけるデ
ータ消去用の印加電圧と、その印加電圧を印加する積算
時間とを示すグラフである。
ータ消去用の印加電圧と、その印加電圧を印加する積算
時間とを示すグラフである。
【図７】図５に示す不揮発性半導体記憶装置における不
揮発性半導体記憶装置のしきい値とデータ消去時間との
関係を示すグラフである。
揮発性半導体記憶装置のしきい値とデータ消去時間との
関係を示すグラフである。
１、１１ Ｐ型半導体基板
２、１２ ソース
３、１３ ドレイン
４、１４ 第１のゲート絶縁膜
５、１５ 浮遊ゲート電極
６、１６ 第２のゲート絶縁膜
７、１７ 制御ゲート電極
８、１８ 電源
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (4)
- 【請求項１】半導体基板のチャネル領域上に形成された
第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された浮遊ゲート電極
と、 前記浮遊ゲート電極上に形成された第２のゲート絶縁膜
と、 前記第２のゲート絶縁膜上に形成された制御ゲート電極
と、 前記制御ゲート電極と前記半導体基板との間に段階的に
昇圧される電圧を印加する電源と、 からなる不揮発性半導体記憶装置において、 前記電源は、データの消去途中において、前記電圧の段
階的な昇圧幅及び昇圧するまでのステップ時間とを変化
させるものであリ、 データの消去途中に設定された切り換え点となるしきい
値の前後において前記電圧の昇圧幅とステップ時間とを
変化させるものであリ、 前記しきい値以後における昇圧幅が前記しきい値以前に
おける昇圧幅よりも小さく、かつ、前記しきい値以後に
おける昇圧までのステップ時間が前記しきい値以前にお
けるステップ時間よりも長い電圧を印加するものである
ことを特徴とするの不揮発性半導体記憶装置。 - 【請求項２】前記電源は、データの消去途中に設定され
た複数の切り換え点となるしきい値の各々の前後におい
て前記電圧の昇圧幅とステップ時間とを変化させるもの
であることを特徴とする請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】半導体基板のチャネル領域上に形成された
第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形
成された浮遊ゲート電極と、前記浮遊ゲート電極上に形
成された第２のゲート絶縁膜と、前記第２のゲート絶縁
膜上に形成された制御ゲート電極とからなる不揮発性半
導体記憶装置において、前記制御ゲート電極と前記半導
体基板との間に段階的に昇圧する電圧を印加し、データ
の消去を行う方法において、 前記電圧は、データの消去途中において、段階的な昇圧
幅及び昇圧するまでの ステップ時間とが変化するもので
あり、 切り換え点となるしきい値を設定し、前記しきい値の前
後において前記電圧の昇圧幅とステップ時間とを変化さ
せるものであり、 前記しきい値以後における昇圧幅が前記しきい値以前に
おける昇圧幅よりも小さく、かつ、前記しきい値以後に
おける昇圧までのステップ時間が前記しきい値以前にお
けるステップ時間よりも長い電圧を印加することを特徴
とする不揮発性半導体記憶装置におけるデータの消去方
法。 - 【請求項４】切り換え点となる複数のしきい値を設定
し、前記しきい値の各々の前後において前記電圧の昇圧
幅とステップ時間とを変化させるものであることを特徴
とする請求項３に記載の不揮発性半導体記憶装置におけ
るデータの消去方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04753599A JP3425881B2 (ja) | 1999-02-25 | 1999-02-25 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法 |
| KR1020000009125A KR100342903B1 (ko) | 1999-02-25 | 2000-02-24 | 불휘발성 반도체 메모리장치 및 불휘발성 반도체메모리장치에 기억된 데이터의 재기입 방법 |
| US09/512,875 US6381178B1 (en) | 1999-02-25 | 2000-02-25 | Non-volatile semiconductor memory device and method of rewriting data stored in non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04753599A JP3425881B2 (ja) | 1999-02-25 | 1999-02-25 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252447A JP2000252447A (ja) | 2000-09-14 |
| JP3425881B2 true JP3425881B2 (ja) | 2003-07-14 |
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ID=12777834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04753599A Expired - Fee Related JP3425881B2 (ja) | 1999-02-25 | 1999-02-25 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法 |
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|---|---|
| US (1) | US6381178B1 (ja) |
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| KR (1) | KR100342903B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002150785A (ja) | 2000-11-08 | 2002-05-24 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| KR100634172B1 (ko) * | 2004-05-04 | 2006-10-16 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 |
| US7596031B2 (en) * | 2006-10-30 | 2009-09-29 | Sandisk Corporation | Faster programming of highest multi-level state for non-volatile memory |
| US7978520B2 (en) | 2007-09-27 | 2011-07-12 | Sandisk Corporation | Compensation of non-volatile memory chip non-idealities by program pulse adjustment |
| JP2010086623A (ja) * | 2008-10-01 | 2010-04-15 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| KR101468096B1 (ko) | 2008-10-24 | 2014-12-04 | 삼성전자주식회사 | 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844842A (en) * | 1989-02-06 | 1998-12-01 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| JPH07508121A (ja) * | 1993-05-11 | 1995-09-07 | 富士通株式会社 | 不揮発性メモリ装置，不揮発性メモリセル，並びに不揮発性メモリセルおよび複数のトランジスタの各々の閾値を調整する方法 |
| JPH0773688A (ja) | 1993-06-29 | 1995-03-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JPH07312093A (ja) | 1994-05-13 | 1995-11-28 | Hitachi Ltd | 半導体記憶装置 |
| EP0685853A1 (en) | 1994-05-31 | 1995-12-06 | STMicroelectronics S.r.l. | Method for erasing an EEPROM flash memory cell and corresponding erasing circuit |
| US5682346A (en) * | 1995-03-29 | 1997-10-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having suitable writing efficiency |
| US5903495A (en) * | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
-
1999
- 1999-02-25 JP JP04753599A patent/JP3425881B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-24 KR KR1020000009125A patent/KR100342903B1/ko not_active IP Right Cessation
- 2000-02-25 US US09/512,875 patent/US6381178B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000062623A (ko) | 2000-10-25 |
| JP2000252447A (ja) | 2000-09-14 |
| KR100342903B1 (ko) | 2002-07-04 |
| US6381178B1 (en) | 2002-04-30 |
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