JP3410976B2 - 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法 - Google Patents
薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は一般に、単一の半導
体集積回路（ＩＣ）チップ上で併合される論理回路及び
メモリ・アレイの設計及び形成に関して、特に、論理回
路が２つの半導体レベルすなわち薄膜レベル及びバルク
・シリコン（Ｓｉ）・レベルを使用し、メモリ・アレイ
がスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）を含む、"システム・オン・チップ"回路及びその形
成方法に関する。
体集積回路（ＩＣ）チップ上で併合される論理回路及び
メモリ・アレイの設計及び形成に関して、特に、論理回
路が２つの半導体レベルすなわち薄膜レベル及びバルク
・シリコン（Ｓｉ）・レベルを使用し、メモリ・アレイ
がスタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）を含む、"システム・オン・チップ"回路及びその形
成方法に関する。
【０００２】
【従来の技術】論理回路及びメモリ・アレイの密度の増
加は、高速な回路性能及び小型の集積回路（ＩＣ）、従
ってＩＣ当たりの低コスト化をもたらす。現在、論理機
能及びメモリ機能は別々のＩＣ上に形成され、全体シス
テム・スピードは論理回路とメモリ間の通信帯域幅によ
り制限される。約５００ＭＨｚの性能限界が通信帯域幅
によるものであり、論理機能及びメモリ機能が比較的長
い距離（数ｍｍ）を介して通信する直接的な結果であ
る。
加は、高速な回路性能及び小型の集積回路（ＩＣ）、従
ってＩＣ当たりの低コスト化をもたらす。現在、論理機
能及びメモリ機能は別々のＩＣ上に形成され、全体シス
テム・スピードは論理回路とメモリ間の通信帯域幅によ
り制限される。約５００ＭＨｚの性能限界が通信帯域幅
によるものであり、論理機能及びメモリ機能が比較的長
い距離（数ｍｍ）を介して通信する直接的な結果であ
る。
【０００３】また現在、１６メガビット（Ｍｂ）、６４
Ｍｂ及びそれ以上のスタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）・アレイの密度は、４個のｎタイ
プ金属酸化物半導体（ＮＭＯＳ）トランジスタをＳｉウ
エハ・レベル内に配置し、２個のｐタイプ金属酸化物半
導体（ＰＭＯＳ）負荷トランジスタをＳｉウエハ・レベ
ル上の薄膜（ＴＦ）多結晶Ｓｉ（ｐ−Ｓｉ）層内に配置
することにより増加される。これについては、例えばA.
K. Sharmaによる"Semiconductor Memories"、IEEE Pre
ss、New York（1997）及びY. Takao、H. Shimada、N. S
uzuki、Y. Matsukawa及びN. SasakiによるIEEE Transac
tions on Electron Devices 39（1992）、p. 2147を参
照されたい。ＳＲＡＭセルはより小さなＳｉウエハ面積
を要求する。これはより高い密度の、従ってより大規模
な集積化ＳＲＡＭアレイを達成するための３次元（３
Ｄ）集積化の例である。特に前記A. K. Sharmaにより述
べられるように、３Ｄ ＳＲＡＭの例では他の利点とし
て、耐ノイズ性の向上及び低待機電流が含まれる。
Ｍｂ及びそれ以上のスタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）・アレイの密度は、４個のｎタイ
プ金属酸化物半導体（ＮＭＯＳ）トランジスタをＳｉウ
エハ・レベル内に配置し、２個のｐタイプ金属酸化物半
導体（ＰＭＯＳ）負荷トランジスタをＳｉウエハ・レベ
ル上の薄膜（ＴＦ）多結晶Ｓｉ（ｐ−Ｓｉ）層内に配置
することにより増加される。これについては、例えばA.
K. Sharmaによる"Semiconductor Memories"、IEEE Pre
ss、New York（1997）及びY. Takao、H. Shimada、N. S
uzuki、Y. Matsukawa及びN. SasakiによるIEEE Transac
tions on Electron Devices 39（1992）、p. 2147を参
照されたい。ＳＲＡＭセルはより小さなＳｉウエハ面積
を要求する。これはより高い密度の、従ってより大規模
な集積化ＳＲＡＭアレイを達成するための３次元（３
Ｄ）集積化の例である。特に前記A. K. Sharmaにより述
べられるように、３Ｄ ＳＲＡＭの例では他の利点とし
て、耐ノイズ性の向上及び低待機電流が含まれる。
【０００４】５００ＭＨｚの性能限界を超える１つのア
プローチは、論理回路とメモリ・アレイとを単一のＩＣ
上に集積化することである。これらのＩＣは、"併合化
論理及びメモリ"構成または"システム・オン・チップ"
構成として知られる。システム・オン・チップ構成は性
能を向上させ得る。現在、別個の論理チップ及びメモリ
・チップを形成するために、２つの別個のプロセス技術
が使用されている。
プローチは、論理回路とメモリ・アレイとを単一のＩＣ
上に集積化することである。これらのＩＣは、"併合化
論理及びメモリ"構成または"システム・オン・チップ"
構成として知られる。システム・オン・チップ構成は性
能を向上させ得る。現在、別個の論理チップ及びメモリ
・チップを形成するために、２つの別個のプロセス技術
が使用されている。
【０００５】密度スケーリング及び性能向上の両方のた
めの解決策、また論理回路及びメモリ回路を形成する単
一プロセス技術が待望される。
めの解決策、また論理回路及びメモリ回路を形成する単
一プロセス技術が待望される。
【０００６】
【発明が解決しようとする課題】従って本発明の目的
は、"システム・オン・チップ"ＩＣを設計及び製作する
ための小型で経済的な方法を提供することである。
は、"システム・オン・チップ"ＩＣを設計及び製作する
ための小型で経済的な方法を提供することである。
【０００７】本発明の別の目的は、論理回路及びメモリ
回路の両方のための単一のプロセス技術及び３Ｄ集積化
方法を提供することである。
回路の両方のための単一のプロセス技術及び３Ｄ集積化
方法を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、メモリ
・アレイと一緒に単一のＩＣチップ内に組み込まれる論
理回路が、そのメモリ・アレイのトランジスタと共通の
２つの半導体層レベル、すなわち薄膜（ＴＦ）レベル及
びウエハ・レベル、の各半導体層内のトランジスタから
構成される、併合化論理及びメモリＩＣが提供される。
論理回路は差動カスコード電圧スイッチ（ＤＣＶＳ）論
理の三次元形態であり、そこではＮＭＯＳトランジスタ
がウエハ・レベルの半導体基層内に形成され、また、Ｐ
ＭＯＳトランジスタが前記ＮＭＯＳトランジスタとオー
バラップ位置で前記薄膜レベルの半導体層内に形成され
る。この論理回路としては、例えばL. G. Heller、W.
R.Griffin、J. W. Davis及びn. G. Thomaにより、Diges
t Tech. Papers、ISSCC 1984、pp. 16-17及びFang-shi
Lai及びWei Hwangにより、IEEE Journal of Solid-Stat
e Circuits、32（1997）、p. 563に記載の論理回路が擧
げられる。メモリ・アレイとしては、１つのセルが６個
のトランジスタから成るスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）が擧げられ、そこではＳＲＡ
Ｍセルの４個のＮＭＯＳ駆動トランジスタがウエハ・レ
ベルの半導体基層内に配置され、２個のＰＭＯＳ負荷ト
ランジスタが薄膜レベルの半導体層内に前記ＮＭＯＳト
ランジスタとオーバラップ関係で配置される。
・アレイと一緒に単一のＩＣチップ内に組み込まれる論
理回路が、そのメモリ・アレイのトランジスタと共通の
２つの半導体層レベル、すなわち薄膜（ＴＦ）レベル及
びウエハ・レベル、の各半導体層内のトランジスタから
構成される、併合化論理及びメモリＩＣが提供される。
論理回路は差動カスコード電圧スイッチ（ＤＣＶＳ）論
理の三次元形態であり、そこではＮＭＯＳトランジスタ
がウエハ・レベルの半導体基層内に形成され、また、Ｐ
ＭＯＳトランジスタが前記ＮＭＯＳトランジスタとオー
バラップ位置で前記薄膜レベルの半導体層内に形成され
る。この論理回路としては、例えばL. G. Heller、W.
R.Griffin、J. W. Davis及びn. G. Thomaにより、Diges
t Tech. Papers、ISSCC 1984、pp. 16-17及びFang-shi
Lai及びWei Hwangにより、IEEE Journal of Solid-Stat
e Circuits、32（1997）、p. 563に記載の論理回路が擧
げられる。メモリ・アレイとしては、１つのセルが６個
のトランジスタから成るスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）が擧げられ、そこではＳＲＡ
Ｍセルの４個のＮＭＯＳ駆動トランジスタがウエハ・レ
ベルの半導体基層内に配置され、２個のＰＭＯＳ負荷ト
ランジスタが薄膜レベルの半導体層内に前記ＮＭＯＳト
ランジスタとオーバラップ関係で配置される。
【０００９】
【発明の実施の形態】本明細書では、例えば「Ａバー」
のように、信号名またはノード名に「バー」を付けるこ
とによって、その反転形を表わすことにする。
のように、信号名またはノード名に「バー」を付けるこ
とによって、その反転形を表わすことにする。
【００１０】図１及び図２を参照すると、従来のプレー
ナ・スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）・アレイの例が示される。図１は標準の６個のト
ランジスタＣＭＯＳ ＳＲＡＭセルを表す構成回路図で
ある。ＮＭＯＳトランジスタＱ１及びＱ２は"アクセス"
素子であり、ＮＭＯＳトランジスタＱ３及びＱ４は"駆
動（driver）"トランジスタであり、２個のＰＭＯＳト
ランジスタＱ５及びＱ６は"負荷"トランジスタである。
ナ・スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）・アレイの例が示される。図１は標準の６個のト
ランジスタＣＭＯＳ ＳＲＡＭセルを表す構成回路図で
ある。ＮＭＯＳトランジスタＱ１及びＱ２は"アクセス"
素子であり、ＮＭＯＳトランジスタＱ３及びＱ４は"駆
動（driver）"トランジスタであり、２個のＰＭＯＳト
ランジスタＱ５及びＱ６は"負荷"トランジスタである。
【００１１】標準のＳＲＡＭセルのレイアウト図が図２
に示される。Ｑ１及びＱ２のＮＭＯＳトランジスタは、
能動ｎシリコン層１及びポリシリコン層３及び４のオー
バラップにより形成される。Ｑ１及びＱ２のソース・コ
ンタクト１０は、金属層６によりＶssまたはグラウンド
に接触される。同様に、Ｑ３及びＱ４は能動シリコン層
１及びワード・ライン（ＷＬ）を形成するポリシリコン
層５のオーバラップにより形成される。Ｑ３及びＱ４の
ドレイン・コンタクト２０は、それぞれビット・ライン
Ｂｉｔバー（ここで"バー"は反転信号を表す）及びＢｉ
ｔに接続される。ＰＭＯＳ Ｑ５トランジスタ及びＱ６
トランジスタは、金属層７すなわちＶDDに接続される。
Ｑ５及びＱ６のドレイン・コンタクト４０及び４２は、
図１の黒丸で示されるノードに接続される。
に示される。Ｑ１及びＱ２のＮＭＯＳトランジスタは、
能動ｎシリコン層１及びポリシリコン層３及び４のオー
バラップにより形成される。Ｑ１及びＱ２のソース・コ
ンタクト１０は、金属層６によりＶssまたはグラウンド
に接触される。同様に、Ｑ３及びＱ４は能動シリコン層
１及びワード・ライン（ＷＬ）を形成するポリシリコン
層５のオーバラップにより形成される。Ｑ３及びＱ４の
ドレイン・コンタクト２０は、それぞれビット・ライン
Ｂｉｔバー（ここで"バー"は反転信号を表す）及びＢｉ
ｔに接続される。ＰＭＯＳ Ｑ５トランジスタ及びＱ６
トランジスタは、金属層７すなわちＶDDに接続される。
Ｑ５及びＱ６のドレイン・コンタクト４０及び４２は、
図１の黒丸で示されるノードに接続される。
【００１２】薄膜Ｓｉ ＰＭＯＳ負荷トランジスタを用
い、３次元（３Ｄ）にて形成される従来のＳＲＡＭセル
が図３及び図４に示される。図３の回路は実質的に図１
の回路と同じである。
い、３次元（３Ｄ）にて形成される従来のＳＲＡＭセル
が図３及び図４に示される。図３の回路は実質的に図１
の回路と同じである。
【００１３】図４は従来の３Ｄ ＳＲＡＭセルの構造、
並びにメモリ・アレイの密度を増加するために使用され
る形成方法を示す。３Ｄ ＳＲＡＭセルは、ＰＭＯＳト
ランジスタＱ５及びＱ６を薄膜トランジスタ（ＴＦＴ）
層、好適にはエキシマ・レーザ・アニーリング法により
形成される多結晶Ｓｉ（ｐ−Ｓｉ）内に配置する。トラ
ンジスタＱ１乃至Ｑ４は結晶Ｓｉウエハ基板内に形成さ
れる。より詳細には、図４に示されるように、Ｑ１ Ｎ
ＭＯＳトランジスタ及びＱ２ ＮＭＯＳトランジスタは
それぞれ能動ｎシリコン層２１及び２３と、第１のポリ
シリコン層１６及び１５とのオーバラップにより形成さ
れる。同様に、Ｑ３及びＱ４は、能動シリコン層１１及
び１２と、ワード・ライン（ＷＬ）を形成する第１のポ
リシリコン層１７とのオーバラップにより形成される。
Ｑ３及びＱ４のドレイン・コンタクト１８は、アルミニ
ウム（Ａｌ）金属層内に形成されるビット・ライン（Ｂ
Ｌバー及びＢＬ）に接続される。第２のポリシリコン層
２８は、ＰＭＯＳ ＴＦＴＱ５及びＱ６のゲートを形成
する（下部ゲートＴＦＴ構造）。第３のポリシリコン層
１３及び１４はＴＦＴ Ｑ５及びＱ６の能動層を形成
し、またＶDDラインも形成する。第２のポリシリコン層
２８と第３のポリシリコン層１３及び１４とのオーバラ
ップが、ＴＦＴ Ｑ５及びＱ６をそれぞれ形成する。
並びにメモリ・アレイの密度を増加するために使用され
る形成方法を示す。３Ｄ ＳＲＡＭセルは、ＰＭＯＳト
ランジスタＱ５及びＱ６を薄膜トランジスタ（ＴＦＴ）
層、好適にはエキシマ・レーザ・アニーリング法により
形成される多結晶Ｓｉ（ｐ−Ｓｉ）内に配置する。トラ
ンジスタＱ１乃至Ｑ４は結晶Ｓｉウエハ基板内に形成さ
れる。より詳細には、図４に示されるように、Ｑ１ Ｎ
ＭＯＳトランジスタ及びＱ２ ＮＭＯＳトランジスタは
それぞれ能動ｎシリコン層２１及び２３と、第１のポリ
シリコン層１６及び１５とのオーバラップにより形成さ
れる。同様に、Ｑ３及びＱ４は、能動シリコン層１１及
び１２と、ワード・ライン（ＷＬ）を形成する第１のポ
リシリコン層１７とのオーバラップにより形成される。
Ｑ３及びＱ４のドレイン・コンタクト１８は、アルミニ
ウム（Ａｌ）金属層内に形成されるビット・ライン（Ｂ
Ｌバー及びＢＬ）に接続される。第２のポリシリコン層
２８は、ＰＭＯＳ ＴＦＴＱ５及びＱ６のゲートを形成
する（下部ゲートＴＦＴ構造）。第３のポリシリコン層
１３及び１４はＴＦＴ Ｑ５及びＱ６の能動層を形成
し、またＶDDラインも形成する。第２のポリシリコン層
２８と第３のポリシリコン層１３及び１４とのオーバラ
ップが、ＴＦＴ Ｑ５及びＱ６をそれぞれ形成する。
【００１４】差動カスコード電圧スイッチ（ＤＣＶＳ）
論理は２重レールＣＭＯＳ回路技術であり、それはレイ
アウト面積、回路遅延、消費電力及び論理的柔軟性の点
で、従来の単レールＮＡＮＤ／ＮＯＲランダム論理に勝
る潜在的な利点を有する。ＤＣＶＳはＮＭＯＳ差動対の
スタック（積み重ね）から構成され、それらはプル・ア
ップのために１対の交差接続ＰＭＯＳ負荷に接続され
る。静的モードでは直流電流（ｄ．ｃ．）は流れない。
従って、従来のＣＭＯＳ論理において幾つかのゲートを
要求し得る複雑なブール論理機能が、ＤＣＶＳ内の単一
ステージ・ゲート内で実現され得る。
論理は２重レールＣＭＯＳ回路技術であり、それはレイ
アウト面積、回路遅延、消費電力及び論理的柔軟性の点
で、従来の単レールＮＡＮＤ／ＮＯＲランダム論理に勝
る潜在的な利点を有する。ＤＣＶＳはＮＭＯＳ差動対の
スタック（積み重ね）から構成され、それらはプル・ア
ップのために１対の交差接続ＰＭＯＳ負荷に接続され
る。静的モードでは直流電流（ｄ．ｃ．）は流れない。
従って、従来のＣＭＯＳ論理において幾つかのゲートを
要求し得る複雑なブール論理機能が、ＤＣＶＳ内の単一
ステージ・ゲート内で実現され得る。
【００１５】本発明に関係する従来の単純な差動カスコ
ード電圧スイッチ（ＤＣＶＳ）論理が図５及び図６に示
される。従来のＤＣＶＳ ＡＮＤ／ＮＡＮＤゲートの構
成回路図が図５に示され、そのレイアウト図が図６に示
される。この場合には、６個の全てのトランジスタが単
一レベルのＳｉウエハ基板内に形成される。４個の駆動
トランジスタが存在し、Ｑ１乃至Ｑ４はＮＭＯＳ素子で
あり、ｎチャネル論理評価（真及び反転）ツリーを構成
する。回路負荷は２個の交差接続ＰＭＯＳ負荷トランジ
スタＱ５及びＱ６により構成され、これらは本発明にと
って重要である。なぜなら、これらの素子はＳｉウエハ
構造の大きな面積を占有し、従って、従来のＤＣＶＳ論
理が非常に高い面積密度を達成することを阻止するから
である。
ード電圧スイッチ（ＤＣＶＳ）論理が図５及び図６に示
される。従来のＤＣＶＳ ＡＮＤ／ＮＡＮＤゲートの構
成回路図が図５に示され、そのレイアウト図が図６に示
される。この場合には、６個の全てのトランジスタが単
一レベルのＳｉウエハ基板内に形成される。４個の駆動
トランジスタが存在し、Ｑ１乃至Ｑ４はＮＭＯＳ素子で
あり、ｎチャネル論理評価（真及び反転）ツリーを構成
する。回路負荷は２個の交差接続ＰＭＯＳ負荷トランジ
スタＱ５及びＱ６により構成され、これらは本発明にと
って重要である。なぜなら、これらの素子はＳｉウエハ
構造の大きな面積を占有し、従って、従来のＤＣＶＳ論
理が非常に高い面積密度を達成することを阻止するから
である。
【００１６】図５では、ＮＭＯＳ論理ツリーの左のレグ
（leg）が、直列のＮＭＯＳトランジスタＱ２及びＱ１
により構成され、グラウンドに接続され１個のプルダウ
ン網を形成する。Ｑ２及びＱ１は、それらのゲート信号
Ａ及びＢによりそれぞれ制御されるスイッチとして動作
する。ＮＭＯＳ論理ツリーの右側のレグは、並列のＮＭ
ＯＳトランジスタＱ３及びＱ４により構成される。両方
のトランジスタはグラウンドに接続され別のプルダウン
網を形成する。Ｑ３及びＱ４はそれらのゲート信号、す
なわち反転入力Ａバー及びＢバーによりそれぞれ制御さ
れる。プルアップ網は、２個の交差接続ＰＭＯＳトラン
ジスタＱ５及びＱ６により構成される。入力信号Ａ及び
Ｂがロウからハイに遷移するとき、トランジスタＱ１及
びＱ２がオンする。この時ノードＹバーがグラウンドに
放電される。ノードＹは、反転入力信号Ａバー及びＢバ
ーがハイからロウに遷移する遷移期間には浮遊状態であ
る。
（leg）が、直列のＮＭＯＳトランジスタＱ２及びＱ１
により構成され、グラウンドに接続され１個のプルダウ
ン網を形成する。Ｑ２及びＱ１は、それらのゲート信号
Ａ及びＢによりそれぞれ制御されるスイッチとして動作
する。ＮＭＯＳ論理ツリーの右側のレグは、並列のＮＭ
ＯＳトランジスタＱ３及びＱ４により構成される。両方
のトランジスタはグラウンドに接続され別のプルダウン
網を形成する。Ｑ３及びＱ４はそれらのゲート信号、す
なわち反転入力Ａバー及びＢバーによりそれぞれ制御さ
れる。プルアップ網は、２個の交差接続ＰＭＯＳトラン
ジスタＱ５及びＱ６により構成される。入力信号Ａ及び
Ｂがロウからハイに遷移するとき、トランジスタＱ１及
びＱ２がオンする。この時ノードＹバーがグラウンドに
放電される。ノードＹは、反転入力信号Ａバー及びＢバ
ーがハイからロウに遷移する遷移期間には浮遊状態であ
る。
【００１７】ＮＭＯＳトランジスタＱ３及びＱ４の両方
はオフである。ノードＹバー上のグラウンド・レベル
が、交差接続ＰＭＯＳ負荷トランジスタＱ６をオンす
る。出力ノードＹがハイに充電される。このことが２重
ＡＮＤ／ＮＡＮＤ論理機能を実現する。
はオフである。ノードＹバー上のグラウンド・レベル
が、交差接続ＰＭＯＳ負荷トランジスタＱ６をオンす
る。出力ノードＹがハイに充電される。このことが２重
ＡＮＤ／ＮＡＮＤ論理機能を実現する。
【００１８】単純なＤＣＶＳ ＡＮＤ／ＮＡＮＤゲート
のレイアウト図が図６に示される。ＮＭＯＳトランジス
タＱ１及びＱ２は、能動ｎシリコン層３１とポリシリコ
ン層３６、３７とのオーバラップにより形成される。そ
れによりソース拡散及びドレイン拡散が、ゲートＡ及び
Ｂに自己整合される。Ｑ１のソース・コンタクト４１は
金属層４０により、Ｖssまたはグラウンドに接続され
る。Ｑ２のドレイン・コンタクト４３は、ノード１また
はＹバーに接続される。同様に、ＮＭＯＳトランジスタ
Ｑ３及びＱ４は、能動ｎシリコン層３１とポリシリコン
層３８、３９とのオーバラップにより形成される。それ
によりソース拡散及びドレイン拡散が、ゲートＡバー及
びＢバーに自己整合される。Ｑ３及びＱ４のソース・コ
ンタクト４５、４７が、金属層４０によりＶssまたはグ
ラウンドに接続される。Ｑ３及びＱ４の共通ドレイン・
コンタクト４９がノード２またはＹに接続される。ＰＭ
ＯＳトランジスタＱ５及びＱ６は、ｎウェル領域３３内
に打ち込まれるｐ＋領域内に形成される。ｎウェルは通
常、トランジスタのソース／ドレイン打ち込みに比較し
て、より深い打ち込みである。従って、外寸法がｎウェ
ルのエッジと隣接するｎ＋拡散との間に、十分なスペー
スを提供することが必要である。再度、ＰＭＯＳトラン
ジスタＱ５及びＱ６は、能動ｐ−シリコン層３２とポリ
シリコン層３４、３５とのオーバラップにより形成され
る。Ｑ５及びＱ６のソース・コンタクト５１、５３は金
属層５０すなわちＶDDに接続される。Ｑ５及びＱ６のド
レイン・コンタクト５５、５７はノード１及び２または
Ｙバー及びＹにそれぞれ接続される。
のレイアウト図が図６に示される。ＮＭＯＳトランジス
タＱ１及びＱ２は、能動ｎシリコン層３１とポリシリコ
ン層３６、３７とのオーバラップにより形成される。そ
れによりソース拡散及びドレイン拡散が、ゲートＡ及び
Ｂに自己整合される。Ｑ１のソース・コンタクト４１は
金属層４０により、Ｖssまたはグラウンドに接続され
る。Ｑ２のドレイン・コンタクト４３は、ノード１また
はＹバーに接続される。同様に、ＮＭＯＳトランジスタ
Ｑ３及びＱ４は、能動ｎシリコン層３１とポリシリコン
層３８、３９とのオーバラップにより形成される。それ
によりソース拡散及びドレイン拡散が、ゲートＡバー及
びＢバーに自己整合される。Ｑ３及びＱ４のソース・コ
ンタクト４５、４７が、金属層４０によりＶssまたはグ
ラウンドに接続される。Ｑ３及びＱ４の共通ドレイン・
コンタクト４９がノード２またはＹに接続される。ＰＭ
ＯＳトランジスタＱ５及びＱ６は、ｎウェル領域３３内
に打ち込まれるｐ＋領域内に形成される。ｎウェルは通
常、トランジスタのソース／ドレイン打ち込みに比較し
て、より深い打ち込みである。従って、外寸法がｎウェ
ルのエッジと隣接するｎ＋拡散との間に、十分なスペー
スを提供することが必要である。再度、ＰＭＯＳトラン
ジスタＱ５及びＱ６は、能動ｐ−シリコン層３２とポリ
シリコン層３４、３５とのオーバラップにより形成され
る。Ｑ５及びＱ６のソース・コンタクト５１、５３は金
属層５０すなわちＶDDに接続される。Ｑ５及びＱ６のド
レイン・コンタクト５５、５７はノード１及び２または
Ｙバー及びＹにそれぞれ接続される。
【００１９】本発明の構造の断面図が図７に示される。
より詳細には、図７は本発明の最も一般的な形態、すな
わち論理素子及びＳＲＡＭメモリ素子の両方を形成する
ために使用される、３次元（３Ｄ）ＣＭＯＳトランジス
タ対の構成断面図を示す。便宜上、トランジスタ・レベ
ルだけが示される（配線レベルは示されない）。この単
純化された断面図では、１個のＮＭＯＳトランジスタ４
００が結晶バルクＳｉウエハ基板４０１内に形成され
る。ＰＭＯＳ負荷トランジスタ４１１は、ＮＭＯＳ素子
上のＳｉ層内に形成される。Ｓｉ層４０６はＰＭＯＳ
ＴＦＴとして使用され、好適には、エキシマ・レーザ・
アニーリング法により形成される多結晶Ｓｉ（ｐ−Ｓ
ｉ）である。或いは、これは急速熱アニーリング（ＲＴ
Ａ）法により形成されるｐ−Ｓｉである。要するに、構
造の下部は厚い絶縁体４０２、バイア・ホール４０３及
びバイア・ホールを充填する導体４０４を含む。
より詳細には、図７は本発明の最も一般的な形態、すな
わち論理素子及びＳＲＡＭメモリ素子の両方を形成する
ために使用される、３次元（３Ｄ）ＣＭＯＳトランジス
タ対の構成断面図を示す。便宜上、トランジスタ・レベ
ルだけが示される（配線レベルは示されない）。この単
純化された断面図では、１個のＮＭＯＳトランジスタ４
００が結晶バルクＳｉウエハ基板４０１内に形成され
る。ＰＭＯＳ負荷トランジスタ４１１は、ＮＭＯＳ素子
上のＳｉ層内に形成される。Ｓｉ層４０６はＰＭＯＳ
ＴＦＴとして使用され、好適には、エキシマ・レーザ・
アニーリング法により形成される多結晶Ｓｉ（ｐ−Ｓ
ｉ）である。或いは、これは急速熱アニーリング（ＲＴ
Ａ）法により形成されるｐ−Ｓｉである。要するに、構
造の下部は厚い絶縁体４０２、バイア・ホール４０３及
びバイア・ホールを充填する導体４０４を含む。
【００２０】厚い絶縁体４０２は、化学機械式研磨（Ｃ
ＭＰ）法により平坦化され、続くＰＭＯＳトランジスタ
４１１の形成のために平坦な表面４０５が残される。構
造の上部には薄膜Ｓｉ層４０６、ゲート誘電層４０７、
ゲート導体４０８及びソース・コンタクト及びドレイン
・コンタクト４０９が含まれる。ソース金属レベル及び
ドレイン金属レベル４０９は、厚い絶縁体（不動態化）
層４１０により絶縁される。この構造の薄膜Ｓｉ上部レ
ベルの形成については、図１６乃至図１９に関連して後
述される。
ＭＰ）法により平坦化され、続くＰＭＯＳトランジスタ
４１１の形成のために平坦な表面４０５が残される。構
造の上部には薄膜Ｓｉ層４０６、ゲート誘電層４０７、
ゲート導体４０８及びソース・コンタクト及びドレイン
・コンタクト４０９が含まれる。ソース金属レベル及び
ドレイン金属レベル４０９は、厚い絶縁体（不動態化）
層４１０により絶縁される。この構造の薄膜Ｓｉ上部レ
ベルの形成については、図１６乃至図１９に関連して後
述される。
【００２１】本発明の一般的な場合及び好適な実施例に
ついて図８及び図９を参照して述べることにする。これ
は本発明の１実施例である、ＤＣＶＳ論理回路内のＡＮ
Ｄ差動論理ゲート及びＮＡＮＤ差動論理ゲートの３Ｄ回
路構成の詳細構造を示す。ＤＣＶＳ回路概念が図８に差
動形態で示され、これはＤＣＶＳ論理回路（３次元構成
すなわち３Ｄ ＤＣＶＳ）内のＡＮＤゲート及びＮＡＮ
Ｄゲートの両方の回路構成図を示す。再度、便宜上、ト
ランジスタ・レベル及びＭ４までの選択された配線レベ
ルだけが示される（完全な配線レベルは示されていな
い）。能動トランジスタＱ１乃至Ｑ４が、結晶Ｓｉウエ
ハ基板内に形成される。２個の交差接続ＰＭＯＳ負荷ト
ランジスタＱ５及びＱ６が、好適にはエキシマ・レーザ
・アニーリング法により形成される多結晶Ｓｉ（ｐ−Ｓ
ｉ）を用いてＴＦＴ層内に形成される。差動入力に依存
して、ＮＭＯＳ組み合わせ論理評価ツリー網により、一
方の出力（ＦまたはＦバー）がプル・ダウンされる。正
のフィードバック作用は、ＰＭＯＳラッチを静的出力Ｆ
及びＦバーに、または完全に差動的なＶDD及びグラウン
ド論理レベルにセットする。
ついて図８及び図９を参照して述べることにする。これ
は本発明の１実施例である、ＤＣＶＳ論理回路内のＡＮ
Ｄ差動論理ゲート及びＮＡＮＤ差動論理ゲートの３Ｄ回
路構成の詳細構造を示す。ＤＣＶＳ回路概念が図８に差
動形態で示され、これはＤＣＶＳ論理回路（３次元構成
すなわち３Ｄ ＤＣＶＳ）内のＡＮＤゲート及びＮＡＮ
Ｄゲートの両方の回路構成図を示す。再度、便宜上、ト
ランジスタ・レベル及びＭ４までの選択された配線レベ
ルだけが示される（完全な配線レベルは示されていな
い）。能動トランジスタＱ１乃至Ｑ４が、結晶Ｓｉウエ
ハ基板内に形成される。２個の交差接続ＰＭＯＳ負荷ト
ランジスタＱ５及びＱ６が、好適にはエキシマ・レーザ
・アニーリング法により形成される多結晶Ｓｉ（ｐ−Ｓ
ｉ）を用いてＴＦＴ層内に形成される。差動入力に依存
して、ＮＭＯＳ組み合わせ論理評価ツリー網により、一
方の出力（ＦまたはＦバー）がプル・ダウンされる。正
のフィードバック作用は、ＰＭＯＳラッチを静的出力Ｆ
及びＦバーに、または完全に差動的なＶDD及びグラウン
ド論理レベルにセットする。
【００２２】３Ｄ ＤＣＶＳの基本回路動作は、図５に
関連して上述された２Ｄ ＤＣＶＳと同じである。３Ｄ
の場合には、プルアップ負荷網が２個の交差接続ＰＭＯ
ＳＴＦＴを含む。このことは、前記負荷素子の設計の柔
軟性の点で大きな利点を提供する。複雑な論理ゲートの
プルアップ性能、すなわち早い立上り時間が劇的に向上
され得る。従来、２重レール論理は、もっぱら高性能デ
ジタル・システムにおいて使用された。２Ｄまたは３Ｄ
ＤＣＶＳ対応のより複雑なＮＭＯＳ論理ツリーを構成
する設計手順が、カルノ図（Karnaugh map、Ｋマップ）
により合成され得る。
関連して上述された２Ｄ ＤＣＶＳと同じである。３Ｄ
の場合には、プルアップ負荷網が２個の交差接続ＰＭＯ
ＳＴＦＴを含む。このことは、前記負荷素子の設計の柔
軟性の点で大きな利点を提供する。複雑な論理ゲートの
プルアップ性能、すなわち早い立上り時間が劇的に向上
され得る。従来、２重レール論理は、もっぱら高性能デ
ジタル・システムにおいて使用された。２Ｄまたは３Ｄ
ＤＣＶＳ対応のより複雑なＮＭＯＳ論理ツリーを構成
する設計手順が、カルノ図（Karnaugh map、Ｋマップ）
により合成され得る。
【００２３】この回路の構成を示す詳細断面図が図９に
示される。ｐ−エピタキシャル層５０１がｐ＋基板５０
０上に付着される。標準のＮＭＯＳプロセスにより、ｐ
＋基板５００上に能動トランジスタＱ１乃至Ｑ４が形成
される。トランジスタＱ１乃至Ｑ４のための能動領域５
０３が、Ｎ添加物のイオン打ち込みにより定義される。
次に、浅いトレンチ分離（ＳＴＩ）５０２が、隣接する
素子Ｑ２及びＱ３を分離する。付着されたポリシリコン
層がパターン化され、トランジスタＱ１乃至Ｑ４の自己
整合型Ｓｉゲート、それぞれ５２４、５２５、５２６及
び５２７を形成する。イオン打ち込みにより、Ｎ添加ソ
ース領域及びドレイン領域５０３が形成される。ソース
・コンタクト５０５が形成され第１の金属層（Ｍ１）に
接続される。トランジスタＱ１、Ｑ３及びＱ４のソース
接合コンタクトは、Ｍ１すなわちグラウンドに接続され
る。Ｑ１、Ｑ２、Ｑ３及びＱ４のトランジスタ・ゲート
は、それぞれ入力信号Ｂ、Ａ及びＡバー、Ｂバーに接続
される。厚い絶縁体５０６が化学蒸着（ＣＶＤ）により
付着される。前述のように、厚い絶縁体５０６が化学機
械式研磨（ＣＭＰ）法により平坦化され、平坦な表面５
１８が続くＰＭＯＳ負荷トランジスタの形成のために残
される。
示される。ｐ−エピタキシャル層５０１がｐ＋基板５０
０上に付着される。標準のＮＭＯＳプロセスにより、ｐ
＋基板５００上に能動トランジスタＱ１乃至Ｑ４が形成
される。トランジスタＱ１乃至Ｑ４のための能動領域５
０３が、Ｎ添加物のイオン打ち込みにより定義される。
次に、浅いトレンチ分離（ＳＴＩ）５０２が、隣接する
素子Ｑ２及びＱ３を分離する。付着されたポリシリコン
層がパターン化され、トランジスタＱ１乃至Ｑ４の自己
整合型Ｓｉゲート、それぞれ５２４、５２５、５２６及
び５２７を形成する。イオン打ち込みにより、Ｎ添加ソ
ース領域及びドレイン領域５０３が形成される。ソース
・コンタクト５０５が形成され第１の金属層（Ｍ１）に
接続される。トランジスタＱ１、Ｑ３及びＱ４のソース
接合コンタクトは、Ｍ１すなわちグラウンドに接続され
る。Ｑ１、Ｑ２、Ｑ３及びＱ４のトランジスタ・ゲート
は、それぞれ入力信号Ｂ、Ａ及びＡバー、Ｂバーに接続
される。厚い絶縁体５０６が化学蒸着（ＣＶＤ）により
付着される。前述のように、厚い絶縁体５０６が化学機
械式研磨（ＣＭＰ）法により平坦化され、平坦な表面５
１８が続くＰＭＯＳ負荷トランジスタの形成のために残
される。
【００２４】次に、バルクＮＭＯＳトランジスタとＰＭ
ＯＳ薄膜トランジスタ（ＴＦＴ）との接続のために重要
な、バイア・ホールがパターン化されエッチングされ
る。これらのバイア・ホールは、導体５３０及び５３２
により充填される。導体５３０はＱ２をＱ５に接続す
る。導体５３２はＱ３及びＱ４をＱ６に接続する。
ＯＳ薄膜トランジスタ（ＴＦＴ）との接続のために重要
な、バイア・ホールがパターン化されエッチングされ
る。これらのバイア・ホールは、導体５３０及び５３２
により充填される。導体５３０はＱ２をＱ５に接続す
る。導体５３２はＱ３及びＱ４をＱ６に接続する。
【００２５】ＰＭＯＳ負荷トランジスタがＴＦＴ Ｓｉ
層、好適にはエキシマ・レーザ・アニーリング法により
形成される多結晶Ｓｉ（ｐ−Ｓｉ）内に形成される。構
造は薄膜Ｓｉ層の付着から開始し、能動アイランド５０
７をパターニングする。共形に付着されるゲート絶縁体
層５０８が形成される。次に、高度に添加されたポリシ
リコン層が付着され、自己整合型のシリコン・ゲート５
０９を形成する。Ｐ添加ソース領域及びドレイン領域を
形成するためにイオン打ち込みが使用される。ソース・
コンタクト及びドレイン・コンタクトがＭ２金属層また
はＭ３金属層に接続される。ＴＦＴ Ｑ５のドレイン・
コンタクト５３１は金属層Ｍ２に接続されノードＦバー
を形成する。ＴＦＴ Ｑ６のドレイン・コンタクト５３
３は金属層Ｍ２に接続されノードＦを形成する。これら
のノードは、出力信号線Ｆバー及びＦにそれぞれ接続さ
れる。更に、ＴＦＴ Ｑ５のソース・コンタクト５１２
及びＴＦＴ Ｑ６のソース・コンタクト５１１がＭ３層
５１４に接続され、次にバイア５１６を介して第４の金
属層（Ｍ４）５１７に接続される。ＶDDが薄膜配線５１
４から相互接続５１１を通じてＴＦＴ Ｑ６に印加さ
れ、同様に、薄膜配線５１４から相互接続５１２を通じ
てＴＦＴ Ｑ５に印加される。付着される誘電層５１０
及び５１５は、薄膜配線レベルを分離する。ここで本質
的な配線レベルだけが示される。また、ＶDD５１４上に
配置される配線レベルの１つだけが示される。配線接続
の残りは標準のＶＬＳＩ技術により形成される。
層、好適にはエキシマ・レーザ・アニーリング法により
形成される多結晶Ｓｉ（ｐ−Ｓｉ）内に形成される。構
造は薄膜Ｓｉ層の付着から開始し、能動アイランド５０
７をパターニングする。共形に付着されるゲート絶縁体
層５０８が形成される。次に、高度に添加されたポリシ
リコン層が付着され、自己整合型のシリコン・ゲート５
０９を形成する。Ｐ添加ソース領域及びドレイン領域を
形成するためにイオン打ち込みが使用される。ソース・
コンタクト及びドレイン・コンタクトがＭ２金属層また
はＭ３金属層に接続される。ＴＦＴ Ｑ５のドレイン・
コンタクト５３１は金属層Ｍ２に接続されノードＦバー
を形成する。ＴＦＴ Ｑ６のドレイン・コンタクト５３
３は金属層Ｍ２に接続されノードＦを形成する。これら
のノードは、出力信号線Ｆバー及びＦにそれぞれ接続さ
れる。更に、ＴＦＴ Ｑ５のソース・コンタクト５１２
及びＴＦＴ Ｑ６のソース・コンタクト５１１がＭ３層
５１４に接続され、次にバイア５１６を介して第４の金
属層（Ｍ４）５１７に接続される。ＶDDが薄膜配線５１
４から相互接続５１１を通じてＴＦＴ Ｑ６に印加さ
れ、同様に、薄膜配線５１４から相互接続５１２を通じ
てＴＦＴ Ｑ５に印加される。付着される誘電層５１０
及び５１５は、薄膜配線レベルを分離する。ここで本質
的な配線レベルだけが示される。また、ＶDD５１４上に
配置される配線レベルの１つだけが示される。配線接続
の残りは標準のＶＬＳＩ技術により形成される。
【００２６】本発明の特定の場合及び好適な実施例につ
いて、図１０及び図１１を参照して述べることにする。
パスゲート装備型３Ｄ差動カスコード電圧スイッチ（Ｄ
ＣＶＳＰＧ）と呼ばれる、新たな高性能及び低電力回路
技術について説明する。回路スタイルはＤＣＶＳ内のＮ
ＭＯＳ論理スタック化ツリーの代わりに、ＤＣＶＳＰＧ
内のパスゲート論理ツリーを用いて設計される。ＤＣＶ
Ｓはレシオ回路（ratio circuit）として分類される。
ＤＣＶＳＰＧはレシオレス回路（ratioless circuit）
と見なされる。図１０は、３次元構造においてＤＣＶＳ
ＰＧ論理を用いて形成される単純なＡＮＤ／ＮＡＮＤゲ
ートの回路図である。
いて、図１０及び図１１を参照して述べることにする。
パスゲート装備型３Ｄ差動カスコード電圧スイッチ（Ｄ
ＣＶＳＰＧ）と呼ばれる、新たな高性能及び低電力回路
技術について説明する。回路スタイルはＤＣＶＳ内のＮ
ＭＯＳ論理スタック化ツリーの代わりに、ＤＣＶＳＰＧ
内のパスゲート論理ツリーを用いて設計される。ＤＣＶ
Ｓはレシオ回路（ratio circuit）として分類される。
ＤＣＶＳＰＧはレシオレス回路（ratioless circuit）
と見なされる。図１０は、３次元構造においてＤＣＶＳ
ＰＧ論理を用いて形成される単純なＡＮＤ／ＮＡＮＤゲ
ートの回路図である。
【００２７】図１０において、パスゲート論理ツリーの
左側のレグが、並列の２個のＮＭＯＳ Ｑ２及びＱ１か
ら構成される。ここでＤＣＶＳでは、これらの２個のＮ
ＭＯＳトランジスタが直列であるが（図８参照）、ＤＣ
ＶＳＰＧでは、これら２個のＮＭＯＳトランジスタが並
列である。複雑な論理機能が設計されるときには、明ら
かに有利である（図１２乃至図１５参照）。パスゲート
・ツリーの右側のレグは、同様に２個の並列なＮＭＯＳ
Ｑ３及びＱ４から構成される。パスゲート論理ツリー
は、再帰的にカルノ図を用いることにより非常に系統的
に合成され得る。２つの入力変数Ａ及びＢを有する基本
論理が図１０に示される。入力信号ＡまたはＢは、ＮＭ
ＯＳゲート制御またはＮＭＯＳソース接続のいずれかで
ある。この場合、信号Ａが制御変数であると仮定する
と、Ｂ信号は機能変数である。制御変数はゲートに接続
するために使用され、機能変数はＮＭＯＳ素子のソース
に接続される。制御信号Ａバー及びＡの下で、用語（te
rms）を図１０に示されるように一緒にグループ化す
る。ＡバーはＱ１及びＱ３の制御ゲートに接続される。
ＡはＱ２及びＱ４の制御ゲートに接続される。Ｑ１、Ｑ
２、Ｑ３及びＱ４のソースは、それぞれ機能変数ＶDD、
Ｂバー、グラウンド及びＢに接続される。２個の交差接
続ＴＦＴ ＰＭＯＳトランジスタＱ５及びＱ６は、正に
図８に示されるのと同様プルアップ網を形成する。
左側のレグが、並列の２個のＮＭＯＳ Ｑ２及びＱ１か
ら構成される。ここでＤＣＶＳでは、これらの２個のＮ
ＭＯＳトランジスタが直列であるが（図８参照）、ＤＣ
ＶＳＰＧでは、これら２個のＮＭＯＳトランジスタが並
列である。複雑な論理機能が設計されるときには、明ら
かに有利である（図１２乃至図１５参照）。パスゲート
・ツリーの右側のレグは、同様に２個の並列なＮＭＯＳ
Ｑ３及びＱ４から構成される。パスゲート論理ツリー
は、再帰的にカルノ図を用いることにより非常に系統的
に合成され得る。２つの入力変数Ａ及びＢを有する基本
論理が図１０に示される。入力信号ＡまたはＢは、ＮＭ
ＯＳゲート制御またはＮＭＯＳソース接続のいずれかで
ある。この場合、信号Ａが制御変数であると仮定する
と、Ｂ信号は機能変数である。制御変数はゲートに接続
するために使用され、機能変数はＮＭＯＳ素子のソース
に接続される。制御信号Ａバー及びＡの下で、用語（te
rms）を図１０に示されるように一緒にグループ化す
る。ＡバーはＱ１及びＱ３の制御ゲートに接続される。
ＡはＱ２及びＱ４の制御ゲートに接続される。Ｑ１、Ｑ
２、Ｑ３及びＱ４のソースは、それぞれ機能変数ＶDD、
Ｂバー、グラウンド及びＢに接続される。２個の交差接
続ＴＦＴ ＰＭＯＳトランジスタＱ５及びＱ６は、正に
図８に示されるのと同様プルアップ網を形成する。
【００２８】図１０に示される３Ｄ ＤＣＶＳＰＧ Ａ
ＮＤ／ＮＡＮＤ回路は、ＮＭＯＳツリーをパスゲート設
計により置換することにより、実際に浮遊ノード問題を
解決する。同一の前の状態において、両方の入力信号Ａ
及びＢがロウからハイに遷移するときＱ２及びＱ４の両
方がオンする。次に反転信号Ａバー及びＢバーがハイか
らロウに遷移するとき、ノードＦバーがグラウンドに放
電される。しかしながら、出力ノードＦは即時ハイ状態
に充電されている。これは２重ＡＮＤ／ＮＡＮＤ論理機
能を実現する。浮遊ノード問題は発生しない。
ＮＤ／ＮＡＮＤ回路は、ＮＭＯＳツリーをパスゲート設
計により置換することにより、実際に浮遊ノード問題を
解決する。同一の前の状態において、両方の入力信号Ａ
及びＢがロウからハイに遷移するときＱ２及びＱ４の両
方がオンする。次に反転信号Ａバー及びＢバーがハイか
らロウに遷移するとき、ノードＦバーがグラウンドに放
電される。しかしながら、出力ノードＦは即時ハイ状態
に充電されている。これは２重ＡＮＤ／ＮＡＮＤ論理機
能を実現する。浮遊ノード問題は発生しない。
【００２９】図１１は、図１０の回路を実現する構造の
詳細断面図である。便宜上、トランジスタ・レベル及び
Ｍ４までの選択された配線レベルだけが示される（完全
な配線レベルは示されない）。この回路の詳細な形成は
図９に非常に類似する。変更点はトランジスタ接続機構
だけである。図１０では、ＮＭＯＳ網の左側のレグが並
列接続である。ｐ−エピタキシャル層６０１がｐ＋基板
６００上に付着される。ｐ＋基板６００上に能動トラン
ジスタＱ１乃至Ｑ４を形成するために、標準のＮＭＯＳ
プロセスが使用される。この構造の形成は、図９に関連
して既に上述された。浅いトレンチ分離（ＳＴＩ）６０
２が、隣接する素子Ｑ２及びＱ３を分離する。付着され
たポリシリコン層がパターン化され、自己整合型Ｓｉゲ
ート６０４、６２４、６２５及び６２６を形成する。イ
オン打ち込みにより、Ｎ添加ソース領域及びドレイン領
域６０３が形成される。
詳細断面図である。便宜上、トランジスタ・レベル及び
Ｍ４までの選択された配線レベルだけが示される（完全
な配線レベルは示されない）。この回路の詳細な形成は
図９に非常に類似する。変更点はトランジスタ接続機構
だけである。図１０では、ＮＭＯＳ網の左側のレグが並
列接続である。ｐ−エピタキシャル層６０１がｐ＋基板
６００上に付着される。ｐ＋基板６００上に能動トラン
ジスタＱ１乃至Ｑ４を形成するために、標準のＮＭＯＳ
プロセスが使用される。この構造の形成は、図９に関連
して既に上述された。浅いトレンチ分離（ＳＴＩ）６０
２が、隣接する素子Ｑ２及びＱ３を分離する。付着され
たポリシリコン層がパターン化され、自己整合型Ｓｉゲ
ート６０４、６２４、６２５及び６２６を形成する。イ
オン打ち込みにより、Ｎ添加ソース領域及びドレイン領
域６０３が形成される。
【００３０】４つの続く接続が、第１の金属層（Ｍ１）
を用いて形成される。トランジスタＱ１及びＱ２のソー
ス接合コンタクトは、それぞれＶDD及び入力信号Ｂバー
に接続される。トランジスタＱ３及びＱ４のソース接合
コンタクトは、それぞれグラウンド及び入力信号Ｂに接
続される。これらの接続は、付着されたポリシリコン層
を用いて形成される。Ｑ１のトランジスタ・ゲート６０
４及びＱ３のトランジスタ・ゲート６２５は入力信号Ａ
バーに接続される。Ｑ２のトランジスタ・ゲートは入力
信号Ａに接続され、Ｑ４のトランジスタ・ゲートもま
た、入力信号Ａに接続される。次に、厚い絶縁体６０６
が化学蒸着（ＣＶＤ）により付着される。前述のよう
に、厚い絶縁体６０６は化学機械式研磨（ＣＭＰ）法に
より平坦化され、平坦な表面６１８が続くＰＭＯＳ負荷
トランジスタの形成のために残される。バイア・ホール
がパターン化されてエッチングされ、導体６３０がバイ
ア・ホールを充填するために付着される。
を用いて形成される。トランジスタＱ１及びＱ２のソー
ス接合コンタクトは、それぞれＶDD及び入力信号Ｂバー
に接続される。トランジスタＱ３及びＱ４のソース接合
コンタクトは、それぞれグラウンド及び入力信号Ｂに接
続される。これらの接続は、付着されたポリシリコン層
を用いて形成される。Ｑ１のトランジスタ・ゲート６０
４及びＱ３のトランジスタ・ゲート６２５は入力信号Ａ
バーに接続される。Ｑ２のトランジスタ・ゲートは入力
信号Ａに接続され、Ｑ４のトランジスタ・ゲートもま
た、入力信号Ａに接続される。次に、厚い絶縁体６０６
が化学蒸着（ＣＶＤ）により付着される。前述のよう
に、厚い絶縁体６０６は化学機械式研磨（ＣＭＰ）法に
より平坦化され、平坦な表面６１８が続くＰＭＯＳ負荷
トランジスタの形成のために残される。バイア・ホール
がパターン化されてエッチングされ、導体６３０がバイ
ア・ホールを充填するために付着される。
【００３１】再度、ＴＦＴ Ｑ５及びＱ６の形成は、ト
ランジスタ・アイランド６０７のための能動領域から開
始される。次に、薄い絶縁体のゲート絶縁体層６０８が
付着される。次に、高度に添加されたポリシリコン層が
付着され、自己整合型のシリコン・ゲート６０９を形成
する。ゲート６０９を自己整合型のマスクとして使用し
て、Ｐ添加ソース領域及びドレイン領域を形成するため
にイオン打ち込みが使用される。ＴＦＴ Ｑ５及びＱ６
のドレイン・コンタクトそれぞれ６３１及び６３３は、
第２の金属層（Ｍ２）を用いてそれぞれ出力信号線Ｆバ
ー及びＦに接続される。更に、ＴＦＴ Ｑ５及びＱ６の
ソース・コンタクトそれぞれ６１２、６１１は、第３の
金属層（Ｍ３）６１４に接続される。Ｍ３から第４の金
属層（Ｍ４）６１７への接続はスタッド６１６として示
される。ＶDDは薄膜配線６１４から相互接続６１１を通
じてＴＦＴ Ｑ６に印加される。ＶDDはまた薄膜配線６
１４から相互接続６１２を通じてＴＦＴ Ｑ５に印加さ
れる。付着される誘電層６１０及び６１５は薄膜配線レ
ベルを分離する。本質的な配線レベルだけが示される。
また、ＶDD６１４上に配置される配線レベルの１つだけ
が示される。配線接続の残りは、標準のＶＬＳＩ技術に
より形成される。
ランジスタ・アイランド６０７のための能動領域から開
始される。次に、薄い絶縁体のゲート絶縁体層６０８が
付着される。次に、高度に添加されたポリシリコン層が
付着され、自己整合型のシリコン・ゲート６０９を形成
する。ゲート６０９を自己整合型のマスクとして使用し
て、Ｐ添加ソース領域及びドレイン領域を形成するため
にイオン打ち込みが使用される。ＴＦＴ Ｑ５及びＱ６
のドレイン・コンタクトそれぞれ６３１及び６３３は、
第２の金属層（Ｍ２）を用いてそれぞれ出力信号線Ｆバ
ー及びＦに接続される。更に、ＴＦＴ Ｑ５及びＱ６の
ソース・コンタクトそれぞれ６１２、６１１は、第３の
金属層（Ｍ３）６１４に接続される。Ｍ３から第４の金
属層（Ｍ４）６１７への接続はスタッド６１６として示
される。ＶDDは薄膜配線６１４から相互接続６１１を通
じてＴＦＴ Ｑ６に印加される。ＶDDはまた薄膜配線６
１４から相互接続６１２を通じてＴＦＴ Ｑ５に印加さ
れる。付着される誘電層６１０及び６１５は薄膜配線レ
ベルを分離する。本質的な配線レベルだけが示される。
また、ＶDD６１４上に配置される配線レベルの１つだけ
が示される。配線接続の残りは、標準のＶＬＳＩ技術に
より形成される。
【００３２】本発明の最も一般的な形態について、図１
２を参照しながら述べることにする。図１２は本発明の
一般的な形態であり、複数の差動（２重レール）入力を
有する論理ゲートを含み組み合わせ論理網を形成する。
２個の交差接続ＰＭＯＳ ＴＦＴ７６及び７７が一番上
に存在する。論理設計手段がＤＣＶＳまたはＤＣＶＳＰ
Ｇにより、ＮＭＯＳ素子の差動対を複雑なブール論理機
能を処理できる強力な組み合わせ論理ツリー網にカスコ
ードすることにより達成される。従って、従来のＣＭＯ
Ｓにおいて幾つかのゲートを要求し得る複雑な論理が、
ＤＣＶＳまたはＤＣＶＳＰＧにおいて単一ステージ・ゲ
ートにより実現され得る。例えば、図１３に示されるよ
うに、従来のＣＭＯＳ回路では論理加算回路は１６個の
トランジスタ（８個のＰＭＯＳトランジスタ及び８個の
ＮＭＯＳトランジスタ）により実現され得る。それに対
してＤＣＶＳでは、図１４に示されるように１２個のト
ランジスタ（２個のＰＭＯＳトランジスタ及び１０個の
ＮＭＯＳトランジスタ）が、またＤＣＶＳＰＧでは、図
１５に示されるように１０個のトランジスタ（２個のＰ
ＭＯＳトランジスタ及び８個のＮＭＯＳトランジスタ）
が論理ゲート回路を形成する。
２を参照しながら述べることにする。図１２は本発明の
一般的な形態であり、複数の差動（２重レール）入力を
有する論理ゲートを含み組み合わせ論理網を形成する。
２個の交差接続ＰＭＯＳ ＴＦＴ７６及び７７が一番上
に存在する。論理設計手段がＤＣＶＳまたはＤＣＶＳＰ
Ｇにより、ＮＭＯＳ素子の差動対を複雑なブール論理機
能を処理できる強力な組み合わせ論理ツリー網にカスコ
ードすることにより達成される。従って、従来のＣＭＯ
Ｓにおいて幾つかのゲートを要求し得る複雑な論理が、
ＤＣＶＳまたはＤＣＶＳＰＧにおいて単一ステージ・ゲ
ートにより実現され得る。例えば、図１３に示されるよ
うに、従来のＣＭＯＳ回路では論理加算回路は１６個の
トランジスタ（８個のＰＭＯＳトランジスタ及び８個の
ＮＭＯＳトランジスタ）により実現され得る。それに対
してＤＣＶＳでは、図１４に示されるように１２個のト
ランジスタ（２個のＰＭＯＳトランジスタ及び１０個の
ＮＭＯＳトランジスタ）が、またＤＣＶＳＰＧでは、図
１５に示されるように１０個のトランジスタ（２個のＰ
ＭＯＳトランジスタ及び８個のＮＭＯＳトランジスタ）
が論理ゲート回路を形成する。
【００３３】組み合わせ論理素子は、非スタック化ＰＭ
ＯＳ素子を負荷回路及びバッファ回路内のプルアップ素
子として使用して設計され得る。従ってＰＭＯＳ素子の
最適化及びＰＭＯＳとＮＭＯＳ間の間隔の最適化が緩和
され、ＤＣＶＳ設計における素子及びプロセスの複雑度
の負担を軽減する。
ＯＳ素子を負荷回路及びバッファ回路内のプルアップ素
子として使用して設計され得る。従ってＰＭＯＳ素子の
最適化及びＰＭＯＳとＮＭＯＳ間の間隔の最適化が緩和
され、ＤＣＶＳ設計における素子及びプロセスの複雑度
の負担を軽減する。
【００３４】本発明に従い、論理構造及びメモリ構造の
両方を形成するプロセス工程の単一のセットについて、
図１６乃至図１９を参照して述べることにする。これら
の図は、本発明の薄膜トランジスタ（ＴＦＴ）ＰＭＯＳ
レベルを形成するプロセス工程の一般的な流れを示すも
のである。まず最初に、完成されたＮＭＯＳトランジス
タのレベル８０２が、Ｓｉウエハ基板８０１上に存在す
ると仮定する。厚い絶縁体８０３が化学機械式研磨（Ｃ
ＭＰ）により付着され平坦化される。これによりＴＦＴ
形成のための滑らかな開始表面８００が提供される。バ
イア・ホール８０４がリソグラフィによりパターン化さ
れ、エッチングされ、導体を充填されてレベル間接続８
０５を形成する。導体は好適には、例えばタングステン
などの耐熱金属である。レベル間接続８０５の平坦化の
後、アモルファスＳｉの薄膜（約５００オングストロー
ム（Å）乃至１０００Åの厚さ）が、好適な方法（スパ
ッタリング、プラズマ加速ＣＶＤまたはＬＰＣＶＤ）に
より付着され、リソグラフィによりアイランドにパター
ン化されｐ−Ｓｉに変換される。エキシマ・レーザ・ア
ニーリング（ＥＬＡ）が、付着したアモルファスＳｉの
薄膜を結晶化するための好適な方法であるが、急速熱ア
ニーリング（ＲＴＡ）も使用され得る。図１６は結果の
ポリシリコン・アイランド８０６を示す。
両方を形成するプロセス工程の単一のセットについて、
図１６乃至図１９を参照して述べることにする。これら
の図は、本発明の薄膜トランジスタ（ＴＦＴ）ＰＭＯＳ
レベルを形成するプロセス工程の一般的な流れを示すも
のである。まず最初に、完成されたＮＭＯＳトランジス
タのレベル８０２が、Ｓｉウエハ基板８０１上に存在す
ると仮定する。厚い絶縁体８０３が化学機械式研磨（Ｃ
ＭＰ）により付着され平坦化される。これによりＴＦＴ
形成のための滑らかな開始表面８００が提供される。バ
イア・ホール８０４がリソグラフィによりパターン化さ
れ、エッチングされ、導体を充填されてレベル間接続８
０５を形成する。導体は好適には、例えばタングステン
などの耐熱金属である。レベル間接続８０５の平坦化の
後、アモルファスＳｉの薄膜（約５００オングストロー
ム（Å）乃至１０００Åの厚さ）が、好適な方法（スパ
ッタリング、プラズマ加速ＣＶＤまたはＬＰＣＶＤ）に
より付着され、リソグラフィによりアイランドにパター
ン化されｐ−Ｓｉに変換される。エキシマ・レーザ・ア
ニーリング（ＥＬＡ）が、付着したアモルファスＳｉの
薄膜を結晶化するための好適な方法であるが、急速熱ア
ニーリング（ＲＴＡ）も使用され得る。図１６は結果の
ポリシリコン・アイランド８０６を示す。
【００３５】図１７はゲート誘電体８０７の付着を示
し、これは好適には約１０００Å乃至１５００Åの厚さ
の非晶質ＳｉＯ2であり、化学蒸着（ＣＶＤ）により３
００℃乃至４００℃の温度で付着される。ゲート電極は
ブランケット金属層（アルミニウムまたは他の金属）と
して付着され、リソグラフィによりパターン化されてゲ
ート８０８が形成される。Ｐタイプ添加物のホウ素８０
９が、イオン打ち込みまたはイオン・シャワー・ドーピ
ングにより薄膜Ｓｉ層８０６内に配置される。Ｂ＋イオ
ンのエネルギは、イオンが誘電体８０７を貫通し、薄膜
Ｓｉ層８０６内に入り込むように選択される。ゲート８
０８は添加物が配置されない層をマスクするために使用
され、従ってゲートは自己整合型のマスクである。任意
的に、軽度に添加されたドレイン構造を形成するため
に、２工程ドーピング手順が使用され得る。次に、構造
がＲＴＡまたはＥＬＡ法により数秒間加熱され、添加物
のホウ素原子を活性化する。
し、これは好適には約１０００Å乃至１５００Åの厚さ
の非晶質ＳｉＯ2であり、化学蒸着（ＣＶＤ）により３
００℃乃至４００℃の温度で付着される。ゲート電極は
ブランケット金属層（アルミニウムまたは他の金属）と
して付着され、リソグラフィによりパターン化されてゲ
ート８０８が形成される。Ｐタイプ添加物のホウ素８０
９が、イオン打ち込みまたはイオン・シャワー・ドーピ
ングにより薄膜Ｓｉ層８０６内に配置される。Ｂ＋イオ
ンのエネルギは、イオンが誘電体８０７を貫通し、薄膜
Ｓｉ層８０６内に入り込むように選択される。ゲート８
０８は添加物が配置されない層をマスクするために使用
され、従ってゲートは自己整合型のマスクである。任意
的に、軽度に添加されたドレイン構造を形成するため
に、２工程ドーピング手順が使用され得る。次に、構造
がＲＴＡまたはＥＬＡ法により数秒間加熱され、添加物
のホウ素原子を活性化する。
【００３６】図１８は厚い絶縁体８１０の付着を示し、
これは化学蒸着により付着される非晶質ＳｉＯ2または
窒化ケイ素である。バイア・ホール８１１がパターン化
され、エッチングされて、ＴＦＴのソース領域及びドレ
イン領域８１２と接触する。
これは化学蒸着により付着される非晶質ＳｉＯ2または
窒化ケイ素である。バイア・ホール８１１がパターン化
され、エッチングされて、ＴＦＴのソース領域及びドレ
イン領域８１２と接触する。
【００３７】図１９はバイア・ホール８１１を充填する
導体８１３の付着を示す。好適な材料はアルミニウムで
あるが他の金属も使用され得る。ソース／ドレイン金属
レベル８１４が付着され、薄膜配線（ＴＦＴソース／ド
レイン金属レベル）にパターン化される。最後に不動態
化絶縁体８１５が付着される。ここでは回路図及びＴＦ
Ｔ層を強調するために、配線レベル８１４は詳細には示
されていない。本質的な配線レベルは図９及び図１１に
示される。
導体８１３の付着を示す。好適な材料はアルミニウムで
あるが他の金属も使用され得る。ソース／ドレイン金属
レベル８１４が付着され、薄膜配線（ＴＦＴソース／ド
レイン金属レベル）にパターン化される。最後に不動態
化絶縁体８１５が付着される。ここでは回路図及びＴＦ
Ｔ層を強調するために、配線レベル８１４は詳細には示
されていない。本質的な配線レベルは図９及び図１１に
示される。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３９】（１）単一の集積回路（ＩＣ）チップ内
で、バルク・シリコン（Ｓｉ）・レベル及び薄膜Ｓｉレ
ベルの２つの別個の半導体レベル内に形成される複数の
トランジスタであって、該トランジスタが、前記ＩＣチ
ップの選択領域内に論理回路を形成し、前記ＩＣチップ
の残りの領域内にスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）・アレイを形成するために接続され
るトランジスタ。 （２）前記薄膜Ｓｉレベル内に形成されるｐタイプ金属
酸化物半導体（ＰＭＯＳ）負荷素子と、前記バルクＳｉ
レベル内に形成されるｎタイプ金属酸化物半導体（ＮＭ
ＯＳ）駆動素子とを有する、前記（１）記載のトランジ
スタ。 （３）前記論理回路を形成するために接続されるトラン
ジスタが、差動カスコード電圧スイッチ（ＤＣＶＳ）論
理として構成される、前記（１）記載のトランジスタ。 （４）前記トランジスタが、ｎ−ツリー網内に複雑なブ
ール論理機能素子を形成するために接続される、前記
（３）記載のトランジスタ。 （５）前記論理回路を形成するために接続されるトラン
ジスタが、パス・ゲートを具備する差動カスコード電圧
スイッチ（ＤＣＶＳ）論理として構成される、前記
（１）記載のトランジスタ。 （６）前記トランジスタが、ｎ−ツリー網内に複雑なブ
ール論理機能素子を形成するために接続される、前記
（５）記載のトランジスタ。 （７）前記ＳＲＡＭアレイのセルが、前記バルクＳｉレ
ベル内に形成される４個のｎタイプ金属酸化物半導体
（ＮＭＯＳ）駆動トランジスタと、該駆動トランジスタ
上に配置される前記薄膜Ｓｉレベル内に形成される２個
のｐタイプ金属酸化物半導体（ＰＭＯＳ）負荷トランジ
スタとを有する、前記（１）記載のトランジスタ。 （８）前記２つのＳｉレベルが、前記薄膜Ｓｉ層の形成
以前に、化学機械式研磨（ＣＭＰ）により平坦化される
誘電層により分離される、前記（１）記載のトランジス
タ。 （９）前記バルクＳｉレベル内に形成されるｎタイプ金
属酸化物半導体（ＮＭＯＳ）トランジスタと、該ＮＭＯ
Ｓトランジスタ上に配置される前記薄膜Ｓｉレベル内に
形成されるｐタイプ金属酸化物半導体（ＰＭＯＳ）トラ
ンジスタとを有し、前記薄膜Ｓｉレベルが、エキシマ・
レーザ・アニーリング（ＥＬＡ）法により形成される、
前記（１）記載のトランジスタ。 （１０）集積回路（ＩＣ）チップ内の２つの別個の半導
体層内に複数のトランジスタを形成する方法であって、
バルク・シリコン（Ｓｉ）・レベル内に、ｎタイプ金属
酸化物半導体（ＮＭＯＳ）トランジスタを形成するステ
ップと、前記バルクＳｉレベル上に厚い絶縁体を付着す
るステップと、付着された前記厚い絶縁体を平坦化する
ステップと、平坦化された前記厚い絶縁体上に薄膜（Ｔ
Ｆ）Ｓｉレベルを形成するステップと、前記ＴＦ Ｓｉ
レベル内にｐタイプ添加物を打ち込むステップと、前記
ＴＦ Ｓｉレベル内にｐタイプ金属酸化物半導体（ＰＭ
ＯＳ）トランジスタを形成するステップとを含む、方
法。 （１１）前記ｐタイプ添加物がホウ素である、前記（１
０）記載の方法。 （１２）前記ＩＣチップの選択領域内に論理回路を形成
するために、前記トランジスタを接続するステップと、
前記ＩＣチップの残りの領域内にスタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）・アレイを形成する
ために、前記トランジスタを接続するステップとを含
む、前記（１０）記載の方法。 （１３）前記論理回路を形成するために接続される前記
トランジスタが、差動カスコード電圧スイッチ（ＤＣＶ
Ｓ）論理として構成される、前記（１０）記載の方法。 （１４）前記トランジスタが、ｎ−ツリー網内に複雑な
ブール論理機能素子を形成するために接続される、前記
（１３）記載の方法。 （１５）前記論理回路を形成するために接続される前記
トランジスタが、パス・ゲートを具備する差動カスコー
ド電圧スイッチ（ＤＣＶＳＰＧ）論理として構成され
る、前記（１０）記載の方法。 （１６）前記トランジスタが、ｎ−ツリー網内に複雑な
ブール論理機能素子を形成するために接続される、前記
（１５）記載の方法。
で、バルク・シリコン（Ｓｉ）・レベル及び薄膜Ｓｉレ
ベルの２つの別個の半導体レベル内に形成される複数の
トランジスタであって、該トランジスタが、前記ＩＣチ
ップの選択領域内に論理回路を形成し、前記ＩＣチップ
の残りの領域内にスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）・アレイを形成するために接続され
るトランジスタ。 （２）前記薄膜Ｓｉレベル内に形成されるｐタイプ金属
酸化物半導体（ＰＭＯＳ）負荷素子と、前記バルクＳｉ
レベル内に形成されるｎタイプ金属酸化物半導体（ＮＭ
ＯＳ）駆動素子とを有する、前記（１）記載のトランジ
スタ。 （３）前記論理回路を形成するために接続されるトラン
ジスタが、差動カスコード電圧スイッチ（ＤＣＶＳ）論
理として構成される、前記（１）記載のトランジスタ。 （４）前記トランジスタが、ｎ−ツリー網内に複雑なブ
ール論理機能素子を形成するために接続される、前記
（３）記載のトランジスタ。 （５）前記論理回路を形成するために接続されるトラン
ジスタが、パス・ゲートを具備する差動カスコード電圧
スイッチ（ＤＣＶＳ）論理として構成される、前記
（１）記載のトランジスタ。 （６）前記トランジスタが、ｎ−ツリー網内に複雑なブ
ール論理機能素子を形成するために接続される、前記
（５）記載のトランジスタ。 （７）前記ＳＲＡＭアレイのセルが、前記バルクＳｉレ
ベル内に形成される４個のｎタイプ金属酸化物半導体
（ＮＭＯＳ）駆動トランジスタと、該駆動トランジスタ
上に配置される前記薄膜Ｓｉレベル内に形成される２個
のｐタイプ金属酸化物半導体（ＰＭＯＳ）負荷トランジ
スタとを有する、前記（１）記載のトランジスタ。 （８）前記２つのＳｉレベルが、前記薄膜Ｓｉ層の形成
以前に、化学機械式研磨（ＣＭＰ）により平坦化される
誘電層により分離される、前記（１）記載のトランジス
タ。 （９）前記バルクＳｉレベル内に形成されるｎタイプ金
属酸化物半導体（ＮＭＯＳ）トランジスタと、該ＮＭＯ
Ｓトランジスタ上に配置される前記薄膜Ｓｉレベル内に
形成されるｐタイプ金属酸化物半導体（ＰＭＯＳ）トラ
ンジスタとを有し、前記薄膜Ｓｉレベルが、エキシマ・
レーザ・アニーリング（ＥＬＡ）法により形成される、
前記（１）記載のトランジスタ。 （１０）集積回路（ＩＣ）チップ内の２つの別個の半導
体層内に複数のトランジスタを形成する方法であって、
バルク・シリコン（Ｓｉ）・レベル内に、ｎタイプ金属
酸化物半導体（ＮＭＯＳ）トランジスタを形成するステ
ップと、前記バルクＳｉレベル上に厚い絶縁体を付着す
るステップと、付着された前記厚い絶縁体を平坦化する
ステップと、平坦化された前記厚い絶縁体上に薄膜（Ｔ
Ｆ）Ｓｉレベルを形成するステップと、前記ＴＦ Ｓｉ
レベル内にｐタイプ添加物を打ち込むステップと、前記
ＴＦ Ｓｉレベル内にｐタイプ金属酸化物半導体（ＰＭ
ＯＳ）トランジスタを形成するステップとを含む、方
法。 （１１）前記ｐタイプ添加物がホウ素である、前記（１
０）記載の方法。 （１２）前記ＩＣチップの選択領域内に論理回路を形成
するために、前記トランジスタを接続するステップと、
前記ＩＣチップの残りの領域内にスタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）・アレイを形成する
ために、前記トランジスタを接続するステップとを含
む、前記（１０）記載の方法。 （１３）前記論理回路を形成するために接続される前記
トランジスタが、差動カスコード電圧スイッチ（ＤＣＶ
Ｓ）論理として構成される、前記（１０）記載の方法。 （１４）前記トランジスタが、ｎ−ツリー網内に複雑な
ブール論理機能素子を形成するために接続される、前記
（１３）記載の方法。 （１５）前記論理回路を形成するために接続される前記
トランジスタが、パス・ゲートを具備する差動カスコー
ド電圧スイッチ（ＤＣＶＳＰＧ）論理として構成され
る、前記（１０）記載の方法。 （１６）前記トランジスタが、ｎ−ツリー網内に複雑な
ブール論理機能素子を形成するために接続される、前記
（１５）記載の方法。
【図１】従来のプレーナＳＲＡＭセルの構成図である。
【図２】従来のプレーナＳＲＡＭセルの平面図である。
【図３】従来の３次元ＳＲＡＭセルの構成図である。
【図４】従来の３次元ＳＲＡＭセルの断面図である。
【図５】従来のＤＣＶＳ論理セルの構成図である。
【図６】従来のＤＣＶＳ論理セルの平面図である。
【図７】本発明による相補形金属酸化物半導体（ＣＭＯ
Ｓ）トランジスタ対の３次元構造を示す断面図である。
Ｓ）トランジスタ対の３次元構造を示す断面図である。
【図８】３次元ＤＣＶＳ論理ＡＮＤ／ＮＡＮＤゲートの
構成図である。
構成図である。
【図９】３次元ＤＣＶＳ論理ＡＮＤ／ＮＡＮＤゲートの
断面図である。
断面図である。
【図１０】３次元ＤＣＶＳＰＧ（パス・ゲート）論理に
より形成される特定の論理ＡＮＤ／ＮＡＮＤゲートの構
成図である。
より形成される特定の論理ＡＮＤ／ＮＡＮＤゲートの構
成図である。
【図１１】３次元ＤＣＶＳＰＧ（パス・ゲート）論理に
より形成される特定の論理ＡＮＤ／ＮＡＮＤゲートの断
面図である。
より形成される特定の論理ＡＮＤ／ＮＡＮＤゲートの断
面図である。
【図１２】３次元ＤＣＶＳ論理により形成される一般的
なｎ−ツリー論理のブロック図及び構成図である。
なｎ−ツリー論理のブロック図及び構成図である。
【図１３】ＤＣＶＳ論理により形成される従来（２次
元）のスタティックＣＭＯＳ加算回路の構成図である。
元）のスタティックＣＭＯＳ加算回路の構成図である。
【図１４】２個のＰＭＯＳ薄膜トランジスタ（ＴＦＴ）
及び１０個のＮＭＯＳ結晶Ｓｉトランジスタを用いる３
次元のＤＣＶＳ加算回路の構成図である。
及び１０個のＮＭＯＳ結晶Ｓｉトランジスタを用いる３
次元のＤＣＶＳ加算回路の構成図である。
【図１５】２個のＰＭＯＳ ＴＦＴ及び８個のＮＭＯＳ
結晶Ｓｉトランジスタを用いる３次元のＤＣＶＳＰＧ加
算回路の構成図である。
結晶Ｓｉトランジスタを用いる３次元のＤＣＶＳＰＧ加
算回路の構成図である。
【図１６】３次元ＳＲＡＭ及び３次元ＤＣＶ論理回路の
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
【図１７】３次元ＳＲＡＭ及び３次元ＤＣＶ論理回路の
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
【図１８】３次元ＳＲＡＭ及び３次元ＤＣＶ論理回路の
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
【図１９】３次元ＳＲＡＭ及び３次元ＤＣＶ論理回路の
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
両方で使用されるＴＦＴレベルのプロセス手順を示す断
面図である。
１、１１、１２、２１、２３、３１ 能動ｎシリコン層
３、４、５、１３、１４、１５、１６、１７、２８、３
４、３５、３６、３７、３８、３９、４０６ ポリシリ
コン層 ６、７、４０、５０、５１３、５１４、５１７、６１
４、６１７ 金属層 １０、１８、２０、３０、３２、４０、４１、４２、４
３、４５、４７、４９、５１、５３、５５、５７、４０
９、５０５、５１１、５１２、５３１、５３３、６０
５、６１１、６１２、６２８、６３１、６３３ ソース
またはドレイン・コンタクト ３２ 能動ｐシリコン層 ３３ ｎウェル領域 ４００、８０２ ＮＭＯＳトランジスタ ４０１、５００、８０１ シリコン・ウエハ基板 ４０２、４１０、５０６、６０６、８０３、８１０、８
１１、８１５ 絶縁体 ４０３、５１６、５３０、５３２、６１６、６３０、８
０４ バイア・ホール ４０４、５３０、５３２、６３０、８０５、８１３ 導
体 ４０７、５０８、６０８、８０７ ゲート誘電層（絶縁
層） ４０８ ゲート導体 ４１１ ＰＭＯＳ負荷トランジスタ ５０１、６０１ ｐ−エピタキシャル層 ５０２、６０２ トレンチ分離 ５０３、６０３、８１２ ソースまたはドレイン領域 ５０７、６０７、８０６ ポリシリコン・アイランド ５０９、５２４、５２５、５２６、５２７、６０４、６
０９、６２４、６２５、６２６ シリコン・ゲート ５１０、５１５、６１０、６１５ 誘電層 ６０９、８０８ ゲート ６１６ スタッド ８０９ ホウ素添加 ８１４ ソースまたはドレイン金属レベル
４、３５、３６、３７、３８、３９、４０６ ポリシリ
コン層 ６、７、４０、５０、５１３、５１４、５１７、６１
４、６１７ 金属層 １０、１８、２０、３０、３２、４０、４１、４２、４
３、４５、４７、４９、５１、５３、５５、５７、４０
９、５０５、５１１、５１２、５３１、５３３、６０
５、６１１、６１２、６２８、６３１、６３３ ソース
またはドレイン・コンタクト ３２ 能動ｐシリコン層 ３３ ｎウェル領域 ４００、８０２ ＮＭＯＳトランジスタ ４０１、５００、８０１ シリコン・ウエハ基板 ４０２、４１０、５０６、６０６、８０３、８１０、８
１１、８１５ 絶縁体 ４０３、５１６、５３０、５３２、６１６、６３０、８
０４ バイア・ホール ４０４、５３０、５３２、６３０、８０５、８１３ 導
体 ４０７、５０８、６０８、８０７ ゲート誘電層（絶縁
層） ４０８ ゲート導体 ４１１ ＰＭＯＳ負荷トランジスタ ５０１、６０１ ｐ−エピタキシャル層 ５０２、６０２ トレンチ分離 ５０３、６０３、８１２ ソースまたはドレイン領域 ５０７、６０７、８０６ ポリシリコン・アイランド ５０９、５２４、５２５、５２６、５２７、６０４、６
０９、６２４、６２５、６２６ シリコン・ゲート ５１０、５１５、６１０、６１５ 誘電層 ６０９、８０８ ゲート ６１６ スタッド ８０９ ホウ素添加 ８１４ ソースまたはドレイン金属レベル
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(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/8244 Ｈ０１Ｌ 27/04 Ａ
27/04 27/06 １０２Ｊ
27/06 27/10 ３８１
27/10 ４６１ 29/78 ６１３Ｂ
27/11 Ｈ０３Ｋ 19/094 Ａ
29/786
Ｈ０３Ｋ 19/0944
19/20
(72)発明者 フィリップ・ジョージ・エマ
アメリカ合衆国06811、コネチカット州
ダンバリー、フォックス・デン・ロード
28
(72)発明者 ウェイ・ホワン
アメリカ合衆国10504、ニューヨーク州
アーモンク、ロング・ポンド・ロード
３
(72)発明者 ステファン・マックコーネル・ゲイツ
アメリカ合衆国10562、ニューヨーク州
オシニング、イニングウッド・ロード
22
(56)参考文献 特開 平６−13576（ＪＰ，Ａ)
特開 平８−241957（ＪＰ，Ａ)
特開 昭62−190753（ＪＰ，Ａ)
特開 平９−45922（ＪＰ，Ａ)
特開 平８−167655（ＪＰ，Ａ)
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｉｔ
ｓ，Ｖｏｌ．32，Ｎｏ．４，Ａｐｒｉｌ
1997，ｐｐ．563−573
Claims (7)
- 【請求項１】単一の集積回路（ＩＣ）チップ内で、バル
ク・シリコン（Ｓｉ）レベル及び薄膜Ｓｉレベルの２つ
の別個の半導体レベル内に３次元形態に形成された複数
のトランジスタから成るＩＣチップであって、前記バル
クＳｉレベルの前記複数のトランジスタ及び前記薄膜Ｓ
ｉレベルの前記複数のトランジスタは、それぞれ、前記
ＩＣチップの選択された領域では差動カスコード電圧ス
イッチ（ＤＣＶＳ）論理回路の差動入力トランジスタ及
び負荷トランジスタを構成するように接続され、かつ、
前記ＩＣチップの残りの領域ではスタティック・ランダ
ム・アクセス・メモリ・アレイの各セルの駆動トランジ
スタ及び負荷トランジスタを構成するように接続されて
いる併合化論理及びメモリＩＣチップ。 - 【請求項２】前記ＤＣＶＳ論理回路内の前記差動入力ト
ランジスタがｎ−ツリー網内に複雑なブール論理機能素
子を構成するように接続されている請求項１に記載のＩ
Ｃチップ。 - 【請求項３】前記ＤＣＶＳ論理回路がパスゲート付き差
動カスコード電圧スイッチ（ＤＣＶＳＰＧ）論理回路で
ある請求項１に記載のＩＣチップ。 - 【請求項４】前記ＤＣＶＳＰＧ論理回路の前記差動入力
トランジスタが、ｎ−ツリー網内に複雑なブール論理機
能素子を構成するように接続されている請求項３に記載
のＩＣチップ。 - 【請求項５】単一の集積回路（ＩＣ）チップ内で、バル
ク・シリコン（Ｓｉ）・レベル及び薄膜Ｓｉレベルの２
つの別個の半導体レベル内に３次元形態に形成された複
数のトランジスタの組合せから成るＩＣチップを形成す
る方法であって、前記 バルクＳｉレベル内に、複数のｎタイプ金属酸化物
半導体（ＮＭＯＳ）トランジスタを形成するステップ
と、 前記バルクＳｉレベル上に厚い絶縁体を付着するステッ
プと、 付着された前記厚い絶縁体を平坦化するステップと、 平坦化された前記厚い絶縁体上に薄膜Ｓｉレベルを形成
するステップと、 前記薄膜Ｓｉレベル内にｐタイプ添加物を打ち込むステ
ップと、 前記薄膜Ｓｉレベル内に複数のｐタイプ金属酸化物半導
体（ＰＭＯＳ）トランジスタを形成するステップと、前記複数のＮＭＯＳトランジスタ及び前記複数のＰＭＯ
Ｓトランジスタを、それぞれ、前記ＩＣチップの選択さ
れた領域では、差動カスコード電圧スイッチ（ＤＣＶ
Ｓ）論理回路の差動入力トランジスタ及び負荷トランジ
スタを構成するように接続し、かつ、前記ＩＣチップの
残りの領域では、スタティック・ランダム・アクセス・
メモリ・アレイの各セルの駆動トランジスタ及び負荷ト
ランジスタを構成するように 接続するステップと、 より成る併合化論理及びメモリＩＣチップの形成方法。 - 【請求項６】前記接続するステップは、前記ＤＣＶＳ論
理回路の前記差動入力トランジスタがｎ−ツリー網内に
複雑なブール論理機能素子を構成するように接続するこ
とを含む請求項５に記載の方法。 - 【請求項７】前記接続するステップは、前記複数のＮＭ
ＯＳトランジスタ及び前記複数のＰＭＯＳトランジスタ
を、それぞれ、前記ＩＣチップの選択された領域では、
パスゲート付き差動カスコード電圧スイッチ（ＤＣＶＳ
ＰＧ）論理回路の前記差動入力トランジスタ及び負荷ト
ランジスタを構成するように接続することを含む請求項
５に記載の方法。
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-
1998
- 1998-09-28 JP JP27273198A patent/JP3410976B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
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|---|
| ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｉｔｓ，Ｖｏｌ．３２，Ｎｏ．４，Ａｐｒｉｌ １９９７，ｐｐ．５６３−５７３ |
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