JP3485932B2 - 多数の媒体独立インターフェイス及び混合媒体接続を有する拡張可能な集積回路マルチポート中継装置コントローラ - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は、ローカルエリアネットワークのコンピュー
タに係り、特に、出現しつつある100メガヘルツイーサ
ネット規格を含む標準的なイーサネット型ネットワーク
に使用するための集積回路マルチポート中継装置に係
る。

先行技術の説明 ハブ又はワイヤリングコンセントレータとも称するマ
ルチポート中継装置は、ローカルエリアネットワークに
おいて広く使用されている。これらの装置は、ネットワ
ークプロトコルの物理的レイヤにおいて多数のネットワ
ークセグメントを相互接続することができる。従って、
イーサネット型ネットワークにおいては、単一の中継装
置に接続された全ての装置がローカルエリアネットワー
クの物理的レイヤに対して同じ衝突検出ドメイン内に入
る。例えば、「拡張可能な中継装置（EXPANDABLE REPEA
TER）」と題する米国特許第5,265,123号を参照された
い。

100メガビット／秒のデータ送信のための出現しつつ
ある標準的な衝突検出付きキャリア感知マルチアクセス
（CSMA/CD）プロトコルは、100BASE−Ｔとして知られて
いる。この規格は、インスティテュート・オブ・エレク
トリカル・アンド・エレクトロニック・エンジニアによ
り規格802.3uとして定義されている。

100BASE−Ｔ規格は、媒体アクセスコントローラMACと
物理的トランシーバインターフェイスPHYとの間の媒体
独立インターフェイスMIIを規定している。媒体独立イ
ンターフェイスは、媒体アクセスコントローラを組み込
む装置が物理的媒体の特定形式とは独立したインターフ
ェイスを有し、これに物理的トランシーバが取り付けら
れるように設計されている。媒体独立インターフェイス
が望まれる理由は、100BASE−Ｔ規格が種々の異なる形
式の通信媒体をサポートするからである。従って、物理
的なトランシーバは、物理的インターフェイスを媒体独
立のインターフェイスに変換する。媒体アクセスコント
ローラを支持する装置は、MSCレベルからの信号を媒体
独立インターフェイスへ変換する。媒体アクセス制御機
能に対して共通のインターフェイスを設けることによ
り、製造者は、彼等の装置を一緒に容易に機能させるこ
とができる。

100BASE−Ｔ規格は、OSI基準モデル物理的レイヤにお
いて調和サブレイヤ及び媒体独立インターフェイスを定
義している。媒体アクセスコントローラは、装置のデー
タリンクレイヤに見られ、媒体独立インターフェイス
（MAC−MII）を駆動する。物理的レイヤにおいて、相補
的な媒体独立インターフェイス（PHY−MII）が物理的レ
イヤの媒体従属回路に接続される。この回路は、物理的
媒体取付回路及び物理的コード化サブレイヤロジックに
接続される。物理的コード化サブレイヤロジックは、媒
体独立インターフェイスを駆動する。

100BASE−Ｔ規格内には、多数の物理的媒体が規定さ
れている。100BASE−FT規格は、２本の光ファイバに対
する100メガビット／秒のCSMA/CD LANの物理的レイヤ
仕様である。100BASE−T4仕様は、４対のカテゴリIII、
IV及びＶ、UTPワイヤに対する100メガビット／秒のCSMA
/CD LANを規定する。100BASE−TX規格は、２対のカテ
ゴリＶ、UTP又はSTPワイヤに対する100メガビットCSMA/
CDLANの物理的レイヤ仕様である。

又、100BASE−Ｔ規格は、100メガビット／秒の基本帯
域ネットワークに対する中継ファンクションを規定す
る。中継装置は、２つの媒体従属の物理的インターフェ
イスを相互接続する物理的レイヤにおいて基本帯域中継
ユニットを備えている。従って、この規格によれば、中
継ユニットは、その中継ユニットのポートに対し媒体従
属インターフェイスの物理的媒体取付回路及び物理的コ
ード化サブレイヤに接続される。これらの中継装置は、
通常は、一体的なトランシーバチップ、例えば、カリフ
ォルニア州、サニーベールのアドバンスド・マイクロ・
デバイス社を通して入手できるAm78965又はAm78966と称
するAMDトランシーバチップに接続されるように設計さ
れる。これらのチップは、中継ファンクションが実行さ
れる中継装置の基本帯域ユニットに物理的レイヤ信号を
与える。

この規格に規定された媒体独立インターフェイスは、
各媒体独立インターフェイスごとにマネージメントイン
ターフェイス及び物理的アドレスを備えている。このマ
ネージメントインターフェイスは、一度に１つの物理的
インターフェイスの制御を与えると共に、物理的レイヤ
デバイスと、媒体独立インターフェイスに接続されたス
テーションとの間に制御及び状態情報を転送する。制御
情報は、媒体独立インターフェイスの一部分としても規
定されるマネージメントデータクロックに対して同期し
てステーションにより駆動される。規格に規定されたマ
ネージメントインターフェイスは、物理的インターフェ
イスを制御すると共に物理的インターフェイスに関する
状態情報を収集する目的で、マネージメントエンティテ
ィ及びマネージされる物理的インターフェイスを接続す
る２線シリアルインターフェイスを構成する。マネージ
メントインターフェイスは、物理的トランシーバデバイ
スのためのマネージメントレジスタセットを備え、これ
は、８つの付加的な位置が指定された１組の８つの制
御、状態及び構成レジスタと、売り主特有のファンクシ
ョンに割り当てられた16のレジスタとを含む。

上記規格は、更に、マネージメントインターフェイス
バスを経て供給されるべきマネージメントフレームにお
ける５つのビットより成る物理的インターフェイスのた
めの物理的アドレスも指定する。従って、媒体独立イン
ターフェイスに指定される５ビットの物理的アドレス
は、32の物理的トランシーバポートの単一マネージメン
トバスにおいてポート数についての制約を課する。

従って、上記規格は、物理的インターフェイスと、単
一の物理的インターフェイスにマップする媒体独立イン
ターフェイスとを有し、32の物理的インターフェイスの
間に共用のマネージメントインターフェイスを伴う中継
装置を意図するが、上記規格は、媒体アクセスコントロ
ーラを中継装置に容易に相互接続することを規定するも
のではない。従って、公知技術及び施行された規格によ
れば、中継装置に接続されるネットワークマネージメン
トデバイスは、物理的レイヤインターフェイスを経て中
継装置に接続されねばならない。又、他の形式のネット
ワーク中間システム又は端末ステーションも、物理的イ
ンターフェイスを経なければ中継装置に接続できない。

それ故、上記規格は、マルチポート中継装置のための
中継ファンクションを規定するが、その中継ファンクシ
ョンは、用途が限定され、商業的な設定における融通性
のある実施を許すものではない。従って、出現しつつあ
る100BASE−Ｔ規格に使用するための融通性のある中継
装置構造を提供することが所望される。

発明の要旨 本発明は、１つ以上の媒体独立インターフェイスと、
複数の物理的インターフェイスとを備えた集積回路マル
チポート中継装置を提供する。これは、MII規格も実施
する外部媒体アクセスコントローラデバイスへの中継装
置の接続を容易にする。マルチポート中継装置は、MII
を使用するMACレイヤデバイスには１つの物理的トラン
シーバのように見える。しかしながら、本発明の集積型
マルチポート中継装置は、単一のMIIインターフェイス
を多数の物理的トランシーバ間に共用する。

MIIインターフェイスの規格は、物理的インターフェ
イスの状態、構成及び制御のマネージメントを与える
が、本発明によるマルチポート中継装置は、この状態、
構成及び制御マネージメントファンクションを複数の物
理的ポートの間で共用する。それ故、システムの各物理
的トランシーバではなく、各マルチポート中継装置ごと
に、１つのMII物理的アドレスが必要とされるだけであ
る。これは、単一のマネージメントバス上でマネージす
ることのできるポートの数を著しく拡張する。

更に、本発明は、マルチポート中継装置に２つ以上の
媒体独立インターフェイスを使用できるようにする。媒
体独立インターフェイスの各々は、中継装置上の全ての
物理的ポートにアクセスする。これは、多数の異なる媒
体アクセス制御レベルデバイスを単一の中継装置に容易
に接続できるようにする。

本発明によれば、多数のMIIが１組のロジックゲート
を共用し、そしてI/Oピンの幾つかを単一のマルチポー
ト中継装置において共用する。これは、必要なI/Oピン
の本数を著しく減少する。ピンを共用しないと、３つの
標準的MIIが50本のピンを必要とする（３組の制御／状
態／ピン及び２つのマネージメントピン）。本発明の１
つの実施形態によれば、３つのMIIに対して35本のピン
しか必要とされない。各MIIに関連した制御ロジックを
共用して、全実施コストを低減することができる。

本発明により実施される100BASE−Ｔ中継装置は、MAC
−MIIを有する多数のデバイスを、中継装置チップ上で
実施される多数のPHY−MIIを経て集積型マルチポート中
継装置に取り付けることができる。例えば、ブリッジデ
バイスを中継装置に接続し、異なるローカルエリアネッ
トワーク媒体に接続できるようにする。ブリッジが他の
MIIインターフェイスに接続されるのと同時にネットワ
ークアクティビティに関する統計学的情報を収集するた
めにネットワークマネージメントデバイスを中継装置に
接続することができる。

チップ上の媒体独立インターフェイスを経てアクセス
できる幾つかのポート特有のレジスタをマネージメント
インターフェイスに設けることにより、本発明のユーザ
は、種々の異なる種類の物理的通信媒体をポートごとに
取り扱うようにマルチポート中継装置チップを構成する
ことができる。従って、本発明によるマルチポート中継
装置は、マネージメントインターフェイスを用いて指定
される媒体従属特性を満足するように各ポートごとに物
理的レイヤ回路を適応させるための回路を備えている。
本発明の別の特徴による集積回路中継装置は、複数の媒
体従属インターフェイスのためのインターフェイス制御
及び状態レジスタを含むインターフェイス制御ロジック
を備えている。インターフェイス制御ロジックは、種々
の形式の通信媒体に対し複数の媒体従属インターフェイ
スにおける物理的レイヤ受信及び送信ファンクションを
マネージする。マネージメントインターフェイスが設け
られ、インターフェイス制御ロジックに接続される。こ
のマネージメントインターフェイスは、マネージメント
インターフェイスに受け取られたマネージメントフレー
ムにおける中継装置アドレスに応答して、インターフェ
イス制御及び状態レジスタへの読み取り及び書き込みア
クセスを与える。本発明の１つの特徴による制御及び状
態レジスタは、複数の媒体従属インターフェイスの共用
属性を指定する第１組のレジスタと、複数の媒体独立イ
ンターフェイスの個々の属性を指定する第２組のレジス
タとを備えている。

本発明の１つの実施形態における100BASE−Ｔマルチ
ポート中継装置はTX（２対の非シールド型媒体）媒体又
はFX（光ファイバ）媒体のいずれかに接続される。１つ
の中継装置内の異なる媒体を同時に接続するのが望まし
い。付加的なFX接続が非常に有用である。ファイバ媒体
は、ワイヤ媒体よりも非常に長い距離にわたって延び得
るからである。例えば、６つのポートがTXに接続されそ
して２つのポートがFXに接続された８ポート100BASE−
Ｔ中継装置を実施することができる。集積型マルチポー
ト中継装置は、中継装置のユーザがTX及びFX媒体を１つ
の中継装置上で混合できるという特徴を備えている。別
のシステムは、T4（４対の非シールドワイヤ）媒体もサ
ポートできる。

TX及びFX媒体のための物理的レイヤ回路の媒体従属特
性は、若干異なる。特に、TX媒体接続は、送信ファンク
ションにスクランブラーをそして受信ファンクションに
デスクランブラーを必要とする。FX媒体接続は、スクラ
ンブラー／デスクランブラーファンクションを必要とし
ない。本発明の集積型マルチポート中継装置は、各ポー
トにスクランブラー／デスクランブラーファンクション
を備えている。これは、各ポートをTX媒体に対して使用
できるようにする。媒体形式レジスタも実施される。こ
のレジスタの巾は、中継装置におけるポート数に等し
い。各ビットの値は、スクランブラー／デスクランブラ
ーファンクションがポートに対してバイパスされるか否
かを決定する。それらがバイパスされる場合には、ポー
トがFXトランシーバに接続される。さもなくば、TXトラ
ンシーバに使用される。従って、マネージメントインタ
ーフェイスを通して媒体形式レジスタへ書き込むことに
より、中継装置のユーザは、それが適応される媒体の形
式をポートごとに決定することができる。

本発明の更に別の特徴によれば、単一のマルチポート
中継装置に拡張ポートが設けられ、これは、複数の媒体
独立インターフェイスも含む。これは、種々のハードウ
ェア構成で高速100メガビット／秒のイーサネット型中
継ファンクションに使用することのできる非常に融通性
のあるデバイスを構成する。拡張ポートを使用すると、
本発明により個別の中継装置アドレスが各々与えられる
多数のマルチポート中継装置を単一のマネージメントバ
スにおいてカスケード接続することができる。中継装置
アドレスは、個々の物理的インターフェイスに通常指定
される媒体独立のインターフェイス規格の５ビットの物
理的アドレスを用いて指定することができる。本発明に
よる多数のカスケード接続のマルチポート中継装置に対
して独特にセットされた５ビットの中継装置アドレスを
使用すると、32個のマルチポート中継装置をカスケード
接続することにより非常に多数の物理的ポートを単一の
マネージメントエンティティで制御することができる。
中継装置当たり８個の物理的ポートが存在する場合に
は、共用されたマネージメントインターフェイスによ
り、256個の物理的ポートをマネージすることができ
る。中継装置当たり多数のポートがある状態では、本発
明のこの特徴により非常に多数の物理的インターフェイ
スをマネージすることができる。

本発明の拡張ポートは、少なくとも２つの独特の特性
を含む。特に、本発明のマルチポート中継装置のコア状
態マシンにおける拡張ポート制御ロジックは、デバイス
の他のポートに転送されるデータのレートの２倍のクロ
ック速度で動作する。拡張ポートにおけるこの高速のク
ロックは、２つのカスケード接続された中継装置チップ
間の裁定時間を約半分に減少する。従って、伝播時間に
より限定されるイーサネットのいわゆる衝突検出ドメイ
ンは、中継装置の境界を横切って拡張される。拡張ポー
トを中継装置の物理的ポートよりも高いレートで動作さ
せることにより、単一のドメイン内に非常に多数のデバ
イスが許される。

更に、本発明の拡張ポートは、ドメイン内の衝突に関
する情報だけでなく、拡張ポートを通る各中継装置のポ
ートにおける質低下した信号受信に関する情報も交換す
る。100BASE−Ｔ規格においては、衝突情報の交換だけ
では、全ての個々の中継装置を一緒に作用させるのに充
分でない。むしろ、規格により規定されたキャリア完全
性監視状態マシンは、質低下した信号がいずれか１つの
ポートにより受信された場合には全てのポートにジャム
シーケンスを送信することを必要とする。従って、強制
ジャムシーケンスが本発明による拡張ポートを通して通
信され、中継装置をカスケード接続することができる。

従って、本発明は、高速のローカルエリアネットワー
クに使用するための非常に融通性のある中継装置チップ
を提供する。この中継装置は、拡張することができ、複
数の媒体独立インターフェイスに接続して、パワフルな
ネットワークアーキテクチャーを得ることができる。

本発明の他の特徴及び効果は、添付図面を参照した以
下の詳細な説明及び請求の範囲から明らかとなろう。

図面の簡単な説明 図１は、本発明のマルチポート中継装置を組み込んだ
システムのブロック図である。

図２は、本発明による集積回路マルチポート中継装置
の機能的ブロック図である。

図３は、コア状態マシンの動作を示す状態図である。

図４は、図２のマルチポート中継装置の媒体従属ポー
トの機能的ブロック図である。

図５は、図２のマルチポート中継装置の拡張ポートを
示す機能的ブロック図である。

図６は、図２のマルチポート中継装置の媒体独立イン
ターフェイスブロックの機能的ブロック図である。

図７は、図２のマルチポート中継装置のマネージメン
トポート及び内部レジスタの機能的ブロック図である。

図８は、図２のマルチポート中継装置のレジスタアク
セスロジックの機能的ブロック図である。

図９は、本発明による２つのカスケード接続されたマ
ルチポート中継装置のシステムブロック図である。

好ましい実施形態の詳細な説明 以下、添付図面を参照して本発明の好ましい実施形態
を詳細に説明する。図１は、本発明によるマルチポート
中継装置を使用するための状況を示す。図２ないし８
は、好ましい実施形態によるマルチポート中継装置のア
ーキテクチャーを示す。図９は、本発明の１つの実施形
態によるマルチポート中継装置の拡張ポートに使用する
ための裁定ロジックを示す。

図１に示すように、本発明は、８つの100BASE−TX又
は100BASE−FXポート18−０ないし18−７をサポートす
るマルチポート中継装置XRC10を提供する。マルチポー
ト中継装置10には、３つの媒体独立インターフェイスMI
I−A1ないしMII−C1が接続される。バス13により示され
たように、媒体独立インターフェイスMII−A1ないしMII
−C1は、マルチポート中継装置10における全ピン数を減
少するためにバス13に幾つかの共用信号を含む。更に、
マルチポート中継装置10は、拡張ポート14を備え、これ
は、裁定ロジック15を経て隣接するマルチポート中継装
置20の同様の拡張ポート16に接続される。又、マルチポ
ート中継装置20は、複数のポート28−８ないし28−15も
含む。チップ20には、３つの媒体独立インターフェイス
MII−A2ないしMII−C2が含まれる。

ポート18−０ないし18−７及び28−８ないし28−15の
各々は、対応するポートデバイス11−０ないし11−７及
び21−８ないし21−15に接続される。これらポートデバ
イス11−０ないし11−７及び21−８ないし21−15は、上
記のアドバンスト・マイクロ・デバイスの回路のような
トランシーバ集積回路より成る。これらの回路は、100B
ASE−TX又は100BASE−FXのいずれかの通信媒体に接続さ
れる。ポート18−０ないし18−７及び28−８ないし28−
15は、それらが接続されるトランシーバチップにマッチ
ングするように設計され、そしてトランシーバが接続さ
れる特定の媒体とは独立している。媒体独立ファンクシ
ョンは、以下に述べるように、マルチポート中継装置チ
ップ10及び20の内部で実行される。

従って、本発明によるマルチポート中継装置コントロ
ーラXRCは、IEEE802.3uの100BASE−Ｘ中継ファンクショ
ンを実施するコスト効率の良い単一チップデバイスを形
成する。各XRC10、20は、８つの100BASE−TX又は100BAS
E−FXポート、３つのMIIポート及び１つの拡張ポートを
サポートする。特定の実施の要求に適するようにこのア
ーキテクチャーに付加的なマネージメントファンクショ
ンを追加することができる。

多数のMIIポート、例えば、MII−A1ないしMII−C1を
単一のマルチポート中継装置、例えば、10に接続するこ
とができる。従って、図１に示すように、マルチポート
中継装置10は、２つのネットワーク中間システム、即ち
ブリッジ30及びブリッジ31に接続される。ブリッジ30
は、マルチポート中継装置を、ブロック32で示す他の形
式のネットワーク物理的デバイスに接続することができ
る。このブロックは、10メガビットイーサネット又は別
の100メガビットイーサネットに接続することができ
る。或いは又、ブリッジ30は、特定の実施に適するよう
に、トークンリング又はFDDIネットワークに接続するよ
うに適応することもできる。同様に、中継装置10に接続
されたブリッジ31は、FDDIインターフェイス34のような
この技術で知られた種々の他の形式のネットワークに接
続することができる。最後に、媒体独立インターフェイ
スMII−B1に接続されるのは、マネージメントプロセッ
サ33である。このプロセッサは、図示されたようにそれ
自身の媒体アクセス制御ファンクションを含み、そして
ネットワーク性能の監視、統計学的情報の収集、ネット
ワークにおけるデバイスの構成、及び他の所望のプロセ
スのようなネットワークマネージメントファンクション
に使用することができる。

又、図１に示すように、第２の中継装置20も、３つの
媒体独立インターフェイスを有している。この例では、
媒体独立インターフェイスMII−A2は、ブリッジ35に接
続され、端末ステーション36は、媒体独立インターフェ
イスMII−B2に接続され、そして別のブリッジ37が媒体
独立インターフェイスMII−C2に接続される。ブリッジ3
5及び37は、ボックス39及び40で示された物理的ネット
ワーク媒体に接続される。明らかなように、図１に示す
システムは、100メガビットの802.3u規格を用いたコン
ピュータネットワークの実施において実質的な融通性を
もたらす。

図２は、図１のマルチポート中継装置10の機能的ブロ
ック図である。図２に示すシステムは、単一の集積回路
において実施される。これは、クロック発生器と、バス
スイッチ102と、コア状態マシン103と、標準的100BASE
−Ｘ中継装置コア104とを含むコアブロック100を備えて
いる。コアブロック100に接続されているのは、参照番
号106−０ないし106−７で図示されたポート０ないし７
のための媒体従属ポート回路PORTXnである。又、コアブ
ロック100に接続されているのは、参照番号109−Ａない
し109−Ｃで各々示されたインターフェイスＡ、Ｂ及び
Ｃのための媒体独立インターフェイスブロックMIIPXiで
ある。アライメントロジック110が含まれ、これは、３
つの媒体独立インターフェイス109Aないし109Cのための
共用出力を与える。又、拡張ポートファンクションブロ
ック111もチップに組み込まれる。媒体独立インターフ
ェイス制御ロジック112は、内部レジスタ108及び他のイ
ンターフェイスサービスをアクセスするのに使用され
る。更に、種々のファンクション113がチップに設けら
れる。

拡張ポート制御ロジック111及びコア状態マシン103
は、25メガヘルツのローカル記号クロックLSCLKで動作
する物理的ポート及び媒体独立インターフェイスの入力
及び出力データ経路の２倍の速度である50メガヘルツTC
LKで動作する。50メガヘルツクロックは、ローカル記号
クロックLSCLKと入念に同期される。ローカル記号クロ
ックより速いクロックレートで拡張ポート111を横切っ
て制御信号及びデータを送信することにより、多数の中
継装置コントローラ間の通信時間が著しく短縮される。
これは、規格に基づく衝突検出又はジャムシーケンスプ
ログラムによって制限される単一の衝突検出ドメイン内
でより多くの中継装置コントローラをカスケード接続で
きるようにする。

図２に示すブロックの周囲の矢印は、チップ上のピン
に対応する。図２の破線115で表されたデータバスシス
テムは、コア状態マシン100のバススイッチ回路102の制
御のもとでチップの部品間にデータをルート指定する。
更に、コアロジックブロック100は、図２に概略的に示
すように、チップの他のファンクションユニットの各々
に接続される。

チップにおけるピンの定義は、次の通りである。

マルチポート中継装置の基本的な動作は、複数のポー
ト106−０ないし106−７、拡張ポート111、及び３つの
媒体独立インターフェイス109−Ａないし109−Ｃの間に
流れるデータ流をルート指定するコア状態マシン103に
より制御される。コア状態マシンは、主として、各ポー
ト、拡張ポート及び媒体独立インターフェイスの「コピ
ー」、「静寂」及び「衝突」状態を判断する。コア状態
マシン内には、アクティビティがないことを指示する１
つの状態と、１つのそして１つのポートのみがデータを
受信することを指示する別の状態と、２つ以上のポート
が同時にアクティビティを有することを指示する更に別
の状態とを含む３つの主たる状態が存在する。これら３
つの状態指示と、どのポートが受信し又はどのポートが
衝突するかに基づき、中継装置のコア状態マシンは、標
準的な中継装置ファンクションを実行する。又、コア状
態マシンは、バススイッチ制御信号と、デバイス上のポ
ートに対してデータ出力経路をイネーブルするためのFI
FO及びバッファデータイネーブル信号とを発生する。
又、状態マシンは、これら信号の広がりをマネージする
ためのTCLK及びLSCLKのクロックツリーを構成するのに
も使用される。

基本的プロセスのコア状態マシンは、次のルールを実
行する。

1. １つのポートのみが受信する場合には、受信ポート
のデータを他のアイドルポート、MII及び拡張ポートに
コピーする。受信ポートのピンTDATは、受信中に静寂状
態に保持される。全てのデータがコピーされ、そして全
てのポート、拡張ポート及び媒体独立インターフェイス
コントローラから確認が受け取られた後に、全てのポー
トは、静寂状態に戻される。

2. ２つ以上のポートが同時にアクティブである場合に
は、受信ポートを含む各ポートへジャムパターンが中継
される。ジャムパターンは、規格に規定されていない。
４−３のようなジャムパターンを使用することができ、
但し、４は01010に対応し、そして３は10101に対応す
る。

従って、コア状態マシンは、次の４種類の信号を発生
する。

1.ポート、拡張ポート及び３つの媒体独立インターフェ
イスの々に１つづつのコピー信号（copy0・・・７、cop
yep、copyma、copymb、copymc）。これは、各ポートの
データハンドラーに、FIFOバッファからのデータをTDAT
出力へ中継することを通知する。

2.これも、ポート、拡張ポート及び媒体独立インターフ
ェイスの各々に１つづつの静寂信号（quiet0・・・７、
quietep、quietma、quietmb、quietmc）。これは、デー
タハンドラーに、TDAT出力へアイドル信号を送信するこ
とを通知する。

3.ジャム信号をTDAT出力に送ることをデータハンドラー
に通知するための衝突信号（comcol）。

4.データ出力経路をイネーブルするための、ポートのFI
FO並びに拡張ポート及びMIIインターフェイスのバッフ
ァに対するFIFO及びバッファデータイネーブル信号（fo
en0・・・７、boenep、boenma、boenmb、boenmc）。

図３は、コア状態マシンの基本的構造を示す。状態マ
シンは、ライン149に示されたチップの入力のリセット
信号に応答してスタート状態150に入る。時間切れの後
に、状態マシンは、アイドル状態151へ移行する。アイ
ドル状態において、全てのポートは、静寂信号（quiet
（ALL）＝１）を受け取り、全てのポートは、低コピー
信号（copy（ALL）＝０）を有し、検出される衝突は存
在せず（comcol＝０）、そして全てのポートのバッファ
のFIFOに対するバッファ出力イネーブルがゼロにセット
される（foen（ALL）＝０）。アイドル状態においてア
クティビティが１つのポートのみで検出された場合は、
状態がライン152を経てCPASSIGN状態153へと移行する。
この状態において、受信ポートの出力イネーブル信号
は、高にセットされ（foen（Ｎ）＝１）、そしてデータ
は、デバイスの内部データ経路へ転送される。他の全て
のポートにおけるコピー、衝突検出及び出力イネーブル
信号は、依然低である（copy（ALL）＝0;comcol＝0;foe
n（ALLexceptN）＝０）。全てのポートの静寂信号は高
のままである（quite（ALL）＝０）。短い周期の後に、
状態マシンは、送信及び静寂TXn QUIET状態154へ移行
し、ここでは、受信ポートを除く全てのポートに対する
コピー信号が高にセットされ、衝突信号が低に保持さ
れ、静寂信号は、受信ポートにおいてのみ高である（co
py（ALLexceptN）＝1;comcol＝0;quiet（Ｎ）＝1;quiet
（ALLexceptN）＝０）。データを中継する全てのポート
がデータの送信を終了した後に、状態マシンは、ライン
155を経てアイドル状態151へ戻る。

アイドル状態151において、衝突が検出された場合に
は、状態マシンは、ライン156を経てジャム状態157へ移
行する。ジャム状態において、衝突信号がアサートさ
れ、全てのポートのコピー信号及び静寂信号が低にセッ
トされ、そして全てのポートの出力イネーブル信号が高
にセットされる（comcol＝1;copy（ALL）＝0;quiet（AL
L）＝0;foen（ALL）＝１）。いずれの到来ポートにもア
クティビティが検出されないと、状態マシンはライン15
8を経てアイドル状態に戻る。TXn QUIET状態154におい
て、２つ以上の到来ポートにアクティビティが検出され
た場合には、衝突が検出され、状態マシンは、ライン15
9を経てジャム状態157へ移行する。又、ジャム状態にお
いて、データが１つのポートのみを経て受け取られる状
態への変化が生じた場合には、状態マシンは、ライン16
0を経て静寂TXn QUIET状態154へ移行する。これは、た
とえパケットの第１部分がジャム信号によりマスクされ
ていても、１つのポートのデータをパケットの終りまで
中継させる。

全ての受信ファンクションは、25メガヘルツの受信ク
ロックで作用する。それ故、強制ジャム信号並びにアイ
ソレート及びキャリア存在信号のような全ての制御信号
は、受信クロックと同期される。コアファンクション
は、待ち時間を減少するために50メガヘルツのクロック
を必要とする。受信状態マシンからのアクティビティ
は、中継装置のコア状態マシンによっても使用される50
メガヘルツのクロックによりサンプリングされる。エラ
スティックバッファの深さは、受信クロックと送信クロ
ックとの間の差に依存する。定義によれば、それらは、
100パーツ・パー・ミリオン以上相違してはならない。
パケット長さは、1500バイトである。従って、受信ポー
トファンクションにおける４レベルのエラスティックバ
ッファで充分である。

中継装置のコア内部データ経路は、５ビット巾であ
る。８つの物理的入力ポートと、３つのMII入力ポート
と、１つの拡張入力ポートがある。３つのMIIポートの
４ビットデータは、内部データ経路を経て転送される前
に５ビットデータに変換される。対応的に、８つの物理
的出力ポート、３つのMII出力ポート及び１つの拡張出
力ポートがある。物理的バススイッチは、異なるデータ
経路をマルチプレクス及びデマルチプレクスする多数の
バス及びマルチプレクサより成る。例えば、ポート５の
みがアクティビティを有する場合には、ポート５からの
データがポート０ないし４及び６ないし７の出力、MII
ポートＡ、Ｂ及びＣの出力、並びに拡張ポート出力へ駆
動される。アイドルパターン（11111）はポート５の出
力へ駆動される。これは、規格に基づく基本的な中継フ
ァンクションである。２つ以上のポートがアクティビテ
ィを有する場合には、衝突が指示される。このような場
合には、衝突が停止されるまで全てのポートにジャムパ
ターンが送られる。アクティビティが全くない場合に
は、アイドル信号が全てのポートに送られる。

中継装置への入力データを受け取るMIIポートは、対
応するイネーブル信号TXEN−Ａ、TXEN−Ｂ及びTXEN−Ｃ
を有している。これら３つの信号は、互いにオアされ、
そして中継装置のコア状態マシンにより１つのアクティ
ビティとして処理される。MIIアクティビティは、次の
２つの領域において物理的ポートから到来するアクティ
ビティとは異なる。（１）送信イネーブル信号はTXCLK
と既に同期されている。（２）これらの入力は、キャリ
ア完全性監視により定質化されない。MIIインターフェ
イスからマルチポート中継装置により受信される送信デ
ータも、送信クロックと同期され、従って、このインタ
ーフェイスにはエラスティックバッファが必要とされな
い。３つのデータ送信データ入力は、４ビット/5ビット
エンコーダの入力において１つの４ビットデータ経路へ
マルチプレクスされ、この場合に、マルチプレクサは、
送信イネーブル信号により制御される。２つ以上の送信
イネーブル信号がアサートされた場合には、衝突が発生
し、そしてジャム信号が全てのポートにアサートされ
る。

３つのMIIポートは、特に出力側において多数のピン
を共用する。従って、３つのMIIポート全部が、受信デ
ータバスRXD3:0と、受信クロックRXCLKと、受信エラー
信号RXERと、衝突信号COIとを共用する。各MIIポート
は、個々のCRS及びRXDV信号を有する。MIIが送信してい
ると仮定すれば、RXDV−Ａ信号は、中継装置からのルー
プバックデータのためにアサートされない。CRS信号
は、送信イネーブル信号のループバックとなる。データ
経路のループバックは、送信データから中継装置コアへ
の４ビット/5ビットエンコーダへ至り、５ビット/4ビッ
トエンコーダを経て受信データバスRXD〔3:0〕へ至る。
媒体独立インターフェイスの受信クロックは、パケット
が物理的ポートから到来するかMIIポートから到来する
か又は拡張ポートから到来するかに係わりなく、実際に
は、送信クロックのコピーである。

中継装置のコア内で、100BASE−Ｔ規格に規定された
キャリア完全性監視状態マシンが実行される。この状態
マシンは、質低下した信号がいずれか１つのポートに受
信された場合にマルチポート中継装置の全てのポートに
ジャムシーケンスが送信されるようにする。中継装置が
本発明によりカスケード接続されるときには、質低下し
た信号に関するこの情報をそれらのカスケード接続され
た中継装置へ伝播する必要がある。それ故、拡張ポート
は、衝突検出だけでなく、質低下した信号の検出も、拡
張ポートを横切って隣接デバイスへ通信する。２つのJA
MI及びJAMOは、このファンクションを与えるのに使用さ
れる。マルチポート中継装置がその８つのポート間に衝
突を感知するか、又はそのポートのいずれかが質低下し
た信号を受信した場合には、JAMO信号がアサートされ
る。JAMI信号は、ジャムシーケンスが他のマルチポート
中継装置により送信される場合に別のマルチポート中継
装置又は外部裁定ロジックによりアサートされる。他の
マルチポート中継装置からのジャムシーケンスは、衝突
又は質低下した信号の検出の結果である。

図４は、デバイスの物理的レイヤポートの各々に対し
て媒体従属回路を構成するPORTXブロック106の機能図で
ある。図４は、ライン200の受信データ及びライン201の
送信データを示している。コア状態マシンからの制御信
号（copyx/quietx/comcol/foenx/onlytxx/mempx）は、
ライン202を経てデータハンドラーブロック203に受け取
られる。ポートデータは、データハンドラーブロック20
3を通り、ライン204を経てバススイッチ102へ供給さ
れ、そしてバススイッチ102からのデータは、ライン205
を経てデータハンドラー203へ供給される。データハン
ドラー203から出て行くデータは、ライン206を経てスク
ランブルロジック207へ供給される。スクランブルロジ
ック207から、データはライン201を経て出力される。受
信データ経路200から到来するデータは、デスクランブ
ラーロジック208を経、ライン109を経てFIFO（８ニブル
の深さ）及びFIFO状態マシンブロック210へ供給され
る。このブロックは、FIFOデータをライン211を経てデ
ータハンドラーブロック203へ供給し、該ブロックはデ
ータをライン204を経てバススイッチまで転送する。デ
ータハンドラーは、制御信号をライン212を経てFIFO及
びFIFO状態マシン210へ供給する。更に、FIFO状態マシ
ンは、制御信号をライン213を経てエラスティックバッ
ファのオーバー及びアンダーフロー検出器215へ供給す
る。更に、各ポートは、ジャム検出器226、リンク検出
器227、アイソレーション検出器228及びパーティション
検出器229を含む標準ロジックファンクション225を有し
ている。これらのブロックは、802.3u規格に規定された
標準的ファンクションを実行する。これらのブロック
は、アクティビティ制御信号をライン230を経てデスク
ランブラー回路へ供給すると共に、受信アクティビティ
報告信号をデスクランブラー回路208からライン231を経
て供給する。又、状態信号は、ライン235を経て媒体独
立インターフェイスマネージメントロジック112へ供給
される。

又、図４には、ライン236上のスクランブラー／デス
クランブラーイネーブル信号も示されている。この信号
は、以下に詳細に述べるように、内部レジスタ108から
受け取られる。スクランブラーがディスエイブルされる
と、データは非スクランブル状態で通過する。スクラン
ブラーがイネーブルされると、802.3u規格に規定された
ようにランダム番号がデータと組み合わされる。

PORTXブロックは、ポートに対するアクティビティLED
コントローラ237を備え、これは、ACTLED出力信号をラ
イン238に供給する。

図４のPORTXブロックは、パケット受信、パケット送
信、衝突検出、及びジャム発生を実行し、そしてリンク
アップ、アイソレーション、ジャマー及びパーティショ
ン検出器を構成する。更に、異なる/J/K/フォーマット
の取り扱いが各ポート内に与えられる。

パケット受信プロセスは、次のように動作する。デス
クランブラー208及びスクランブラー207がイネーブルさ
れるが、受信データがアイドル状態である場合には、デ
スクランブラーのロジックがスクランブラーのランダム
番号に同期しようと試みる。デスクランブラーのランダ
ム番号発生器がスクランブラーに同期しそしてシーケン
スがロックされたときには、RDATライン200の到来デー
タがデスクランブラーによりスクランブル解除され、そ
してそのスクランブル解除されたデータがFIFO210に直
接供給される。

RDATにアクティビティが存在するときは、デスクラン
ブラーが連続する２つの０ビットをトレースするよう試
みる。この状態が真である場合には、デスクランブラー
は、キャリアオンフラグ（carryx）をライン240を経て
コア状態マシン100、データ取り扱い状態マシン203及び
FIFO状態マシン210へ送信する。FIFO状態マシン210は、
現在FIFO書き込みポインタを記憶し、そしてFIFO読み取
りポインタを書き込みポインタより１ビットだけ前進さ
せ、例えば、書き込みポインタが00010000に等しい場合
に、読み取りポインタは、00100000へシフトされる。
又、書き込みポインタが10000000に等しい場合には、読
み取りポインタは、00000001にシフトされる。

読み取りポインタは、データ取り扱い状態マシンから
ライン212を経て送られるポート「ポインタ移動イネー
ブル」信号がアクティブになるまで進まない。デスクラ
ンブラーは、到来するパケットに対して/J/K/シーケン
スが使用できるかどうかを確認するまで、受信データに
おいて到来データを監視し続ける。いずれにせよ、受信
データにおいて/J/又は/K/が失われた場合は、エラー信
号（prxerrx）がデスクランブラーによりセットされ、
そしてこの状態がライン240を経てコア状態マシン及び
データ取り扱い状態マシンに同時に送られる。更に、中
継装置は、ジャムパターンを発生する。エラー信号が低
くそして/J/K/パターンが首尾良く検出された場合に
は、データ取り扱い状態マシンは、FIFOのデータ経路を
選択し、そして送信処理のために内部バスのライン204
を経てデータを送る。その間に、ライン212のポインタ
移動イネーブル信号がFIFO状態マシン210へ送られ、FIF
O読み取りポインタのロックを次のイネーブルデータ処
理のために解除する。１つの実施形態においては、レベ
ル当たり６つのビットを有する８レベルFIFOが使用され
る。５つのレベルは、５ビットデータを記憶するのに使
用され、そしてその残りは、状態を記憶する。キャリア
がオフであることがライン240の信号（carryx）で指示
された場合には、状態ビットがオンになる。状態ビット
は、コア状態マシンへ送られ、FIFOの全てのデータが取
り除かれたことをコア状態マシンに通知すると共に、コ
ア状態マシンがアイドル状態に復帰できるようにする。

スクランブラー及びデスクランブラーがディスエイブ
ルされた場合には、到来するデータが、デスクランブラ
ーのファンクションを無視して、FIFOに直接供給され
る。デスクランブラーは、スクランブラーがイネーブル
されるかどうかに係わりなく到来するパケットの/J/K/
シーケンスを監視する。

エラスティックバッファ及びオーバーフロー検出器21
5は、FIFO読み取りポインタ及びFIFO書き込みポインタ
が同じ値を有する場合にアンダー／オーバーフローフラ
グをセットする。このフラグは、STATPIN出力ピンに送
られる。又、これは、媒体独立インターフェイスマネー
ジメントブロックにも送られて、内部レジスタに記憶さ
れる。

パケット送信プロセスは、受信ポートからのDTOUTバ
ス205からデータを得ることを含む。データ取り扱い状
態マシンは、ライン202のコア状態マシンから受け取っ
たコマンドに基づいてポート出力選択信号を発生し、そ
してスクランブラーバス206の前に送信データにおいて
データレディにする。バス206のデータは、更に送信処
理するためにスクランブラーブロックへ送られる。スク
ランブラー207がイネーブルされた場合には、バス206の
データが、デスクランブラー208に発生されたランダム
数に加算された後に、出力バス201に送られる。スクラ
ンブラーがディスエイブルされた場合には、バス206の
データは、出力バス201へ直接送信される。首尾良く送
られると、この状態（dtsndx）がライン241を経てコア
状態マシン100へ報告される。

又、衝突検出及び強制ジャム信号ファンクションは、
図４に示すように各ポートに組み込まれる。マルチポー
ト中継装置は、２つの状態においてジャムパターンを発
生する。その第１は、衝突の検出であり、即ち２つ以上
のポートがデータを同時に受信することであり、そして
第２は、強制ジャムである。衝突は、データを受信する
２つのポートがストリームデリミッタ/J/K/検出を首尾
良くスタートしたかどうかに関わりなく、２つ以上のポ
ートがデータを受信するときに生じる。強制ジャムは、
ポートの到来パケットが/J/パターンを欠くか/K/パター
ンを欠くか又はその両方を欠くときに発生される。これ
ら２つの状態のいずれかか生じた場合には、データ取り
扱い状態マシン203が、ジャムパターンを強制するよう
にライン242の制御信号（ojkenx）をセットする。

ブロック225のリンク、アイソレーション、ジャバ及
びパーティション検出器は、IEEE規格802.3uに規定され
たこれらの標準的なファンクションを指令する。これら
のブロックは、デスクランブラー回路208により行われ
るキャリア検出ファンクションを定質化するのに使用さ
れる。本発明の好ましい実施形態は、データハンドラー
203が/J/K/パターンのシフトバージョンを検出できるよ
うにする。データハンドラーが設定されるところのシフ
トバージョンのいずれかが受け取られた場合には、パケ
ットは、あたかも適切に受信されたかのように処理され
る。従って、これらの状態では、強制ジャムファンクシ
ョンは発生されない。

図５は、図２のシステムに使用される拡張ポートの機
能ブロック図である。この拡張ポートは、拡張ポート受
信ブロック300と、送信経路データ選択ブロック301と、
拡張ポートのためのバッファ及びデータハンドラー状態
マシン302とを備えている。

拡張ポート受信ブロックは、図４に示す物理的媒体従
属ポートのデスクランブラー208と同様である。しかし
ながら、デスクランブラーは存在しない。EDATバス303
から到来するデータは、拡張ポート受信ブロックへ供給
される。このデータは、送信クロックTCLKの立上り縁で
ラッチされる。ラッチされたデータは、ライン304を経
てバッファ及びデータハンドラー状態マシン302に送ら
れる。

拡張ポートデータハンドラー及びバッファ302は、物
理的媒体従属ポートのデータハンドラー状態マシン203
と同様である。状態マシンに加えて、このモジュールに
は３つのレベルのバッファが配置されている。出力及び
入力の両方が送信クロックを使用するので、FIFOは不要
である。又、このモジュールは、ライン305に出力デー
タ経路EDATOを形成する。内部バススイッチからのデー
タは、ライン306を経てデータハンドラー状態マシン302
に受け取られる。データは、データハンドラー状態マシ
ン302からライン307を経て内部バススイッチへ、ライン
315の/J/K/デリミッタ信号（ojkenep）と共に供給され
る。データハンドラー状態マシン302は、ライン308に制
御信号を発生し、これは、経路選択ロジック301により
選択される出力データ経路を制御する。このブロック30
1は、ライン310で指示されたコア状態マシン信号（copy
ep/quietep/comcol/cboenep/memep）の制御のもとで動
作する。又、拡張ポート受信ブロックは、受信エラー及
びキャリア状態情報をライン311を経、ライン317（edtx
nd）及び318（eprxerr/scarry）を経てコア状態マシン
へ供給する。

図６は、図２の３つのMII109−Ａないし109−Ｃの各
々に対する媒体独立インターフェイスの構造を示す。３
つのMIIの各々は、媒体独立転送ブロック350と、バッフ
ァ及びデータハンドラー状態マシンブロック351とを備
えている。媒体独立送信ブロック350は、ライン352を経
て送信データTXDを受け取ると共に、ライン353を経て信
号エラーTXER及び送信イネーブルTXENを受け取る。これ
らファンクションブロックは、物理的ポートの場合と同
様であるが、ライン352を経て送られる送信データは、
５ビットではなく４ビットである。図６に示すように、
媒体独立インターフェイスポートブロック350において
は、TXD4ビットバスの到来データがTXCLKの立上り縁で
ラッチされる。ラッチされたデータは、５ビットデータ
に変換され、そして前段部を５ビットフォーマットに変
換する。インターフェイスブロック350は、５ビットデ
ータをライン355を経てバッファ及びデータハンドラー
状態マシン351へ供給する。バッファ及びデータハンド
ラー状態マシン351は、拡張ポートの場合と同様である
が、出力データ経路を与えない。むしろ、このデータハ
ンドラー状態マシン351は、ライン358の制御状態マシン
からの制御信号（copymc/quietmc/comcol/cboeumc/only
mc）に基づきライン357に制御信号POSELのみを出力し、
そしてその制御信号をアライメントファンクションブロ
ック360へ供給する。又、キャリア状態信号は、ライン3
66（mcalive）及び367（mcdtsdn）を経てコア状態マシ
ン100へ供給され、データのアクティビティ及び首尾良
い送信を各々指示する。バッファ及びデータハンドラー
状態マシン351からのデータは、PDTOUT信号ライン359を
経てバススイッチ102へ、ライン365上のデータ整列のた
めの/J/K/制御信号（ojkenmc）と共に供給される。

アライメントブロック360は、バススイッチ102からの
データをライン361を経て５ビットフォーマットで受信
する。同じポートにおける受信及び送信は、衝突状態を
除いて、相互に排他的である。送出される準備のできた
データは５ビットデータ出力バス361に得られ、アライ
メントブロック360において25メガヘルツのクロックに
よりラッチされる。到来する５ビットデータは充分に整
列されていないので、アライメントブロックは、５ビッ
トデータを整列した後に５ビット/4ビット変換を行い、
媒体独立インターフェイス共用出力バスRXD〔3:0〕に送
出する。又、アライメントブロック360は、充分に整列
された５ビットデータを４ビットデータのための前段部
フォーマットに変換する。次いで、４ビットデータは、
25メガヘルツのクロックの立下り縁で全ての媒体独立イ
ンターフェイスに共用される受信データ出力に送信され
る。

又、アライメントブロック360は、３つのMIIインター
フェイスの各々に対し有効な受信信号RXDVA、RXDVB及び
RXDVCを発生する。

媒体独立インターフェイスポート350のデータハンド
ラー状態マシン351の別のファンクションは、データを
送出する前に物理的ポートにおいて全てのキャリアが得
られるよう確保する。従って、データハンドラー状態マ
シンは、バッファへロードされる入力データのニブルを
カウントした後に、全てのポートにキャリアが得られる
ことを確保するためにチェックを行う。

ブロック360においては、５ビット/4ビット変換が実
行される。従って、TXENAのような信号が高であるとき
は、到来バスTXDAのデータが最初に４ビットコードから
５ビットコードへ変換される。次いで、前段部が５ビッ
トコードにおいて/J/及び/K/フォーマットに変換され
る。このデータは、次いで、例えばバス355を経てバッ
ファへ送られる。

アライメントブロックにおいて、受信データバスRXD3
−０及び受信データ有効信号RXDVAないしRXDVCは、３つ
の媒体独立インターフェイス109−Ａ、109−Ｂ及び109
−Ｃの各々に対してコピー信号が存在するときだけアサ
ートされる。この場合に、POSELMAないしPOSELMC信号
（ライン57参照）が全てアサートされ、データ有効信号
が発生され、そしてデータがRXDバスに送信される準備
ができる。

アライメントブロックは、通常の５ビットパケットの
/J/K/及び前段部を変換する。又、アライメントブロッ
クは、通常の５ビットパケットの終りにおいて/T/R/セ
グメントを除去する。従って、これは、RXDポートに送
出されない。パケットの終りに/T/R/セグメントをもた
ずに到来する５ビットパケットの場合には、「早期終了
パケット」が検出される。この早期終了パケットが検出
されると、受信エラー信号RXERがアライメントブロック
によりアサートされる。又、RXER信号は、TXERA、TXERB
又はTXERCのいずれかがアサートされたときにもアサー
トされる。アライメントブロックによりRXER信号がアサ
ートされる第３の可能性は、アライメントブロックによ
り無効コードが検出されるときである。この無効コード
は、100BASE−Ｔ規格に規定されている。

更に、TXERA、TXERB、TXERCがアサートされるか、又
は無効の５ビットコードがアライメントブロックにより
検出されたときには、RXDバスのデータが強制的に全て
ゼロにされる。

図７は、図２の媒体独立マネージメントブロック108
におけるマネージメントポート及び内部レジスタを示
す。このブロックは、802.3u規格に規定されたMII読み
取り／書き込み状態マシン400を備えている。又、基本
及び拡張レジスタファイル401（以下に述べるレジスタ
を含む）も備えている。標準プロトコルに応答して、基
本及び拡張レジスタ401を読み取り及び書き込むために
制御信号がライン402に供給される。中継装置の物理的
アドレスは、レジスタセット401からライン403を経て状
態マシン400へ供給される。

基本及び拡張レジスタ401は、工業規格に規定された
あらゆる状態を記憶する。本発明によれば、このブロッ
クをアクセスする方法は、２つある。その第１に、規格
に規定された媒体独立インターフェイスからの読み取り
／書き込み制御信号であって、ライン404及び405のMDC
及びMDIO信号と、ライン410のＲ−Ｗ信号とを使用する
ことである。もう１つの方法は、ライン406及び407のレ
ジスタアクセスピン各々REGCLK及びREGLCHと、図示され
て上記で述べた他のレジスタアクセスピンからの読み取
り及び書き込み信号を使用することである。ライン408
のリセット信号及びライン409のポートアクティビティ
信号は、レジスタセット401に状態レジスタを維持する
ために物理的ポート及び制御状態マシンにおいて発生さ
れる。

全てのレジスタは、MIIのMDC及びMDIOを通してアクセ
スすることができる。マルチポート中継装置は、多数の
PHYデバイスに接続されるが、802.3u規格の基本的なレ
ジスタに対して全て同一に構成される。各中継装置はPH
YADDR〔４−０〕ピンにより定義された１つのPHYアドレ
スのみを有する。多数の中継装置が同じMDIOバスにある
場合には、その各々が異なるPHYアドレスを有していな
ければならない。又、他のPHYデバイス（例えば、T4ト
ランシーバ）は、各デバイスのPHYアドレスが別々であ
る限り、同じマネージメントインターフェイスで管理す
ることができる。

以下に述べる「ポート制御」レジスタは、媒体型レジ
スタとして特徴付けることができる。これは、インター
フェイスが100BASE−FXサービスを提供すべきか100BASE
−TXサービスを提供すべきか指定する。

レジスタをアクセスする別の方法は、レジスタアクセ
スピン経て行うものである。レジスタ17（スクランブラ
ーイネーブル及びポートイネーブル）、レジスタ18（リ
ンク状態、パーティション状態）、レジスタ19（エラス
ティックバッファ状態及びジャバ状態）、レジスタ20
（アイソレーション状態）、レジスタ21（アイソレーシ
ョンディスエイブル及びパーティションディスエイブ
ル）も、各々、SCRAMEN、PORTEN、LINKGD、PART、EBOUF
LO、JAB、ISO、及びPARDISピンを経て読み取ることがで
きる。レジスタ17及びレジスタ21は、各々、SCRAMEN、P
ORTEN、ISODIS及びPARDISを経て書き込むこともでき
る。例外は、MDC及びMDIOを通してのみアクセスできる
レジスタ16（ポートリセットレジスタ）である。レジス
タアクセスピンは、ハードウェアのみの構成及び状態表
示設計に適した簡単な読み取り／書き込みプロトコルを
容易にする。

以下のテーブルは、本発明の１つの実施形態による拡
張レジスタを規定するものである。このテーブルにおい
て、「R/W」は、読み取り／書き込みを意味しそして「R
O」は読み取りのみを意味する。

ブロック400及び401において、多数のファンクション
が実行される。先ず、レジスタセットのレジスタ23及び
24は、外界からのデータが内部レジスタに書き込まれる
前にそのデータを一時的に記憶するためにバッファとし
て使用される。入力データは、REGCKの立上り縁で準備
され、そして全ての入力データは、そのクロックの立上
り縁でバッファに書き込まれる。レジスタファイル401
のロジックは、REGLCHIの立上り縁でバッファから内部
レジスタ17及び21へデータを書き込む。又、レジスタ17
及び21は、２つの異なる経路を経てアクセスできるの
で、データ経路の選択も含まれる。MDIO経路を通るレジ
スタアクセスピンに優先順位が指定される。R/W信号が
低であるときには、競合状態を防止するために媒体独立
インターフェイスのファンクションがディスエイブルさ
れる。

上記のスクランブラー／デスクランブラーイネーブル
ファンクション、レジスタのための読み取り／書き込み
イネーブル信号の発生、及びアドレスデコーダを実行す
るために、レジスタファイル401には組合せロジックも
含まれる。媒体独立インターフェイスMDIO及びMDC経路
の動作は、規格に詳細に規定されている。

図８は、レジスタアクセスロジックの機能的ブロック
図である。図示されたように、制御ロジック及びデータ
経路ブロック600は、状態出力選択ポインタブロック601
に接続される。この選択ポインタブロック601は、レジ
スタへのアクセスに対し適切なデータ経路を選択するた
めのイネーブル信号を与えるリングカウンタとして実施
される。ライン602の読み取り／書き込み信号が低であ
るときには、リングカウンタがディスエイブルされる。
制御ロジック及びデータ経路ブロック600は、状態出力
選択ポインタブロック601のためのリセット及びクロッ
ク信号を発生する。一方、レジスタアクセスピン603な
いし607（上記した）へ適切な出力データを与えるため
のデータ経路を形成する。更に、制御ロジック及びデー
タ経路ブロック600は、図６に示すレジスタブロックか
らライン608を経て状態データを受け取る。状態出力選
択ポインタブロック601により発生されるイネーブル信
号（16ビットレジスタの各ビットごとに１つづつ）は、
ライン611を経て制御ロジック及びデータ経路ブロック6
00へ供給される。又、制御ロジックは、ライン610を経
て状態出力選択ポインタロジック601へリセット及びク
ロック信号を発生する。

本発明の１つの実施形態による拡張ポートは、ある外
部裁定ロジックを必要とする。この裁定ロジックが図９
に示されている。従って、図９に示すように、第１のマ
ルチポート中継装置800と、第２のマルチポート中継装
置801とがある。裁定ロジックを実施するために、プロ
グラム可能なアレーロジックデバイス802が使用され
る。

このプログラム可能なアレーロジックデバイス802へ
の入力は、マルチポート中継装置800からのライン803の
ANYACT1信号及びライン804のJAMO出力信号と、マルチポ
ート中継装置801からのライン805のANYACT2及びライン8
06のJAMO信号を含む。ロジックデバイスは、ライン807
のJAM1信号と、中継装置800のライン808及び中継装置80
1のライン809のEDATEN信号と、中継装置800のライン810
及び中継装置801のライン811の外部キャリア感知信号EX
TCRSを発生する。２つの中継装置間のデータ経路はEDAT
バス812を経て接続される。バス812は、記号境界におい
て整列されない５ビット巾のデータ経路である。一方の
中継装置の内部に何らかのアクティビティが存在する場
合には、ライン803又は805のANYACT1信号が発生され
る。中継装置がポート又は媒体独立インターフェイスの
いずれかにジャム信号を送信している場合には、ライン
804又は806にJAMO信号がアサートされる。JAMO信号がア
サートされる間にバス812が３状態になる。マルチポー
ト中継装置は、裁定ロジック802からのライン807のジャ
ム入力信号に応答して全てのポートにJAMIシーケンスを
送信する。JAMI信号が裁定ロジック802によりオフにさ
れるや否や、マルチポート中継装置は、ジャム動作を停
止する。ライン810及び811の外部キャリア感知信号は、
そのシーケンスにおける次のマルチポート中継装置のア
クティビティの存在を指示する。裁定ロジック802の全
ての制御信号及びデータは、50メガヘルツクロックと同
期される。PAL方程式（図示された信号名を参照）は、
次の通りである。

EXTCRS1＝ANYACT2; EXTCRS2＝ANYACT1; JAM1＝（ANYACT1＊ANYACT2）＋JAMO1＋JAMO2; EDATEN1＝ANYACT1＆!ANYACT2; EDATEN2＝!ANYACT1＆ANYACT2; 従って、単一の集積回路で実施するのに適した非常に
融通性のある有用なマルチポート中継装置が提供され
た。この回路は、１つ以上の媒体独立インターフェイス
と組み合わされた複数の物理的ポートを与える。更に、
チップのための拡張ポートが設けられる。これは、ネッ
トワークシステム、特に、100メガビットCSMA/CD型プロ
トコルを伴う100BASE−Ｔ規格に基づいて動作するネッ
トワークのための非常に融通性の高いアーキテクチャー
を構成できる。

本発明の好ましい実施形態の上記の説明は、単に本発
明を例示するものに過ぎない。本発明は、上記の実施形
態に限定されるものではなく、請求の範囲内で種々の変
更がなされ得ることが当業者に容易に明らかとなる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー ユン ユー 台湾 タイチュン タイチュン ハーバ ー ロード ＃82−１ セク３ (56)参考文献 特開 平４−335731（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/00 - 12/66 H04L 13/00 ＩＥＥＥ Ｘｐｌｏｒｅ

Claims (34)

(57)【特許請求の範囲】
1. 【請求項１】各通信媒体に接続するための複数の媒体従
   属インターフェイスと、 上記複数の媒体従属インターフェイスに接続され、上記
   複数の媒体従属インターフェイスに対して物理的レイヤ
   中継ファンクションを実行する中継回路と、 上記中継回路に接続され、上記複数の媒体従属インター
   フェイスを、媒体独立インターフェイスに相補的である
   対応データリンクレイヤ媒体アクセスコントローラに接
   続するための、媒体独立インターフェイスと、 を備えたことを特徴とする集積回路中継装置。
2. 【請求項２】上記複数の媒体従属インターフェイスに対
   するインターフェイス制御及び状態レジスタを含み、種
   々の形式の通信媒体に対し上記複数の媒体従属インター
   フェイスにおいて物理的レイヤ受信及び送信ファンクシ
   ョンをマネージするインターフェイス制御ロジックと、 上記インターフェイス制御ロジックに接続されたマネー
   ジメントインターフェイスであって、このマネージメン
   トインターフェイスに受け取られる中継装置アドレスに
   応答して、上記複数の媒体従属インターフェイスに対す
   るインターフェイス制御及び状態レジスタへの読み取り
   及び書き込みアクセスを与えるマネージメントインター
   フェイスと、 を更に備えた請求項１に記載の集積回路中継装置。
3. 【請求項３】上記インターフェイス制御及び状態レジス
   タは、 上記複数の媒体従属インターフェイスの共用属性を指定
   する第１組のレジスタと、 上記複数の媒体従属インターフェイスの個々の属性を指
   定する第２組のレジスタとを備えた請求項２に記載の集
   積回路中継装置。
4. 【請求項４】上記マネージメントインターフェイスは、
   上記中継装置アドレスに応答して上記インターフェイス
   制御及び状態レジスタを読み取り及び書き込むためのシ
   リアルポートを備えている請求項２に記載の集積回路中
   継装置。
5. 【請求項５】上記インターフェイス制御及び状態レジス
   タの選択されたデータへのアクセスを与える複数の状態
   ピンを含む請求項４に記載の集積回路中継装置。
6. 【請求項６】上記インターフェイス制御及び状態レジス
   タは、上記複数の媒体従属インターフェイスの各々に対
   して複数の形式の通信媒体の１つを指示する媒体形式レ
   ジスタを備え、そして上記インターフェイス制御ロジッ
   クは、上記媒体形式レジスタに応答して上記複数の媒体
   従属インターフェイスをその指示された形式に適応させ
   る回路を備えた請求項２に記載の集積回路中継装置。
7. 【請求項７】上記中継装置の回路に接続され、上記複数
   の媒体従属インターフェイスを付加的なデータリンクレ
   イヤ媒体アクセスコントローラに接続するための少なく
   とも１つの付加的な媒体独立インターフェイスを備えた
   請求項１に記載の集積回路中継装置。
8. 【請求項８】上記媒体独立インターフェイスは、受信し
   たデータをそれに対応するデータリンクレイヤ媒体アク
   セスコントローラへ供給する集積回路上の１組の受信デ
   ータ出力ピンを備え、そして上記付加的な媒体独立イン
   ターフェイスは、上記１組の受信データ出力ピンを上記
   媒体独立インターフェイスと共用し、受信データを付加
   的なデータリンクレイヤ媒体アクセスコントローラデー
   タへ供給する請求項７に記載の集積回路中継装置。
9. 【請求項９】別の集積回路中継装置への物理的レイヤイ
   ンターフェイスを与える拡張ポートを含む請求項１に記
   載の集積回路中継装置。
10. 【請求項１０】データは、第１クロックレートで上記媒
    体従属インターフェイスに送信され、そしてデータは、
    第１クロックレートより速い第２クロックレートで拡張
    ポートを経て送信される請求項９に記載の集積回路中継
    装置。
11. 【請求項１１】上記第２クロックレートは、第１クロッ
    クレートの周波数の２倍である請求項10に記載の集積回
    路中継装置。
12. 【請求項１２】別の集積回路中継装置への物理的レイヤ
    インターフェイスを形成する拡張ポートを備え、この拡
    張ポートは、 集積回路中継装置中の衝突を指示する信号を伝播するロ
    ジックであって、複数の媒体従属インターフェイスの１
    つにおける受信エラーの集積回路中継装置内の検出を拡
    張ポートを経て他の集積回路中継装置へ指示するための
    ロジックを含む請求項１に記載の集積回路中継装置。
13. 【請求項１３】上記複数の媒体従属インターフェイス及
    び媒体独立インターフェイスは100BASE−Ｔ工業規格に
    合致する請求項１に記載の集積回路中継装置。
14. 【請求項１４】各々の100BASE−Ｔ合致の通信媒体に接
    続するための複数の媒体従属インターフェイスと、 上記複数の媒体従属インターフェイスに対するインター
    フェイス制御及び状態レジスタを含み、種々の形式の通
    信媒体に対し上記複数の媒体従属インターフェイスにお
    いて物理的レイヤ受信及び送信ファンクションをマネー
    ジするインターフェイス制御ロジックと、 上記複数の媒体従属インターフェイスに接続され、その
    複数の媒体従属インターフェイスに対する物理的レイヤ
    中継ファンクションを実行する中継回路と、 上記中継回路に接続され、上記複数の媒体従属インター
    フェイスをそれに対応する100BASE−Ｔ合致のデータリ
    ンクレイヤ媒体アクセスコントローラに接続するため
    の、トランシーバへの接続を数える、媒体独立インター
    フェイスと、 上記インターフェイス制御ロジックに接続されたマネー
    ジメントインターフェイスであって、このマネージメン
    トインターフェイスに受け取られる中継装置アドレスに
    応答して、上記複数の媒体従属インターフェイスに対す
    るインターフェイス制御及び状態レジスタへの読み取り
    及び書き込みアクセスを与えるマネージメントインター
    フェイスと、 を備えたことを特徴とする集積回路中継装置。
15. 【請求項１５】上記インターフェイス制御及び状態レジ
    スタは、上記複数の媒体従属インターフェイスの各々に
    対して複数の形式の通信媒体の１つを指示する媒体形式
    レジスタを備え、そして上記インターフェイス制御ロジ
    ックは、上記媒体形式レジスタに応答して上記複数の媒
    体従属インターフェイスをその指示された形式に適応さ
    せる回路を備えた請求項14に記載の集積回路中継装置。
16. 【請求項１６】上記複数の媒体従属インターフェイスに
    に接続され、上記インターフェイス制御ロジックを上記
    媒体独立インターフェイスと共用する少なくとも１つの
    付加的な媒体独立インターフェイスを備えた請求項14に
    記載の集積回路中継装置。
17. 【請求項１７】上記媒体独立インターフェイスは、受信
    したデータを外部デバイスに供給する集積回路上の１組
    の受信データ出力ピンを備え、そして上記付加的な媒体
    独立インターフェイスは、上記１組の受信データ出力ピ
    ンを上記媒体独立インターフェイスと共用する請求項16
    に記載の集積回路中継装置。
18. 【請求項１８】上記インターフェイス制御及び状態レジ
    スタは、 上記複数の媒体従属インターフェイスの共用属性を指定
    する第１組のレジスタと、 上記複数の媒体従属インターフェイスの個々の属性を指
    定する第２組のレジスタとを備えた請求項14に記載の集
    積回路中継装置。
19. 【請求項１９】上記マネージメントインターフェイス
    は、上記中継装置アドレスに応答して上記インターフェ
    イス制御及び状態レジスタを読み取り及び書き込むため
    のシリアルポートを備えている請求項18に記載の集積回
    路中継装置。
20. 【請求項２０】上記インターフェイス制御及び状態レジ
    スタの選択されたデータへのアクセスを与える複数の状
    態ピンを含む請求項19に記載の集積回路中継装置。
21. 【請求項２１】別の集積回路中継装置への物理的レイヤ
    インターフェイスを与える拡張ポートを含む請求項14に
    記載の集積回路中継装置。
22. 【請求項２２】データは、第１クロックレートで上記媒
    体従属インターフェイスに送信され、そしてデータは、
    第１クロックレートより速い第２クロックレートで拡張
    ポートを経て送信される請求項21に記載の集積回路中継
    装置。
23. 【請求項２３】上記第２クロックレートは、第１クロッ
    クレートの周波数の２倍である請求項22に記載の集積回
    路中継装置。
24. 【請求項２４】別の集積回路中継装置への物理的レイヤ
    インターフェイスを形成する拡張ポートを備え、この拡
    張ポートは、 集積回路中継装置内の衝突を指示する信号を伝播するロ
    ジックであって、複数の媒体独立インターフェイスの１
    つにおける受信エラーの集積回路中継装置内の検出を拡
    張ポートを経て他の集積回路中継装置へ指示するための
    ロジックを含む請求項14に記載の集積回路中継装置。
25. 【請求項２５】各々の100BASE−Ｔ合致の通信媒体に接
    続するための複数の媒体従属インターフェイスと、 上記複数の媒体従属インターフェイスの各々に対し100B
    ASE−Ｔ合致の通信媒体の形式の予め指定された組の１
    つを指定する媒体形式レジスタを含み、指定の形式の通
    信媒体に対し上記複数の媒体従属インターフェイスにお
    いて物理的レイヤ受信及び送信ファンクションをマネー
    ジするインターフェイス制御ロジックと、 上記複数の媒体従属インターフェイスに接続され、その
    複数の媒体従属インターフェイスに対する物理的レイヤ
    中継ファンクションを実行する中継回路と、 上記インターフェイス制御ロジックに接続され、上記複
    数の媒体従属インターフェイスに対する種々の形式の通
    信媒体を指定するために上記媒体形式レジスタへのアク
    セスを与えるマネージメントインターフェイスと、 を備えたことを特徴とする集積回路中継装置。
26. 【請求項２６】上記マネージメントインターフェイス
    は、そのマネージメントインターフェイスに受け取られ
    た中継装置アドレスに応答して上記媒体形式レジスタに
    アクセスする請求項25に記載の集積回路中継装置。
27. 【請求項２７】上記マネージメントインターフェイス
    は、上記中継装置アドレスに応答して上記媒体形式レジ
    スタに書き込むためのシリアルポートを含む請求項26に
    記載の集積回路中継装置。
28. 【請求項２８】上記中継回路に接続され、上記複数の媒
    体従属インターフェイスをそれに対応するデータリンク
    レイヤ媒体アクセスコントローラに接続するための媒体
    独立インターフェイスを備えた請求項25に記載の集積回
    路中継装置。
29. 【請求項２９】上記インターフェイス制御ロジックは、
    上記媒体形式レジスタに応答して、複数の媒体従属イン
    ターフェイスを指定の形式に適応させる回路を備えた請
    求項25に記載の集積回路中継装置。
30. 【請求項３０】各通信媒体に接続するための複数の媒体
    従属インターフェイスと、 上記複数の媒体従属インターフェイスに接続され、上記
    複数の媒体従属インターフェイスに対する物理的レイヤ
    中継ファンクションであって、受信エラーの検出及び衝
    突の検出を含むファンクションを実行する中継回路と、 上記中継回路に接続され、別の集積回路中継装置への物
    理的レイヤインターフェイスを与える拡張ポートであっ
    て、衝突の検出及び受信エラーの検出を他の集積回路中
    継装置へ通信するためのロジックを含む拡張ポートと、 を備え、前記拡張ポートは、データを送受信するための
    媒体従属インターフェイスのクロックで動作するように
    なったことを特徴とする集積回路中継装置。
31. 【請求項３１】上記拡張ポートは、データを受信又は送
    信するために媒体従属インターフェイスのクロックレー
    トより速いクロックレートで動作する請求項30に記載の
    集積回路中継装置。
32. 【請求項３２】データを送信及び受信するための拡張ポ
    ートのクロックレートは、データを受信及び送信するた
    めの複数の媒体従属インターフェイスのクロックレート
    の２倍である請求項30に記載の集積回路中継装置。
33. 【請求項３３】上記中継回路に接続され、上記複数の媒
    体従属インターフェイスをそれに対応するデータリンク
    レイヤ媒体アクセスコントローラに接続するための媒体
    独立インターフェイスを更に備えた請求項30に記載の集
    積回路中継装置。
34. 【請求項３４】上記複数の媒体従属インターフェイス
    は、100BASE−Ｔ工業規格に合致する請求項30に記載の
    集積回路中継装置。