JP3484380B2 - リードオンリメモリ - Google Patents
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、マスクＲＯＭのよ
うなリードオンリメモリ（以下、ＲＯＭと称する）に関
し、特に、ＮＡＮＤ型メモリセル構造を有するＲＯＭに
関する。
うなリードオンリメモリ（以下、ＲＯＭと称する）に関
し、特に、ＮＡＮＤ型メモリセル構造を有するＲＯＭに
関する。
【０００２】
【従来の技術】従来のマスクＲＯＭでは、半導体基板上
にマトリクス状に配列されたメモリセルは、ＭＯＳトラ
ンジスタからなる。これらＭＯＳトランジスタは、２値
の記憶内容に応じて、エンハンスメント型ＭＯＳトラン
ジスタ（ＥＭＯＳ）およびデプレッション型ＭＯＳトラ
ンジスタ（ＤＭＯＳ）に作り分けられている。ＭＯＳト
ランジスタが例えばｎチャンネル型であるとき、ＥＭＯ
Ｓは、その閾値が正の値を示し、他方、ＤＭＯＳは、そ
の閾値が負の値を示す。
にマトリクス状に配列されたメモリセルは、ＭＯＳトラ
ンジスタからなる。これらＭＯＳトランジスタは、２値
の記憶内容に応じて、エンハンスメント型ＭＯＳトラン
ジスタ（ＥＭＯＳ）およびデプレッション型ＭＯＳトラ
ンジスタ（ＤＭＯＳ）に作り分けられている。ＭＯＳト
ランジスタが例えばｎチャンネル型であるとき、ＥＭＯ
Ｓは、その閾値が正の値を示し、他方、ＤＭＯＳは、そ
の閾値が負の値を示す。
【０００３】ＮＡＮＤ型メモリセル構造では、マトリク
ス状に配置されたセルからなるセルマトリクスのあるビ
ット線に対応するセル列が選択された状態で、あるワー
ド線に対応するＭＯＳトランジスタが選択されると、非
選択ワード線は、正の電位に保持されることから、これ
ら非選択ワード線に接続されたＭＯＳトランジスタは、
エンハンスメント型およびデプレッション型のいずれに
拘わらず、閉接状態におかれる。
ス状に配置されたセルからなるセルマトリクスのあるビ
ット線に対応するセル列が選択された状態で、あるワー
ド線に対応するＭＯＳトランジスタが選択されると、非
選択ワード線は、正の電位に保持されることから、これ
ら非選択ワード線に接続されたＭＯＳトランジスタは、
エンハンスメント型およびデプレッション型のいずれに
拘わらず、閉接状態におかれる。
【０００４】他方、選択ワード線は、例えば０ボルト電
位におかれることから、この選択ワード線に接続された
ＭＯＳトランジスタがエンハンスメント型であるとき、
該ＭＯＳトランジスタが開放され、これとは逆にデプレ
ッション型であるとき、該ＭＯＳトランジスタが閉接さ
れる。そのため、選択されたＭＯＳトランジスタがエン
ハンスメント型であるとき、選択されたセル列に対応す
るビット線に電流が流れず、これとは逆に選択されたＭ
ＯＳトランジスタがデプレッション型であるとき、選択
されたセル列に対応するビット線に電流が流れる。
位におかれることから、この選択ワード線に接続された
ＭＯＳトランジスタがエンハンスメント型であるとき、
該ＭＯＳトランジスタが開放され、これとは逆にデプレ
ッション型であるとき、該ＭＯＳトランジスタが閉接さ
れる。そのため、選択されたＭＯＳトランジスタがエン
ハンスメント型であるとき、選択されたセル列に対応す
るビット線に電流が流れず、これとは逆に選択されたＭ
ＯＳトランジスタがデプレッション型であるとき、選択
されたセル列に対応するビット線に電流が流れる。
【０００５】従って、選択された前記ビット線に流れる
電流の有無を検出することにより、選択されたセルのト
ランジスタがＤＭＯＳであるかＥＭＯＳであるか、すな
わちセルに格納されたデータが２値データの「１」であ
るか「０」であるかを読み出すことができる。
電流の有無を検出することにより、選択されたセルのト
ランジスタがＤＭＯＳであるかＥＭＯＳであるか、すな
わちセルに格納されたデータが２値データの「１」であ
るか「０」であるかを読み出すことができる。
【０００６】
【発明が解決しようとする課題】ところで、前記したよ
うな従来のマスクＲＯＭでは、データの書込みは、ＭＯ
Ｓトランジスタの基本的な構成の完成後に、イオン注入
により、行われている。すなわち、基本的には、各セル
のＭＯＳトランジスタをエンハンスメント型に形成し、
その後、該当するセルのエンハンスメント型をデプレッ
ション型に変更するために、イオン注入工程が採用され
ている。このイオン注入技術は、各ＭＯＳトランジスタ
の基本構成であるソースおよびドレインの形成のための
不純物領域の形成にも用いられているが、このようなイ
オン注入工程は、その工程の複雑さから、ウエハプロセ
スの簡素化を図る上で、できる限り少ないことが望まし
い。また、ＭＯＳトランジスタの完成後に書込みのため
にイオン注入を行うと、半導体基板上の他の回路部分へ
のイオンの影響を考慮する必要が生じ、回路の全体的な
設計上の見直しが必要になることがある。そこで、本発
明の目的は、データの書込みのみのために格別なイオン
注入工程を不要とし得るリードオンリメモリを提供する
ことにある。
うな従来のマスクＲＯＭでは、データの書込みは、ＭＯ
Ｓトランジスタの基本的な構成の完成後に、イオン注入
により、行われている。すなわち、基本的には、各セル
のＭＯＳトランジスタをエンハンスメント型に形成し、
その後、該当するセルのエンハンスメント型をデプレッ
ション型に変更するために、イオン注入工程が採用され
ている。このイオン注入技術は、各ＭＯＳトランジスタ
の基本構成であるソースおよびドレインの形成のための
不純物領域の形成にも用いられているが、このようなイ
オン注入工程は、その工程の複雑さから、ウエハプロセ
スの簡素化を図る上で、できる限り少ないことが望まし
い。また、ＭＯＳトランジスタの完成後に書込みのため
にイオン注入を行うと、半導体基板上の他の回路部分へ
のイオンの影響を考慮する必要が生じ、回路の全体的な
設計上の見直しが必要になることがある。そこで、本発
明の目的は、データの書込みのみのために格別なイオン
注入工程を不要とし得るリードオンリメモリを提供する
ことにある。
【０００７】
【課題を解決するための手段】ために、本発明は、次の
構成を採用する。 〈構成〉 本願発明に係るリードオンリメモリは、半導体基板上に
マトリクス状に配置された複数のメモリセルを接続する
ワード線およびビット線の選択によって選択されたメモ
リセルに接続された前記ビット線に流れる電流の有無が
検出され、これにより当該メモリセルに格納されたメモ
リ内容が２値のいずれであるかを判定されるリードオン
リメモリであって、前記複数のメモリセルからなるメモ
リセル群が、それぞれの前記メモリ内容に対応すべく、
非選択状態で導通状態を保持し、選択状態で導通を遮断
する電界効果トランジスタと、電界効果トランジスタに
換えて設けられ、選択および非選択に拘わらず導通状態
を保持する導通部との組み合わせからなるリードオンリ
メモリにおいて、 前記ビット線に対応するそれぞれの
メモリセル列には、該メモリセル列に配列された前記導
通部および前記電界効果トランジスタのそれぞれの数に
応じて変化するそれぞれの前記ビット線に流れる前記電
流値のばらつきを抑制するための電流規制手段が設けら
れていることを特徴とする。
構成を採用する。 〈構成〉 本願発明に係るリードオンリメモリは、半導体基板上に
マトリクス状に配置された複数のメモリセルを接続する
ワード線およびビット線の選択によって選択されたメモ
リセルに接続された前記ビット線に流れる電流の有無が
検出され、これにより当該メモリセルに格納されたメモ
リ内容が２値のいずれであるかを判定されるリードオン
リメモリであって、前記複数のメモリセルからなるメモ
リセル群が、それぞれの前記メモリ内容に対応すべく、
非選択状態で導通状態を保持し、選択状態で導通を遮断
する電界効果トランジスタと、電界効果トランジスタに
換えて設けられ、選択および非選択に拘わらず導通状態
を保持する導通部との組み合わせからなるリードオンリ
メモリにおいて、 前記ビット線に対応するそれぞれの
メモリセル列には、該メモリセル列に配列された前記導
通部および前記電界効果トランジスタのそれぞれの数に
応じて変化するそれぞれの前記ビット線に流れる前記電
流値のばらつきを抑制するための電流規制手段が設けら
れていることを特徴とする。
【０００８】この導通部は、従来のデプレッション型Ｍ
ＯＳトランジスタにおけると同様に、選択および非選択
に拘わらず導通状態を保持することから、選択されたセ
ルが電界効果トランジスタからなるとき、この電界効果
トランジスタからなるセルに対応するビット線との導通
を遮断状態におき、他方選択されたセルが前記導通部か
らなるとき、この導通部からなるセルに対応するビット
線との導通を保持する。このことから、選択されたセル
に対応するビット線の電流の有無を検出することによ
り、該当するセルが電界効果トランジスタであるか導通
部であるか、すなわち、選択された読み取るべきデータ
が「１」であるか「０」であるかを判定することができ
る。
ＯＳトランジスタにおけると同様に、選択および非選択
に拘わらず導通状態を保持することから、選択されたセ
ルが電界効果トランジスタからなるとき、この電界効果
トランジスタからなるセルに対応するビット線との導通
を遮断状態におき、他方選択されたセルが前記導通部か
らなるとき、この導通部からなるセルに対応するビット
線との導通を保持する。このことから、選択されたセル
に対応するビット線の電流の有無を検出することによ
り、該当するセルが電界効果トランジスタであるか導通
部であるか、すなわち、選択された読み取るべきデータ
が「１」であるか「０」であるかを判定することができ
る。
【０００９】従来のデプレッション型ＭＯＳトランジス
タに換えて形成された前記導通部は、例えば不純物の熱
拡散により形成し、あるいは電界効果トランジスタのソ
ースおよびドレインのための不純物形成工程と同時的に
形成することができることから、従来のような書込み専
用のためのイオン注入工程を不要とすることができる。
従って、本発明によれば、データの書込みのための格別
なイオン注入工程を不要とすることができ、製造工程の
簡素化により、従来に比較して安価なリードオンリメモ
リを提供することができる。また、基本的なトランジス
タの構成要素の形成後におけるイオン注入が不要になる
ことから、周辺の回路部分へのイオン注入による影響を
考慮する必要はなくなり、これにより、回路設計上、有
利となる。
タに換えて形成された前記導通部は、例えば不純物の熱
拡散により形成し、あるいは電界効果トランジスタのソ
ースおよびドレインのための不純物形成工程と同時的に
形成することができることから、従来のような書込み専
用のためのイオン注入工程を不要とすることができる。
従って、本発明によれば、データの書込みのための格別
なイオン注入工程を不要とすることができ、製造工程の
簡素化により、従来に比較して安価なリードオンリメモ
リを提供することができる。また、基本的なトランジス
タの構成要素の形成後におけるイオン注入が不要になる
ことから、周辺の回路部分へのイオン注入による影響を
考慮する必要はなくなり、これにより、回路設計上、有
利となる。
【００１０】前記ビット線に対応するそれぞれのメモリ
セル列には、該メモリセル列に配列された前記導通部お
よび前記電界効果トランジスタのそれぞれの数に応じて
変化するそれぞれの前記ビット線に流れる電流値のばら
つきを抑制するための電流規制手段を設けることができ
る。導通部は、電界効果トランジスタに比較して低い電
気抵抗値を示す。そのため、各セル列に存在する導通部
の数が多い列では、該列に対応するセル電流がビット線
に流れたとき、その数が少ない列に比較して多くのセル
電流が流れる。このセル電流すなわちビット線電流の有
無は、一般的に、電圧値により検出されることから、電
流値の大小に応じて、電圧値が増減する。電圧値が増大
すると、参照電圧との比較による読取り時間が増大する
ことから、結果的にデータ読取りのためのアクセスタイ
ムが増大する。前記電流規制手段は、前記アクセスタイ
ムのばらつきの原因となる前記ビット線電流の増大を抑
制することにより、各ビット線の電流値の均一化を図
り、これにより、データ読取りのためのアクセスタイム
の短縮化を可能とする。
セル列には、該メモリセル列に配列された前記導通部お
よび前記電界効果トランジスタのそれぞれの数に応じて
変化するそれぞれの前記ビット線に流れる電流値のばら
つきを抑制するための電流規制手段を設けることができ
る。導通部は、電界効果トランジスタに比較して低い電
気抵抗値を示す。そのため、各セル列に存在する導通部
の数が多い列では、該列に対応するセル電流がビット線
に流れたとき、その数が少ない列に比較して多くのセル
電流が流れる。このセル電流すなわちビット線電流の有
無は、一般的に、電圧値により検出されることから、電
流値の大小に応じて、電圧値が増減する。電圧値が増大
すると、参照電圧との比較による読取り時間が増大する
ことから、結果的にデータ読取りのためのアクセスタイ
ムが増大する。前記電流規制手段は、前記アクセスタイ
ムのばらつきの原因となる前記ビット線電流の増大を抑
制することにより、各ビット線の電流値の均一化を図
り、これにより、データ読取りのためのアクセスタイム
の短縮化を可能とする。
【００１１】前記電流規制手段は、前記ビット線と該ビ
ット線に対応する前記メモリセル列との間に挿入される
電界効果トランジスタからなる選択スイッチ素子で構成
することができる。
ット線に対応する前記メモリセル列との間に挿入される
電界効果トランジスタからなる選択スイッチ素子で構成
することができる。
【００１２】前記各メモリセル列に対応して設けられる
前記選択スイッチ素子のための前記電界効果トランジス
タは、それぞれのメモリセル列に配列された前記導通部
の数の増大に応じて、そのゲート長を増大させる。この
ゲート長を異にする前記選択スイッチ素子により、各ビ
ット線に流れる電流値のばらつきを抑制することができ
る。前記各メモリセル列に対応して設けられる前記選択
スイッチ素子は、それぞれのメモリセル列に配列された
前記導通部の数の増大に応じてそのゲート長を増大させ
ることに代えて、ゲート幅を減少させることができる。
前記選択スイッチ素子のための前記電界効果トランジス
タは、それぞれのメモリセル列に配列された前記導通部
の数の増大に応じて、そのゲート長を増大させる。この
ゲート長を異にする前記選択スイッチ素子により、各ビ
ット線に流れる電流値のばらつきを抑制することができ
る。前記各メモリセル列に対応して設けられる前記選択
スイッチ素子は、それぞれのメモリセル列に配列された
前記導通部の数の増大に応じてそのゲート長を増大させ
ることに代えて、ゲート幅を減少させることができる。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１、図２および図３は、本発明をＮＡＮ
Ｄ型マスクＲＯＭに適用した例を示す。図１は、本発明
に係るＮＡＮＤ型マスクＲＯＭを部分的に示す平面図で
あり、図２は、図１に示す線II−IIに沿って得られた断
面図を示し、図３は、それらに等価な電気回路図であ
る。
について詳細に説明する。 〈具体例１〉図１、図２および図３は、本発明をＮＡＮ
Ｄ型マスクＲＯＭに適用した例を示す。図１は、本発明
に係るＮＡＮＤ型マスクＲＯＭを部分的に示す平面図で
あり、図２は、図１に示す線II−IIに沿って得られた断
面図を示し、図３は、それらに等価な電気回路図であ
る。
【００１８】図１および図２に示されているように、本
発明に係るマスクＲＯＭ１０は、例えばｐ型シリコン半
導体からなる半導体基板１１を含む。基板１１上には、
例えば従来よく知られたＬＯＣＯＳ法を用いて形成され
るフィールド酸化膜からなる素子分離領域１２により、
互いに平行に伸長する複数の活性領域１３が区画されて
いる。各活性領域１３は、基板１１上で互いに平行に伸
長するビット線１４に対応して形成されている。各活性
領域１３上には、ビット線１４（BL1,BL2,BL3,…）と直
角、すなわち活性領域１３と直角に形成された各ワード
線１５に対応して該ワード線の延長線上に伸びる配線部
１６が形成されている。
発明に係るマスクＲＯＭ１０は、例えばｐ型シリコン半
導体からなる半導体基板１１を含む。基板１１上には、
例えば従来よく知られたＬＯＣＯＳ法を用いて形成され
るフィールド酸化膜からなる素子分離領域１２により、
互いに平行に伸長する複数の活性領域１３が区画されて
いる。各活性領域１３は、基板１１上で互いに平行に伸
長するビット線１４に対応して形成されている。各活性
領域１３上には、ビット線１４（BL1,BL2,BL3,…）と直
角、すなわち活性領域１３と直角に形成された各ワード
線１５に対応して該ワード線の延長線上に伸びる配線部
１６が形成されている。
【００１９】各ビット線１４の延長上に形成された活性
領域１３上における該活性領域と、各ワード線１５の延
長上に形成された配線部１６との交点には、メモリセル
１７（１７ａおよび１７ｂ）が配置されている。
領域１３上における該活性領域と、各ワード線１５の延
長上に形成された配線部１６との交点には、メモリセル
１７（１７ａおよび１７ｂ）が配置されている。
【００２０】第１のメモリセル１７ａは、従来よく知ら
れた正の閾値を有するエンハンスメント型ＭＯＳトラン
ジスタ（ＥＭＯＳ）１７ａからなる。このＥＭＯＳ１７
ａは、活性領域１３上に形成されるゲート酸化膜１８
（図２参照）を介して配置されるゲート１９と、該ゲー
トの両側に配置されるソースおよびドレインのための一
対の不純物領域２０とを備える。ＥＭＯＳ１７ａは、従
来よく知られているように、ゲート１９に閾値電圧より
も低い電位を受ける限り、そのソースおよびドレイン間
が電気的に遮断状態におかれる。また、ＥＭＯＳ１７ａ
は、そのゲート１９に閾値電圧を超える電位が付与され
たとき、そのソースおよびドレインが導通状態におかれ
る。
れた正の閾値を有するエンハンスメント型ＭＯＳトラン
ジスタ（ＥＭＯＳ）１７ａからなる。このＥＭＯＳ１７
ａは、活性領域１３上に形成されるゲート酸化膜１８
（図２参照）を介して配置されるゲート１９と、該ゲー
トの両側に配置されるソースおよびドレインのための一
対の不純物領域２０とを備える。ＥＭＯＳ１７ａは、従
来よく知られているように、ゲート１９に閾値電圧より
も低い電位を受ける限り、そのソースおよびドレイン間
が電気的に遮断状態におかれる。また、ＥＭＯＳ１７ａ
は、そのゲート１９に閾値電圧を超える電位が付与され
たとき、そのソースおよびドレインが導通状態におかれ
る。
【００２１】第１のメモリセル１７ａの各ゲート１９
は、該ゲートを覆って形成される層間絶縁膜２１（図１
では、図面の簡素化のために省略されている。）上に形
成された対応するそれぞれの配線部１６に、層間絶縁膜
２１を貫通するコンタクト部２２で接続されている。従
って、各ワード線１５の延長線上に整列するＥＭＯＳ１
７ａのゲート１９は、配線部１６を経て対応するそれぞ
れのワード線１５に接続されている。
は、該ゲートを覆って形成される層間絶縁膜２１（図１
では、図面の簡素化のために省略されている。）上に形
成された対応するそれぞれの配線部１６に、層間絶縁膜
２１を貫通するコンタクト部２２で接続されている。従
って、各ワード線１５の延長線上に整列するＥＭＯＳ１
７ａのゲート１９は、配線部１６を経て対応するそれぞ
れのワード線１５に接続されている。
【００２２】第２のメモリセル１７ｂは、活性領域１３
の長手方向に整列して配置されかつ近接する例えば第１
のメモリセル１７ａのソースおよびドレインのための一
対の不純物領域２０に連続して、これと一体的に形成さ
れた導通部１７ｂからなる。この導通部１７ｂ上には、
図２に明確に示されているように、ゲート（１９）の層
が部分的に欠落しており、導通部１７ｂと、該導通部の
上に配置された配線部１６との間には、両者間に介在す
る層間絶縁膜２１により、両者の短絡が防止されてい
る。
の長手方向に整列して配置されかつ近接する例えば第１
のメモリセル１７ａのソースおよびドレインのための一
対の不純物領域２０に連続して、これと一体的に形成さ
れた導通部１７ｂからなる。この導通部１７ｂ上には、
図２に明確に示されているように、ゲート（１９）の層
が部分的に欠落しており、導通部１７ｂと、該導通部の
上に配置された配線部１６との間には、両者間に介在す
る層間絶縁膜２１により、両者の短絡が防止されてい
る。
【００２３】これら第１のメモリセル１７ａおよび第２
のメモリセル１７ｂは、従来のマスクＲＯＭにおけると
同様に、記憶させるべき「０」、「１」のデータにそれ
ぞれ対応すべく作り分けられている。
のメモリセル１７ｂは、従来のマスクＲＯＭにおけると
同様に、記憶させるべき「０」、「１」のデータにそれ
ぞれ対応すべく作り分けられている。
【００２４】マスクＲＯＭ１０では、従来よく知られて
いるように、例えば３つのビット線１４（BL1〜BL3）に
対応するメモリセルブロック１７（１７ａおよび１７
ｂ）を選択するための選択ＭＯＳトランジスタ２５が、
各活性領域１３に関連して、各ビット線１３と該ビット
線に対応する各活性領域１３の一端との間に挿入されて
いる。また、各活性領域１３の他端には、従来よく知ら
れているように電源電圧VDD（図３参照）が印加されて
いる。
いるように、例えば３つのビット線１４（BL1〜BL3）に
対応するメモリセルブロック１７（１７ａおよび１７
ｂ）を選択するための選択ＭＯＳトランジスタ２５が、
各活性領域１３に関連して、各ビット線１３と該ビット
線に対応する各活性領域１３の一端との間に挿入されて
いる。また、各活性領域１３の他端には、従来よく知ら
れているように電源電圧VDD（図３参照）が印加されて
いる。
【００２５】各選択ＭＯＳトランジスタ２５は、第１の
メモリセル１７ａと同様なＥＭＯＳからなり、対応する
ブロック選択線（WLB）２６に正の選択電位が印加され
ると、各ビット線１４と、これに対応するメモリセル列
（１７）とを導通状態におき、これにより、選択された
メモリセルブロック１７の相互に直列接続されたセル１
７からなる各メモリセル列（１７）が、対応するビット
線１４に電気的に接続される。
メモリセル１７ａと同様なＥＭＯＳからなり、対応する
ブロック選択線（WLB）２６に正の選択電位が印加され
ると、各ビット線１４と、これに対応するメモリセル列
（１７）とを導通状態におき、これにより、選択された
メモリセルブロック１７の相互に直列接続されたセル１
７からなる各メモリセル列（１７）が、対応するビット
線１４に電気的に接続される。
【００２６】各ビット線１４と、これに対応するメモリ
セル列１７との関係およびワード線１５との関係は、図
３の等価回路図に一層明確に示されている。ブロック選
択線（WLB）２６が選択され、これに正の選択電位が印
加されると、各選択ＭＯＳトランジスタ２５が導通状態
におかれることから、選択されたメモリブロックのメモ
リセル列１７がそれぞれのビット線１４に接続される。
各ビット線１４には、該ビットに流れる電流を電圧とし
て検出するための図示しないが従来よく知られたセンス
アンプが接続されている。
セル列１７との関係およびワード線１５との関係は、図
３の等価回路図に一層明確に示されている。ブロック選
択線（WLB）２６が選択され、これに正の選択電位が印
加されると、各選択ＭＯＳトランジスタ２５が導通状態
におかれることから、選択されたメモリブロックのメモ
リセル列１７がそれぞれのビット線１４に接続される。
各ビット線１４には、該ビットに流れる電流を電圧とし
て検出するための図示しないが従来よく知られたセンス
アンプが接続されている。
【００２７】前記したとおり、記憶させるべき「０」、
「１」のデータにそれぞれ対応して作り分けられた第１
のメモリセル１７ａおよび第２のメモリセル１７ｂの判
定、すなわち、マスクＲＯＭ１０のデータの読み出し
は、次のようにして、可能となる。
「１」のデータにそれぞれ対応して作り分けられた第１
のメモリセル１７ａおよび第２のメモリセル１７ｂの判
定、すなわち、マスクＲＯＭ１０のデータの読み出し
は、次のようにして、可能となる。
【００２８】データの読み出しサイクルで、前記したと
おり、ブロック選択線（WLB）２６が選択されると、各
選択ＭＯＳトランジスタ２５の導通により、該ＭＯＳト
ランジスタに関連するメモリセル列（１７）からなるメ
モリブロックが選択される。続いて、従来よく知られて
いるように、負論理により、選択されたメモリブロック
に関連するワード線１５のうち、選択されたワード線１
５のみが負の電位を付与され、選択されないワード線１
５が正の電位に保持される。
おり、ブロック選択線（WLB）２６が選択されると、各
選択ＭＯＳトランジスタ２５の導通により、該ＭＯＳト
ランジスタに関連するメモリセル列（１７）からなるメ
モリブロックが選択される。続いて、従来よく知られて
いるように、負論理により、選択されたメモリブロック
に関連するワード線１５のうち、選択されたワード線１
５のみが負の電位を付与され、選択されないワード線１
５が正の電位に保持される。
【００２９】その結果、選択されないワード線１５すな
わち非選択ワード線１５に配線部１６を経て接続された
ゲート１９を有するＥＭＯＳ１７ａからなる第１のメモ
リセル１７ａは、導通状態におかれる。また、第２のメ
モリセル１７ｂは、そのメモリマトリクスに対応するワ
ード線１５の選択および非選択に拘わらず、導通状態に
おかれる。他方、選択されたワード線１５すなわち選択
ワード線１５は、零電位が付与されることから、この選
択ワード線１５に配線部１６を経て接続されたゲート１
９を有するＥＭＯＳ１７ａのみが非導通状態におかれ
る。
わち非選択ワード線１５に配線部１６を経て接続された
ゲート１９を有するＥＭＯＳ１７ａからなる第１のメモ
リセル１７ａは、導通状態におかれる。また、第２のメ
モリセル１７ｂは、そのメモリマトリクスに対応するワ
ード線１５の選択および非選択に拘わらず、導通状態に
おかれる。他方、選択されたワード線１５すなわち選択
ワード線１５は、零電位が付与されることから、この選
択ワード線１５に配線部１６を経て接続されたゲート１
９を有するＥＭＯＳ１７ａのみが非導通状態におかれ
る。
【００３０】このことから、読み出しサイクルでは、選
択されたビット線１４およびワード線１５で指定された
メモリセルを含むメモリセル列１７であって選択された
ビット線１４に対応するメモリ列１７について、選択メ
モリセル１７すなわち指定されたメモリセルを除く他の
メモリセル１７は、導通状態におかれる。
択されたビット線１４およびワード線１５で指定された
メモリセルを含むメモリセル列１７であって選択された
ビット線１４に対応するメモリ列１７について、選択メ
モリセル１７すなわち指定されたメモリセルを除く他の
メモリセル１７は、導通状態におかれる。
【００３１】これに対し、選択された読み出し対象とな
るメモリセルがＥＭＯＳ１７ａであれば、この選択メモ
リセルが非導通状態におかれる。また、読み出し対象と
なる選択メモリセルが導通部１７ｂであれば、この選択
メモリセルが導通状態におかれる。従って、選択された
ビット線１４に対応するメモリセル列（１７）の導通状
態は、選択された読み出し対象となるメモリセルがＥＭ
ＯＳ１７ａであるか導通部１７ｂであるかに依存して、
異なる。読み出し対象がＥＭＯＳ１７ａであれば、対応
するビット線１４に電源電圧VDDから電流が流れない。
他方、読み出し対象が導通部１７ｂであれば、対応する
ビット線１４には、電源電圧VDDから電流が流れる。
るメモリセルがＥＭＯＳ１７ａであれば、この選択メモ
リセルが非導通状態におかれる。また、読み出し対象と
なる選択メモリセルが導通部１７ｂであれば、この選択
メモリセルが導通状態におかれる。従って、選択された
ビット線１４に対応するメモリセル列（１７）の導通状
態は、選択された読み出し対象となるメモリセルがＥＭ
ＯＳ１７ａであるか導通部１７ｂであるかに依存して、
異なる。読み出し対象がＥＭＯＳ１７ａであれば、対応
するビット線１４に電源電圧VDDから電流が流れない。
他方、読み出し対象が導通部１７ｂであれば、対応する
ビット線１４には、電源電圧VDDから電流が流れる。
【００３２】このときの対応するビット線１４の電流
は、前記したセンスアンプにより、電圧として検出され
る。従って、読み出しサイクルでの選択されたビット線
１４の電圧値を読み取ることにより、読み出し対象とす
るメモリセル１７がＥＭＯＳ１７ａであるか導通部１７
ｂであるか、すなわち「１」情報を格納しているのか
「０」情報を格納しているのかを読み出すことができ
る。
は、前記したセンスアンプにより、電圧として検出され
る。従って、読み出しサイクルでの選択されたビット線
１４の電圧値を読み取ることにより、読み出し対象とす
るメモリセル１７がＥＭＯＳ１７ａであるか導通部１７
ｂであるか、すなわち「１」情報を格納しているのか
「０」情報を格納しているのかを読み出すことができ
る。
【００３３】図４に沿って、前記したマスクＲＯＭ１０
の製造方法を概略的に説明する。図４（ａ）に示されて
いるように、例えばｐ型のシリコン半導体基板１１上に
は、前記したＬＯＣＯＳ法を用いて形成されるフィール
ド酸化膜からなる素子分離領域１２により、相互に平行
に伸びる複数の活性領域１３（図４にはその１つが示さ
れている。）が区画される。
の製造方法を概略的に説明する。図４（ａ）に示されて
いるように、例えばｐ型のシリコン半導体基板１１上に
は、前記したＬＯＣＯＳ法を用いて形成されるフィール
ド酸化膜からなる素子分離領域１２により、相互に平行
に伸びる複数の活性領域１３（図４にはその１つが示さ
れている。）が区画される。
【００３４】半導体基板１１の表面は、熱酸化処理を受
け、その結果、図４（ｂ）に示されているように、各活
性領域１３は、酸化膜層（１８）で覆われる。この酸化
膜層をゲート酸化膜層として、該ゲート酸化膜層上に、
例えば燐のような不純物が添加されたポリシリコン層か
らなるゲート層（１９）が形成される。
け、その結果、図４（ｂ）に示されているように、各活
性領域１３は、酸化膜層（１８）で覆われる。この酸化
膜層をゲート酸化膜層として、該ゲート酸化膜層上に、
例えば燐のような不純物が添加されたポリシリコン層か
らなるゲート層（１９）が形成される。
【００３５】このゲート層（１９）およびゲート酸化膜
層（１８）のうち、図４（ｃ）に示されているように、
第１のメモリセル１７ａを形成したいセル領域で必要な
ゲート１９の部分が残され、第２のメモリセル１７ｂを
形成したいセル領域（従来残されていたゲート１９の部
分が図４（ｃ）に仮想線で示されている領域）を含むそ
の他の領域にある残部が除去される。このゲート層（１
９）およびゲート酸化膜層（１８）の不要部分を除去す
るために、従来よく知られたフォトリソ・エッチング処
理工程が用いられる。
層（１８）のうち、図４（ｃ）に示されているように、
第１のメモリセル１７ａを形成したいセル領域で必要な
ゲート１９の部分が残され、第２のメモリセル１７ｂを
形成したいセル領域（従来残されていたゲート１９の部
分が図４（ｃ）に仮想線で示されている領域）を含むそ
の他の領域にある残部が除去される。このゲート層（１
９）およびゲート酸化膜層（１８）の不要部分を除去す
るために、従来よく知られたフォトリソ・エッチング処
理工程が用いられる。
【００３６】残存するゲート１９を選択マスクとして、
活性領域１３のゲート１９から露出する表面に例えばAs
のような不純物がイオン注入法を用いて注入される。こ
の不純物は、その後に熱処理により活性化される。前記
したイオン注入およびその後の熱処理により、図４
（ｄ）に示されているように、各ゲート１９の両側に
は、従来よく知られたＭＯＳトランジスタのためのソー
スおよびドレインのための不純物領域２０が形成される
と共に、前記した第２のメモリセル１７ｂを形成したい
セル領域には、その両側のソースおよびドレイン領域に
連続する導通部１７ｂが同時的に形成される。
活性領域１３のゲート１９から露出する表面に例えばAs
のような不純物がイオン注入法を用いて注入される。こ
の不純物は、その後に熱処理により活性化される。前記
したイオン注入およびその後の熱処理により、図４
（ｄ）に示されているように、各ゲート１９の両側に
は、従来よく知られたＭＯＳトランジスタのためのソー
スおよびドレインのための不純物領域２０が形成される
と共に、前記した第２のメモリセル１７ｂを形成したい
セル領域には、その両側のソースおよびドレイン領域に
連続する導通部１７ｂが同時的に形成される。
【００３７】前記したソースおよびドレイン（２０）お
よび導通部１７ｂの形成後、これらを覆う層間絶縁膜２
１（図２参照）が形成され、この層間絶縁膜２１に前記
したコンタクト部２２のためのコンタクトホールが形成
される。その後、前記コンタクトホールを充填しかつ層
間絶縁膜２１の表面を覆う配線層が形成され、従来よく
知られたフォトリソ・エッチング技術により、前記配線
層の不要部分の除去により、図１に示したとおり、ワー
ド線１５に接続される配線部１６が形成される。さら
に、この配線部１６を覆う層間絶縁膜（図示せず）上に
は、図１に示した通り、各活性領域１３に接続されるビ
ット線１４が形成される。
よび導通部１７ｂの形成後、これらを覆う層間絶縁膜２
１（図２参照）が形成され、この層間絶縁膜２１に前記
したコンタクト部２２のためのコンタクトホールが形成
される。その後、前記コンタクトホールを充填しかつ層
間絶縁膜２１の表面を覆う配線層が形成され、従来よく
知られたフォトリソ・エッチング技術により、前記配線
層の不要部分の除去により、図１に示したとおり、ワー
ド線１５に接続される配線部１６が形成される。さら
に、この配線部１６を覆う層間絶縁膜（図示せず）上に
は、図１に示した通り、各活性領域１３に接続されるビ
ット線１４が形成される。
【００３８】前記した製造方法によれば、ＥＭＯＳ１７
ａのソースおよびドレインの形成のためのイオン注入を
利用して、それらのための不純物領域２０の形成と同時
的に導通部１７ｂを形成することができる。
ａのソースおよびドレインの形成のためのイオン注入を
利用して、それらのための不純物領域２０の形成と同時
的に導通部１７ｂを形成することができる。
【００３９】従って、本発明に係るマスクＲＯＭ１０の
製造工程の簡素化を図ることにより、マスクＲＯＭ１０
を効率的に製造することができ、安価なマスクＲＯＭ１
０を提供することが可能となる。また、従来のような各
メモリセルの基本構成の完成後におけるイオン注入によ
るデータの書込み作業が不要になることから、マスクＲ
ＯＭ１０が形成されたと同一基板の周辺回路へのイオン
注入による影響を及ぼすことはなく、周辺回路の設計
に、データ書込みによるイオン注入の影響を考慮する必
要が無くなり、設計の見直し作業が不要となり、回路設
計上、極めて有利となる。
製造工程の簡素化を図ることにより、マスクＲＯＭ１０
を効率的に製造することができ、安価なマスクＲＯＭ１
０を提供することが可能となる。また、従来のような各
メモリセルの基本構成の完成後におけるイオン注入によ
るデータの書込み作業が不要になることから、マスクＲ
ＯＭ１０が形成されたと同一基板の周辺回路へのイオン
注入による影響を及ぼすことはなく、周辺回路の設計
に、データ書込みによるイオン注入の影響を考慮する必
要が無くなり、設計の見直し作業が不要となり、回路設
計上、極めて有利となる。
【００４０】前記した導通部１７ｂの形成に、前記した
イオン注入法に代えて、例えば熱拡散法等を利用するこ
とができる。しかしながら、前記したイオン注入法を用
いることにより、ＥＭＯＳ１７ａのソースおよびドレイ
ンと、導通部１７ｂとを比較的容易かつ正確に形成する
ことが可能となる。
イオン注入法に代えて、例えば熱拡散法等を利用するこ
とができる。しかしながら、前記したイオン注入法を用
いることにより、ＥＭＯＳ１７ａのソースおよびドレイ
ンと、導通部１７ｂとを比較的容易かつ正確に形成する
ことが可能となる。
【００４１】〈具体例２〉図５は、本発明に係るマスク
ＲＯＭの他の具体例を示す図１と同様な図面である。図
５に示すマスクＲＯＭ１１０は、選択ＭＯＳトランジス
タ２５を除く他の構成は、図１〜図３に示したマスクＲ
ＯＭ１０と同一であり、図５には、マスクＲＯＭ１０に
おけると同じ機能部分には、同一の参照符号が付されて
いる。
ＲＯＭの他の具体例を示す図１と同様な図面である。図
５に示すマスクＲＯＭ１１０は、選択ＭＯＳトランジス
タ２５を除く他の構成は、図１〜図３に示したマスクＲ
ＯＭ１０と同一であり、図５には、マスクＲＯＭ１０に
おけると同じ機能部分には、同一の参照符号が付されて
いる。
【００４２】データの読取りは、前記したように、ビッ
ト線１４に流れる電流が電圧として検出されることによ
り、なされる。ところで、各ビット線１４に対応して設
けられる各メモリセル列１７のセル数は、ビット線１４
毎に同数であるが、導通状態にあるＥＭＯＳ１７ａと、
導通部１７ｂとの抵抗を比較すると、ＥＭＯＳ１７ａの
抵抗値が導通部１７ｂのそれよりも大きい値を示すこと
から、各ビット線１４に設けられる導通部１７ｂの数に
応じて、ビット線１４に流れる電流の値は増減する。
ト線１４に流れる電流が電圧として検出されることによ
り、なされる。ところで、各ビット線１４に対応して設
けられる各メモリセル列１７のセル数は、ビット線１４
毎に同数であるが、導通状態にあるＥＭＯＳ１７ａと、
導通部１７ｂとの抵抗を比較すると、ＥＭＯＳ１７ａの
抵抗値が導通部１７ｂのそれよりも大きい値を示すこと
から、各ビット線１４に設けられる導通部１７ｂの数に
応じて、ビット線１４に流れる電流の値は増減する。
【００４３】この電流値の増減は、前記センスアンプに
よる電圧の読取り時間すなわちデータを読み取るための
データアクセス時間にばらつきを与える。従って、この
電流値の増大によるアクセス時間の増大を防止し、アク
セス時間の均一化を図るために、各活性領域１３および
対応するビット線１４に関連して、電流規制手段（２
５）が設けられている。
よる電圧の読取り時間すなわちデータを読み取るための
データアクセス時間にばらつきを与える。従って、この
電流値の増大によるアクセス時間の増大を防止し、アク
セス時間の均一化を図るために、各活性領域１３および
対応するビット線１４に関連して、電流規制手段（２
５）が設けられている。
【００４４】図５に示す電流規制手段（２５）は、各選
択ＭＯＳトランジスタ２５からなる。各ビット線１４に
設けられた選択ＭＯＳトランジスタ２５は、それぞれの
ビット線１４（BL1〜BL3）に対応したメモリセル列１７
の導通部１７ｂの数に応じて、そのゲート幅Ｄ（Ｄ１〜
Ｄ３）が異なる。
択ＭＯＳトランジスタ２５からなる。各ビット線１４に
設けられた選択ＭＯＳトランジスタ２５は、それぞれの
ビット線１４（BL1〜BL3）に対応したメモリセル列１７
の導通部１７ｂの数に応じて、そのゲート幅Ｄ（Ｄ１〜
Ｄ３）が異なる。
【００４５】図５に示されるところでは、ビット線１４
（BL1）に対応するメモリセル列１７には、導通部１７
ｂが設けられておらず、当該メモリセル列のメモリセル
は全てＥＭＯＳ１７ａである。このビット線１４（BL
1）に対応する選択ＭＯＳトランジスタ２５のゲート長
は、Ｄ１で示されている。これに対し、ビット線１４
（BL2）に対応するメモリセル列１７には、１つの導通
部１７ｂが設けられており、残りのセルは、ＥＭＯＳ１
７ａである。このビット線１４（BL2）に対応する選択
ＭＯＳトランジスタ２５のゲート長は、Ｄ２で示されて
おり、前記Ｄ１よりも大きな値である。さらに、ビット
線１４（BL3）に対応するメモリセル列１７には、２つ
の導通部１７ｂが設けられており、残りのセルは、ＥＭ
ＯＳ１７ａである。このビット線１４（BL3）に対応す
る選択ＭＯＳトランジスタ２５のゲート長は、Ｄ３で示
されており、前記Ｄ２よりも大きな値である。
（BL1）に対応するメモリセル列１７には、導通部１７
ｂが設けられておらず、当該メモリセル列のメモリセル
は全てＥＭＯＳ１７ａである。このビット線１４（BL
1）に対応する選択ＭＯＳトランジスタ２５のゲート長
は、Ｄ１で示されている。これに対し、ビット線１４
（BL2）に対応するメモリセル列１７には、１つの導通
部１７ｂが設けられており、残りのセルは、ＥＭＯＳ１
７ａである。このビット線１４（BL2）に対応する選択
ＭＯＳトランジスタ２５のゲート長は、Ｄ２で示されて
おり、前記Ｄ１よりも大きな値である。さらに、ビット
線１４（BL3）に対応するメモリセル列１７には、２つ
の導通部１７ｂが設けられており、残りのセルは、ＥＭ
ＯＳ１７ａである。このビット線１４（BL3）に対応す
る選択ＭＯＳトランジスタ２５のゲート長は、Ｄ３で示
されており、前記Ｄ２よりも大きな値である。
【００４６】従って、各ビット線１４（BL1〜BL3）に対
応した選択ＭＯＳトランジスタ２５のそれぞれのゲート
長Ｄ（Ｄ１〜Ｄ３）は、対応する各メモリセル列１７の
導通部１７ｂの数に応じて、すなわち、メモリセル列１
７の抵抗値の低減に応じて、電流値の増大を抑制すべく
そのゲート長Ｄを順次増大（Ｄ１〜Ｄ３）させている。
このゲート長の増大に伴う電流抑制作用の増大により、
メモリセル列１７毎の導通部１７ｂの数の如何に拘わら
ず、それぞれのビット線１４を流れる電流値をほぼ所定
の値に維持させることができ、これにより、マスクＲＯ
Ｍ１０に格納されるデータの内容に応じたメモリセル列
１７毎の導通部１７ｂの数のばらつきに拘わらず、ほぼ
一定の比較的短いデータアクセス時間を実現することが
できる。
応した選択ＭＯＳトランジスタ２５のそれぞれのゲート
長Ｄ（Ｄ１〜Ｄ３）は、対応する各メモリセル列１７の
導通部１７ｂの数に応じて、すなわち、メモリセル列１
７の抵抗値の低減に応じて、電流値の増大を抑制すべく
そのゲート長Ｄを順次増大（Ｄ１〜Ｄ３）させている。
このゲート長の増大に伴う電流抑制作用の増大により、
メモリセル列１７毎の導通部１７ｂの数の如何に拘わら
ず、それぞれのビット線１４を流れる電流値をほぼ所定
の値に維持させることができ、これにより、マスクＲＯ
Ｍ１０に格納されるデータの内容に応じたメモリセル列
１７毎の導通部１７ｂの数のばらつきに拘わらず、ほぼ
一定の比較的短いデータアクセス時間を実現することが
できる。
【００４７】メモリセル列１７毎の導通部１７ｂの数に
応じて各選択ＭＯＳトランジスタ２５のゲート長を増減
させることに代えて、そのゲート幅を増減させることが
できる。選択ＭＯＳトランジスタ２５のゲート幅を増減
させる例では、メモリセル列１７毎の導通部１７ｂの数
の増大に応じて、ゲート幅が減少される。このゲート幅
の減少により、電流抑制作用が増大することから、ゲー
ト長の増大におけると同様に、マスクＲＯＭ１０に格納
されるデータの内容に応じたメモリセル列１７毎の導通
部１７ｂの数のばらつきに拘わらず、ほぼ一定の比較的
短いデータアクセス時間を実現することができる。
応じて各選択ＭＯＳトランジスタ２５のゲート長を増減
させることに代えて、そのゲート幅を増減させることが
できる。選択ＭＯＳトランジスタ２５のゲート幅を増減
させる例では、メモリセル列１７毎の導通部１７ｂの数
の増大に応じて、ゲート幅が減少される。このゲート幅
の減少により、電流抑制作用が増大することから、ゲー
ト長の増大におけると同様に、マスクＲＯＭ１０に格納
されるデータの内容に応じたメモリセル列１７毎の導通
部１７ｂの数のばらつきに拘わらず、ほぼ一定の比較的
短いデータアクセス時間を実現することができる。
【００４８】しかしながら、選択ＭＯＳトランジスタ２
５のゲート幅の変更は、基板１１に形成される活性領域
１３の幅寸法の変更をもたらす。これに対し、選択ＭＯ
Ｓトランジスタ２５のゲート長Ｄの変更は、選択ＭＯＳ
トランジスタ２５のゲート１９のフォトリソおよびエッ
チング工程におけるパターニングでのマスクの変更によ
り、可能となる。従って、図５に示すとおり、メモリセ
ル列１７毎の導通部１７ｂの数に応じて各選択ＭＯＳト
ランジスタ２５のゲート長を増減させることが、製造工
程の大きな変更を招かないことから、好ましい。
５のゲート幅の変更は、基板１１に形成される活性領域
１３の幅寸法の変更をもたらす。これに対し、選択ＭＯ
Ｓトランジスタ２５のゲート長Ｄの変更は、選択ＭＯＳ
トランジスタ２５のゲート１９のフォトリソおよびエッ
チング工程におけるパターニングでのマスクの変更によ
り、可能となる。従って、図５に示すとおり、メモリセ
ル列１７毎の導通部１７ｂの数に応じて各選択ＭＯＳト
ランジスタ２５のゲート長を増減させることが、製造工
程の大きな変更を招かないことから、好ましい。
【００４９】前記した電流抑制手段（２５）は、前記し
た選択ＭＯＳトランジスタ２５に代えて、例えば各活性
領域１３の幅寸法を変化させる等、種々の構成により実
現することができる。
た選択ＭＯＳトランジスタ２５に代えて、例えば各活性
領域１３の幅寸法を変化させる等、種々の構成により実
現することができる。
【００５０】前記したところでは、本願発明をｎ型のＥ
ＭＯＳ１７ａおよび不純物の添加による導通部１７ｂを
備えるマスクＲＯＭについて説明した。本願発明は、こ
れに代えて例えばｐ型ＥＭＯＳ１７ａと、導通部１７ｂ
との組み合わせ、さらには他の種類の電界効果トランジ
スタと導通部との組み合わせ等およびマスクＲＯＭ以外
のリードオンリメモリにより、実現することができる。
ＭＯＳ１７ａおよび不純物の添加による導通部１７ｂを
備えるマスクＲＯＭについて説明した。本願発明は、こ
れに代えて例えばｐ型ＥＭＯＳ１７ａと、導通部１７ｂ
との組み合わせ、さらには他の種類の電界効果トランジ
スタと導通部との組み合わせ等およびマスクＲＯＭ以外
のリードオンリメモリにより、実現することができる。
【００５１】
【発明の効果】本発明に係るリードオンリメモリによれ
ば、前記したように、従来のデプレッション型ＭＯＳト
ランジスタに換えて前記導通部が形成されることから、
従来のようなデータの書込みのための格別なイオン注入
工程を採用することなく、データが書き込まれたリード
オンリメモリを形成することができ、これにより、製造
工程の簡素化によるコストの削減を図ることが可能とな
る。また、基本的なトランジスタの構成要素の形成後に
おけるイオン注入が不要になることから、周辺の回路部
分へのイオン注入による影響を考慮する必要はなくな
り、これにより、回路設計が容易となる。
ば、前記したように、従来のデプレッション型ＭＯＳト
ランジスタに換えて前記導通部が形成されることから、
従来のようなデータの書込みのための格別なイオン注入
工程を採用することなく、データが書き込まれたリード
オンリメモリを形成することができ、これにより、製造
工程の簡素化によるコストの削減を図ることが可能とな
る。また、基本的なトランジスタの構成要素の形成後に
おけるイオン注入が不要になることから、周辺の回路部
分へのイオン注入による影響を考慮する必要はなくな
り、これにより、回路設計が容易となる。
【００５２】
【図１】本発明に係るリードオンリメモリの平面図であ
る。
る。
【図２】図１に示した線II−IIに沿って得られた断面図
である。
である。
【図３】図１に示したリードオンリメモリの電気回路図
である。
である。
【図４】図１に示したリードオンリメモリの製造工程を
示す断面図である。
示す断面図である。
【図５】本発明に係るリードオンリメモリの他の具体例
を示す図１と同様な図面である。
を示す図１と同様な図面である。
１０ （リードオンリメモリ）マスクＲＯＭ
１１ 半導体基板
１２ 素子分離領域
１３ 活性領域
１４ ビット線
１５ ワード線
１６ 配線部
１７ メモリセル列
１７ａ （電界効果トランジスタ）ＥＭＯＳ
１７ｂ 導通部
１８ ゲート酸化膜
１９ ゲート
２０ （ソースおよびドレイン）不純物領域
２２ コンタクト部
Claims (4)
- 【請求項１】 半導体基板上にマトリクス状に配置され
た複数のメモリセルを接続するワード線およびビット線
の選択によって選択されたメモリセルに接続された前記
ビット線に流れる電流の有無が検出され、これにより当
該メモリセルに格納されたメモリ内容が２値のいずれで
あるかを判定されるリードオンリメモリであって、前記
複数のメモリセルからなるメモリセル群は、それぞれの
前記メモリ内容に対応すべく、非選択状態で導通状態を
保持し、選択状態で導通を遮断する電界効果トランジス
タと、電界効果トランジスタに換えて設けられ、選択お
よび非選択に拘わらず導通状態を保持する導通部との組
み合わせからなるリードオンリメモリにおいて、 前記ビット線に対応するそれぞれのメモリセル列には、
該メモリセル列に配列された前記導通部および前記電界
効果トランジスタのそれぞれの数に応じて変化するそれ
ぞれの前記ビット線に流れる前記電流値のばらつきを抑
制するための電流規制手段が設けられていることを特徴
とするリードオンリメモリ。 - 【請求項２】 前記電流規制手段は、前記ビット線と該
ビット線に対応する前記メモリセル列との間に挿入され
る電界効果トランジスタからなる選択スイッチ素子であ
る請求項１に記載のリードオンリメモリ。 - 【請求項３】 前記各メモリセル列に対応して設けられ
る前記選択スイッチ素子は、それぞれのメモリセル列に
配列された前記導通部の数の増大に応じてゲート長が増
大する請求項２記載のリードオンリメモリ。 - 【請求項４】 前記各メモリセル列に対応して設けられ
る前記選択スイッチ素子は、それぞれのメモリセル列に
配列された前記導通部の数の増大に応じてゲート幅が減
少する請求項２記載のリードオンリメモリ。
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