JP3483594B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000872 buffer Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 6
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- 230000007257 malfunction Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
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- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくはデータ転送のためのバスを構成するバス線の本
数、すなわち、バス幅が異なる半導体装置の接続に関す
る。
詳しくはデータ転送のためのバスを構成するバス線の本
数、すなわち、バス幅が異なる半導体装置の接続に関す
る。
【０００２】
【従来の技術】情報処理は種々の情報機器をバスケーブ
ルにより接続し、これらの情報機器間でデータの転送を
行うことにより行われている。例えば、２つの情報機器
間でデータ転送を行う場合、その情報機器に内蔵された
半導体装置が取り扱うデータのビット数が異なっている
とする。すると、ビット数が多い方の情報機器では接続
されない不要なバス線が発生する。この不要バス線をフ
ローティング状態にしておくと、内蔵された半導体装置
にはその動作に必要な所定ビット数のデータが正常に入
力されないことになる。そのため、不要バス線にはその
レベルを当該バスにおけるインアクティブ信号のレベル
にするための終端抵抗を接続している。これにより、所
定ビット数のデータが正常に入力されることとなり、そ
の半導体装置は正常に動作する。
ルにより接続し、これらの情報機器間でデータの転送を
行うことにより行われている。例えば、２つの情報機器
間でデータ転送を行う場合、その情報機器に内蔵された
半導体装置が取り扱うデータのビット数が異なっている
とする。すると、ビット数が多い方の情報機器では接続
されない不要なバス線が発生する。この不要バス線をフ
ローティング状態にしておくと、内蔵された半導体装置
にはその動作に必要な所定ビット数のデータが正常に入
力されないことになる。そのため、不要バス線にはその
レベルを当該バスにおけるインアクティブ信号のレベル
にするための終端抵抗を接続している。これにより、所
定ビット数のデータが正常に入力されることとなり、そ
の半導体装置は正常に動作する。
【０００３】図５はパーソナルコンピュータと光ディス
ク装置とを接続した情報処理システムを示している。コ
ンピュータ１０はコントローラ１１と、バス・ドライバ
／レシーバ回路１２と、８ビット幅のバス１３とを備え
ている。一対のコネクタ１４，１５がバス１３の両端に
設けられている。コントローラ１１はバス・ドライバ／
レシーバ回路１２に接続され、同ドライバ・レシーバ回
路１２はバス１３に接続されている。コントローラ１１
はドライバ／レシーバ回路１２を介して８ビットのパラ
レルデータを入力し、そのデータに基づいて所定の処理
を実行する。また、コントローラ１１はドライバ／レシ
ーバ回路１２を介して８ビットのパラレルデータを出力
する。
ク装置とを接続した情報処理システムを示している。コ
ンピュータ１０はコントローラ１１と、バス・ドライバ
／レシーバ回路１２と、８ビット幅のバス１３とを備え
ている。一対のコネクタ１４，１５がバス１３の両端に
設けられている。コントローラ１１はバス・ドライバ／
レシーバ回路１２に接続され、同ドライバ・レシーバ回
路１２はバス１３に接続されている。コントローラ１１
はドライバ／レシーバ回路１２を介して８ビットのパラ
レルデータを入力し、そのデータに基づいて所定の処理
を実行する。また、コントローラ１１はドライバ／レシ
ーバ回路１２を介して８ビットのパラレルデータを出力
する。
【０００４】ディスク装置２０はディスクコントローラ
２１と、バス・ドライバ／レシーバ回路２２と、それぞ
れ８ビット幅のバス２４，２４からなる１６ビット幅の
バス２３とを備えている。一対のコネクタ２６，２７が
バス２４の両端に設けられ、もう一対のコネクタ２８，
２９がバス２５の両端に設けられている。コントローラ
２１はバス・ドライバ／レシーバ回路２２に接続され、
同ドライバ・レシーバ回路２２はバス２３に接続されて
いる。コントローラ２１はドライバ・レシーバ回路２２
を介して１６ビットのパラレルデータを入力し、そのデ
ータに基づいて所定の処理を実行する。また、コントロ
ーラ２１はドライバ／レシーバ回路２２を介して１６ビ
ットのパラレルデータを出力する。
２１と、バス・ドライバ／レシーバ回路２２と、それぞ
れ８ビット幅のバス２４，２４からなる１６ビット幅の
バス２３とを備えている。一対のコネクタ２６，２７が
バス２４の両端に設けられ、もう一対のコネクタ２８，
２９がバス２５の両端に設けられている。コントローラ
２１はバス・ドライバ／レシーバ回路２２に接続され、
同ドライバ・レシーバ回路２２はバス２３に接続されて
いる。コントローラ２１はドライバ・レシーバ回路２２
を介して１６ビットのパラレルデータを入力し、そのデ
ータに基づいて所定の処理を実行する。また、コントロ
ーラ２１はドライバ／レシーバ回路２２を介して１６ビ
ットのパラレルデータを出力する。
【０００５】コンピュータ１０のコネクタ１５とディス
ク装置２０のコネクタ２６との間にはＳＣＳＩ（small
computer system interface ）バスケーブル１６がつな
がれ、同ケーブル１６を介してコンピュータ１０とディ
スク装置２０との間でデータが転送される。このよう
に、ＳＣＳＩバスケーブル１６を介してデータ転送を行
う場合、インアクティブ、すなわち、論理壱の信号のレ
ベルはＨレベルと規定されている。そのため、コンピュ
ータ１０のコネクタ１４及びディスク装置２０のコネク
タ２７には、バス１３，２４をインアクティブレベル、
すなわち、Ｈレベルにするための終端抵抗１７がそれぞ
れ接続されている。図４には１本のバス線ＤＢＬに対す
る終端抵抗１７ａが示されている。終端抵抗１７ａは電
源ＶCCと接地ＧＮＤとの間に抵抗Ｒ１，Ｒ２を直列に接
続して構成されている。バス線ＤＢＬは両抵抗Ｒ１，Ｒ
２間に接続されている。そして、前記終端抵抗１７はバ
ス線の本数分の終端抵抗１７ａで構成されている。
ク装置２０のコネクタ２６との間にはＳＣＳＩ（small
computer system interface ）バスケーブル１６がつな
がれ、同ケーブル１６を介してコンピュータ１０とディ
スク装置２０との間でデータが転送される。このよう
に、ＳＣＳＩバスケーブル１６を介してデータ転送を行
う場合、インアクティブ、すなわち、論理壱の信号のレ
ベルはＨレベルと規定されている。そのため、コンピュ
ータ１０のコネクタ１４及びディスク装置２０のコネク
タ２７には、バス１３，２４をインアクティブレベル、
すなわち、Ｈレベルにするための終端抵抗１７がそれぞ
れ接続されている。図４には１本のバス線ＤＢＬに対す
る終端抵抗１７ａが示されている。終端抵抗１７ａは電
源ＶCCと接地ＧＮＤとの間に抵抗Ｒ１，Ｒ２を直列に接
続して構成されている。バス線ＤＢＬは両抵抗Ｒ１，Ｒ
２間に接続されている。そして、前記終端抵抗１７はバ
ス線の本数分の終端抵抗１７ａで構成されている。
【０００６】この際、ディスク装置２０では残りのバス
２５がフローティング状態になると、コントローラ２１
には１６ビットのパラレルデータが正常に入力されない
ことになり、コントローラ２１が誤動作してしまう。コ
ネクタ２８，２９には終端抵抗１７がそれぞれ接続さ
れ、これらの終端抵抗１７によりバス２５のレベルがイ
ンアクティブレベルにされる。これにより、コントロー
ラ２１は１６ビットのパラレルデータを正常に入力で
き、正常に動作できる。
２５がフローティング状態になると、コントローラ２１
には１６ビットのパラレルデータが正常に入力されない
ことになり、コントローラ２１が誤動作してしまう。コ
ネクタ２８，２９には終端抵抗１７がそれぞれ接続さ
れ、これらの終端抵抗１７によりバス２５のレベルがイ
ンアクティブレベルにされる。これにより、コントロー
ラ２１は１６ビットのパラレルデータを正常に入力で
き、正常に動作できる。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
にバス幅の異なる複数の機器を接続する場合、ディスク
装置２０には実際のデータ転送には不要となるバス線の
ための無駄な終端抵抗が存在することになり、機器の小
型軽量化を妨げるという問題がある。
にバス幅の異なる複数の機器を接続する場合、ディスク
装置２０には実際のデータ転送には不要となるバス線の
ための無駄な終端抵抗が存在することになり、機器の小
型軽量化を妨げるという問題がある。
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、実際のデータ転送には
不必要になるバス線がフローティング状態になるのを防
止しつつ、不要な終端抵抗をなくして小型軽量化を図る
ことができる半導体装置を提供することにある。
れたものであって、その目的は、実際のデータ転送には
不必要になるバス線がフローティング状態になるのを防
止しつつ、不要な終端抵抗をなくして小型軽量化を図る
ことができる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。バス１は所定数のバス線を備えたバス１ａ，
１ｂからなる。
図である。バス１は所定数のバス線を備えたバス１ａ，
１ｂからなる。
【００１０】 コントローラ２はバス線を介して入力し
た入力データに基づいて所定の処理を実行する。コネク
タ３ａ〜３ｄはバス１の両端部に設けられ、バス１を別
装置のバスに接続するためのものである。
た入力データに基づいて所定の処理を実行する。コネク
タ３ａ〜３ｄはバス１の両端部に設けられ、バス１を別
装置のバスに接続するためのものである。
【００１１】 バスケーブル４は当該半導体装置のコネ
クタ３ａ〜３ｄと別装置のコネクタ６とを接続する。不
要バスコントロール回路５は当該半導体装置と別装置と
の接続状態において、当該半導体装置におけるバス線の
うち、別装置と接続されないバス線が生じたとき、その
バス線のレベルをバス１におけるインアクティブ信号の
レベルにする。また、不要バスコントロール回路５は、
セレクト信号ＳＬとイネーブル信号ＤＢＯＥ８〜ＤＢＯ
Ｅ１５とが供給され、セレクト信号ＳＬに基づいて選択
的にインアクティブレベル（Ｈレベル）の信号を出力す
る第１回路と、セレクト信号ＳＬとコントローラ２から
出力される出力データとが供給され、セレクト信号ＳＬ
に基づいて選択的にインアクティブレベルの信号を出力
する第２回路とを備える。請求項２に記載の発明は、請
求項１に記載の半導体装置において、前記バス線の両端
部に設けられ、該バス線を前記別装置のバス線に接続す
るためのコネクタを備えることを要旨とした。請求項３
に記載の発明は、請求項１又は請求項２に記載の半導体
装置において、前記第１回路と前記第２回路とは、ＯＲ
回路を含んで構成されることを要旨とした。請求項４に
記載の発明は、請求項１〜請求項３のうち何れか１項に
記載の半導体装置において、前記入力データが入力さ
れ、該入力データを前記コントローラに出力する入力バ
ッファと、前記出力データが入力され、該出力データを
前記別装置に出力する出力バッファとを更に備えること
を要旨とした。請求項５に記載の発明は、所定数のバス
線と、前記バス線に接続され、該バス線を介してデータ
が入力される入力バッファと、前記入力バッファから出
力されるデータに基づいて所定の処理を実行するコント
ローラと、前記バス線に接続され、前記コントローラか
ら出力されるデータが入力され、該データを出力する出
力バッファと、セレクト信号とイネーブル信号とが供給
され、前記所定数のバス線のうち別装置と接続されない
バス線のレベルをインアクティブレベルにする不要コン
トロールバス回路とを備えた半導体装置において、前記
不要バスコントロール回路は、前記セレクト信号が第１
のレベルのときは、前記出力バッファに前記イネーブル
信号と前記コントローラから出力されるデータとを出力
し、前記セレクト信号が第２のレベルのときは、前記出
力バッファにインアクティブレベルの信号を出力するこ
とを要旨とした。請求項６に記載の発明は、請求項５に
記載の半導体装置において、前記不要バスコントロール
回路は、選択的に前記セレクト信号又は前記イネーブル
信号を出力する第１回路と、選択的に前記セレクト信号
又は前記コントローラから出力されるデータを出力する
第２回路とを備えることを要旨とした。
クタ３ａ〜３ｄと別装置のコネクタ６とを接続する。不
要バスコントロール回路５は当該半導体装置と別装置と
の接続状態において、当該半導体装置におけるバス線の
うち、別装置と接続されないバス線が生じたとき、その
バス線のレベルをバス１におけるインアクティブ信号の
レベルにする。また、不要バスコントロール回路５は、
セレクト信号ＳＬとイネーブル信号ＤＢＯＥ８〜ＤＢＯ
Ｅ１５とが供給され、セレクト信号ＳＬに基づいて選択
的にインアクティブレベル（Ｈレベル）の信号を出力す
る第１回路と、セレクト信号ＳＬとコントローラ２から
出力される出力データとが供給され、セレクト信号ＳＬ
に基づいて選択的にインアクティブレベルの信号を出力
する第２回路とを備える。請求項２に記載の発明は、請
求項１に記載の半導体装置において、前記バス線の両端
部に設けられ、該バス線を前記別装置のバス線に接続す
るためのコネクタを備えることを要旨とした。請求項３
に記載の発明は、請求項１又は請求項２に記載の半導体
装置において、前記第１回路と前記第２回路とは、ＯＲ
回路を含んで構成されることを要旨とした。請求項４に
記載の発明は、請求項１〜請求項３のうち何れか１項に
記載の半導体装置において、前記入力データが入力さ
れ、該入力データを前記コントローラに出力する入力バ
ッファと、前記出力データが入力され、該出力データを
前記別装置に出力する出力バッファとを更に備えること
を要旨とした。請求項５に記載の発明は、所定数のバス
線と、前記バス線に接続され、該バス線を介してデータ
が入力される入力バッファと、前記入力バッファから出
力されるデータに基づいて所定の処理を実行するコント
ローラと、前記バス線に接続され、前記コントローラか
ら出力されるデータが入力され、該データを出力する出
力バッファと、セレクト信号とイネーブル信号とが供給
され、前記所定数のバス線のうち別装置と接続されない
バス線のレベルをインアクティブレベルにする不要コン
トロールバス回路とを備えた半導体装置において、前記
不要バスコントロール回路は、前記セレクト信号が第１
のレベルのときは、前記出力バッファに前記イネーブル
信号と前記コントローラから出力されるデータとを出力
し、前記セレクト信号が第２のレベルのときは、前記出
力バッファにインアクティブレベルの信号を出力するこ
とを要旨とした。請求項６に記載の発明は、請求項５に
記載の半導体装置において、前記不要バスコントロール
回路は、選択的に前記セレクト信号又は前記イネーブル
信号を出力する第１回路と、選択的に前記セレクト信号
又は前記コントローラから出力されるデータを出力する
第２回路とを備えることを要旨とした。
【００１２】
【作用】本発明では、半導体装置と別装置とがバスケー
ブル４で接続されたとき、当該半導体装置のバス１にお
けるバス線のうち、別装置と接続されずに実際のデータ
転送には使用されないバス線は、不要バスコントロール
回路５によりインアクティブレベル（Ｈレベル）とな
り、フローティング状態になることはない。そのため、
データ転送に使用されないバス線は終端抵抗を必要とし
なくなる。
ブル４で接続されたとき、当該半導体装置のバス１にお
けるバス線のうち、別装置と接続されずに実際のデータ
転送には使用されないバス線は、不要バスコントロール
回路５によりインアクティブレベル（Ｈレベル）とな
り、フローティング状態になることはない。そのため、
データ転送に使用されないバス線は終端抵抗を必要とし
なくなる。
【００１３】
【実施例】以下、本発明を具体化した情報処理システム
の一実施例を図２，図３に従って説明する。なお、説明
の便宜上、図５と同様の構成については同一の符号を付
して説明する。
の一実施例を図２，図３に従って説明する。なお、説明
の便宜上、図５と同様の構成については同一の符号を付
して説明する。
【００１４】図２はパーソナルコンピュータと光ディス
ク装置とを接続した情報処理システムを示している。コ
ンピュータ１０はコントローラ１１と、バス・ドライバ
／レシーバ回路１２と、８ビット幅のバス１３とを備え
ている。一対のコネクタ１４，１５がバス１３の両端に
設けられている。
ク装置とを接続した情報処理システムを示している。コ
ンピュータ１０はコントローラ１１と、バス・ドライバ
／レシーバ回路１２と、８ビット幅のバス１３とを備え
ている。一対のコネクタ１４，１５がバス１３の両端に
設けられている。
【００１５】バス・ドライバ／レシーバ回路１２はバス
１３の各バス線にそれぞれ接続された８つのトライステ
ートバッファ１２ａ〜１２ｈからなる。バッファ１２ａ
〜１２ｈはそれぞれ入力バッファＢＩ１及び出力バッフ
ァＢＯ１を備えている。各出力バッファＢＯ１はその制
御入力がＨレベルであると入力している信号を出力し、
制御入力がＬレベルであると出力を停止する。
１３の各バス線にそれぞれ接続された８つのトライステ
ートバッファ１２ａ〜１２ｈからなる。バッファ１２ａ
〜１２ｈはそれぞれ入力バッファＢＩ１及び出力バッフ
ァＢＯ１を備えている。各出力バッファＢＯ１はその制
御入力がＨレベルであると入力している信号を出力し、
制御入力がＬレベルであると出力を停止する。
【００１６】コントローラ１１はバス・ドライバ／レシ
ーバ回路１２に接続されている。コントローラ１１は各
トライステートバッファ１２ａ〜１２ｈの入力バッファ
ＢＩ１を介して８ビットのパラレルデータＤＢ０〜ＤＢ
７（ＤＢ７が最上位）を入力し、そのデータに基づいて
所定の処理を実行する。また、コントローラ１１はトラ
イステートバッファ１２ａ〜１２ｈの出力バッファＢＯ
１に対してそれぞれ出力イネーブル信号ＯＥを出力しな
がら、８ビットのパラレルデータＤＢ０〜ＤＢ７を出力
する。これにより、８ビットのパラレルデータＤＢ０〜
ＤＢ７はドライバ／レシーバ回路１２を介してバス１３
に出力される。
ーバ回路１２に接続されている。コントローラ１１は各
トライステートバッファ１２ａ〜１２ｈの入力バッファ
ＢＩ１を介して８ビットのパラレルデータＤＢ０〜ＤＢ
７（ＤＢ７が最上位）を入力し、そのデータに基づいて
所定の処理を実行する。また、コントローラ１１はトラ
イステートバッファ１２ａ〜１２ｈの出力バッファＢＯ
１に対してそれぞれ出力イネーブル信号ＯＥを出力しな
がら、８ビットのパラレルデータＤＢ０〜ＤＢ７を出力
する。これにより、８ビットのパラレルデータＤＢ０〜
ＤＢ７はドライバ／レシーバ回路１２を介してバス１３
に出力される。
【００１７】 ディスク装置３０はディスクコントロー
ラ３１と、バス・ドライバ／レシーバ回路２２と、不要
バス・コントロール回路３２と、１６ビット幅のバス２
３とを備えている。バス２３はそれぞれ８ビット幅のバ
ス２４，２５からなる。一対のコネクタ２６，２７がバ
ス２４の両端に設けられ、もう一対のコネクタ２８，２
９がバス２５の両端に設けられている。
ラ３１と、バス・ドライバ／レシーバ回路２２と、不要
バス・コントロール回路３２と、１６ビット幅のバス２
３とを備えている。バス２３はそれぞれ８ビット幅のバ
ス２４，２５からなる。一対のコネクタ２６，２７がバ
ス２４の両端に設けられ、もう一対のコネクタ２８，２
９がバス２５の両端に設けられている。
【００１８】 バス・ドライバ／レシーバ回路２２は１
６個のトライステートバッファ２２ａ〜２２ｐからな
る。８つのバッファ２２ａ〜２２ｈはバス２４の各バス
線にそれぞれ接続され、８つのバッファ２２ｉ〜２２ｐ
はバス２５の各バス線にそれぞれ接続されている。バッ
ファ２２ａ〜２２ｐはそれぞれ入力バッファＢＩ２及び
出力バッファＢＯ２を備えている。各出力バッファＢＯ
２はその制御入力がＨレベルであると入力している信号
を出力し、制御入力がＬレベルであると出力を停止す
る。
６個のトライステートバッファ２２ａ〜２２ｐからな
る。８つのバッファ２２ａ〜２２ｈはバス２４の各バス
線にそれぞれ接続され、８つのバッファ２２ｉ〜２２ｐ
はバス２５の各バス線にそれぞれ接続されている。バッ
ファ２２ａ〜２２ｐはそれぞれ入力バッファＢＩ２及び
出力バッファＢＯ２を備えている。各出力バッファＢＯ
２はその制御入力がＨレベルであると入力している信号
を出力し、制御入力がＬレベルであると出力を停止す
る。
【００１９】ディスクコントローラ３１は不要バス・コ
ントロール回路３２を介してバス・ドライバ／レシーバ
回路２２に接続されている。コントローラ３１はコント
ロール回路３２を介して各トライステートバッファ２２
ａ〜２２ｐの入力バッファＢＩ２から１６ビットのパラ
レルデータＤＢ０〜ＤＢ１５（ＤＢ１５が最上位）を入
力し、そのデータに基づいて所定の処理を実行する。ま
た、コントローラ３１は図３に示すように、コントロー
ル回路３２に出力イネーブル信号ＤＢＯＥ０〜ＤＢＯＥ
１５を出力しながら、１６ビットのパラレルデータＤＢ
０〜ＤＢ１５を出力する。また、コントローラ３１には
レジスタ３１ａが備えられている。このレジスタ３１ａ
にはディスク装置３０に接続される情報機器に応じて予
めセレクト信号ＳＬが設定される。接続される情報機器
が８ビット幅のデータを取り扱うものである場合にはセ
レクト信号ＳＬはＨレベルに設定され、１６ビット幅の
データを取り扱うものである場合にはセレクト信号ＳＬ
はＬレベルに設定される。そして、レジスタ３１ａは不
要バス・コントロール回路３２にそのセレクト信号ＳＬ
を出力する。
ントロール回路３２を介してバス・ドライバ／レシーバ
回路２２に接続されている。コントローラ３１はコント
ロール回路３２を介して各トライステートバッファ２２
ａ〜２２ｐの入力バッファＢＩ２から１６ビットのパラ
レルデータＤＢ０〜ＤＢ１５（ＤＢ１５が最上位）を入
力し、そのデータに基づいて所定の処理を実行する。ま
た、コントローラ３１は図３に示すように、コントロー
ル回路３２に出力イネーブル信号ＤＢＯＥ０〜ＤＢＯＥ
１５を出力しながら、１６ビットのパラレルデータＤＢ
０〜ＤＢ１５を出力する。また、コントローラ３１には
レジスタ３１ａが備えられている。このレジスタ３１ａ
にはディスク装置３０に接続される情報機器に応じて予
めセレクト信号ＳＬが設定される。接続される情報機器
が８ビット幅のデータを取り扱うものである場合にはセ
レクト信号ＳＬはＨレベルに設定され、１６ビット幅の
データを取り扱うものである場合にはセレクト信号ＳＬ
はＬレベルに設定される。そして、レジスタ３１ａは不
要バス・コントロール回路３２にそのセレクト信号ＳＬ
を出力する。
【００２０】図３に示すように、不要バス・コントロー
ル回路３２は前記トライステートバッファ２２ａ〜２２
ｐに対応した１６個の回路部３２ａ〜３２ｐからなる。
下位の８ビットＤＢ０〜ＤＢ７用の回路部３２ａ〜３２
ｈはバッファ２２ａ〜２２ｈ及びコントローラ３１の出
力をコントローラ３１及びバッファ２２ａ〜２２ｈにそ
のまま転送する。
ル回路３２は前記トライステートバッファ２２ａ〜２２
ｐに対応した１６個の回路部３２ａ〜３２ｐからなる。
下位の８ビットＤＢ０〜ＤＢ７用の回路部３２ａ〜３２
ｈはバッファ２２ａ〜２２ｈ及びコントローラ３１の出
力をコントローラ３１及びバッファ２２ａ〜２２ｈにそ
のまま転送する。
【００２１】上位の８ビットＤＢ８〜ＤＢ１５用の回路
部３２ｉ〜３２ｐはバッファ２２ｉ〜２２ｐの出力をコ
ントローラ３１にそのまま転送する。また、回路部３２
ｉ〜３２ｐはＯＲ回路３３，３４を備えている。各ＯＲ
回路３３の一方の入力端子には前記セレクト信号ＳＬが
入力され、他方の入力端子にはそれぞれ出力イネーブル
信号ＤＢＯＥ８〜ＤＢＯＥ１５が入力されている。各Ｏ
Ｒ回路３３は入力されているセレクト信号ＳＬと出力イ
ネーブル信号とに基づいて制御信号Ｃ８〜Ｃ１５を生成
する。そして、各ＯＲ回路３３は、その制御信号Ｃ８〜
Ｃ１５を制御信号としてバッファ２２ｉ〜２２ｐの出力
バッファＢＯ２に出力する。各ＯＲ回路３４の一方の入
力端子には各出力イネーブル信号ＤＢＯＥ８〜ＤＢＯＥ
１５が入力され、他方の入力端子にはそれぞれ出力すべ
きデータＤＢ８〜ＤＢ１５が入力されている。各ＯＲ回
路３４は入力されている出力イネーブル信号とデータと
に基づく信号Ｓ８〜Ｓ１５を生成する。そして、各ＯＲ
回路３４は、その信号Ｓ８〜Ｓ１５をバッファ２２ｉ〜
２２ｐの出力バッファＢＯ２にデータ信号として出力す
る。
部３２ｉ〜３２ｐはバッファ２２ｉ〜２２ｐの出力をコ
ントローラ３１にそのまま転送する。また、回路部３２
ｉ〜３２ｐはＯＲ回路３３，３４を備えている。各ＯＲ
回路３３の一方の入力端子には前記セレクト信号ＳＬが
入力され、他方の入力端子にはそれぞれ出力イネーブル
信号ＤＢＯＥ８〜ＤＢＯＥ１５が入力されている。各Ｏ
Ｒ回路３３は入力されているセレクト信号ＳＬと出力イ
ネーブル信号とに基づいて制御信号Ｃ８〜Ｃ１５を生成
する。そして、各ＯＲ回路３３は、その制御信号Ｃ８〜
Ｃ１５を制御信号としてバッファ２２ｉ〜２２ｐの出力
バッファＢＯ２に出力する。各ＯＲ回路３４の一方の入
力端子には各出力イネーブル信号ＤＢＯＥ８〜ＤＢＯＥ
１５が入力され、他方の入力端子にはそれぞれ出力すべ
きデータＤＢ８〜ＤＢ１５が入力されている。各ＯＲ回
路３４は入力されている出力イネーブル信号とデータと
に基づく信号Ｓ８〜Ｓ１５を生成する。そして、各ＯＲ
回路３４は、その信号Ｓ８〜Ｓ１５をバッファ２２ｉ〜
２２ｐの出力バッファＢＯ２にデータ信号として出力す
る。
【００２２】従って、セレクト信号ＳＬがＬレベルであ
るときには、各ＯＲ回路３３からは出力イネーブル信号
ＤＢＯＥ８〜ＤＢＯＥ１５が制御信号Ｃ８〜Ｃ１５とし
て出力され、各ＯＲ回路３４からはデータＤＢ８〜ＤＢ
１５が信号Ｓ８〜Ｓ１５として出力される。また、セレ
クト信号ＳＬがＨレベルであるときには、出力イネーブ
ル信号ＤＢＯＥ８〜ＤＢＯＥ１５のレベルに関係なく、
各ＯＲ回路３３からはＨレベルの制御信号Ｃ８〜Ｃ１５
が出力される。同様に、データＤＢ８〜ＤＢ１５のレベ
ルに関係なく、各ＯＲ回路３４からはＨレベルの信号Ｓ
８〜Ｓ１５が出力される。
るときには、各ＯＲ回路３３からは出力イネーブル信号
ＤＢＯＥ８〜ＤＢＯＥ１５が制御信号Ｃ８〜Ｃ１５とし
て出力され、各ＯＲ回路３４からはデータＤＢ８〜ＤＢ
１５が信号Ｓ８〜Ｓ１５として出力される。また、セレ
クト信号ＳＬがＨレベルであるときには、出力イネーブ
ル信号ＤＢＯＥ８〜ＤＢＯＥ１５のレベルに関係なく、
各ＯＲ回路３３からはＨレベルの制御信号Ｃ８〜Ｃ１５
が出力される。同様に、データＤＢ８〜ＤＢ１５のレベ
ルに関係なく、各ＯＲ回路３４からはＨレベルの信号Ｓ
８〜Ｓ１５が出力される。
【００２３】コンピュータ１０のコネクタ１５とディス
ク装置３０のコネクタ２６との間にはＳＣＳＩバスケー
ブル１６がつながれ、同ケーブル１６を介してコンピュ
ータ１０とディスク装置３０との間でデータが転送され
る。コンピュータ１０のコネクタ１４及びディスク装置
３０のコネクタ２７には、バス１３，２４をインアクテ
ィブレベル、すなわち、Ｈレベルにするための終端抵抗
１７がそれぞれ接続されている。
ク装置３０のコネクタ２６との間にはＳＣＳＩバスケー
ブル１６がつながれ、同ケーブル１６を介してコンピュ
ータ１０とディスク装置３０との間でデータが転送され
る。コンピュータ１０のコネクタ１４及びディスク装置
３０のコネクタ２７には、バス１３，２４をインアクテ
ィブレベル、すなわち、Ｈレベルにするための終端抵抗
１７がそれぞれ接続されている。
【００２４】さて、本実施例では、ディスクコントロー
ラ３１のレジスタ３１ａにＨレベルのセレクト信号ＳＬ
を設定することにより、不要バス・コントロール回路３
２の制御信号Ｃ８〜Ｃ１５をＨレベルにするとともに、
信号Ｓ８〜Ｓ１５をＨレベルにするようにしている。こ
れらの信号によりバス・ドライバ／レシーバ回路２２の
トライステートバッファ２２ｉ〜２２ｐがＨレベル出力
となる。そのため、他のバスに接続されずデータ転送に
使用されないバス２５のレベルがインアクティブとな
り、フローティング状態になるのを防止することができ
る。従って、ディスクコントローラ３１は上位８ビット
ＤＢ８〜ＤＢ１５が全て「０」となる１６ビットのパラ
レルデータが正常に入力されることになり、コントロー
ラ３１は正常に動作できる。
ラ３１のレジスタ３１ａにＨレベルのセレクト信号ＳＬ
を設定することにより、不要バス・コントロール回路３
２の制御信号Ｃ８〜Ｃ１５をＨレベルにするとともに、
信号Ｓ８〜Ｓ１５をＨレベルにするようにしている。こ
れらの信号によりバス・ドライバ／レシーバ回路２２の
トライステートバッファ２２ｉ〜２２ｐがＨレベル出力
となる。そのため、他のバスに接続されずデータ転送に
使用されないバス２５のレベルがインアクティブとな
り、フローティング状態になるのを防止することができ
る。従って、ディスクコントローラ３１は上位８ビット
ＤＢ８〜ＤＢ１５が全て「０」となる１６ビットのパラ
レルデータが正常に入力されることになり、コントロー
ラ３１は正常に動作できる。
【００２５】また、本実施例では、従来、他のバスに接
続されずデータ転送に使用されないバスに必要とされて
いた終端抵抗１７をなくすことができるため、情報機器
の小型軽量化を図ることができる。
続されずデータ転送に使用されないバスに必要とされて
いた終端抵抗１７をなくすことができるため、情報機器
の小型軽量化を図ることができる。
【００２６】なお、本発明は、他のバスに接続されない
データ転送に使用されないバスを不要バスとするかどう
かを、外部からセレクト信号ＳＬを直接、不要バス・コ
ントロール回路３２に入力することにより行わせるよう
にしてもよい。また、セレクト信号ＳＬはＳＣＳＩバス
ケーブル１６の未使用信号を使用して作成するようにし
てもよい。
データ転送に使用されないバスを不要バスとするかどう
かを、外部からセレクト信号ＳＬを直接、不要バス・コ
ントロール回路３２に入力することにより行わせるよう
にしてもよい。また、セレクト信号ＳＬはＳＣＳＩバス
ケーブル１６の未使用信号を使用して作成するようにし
てもよい。
【００２７】また、上記実施例では１６ビットのデータ
のうち、上位８ビットのＤＢ８〜ＤＢ１５に対応するバ
ス線を不要バスとするようにした。これに代えて、不要
バス・コントロール回路３２の各回路部３２ｉ〜３２ｐ
に対してそれぞれ別々のセレクト信号を入力し、トライ
ステートバッファ２２ａ〜２２ｐに対応する各バス線を
個別に不要バスとするようにしてもよい。
のうち、上位８ビットのＤＢ８〜ＤＢ１５に対応するバ
ス線を不要バスとするようにした。これに代えて、不要
バス・コントロール回路３２の各回路部３２ｉ〜３２ｐ
に対してそれぞれ別々のセレクト信号を入力し、トライ
ステートバッファ２２ａ〜２２ｐに対応する各バス線を
個別に不要バスとするようにしてもよい。
【００２８】さらに、上記実施例ではＳＣＳＩバスのイ
ンターフェースに具体化したが、ＤＭＡ（ダイレクト・
メモリ・アクセス）バスのインターフェースに具体化し
てもよい。
ンターフェースに具体化したが、ＤＭＡ（ダイレクト・
メモリ・アクセス）バスのインターフェースに具体化し
てもよい。
【００２９】
【発明の効果】以上詳述したように、本発明によれば、
実際のデータ転送には不必要になるバス線がインアクテ
ィブレベルとなるため、フローティング状態になるのを
防止しつつ、不要な終端抵抗をなくして小型軽量化を図
ることができる優れた効果がある。
実際のデータ転送には不必要になるバス線がインアクテ
ィブレベルとなるため、フローティング状態になるのを
防止しつつ、不要な終端抵抗をなくして小型軽量化を図
ることができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例の情報処理システムを示すブロック図
である。
である。
【図３】不要バスコントロール回路を示す回路図であ
る。
る。
【図４】１本のバス線に対する終端抵抗を示す回路図で
ある。
ある。
【図５】従来の情報処理システムを示すブロック図であ
る。
る。
１ バス
２ コントローラ
３ａ〜３ｄ，６ コネクタ
４ バスケーブル
５ 不要バスコントロール回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−173929（ＪＰ，Ａ)
特開 平３−216039（ＪＰ，Ａ)
特開 平５−28097（ＪＰ，Ａ)
特開 昭58−134324（ＪＰ，Ａ)
特開 昭61−74053（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/40 310
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (6)
- 【請求項１】 所定数のバス線と、 前記バス線を介して入力される入力データに基づいて所
定の処理を実行するコントローラと、前記所定数のバス線のうち、 別装置と接続されないバス
線のレベルをインアクティブレベルにする不要バスコン
トロール回路と を備えた半導体装置において、前記不要バスコントロール回路は、 セレクト信号とイネーブル信号とが供給され、前記セレ
クト信号に基づいて選択的にインアクティブレベルの信
号を出力する第１回路と、 前記セレクト信号と前記コントローラから出力される出
力データとが供給され、前記セレクト信号に基づいて選
択的にインアクティブレベルの信号を出力する第２回路
とを備える ことを特徴とする半導体装置。 - 【請求項２】 前記バス線の両端部に設けられ、該バス
線を前記別装置のバス線に接続するためのコネクタを備
えることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１回路と前記第２回路とは、ＯＲ
回路を含んで構成されることを特徴とする請求項１又は
請求項２に記載の半導体装置。 - 【請求項４】 前記入力データが入力され、該入力デー
タを前記コントローラに出力する入力バッファと、 前記出力データが入力され、該出力データを前記別装置
に出力する出力バッファとを更に備えることを特徴とす
る請求項１〜請求項３のうち何れか１項に記載の半導体
装置。 - 【請求項５】 所定数のバス線と、 前記バス線に接続され、該バス線を介してデータが入力
される入力バッファと、 前記入力バッファから出力されるデータに基づいて所定
の処理を実行するコントローラと、 前記バス線に接続され、前記コントローラから出力され
るデータが入力され、該データを出力する出力バッファ
と、 セレクト信号とイネーブル信号とが供給され、前記所定
数のバス線のうち別装置と接続されないバス線のレベル
をインアクティブレベルにする不要コントロールバス回
路と を備えた半導体装置において、 前記不要バスコントロール回路は、 前記セレクト信号が第１のレベルのときは、前記出力バ
ッファに前記イネーブル信号と前記コントローラから出
力されるデータとを出力し、 前記セレクト信号が第２のレベルのときは、前記出力バ
ッファにインアクティブレベルの信号を出力することを
特徴とする半導体装置。 - 【請求項６】 前記不要バスコントロール回路は、 選択的に前記セレクト信号又は前記イネーブル信号を出
力する第１回路と、 選択的に前記セレクト信号又は前記コントローラから出
力されるデータを出力する第２回路とを備えることを特
徴とする請求項５に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17939693A JP3483594B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
| DE69428645T DE69428645T2 (de) | 1993-07-20 | 1994-06-17 | Datenbussteuerung mit Pegeleinstellungsschaltung |
| EP94401362A EP0635791B1 (en) | 1993-07-20 | 1994-06-17 | Data bus controller having a level setting circuit |
| KR1019940013982A KR0121804B1 (ko) | 1993-07-20 | 1994-06-21 | 레벨 설정 회로를 갖는 데이타 버스 콘트롤러 |
| US08/730,460 US5841995A (en) | 1993-07-20 | 1996-10-15 | Data bus controller having a level setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17939693A JP3483594B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736826A JPH0736826A (ja) | 1995-02-07 |
| JP3483594B2 true JP3483594B2 (ja) | 2004-01-06 |
Family
ID=16065138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17939693A Expired - Lifetime JP3483594B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5841995A (ja) |
| EP (1) | EP0635791B1 (ja) |
| JP (1) | JP3483594B2 (ja) |
| KR (1) | KR0121804B1 (ja) |
| DE (1) | DE69428645T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09204243A (ja) * | 1996-01-29 | 1997-08-05 | Fujitsu Ltd | データ転送方法 |
| JP3033550B2 (ja) * | 1998-01-13 | 2000-04-17 | 三菱電機株式会社 | Ｓｃｓｉインタフェース接続装置、ｓｃｓｉコントローラ、ｓｃｓｉケーブル及びｓｃｓｉバックプレーン |
| DE10345384B3 (de) * | 2003-09-30 | 2005-03-24 | Infineon Technologies Ag | Schaltungssystem |
| JP2006197374A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | データバス回路 |
| US10425361B2 (en) | 2017-03-16 | 2019-09-24 | Trane International Inc. | Dynamic allocation of termination resistors in a communication network |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450370A (en) * | 1979-01-31 | 1984-05-22 | Phillips Petroleum Company | Active termination for a transmission line |
| JPS56116147A (en) * | 1980-02-20 | 1981-09-11 | Hitachi Ltd | Digital semiconductor integrated circuit and digital control system using it |
| JPS61139866A (ja) * | 1984-12-11 | 1986-06-27 | Toshiba Corp | マイクロプロセツサ |
| US4788693A (en) * | 1985-09-30 | 1988-11-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | Data communication replicator |
| US4748426A (en) * | 1986-11-07 | 1988-05-31 | Rodime Plc | Active termination circuit for computer interface use |
| US4866309A (en) * | 1988-07-18 | 1989-09-12 | Western Digital Corporation | Multiplexed bus architecture for configuration sensing |
| US5119498A (en) * | 1989-06-12 | 1992-06-02 | International Business Machines Corporation | Feature board with automatic adjustment to one of two bus widths based on sensing power level at one connection contact |
| JPH04318612A (ja) * | 1991-04-18 | 1992-11-10 | Hitachi Ltd | バス制御方式 |
| US5120909A (en) * | 1991-04-26 | 1992-06-09 | Ag Communication Systems Corporation | Terminating devices detection and verification circuit |
| US5382841A (en) * | 1991-12-23 | 1995-01-17 | Motorola, Inc. | Switchable active bus termination circuit |
| US5381034A (en) * | 1992-04-27 | 1995-01-10 | Dallas Semiconductor Corporation | SCSI terminator |
| US5313595A (en) * | 1992-12-10 | 1994-05-17 | Digital Equipment Corporation | Automatic signal termination system for a computer bus |
| US5434516A (en) * | 1993-07-09 | 1995-07-18 | Future Domain Corporation | Automatic SCSI termination circuit |
| US5422580A (en) * | 1993-10-14 | 1995-06-06 | Aps Technologies | Switchable active termination for SCSI peripheral devices |
-
1993
- 1993-07-20 JP JP17939693A patent/JP3483594B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-17 DE DE69428645T patent/DE69428645T2/de not_active Expired - Lifetime
- 1994-06-17 EP EP94401362A patent/EP0635791B1/en not_active Expired - Lifetime
- 1994-06-21 KR KR1019940013982A patent/KR0121804B1/ko not_active IP Right Cessation
-
1996
- 1996-10-15 US US08/730,460 patent/US5841995A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0635791A2 (en) | 1995-01-25 |
| EP0635791A3 (en) | 1995-03-01 |
| DE69428645D1 (de) | 2001-11-22 |
| US5841995A (en) | 1998-11-24 |
| KR950004007A (ko) | 1995-02-17 |
| EP0635791B1 (en) | 2001-10-17 |
| DE69428645T2 (de) | 2002-04-25 |
| KR0121804B1 (ko) | 1997-11-22 |
| JPH0736826A (ja) | 1995-02-07 |
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