JP3459017B2

JP3459017B2 - 半導体装置

Info

Publication number: JP3459017B2
Application number: JP03102093A
Authority: JP
Inventors: 毅雄山下; 直柴田; 忠弘大見
Original assignee: 直柴田; 忠弘大見; ユーシーティー株式会社; アイ・アンド・エフ株式会社
Priority date: 1993-02-22
Filing date: 1993-02-22
Publication date: 2003-10-20
Anticipated expiration: 2018-10-20
Also published as: JPH06244375A; EP0685806A4; WO1994019760A1; US5822497A; EP0685806A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
に多数の入力データをその数値の大きさに関して順番付
けをするいわゆるソーティングをハードウェアを用いて
高速に行うことのできる高機能半導体集積回路を提供す
るものである。

【０００２】

【背景技術】情報処理や自動制御の分野では、数値で表
現されたデータを比較して、その大小を判別する事が非
常に重要な役割を果たしている。

【０００３】例えば、２つの数のうち大きなほうをみつ
けることや、複数の入力データの中から大きい順番にい
くつかの値を選び出す事、あるいは複数のデータをその
数値の大きな順番に並びかえるいわゆるソーティング等
々である。

【０００４】このような操作は、通常計算機を用いて行
うことができるが、数多くの演算を必要とするため、時
間がかかり実時間制御に用いることは非常に困難であっ
た。特にロボット等の制御に用いる場合には、ロボット
にとりつけて計算する必要があるため、小さなＬＳＩチ
ップで実現することが要求される。

【０００５】そこで、マイクロプロセッサを用いて、そ
のプログラミングで行おうとすると膨大な時間がかかっ
てしまい実用化はほとんど不可能である。そこでハード
ウェアで直接ソーティングを行う回路を作ろうと研究・
開発が行われているが、回路実現のためには数多くの素
子を必要とし、且つ何段もの回路を通して演算を行うた
め、小型で高速演算可能なＬＳＩはまだ実現されていな
い。

【０００６】

【発明が解決しようとする課題】そこで本発明の目的
は、簡単な回路を用いて高速に複数のデータの大小比較
の演算および大きさに関する順序付けを行うことのでき
る半導体装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】本発明は、基体上に一導
電型の半導体領域を有し、この領域内に設けられた反対
導電型のソース及びドレイン領域を有し、前記ソース及
びドレイン領域を隔てる領域に絶縁膜を介して設けられ
た電位的にフローティング状態にあるフローティングゲ
ート電極を有し、前記フローティングゲート電極と絶縁
膜を介して容量結合する複数の入力ゲート電極を有する
トランジスタを用いて構成された複数のインバータと、
少なくとも２以上の前記インバータに対し、それぞれの
インバータが有する前記複数の入力ゲート電極のうちの
一つの電極を介して共通の第一の信号電圧を加える手段
と、前記少なくとも２以上のインバータに対し、それぞ
れのインバータが有する前記複数の入力ゲート電極のう
ちの他の入力ゲート電極を介して各々所定の第二の信号
電圧を加える手段と、前記第一の信号電圧の時間変化に
よって前記少なくとも２以上のインバータの少なくとも
１つのインバータにおいて生じる出力電圧の変化を時間
遅れを発生させて伝達する遅延回路と、前記遅延回路に
より伝達された信号によりオン・オフが制御されるスイ
ッチと、このスイッチのオン・オフにより信号を取り込
む記憶回路と、前記インバータで生じる出力電圧信号に
対し所定の論理演算を行う手段と、を有し、前記論理演
算の結果を前記記憶回路中に記憶するようにしたことを
特徴とする。

【０００８】

【実施例】以下に実施例を上げ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。

【０００９】（実施例１）本発明の第１の実施例を、図
１の回路を用いて説明する。

【００１０】図において１０３、１２３はＮチャネルニ
ューロンＭＯＳトランジスタ、１０２、１２２はＰチャ
ネルニューロンＭＯＳトランジスタである。ニューロン
ＭＯＳトランジスタは、脳を構成する神経細胞であるニ
ューロンと同様の働きをするトランジスタであり、ニュ
ーロンコンピュータを実現するために発明された全く新
しい概念のＭＯＳ型トランジスタである。（発明者：柴
田直、大見忠弘、特開平３−６６７９号公報）。以下、
このトランジスタをνＭＯＳと略称する。

【００１１】このνＭＯＳは、非常に強力な機能を有す
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いたところに大きな特徴がある。νＭＯＳ
の構造、及び機能については、別途図４を用いて説明す
る。

【００１２】ＮチャネルνＭＯＳ（Ｎ−νＭＯＳと略）
及びＰチャネルνＭＯＳ（Ｐ−νＭＯＳと略）は各々、
ドレインが互いに接続されており、ニューロンＭＯＳを
用いたＣＭＯＳ構成のインバータ回路となっている。こ
れをＣｏｍｐｌｉｍｅｎｔａｒｙ νＭＯＳインバー
タ、又は略してＣ−νＭＯＳインバータと呼ぶ。１０
１、１２１はフローティングゲートであり、それぞれν
ＭＯＳ１０２、１０３及び１２２、１２３に共通のゲー
トとなっている。１０４、１２４、１５１はそれぞれ入
力ゲートであり、Ｃ₁、Ｃ₂、はそれぞれ入力ゲート１５
１、１０４とフローティングゲート１０１との間の容量
結合係数でありこれは１５１、１２４とフローティング
ゲート１２１との間の容量結合係数にもなっている。

【００１３】１０５、１０６、１０７、１０８、１０
９、１２５、１２６、１２７、１２８、１２９は通常の
インバータ回路であり、１１２、１１３、１３２、１３
３はＮＭＯＳトランジスタでありスイッチの動作をして
いる。

【００１４】この回路においてインバータ１０６、１２
６は入力信号を反転して出力するという通常の機能の他
に入力信号が入ってから反転した出力信号を出すまでの
時間を十分に遅らせるといった信号伝達の遅延を行って
いる。

【００１５】この回路には、Ｖ_R、Ｖ_INA、Ｖ_INBの３つ
の信号電圧が入力されており、Ｖ_Rは例えば０ＶからＶ
_DDまで経時変化する掃引電圧であり２つのＣ−νＭＯＳ
インバータ１１６、１３６のゲート１５１に共通の入力
電圧である。Ｖ_INA、Ｖ_INBはそれぞれの回路に入力され
る任意の信号電圧である。１６１はインバータ１０５の
出力Ｖ_A2とインバータ１２５の出力ＶB2の排他的論理和
をとる回路である。つまり、Ｖ_A2とＶ_B2の値が一致した
ときには”０”を一致しなければ”１”を出力する回路
である。

【００１６】この回路は、掃引電圧Ｖ_Rを０ＶからＶ_DD
まで掃引する事によりＶ_INAとＶ_INBの大小比較の結果が
インバータ１０９の出力Ｖ_AOUTと１２９の出力Ｖ_BOUTに
出力される回路である。例えば、Ｖ_INAの方がＶ_INBより
大きければＶ_Rを０ＶからＶ_D _Dまで掃引したときにＶ
_AOUTはＶ_DD即ち”１”に、Ｖ_BOUTは０Ｖ即ち”０”に固
定される回路である。

【００１７】図１の回路動作を説明するために、まず最
初にνＭＯＳの構造と動作原理について説明する。図４
は４入力のＮチャネルνＭＯＳトランジスタ（Ｎ−νＭ
ＯＳ）の断面構造の一例を示したものであり、２０１は
例えばＰ型のシリコン基板、２０２、２０３はＮ⁺拡散
層で形成されたソース及びドレイン、２０４はソース・
ドレイン間のチャネル領域２０５上に設けられたゲート
絶縁膜（例えばＳｉＯ ₂膜）２０６は電気的に絶縁され
電位的にフローティングの状態にあるフローティングゲ
ート電極、２０７は例えばＳｉＯ₂等の絶縁膜、２０８
ａ、２０８ｂ、２０８ｃ、２０８ｄは入力ゲートで電極
である。図５はνＭＯＳ動作を解析するためにさらに
簡略化した図面である。各入力ゲート電極とフローティ
ングゲート間の容量結合係数を図のようにＣ₁、Ｃ₂、Ｃ
₃、Ｃ₄、フローティングゲートとシリコン基板間の容量
結合係数をＣ₀とすると、フローティングゲートの電位
Φ_Fは次式で与えられる。 Φ_F＝（１／Ｃ_TOT）（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃＋Ｃ₄Ｖ₄）但し、Ｃ_TOT≡Ｃ₀＋Ｃ₁＋Ｃ₂＋Ｃ₃＋Ｃ₄ Ｖ₁、Ｖ₂、Ｖ₃、Ｖ₄はそれぞれ入力ゲート２０８ａ、２
０８ｂ、２０８ｃ、２０８ｄに印加されている電圧であ
り、シリコン基板の電位は０Ｖ、すなわちアースされて
いるとした。

【００１８】今、ソース２０２の電位を０Ｖとする。即
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図４に示したνＭＯＳは、フローテ
ィングゲート２０６を通常のゲート電極とみなせば通常
のＮチャネルＭＯＳトランジスタと同じであり、そのゲ
ート電位Φ_Fがしきい値（Ｖ_TH ^*）より大となるとソース
２０２、ドレイン２０３間の領域２０５に電子のチャネ
ル（Ｎチャネル）が形成され、ソース・ドレイン間が電
気的に接続される。即ち、（１／Ｃ_TOT）（Ｃ₁Ｖ₁＋Ｃ₂Ｖ₂＋Ｃ₃Ｖ₃＋Ｃ₄Ｖ₄）＞
Ｖ_TH ^* の条件が満たされたときνＭＯＳは導通（ＯＮ）するの
である。

【００１９】以上はＮチャネルνＭＯＳトランジスタに
ついての説明であるが、図４においてソース２０２、ド
レイン２０３及び基板２０１をすべて反対導電型にした
デバイスも存在する。即ち、基板はＮ型であり、ソース
・ドレインがＰ⁺拡散層で形成されたνＭＯＳであり、
これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭＯＳ）
と呼ぶ。

【００２０】次に図１のＣ−νＭＯＳインバータ１１６
および１３６の動作について説明する。フローティング
ゲート１０１の電位をΦ_FA、１２１の電位をΦ_FBとする
と、となり、Φ_FA、Φ_FBがフローティングゲートからみたイ
ンバータの反転電圧Ｖ_TH ^*（簡単のためにインバータ１
１６、１３６で等しいと仮定する）より大となったと
き、即ちが満たされたとき、インバータ１１６、１３６はオンし
て、その出力が反転する。今、説明を簡単にするため
Ｃ₀＜＜Ｃ₁＋Ｃ₂の条件が満たされており、Ｃ₀が無視で
きると仮定する。即ち、Ｃ_TOT＝Ｃ₁＋Ｃ₂ と仮定す
る。Ｃ₀がＣ₁＋Ｃ₂と同程度の値をとっても以下の説明
は全く同様に成り立つことは言うまでもない。

【００２１】図１の回路では、例えばＣ₁＝Ｃ₂と設計さ
れている。またＶ_TH ^*の値は例えば、Ｖ_DD／２即ち、Ｖ
_DDを５Ｖとして２．５Ｖに設定されている。これらの値
も必要に応じて、その他の値に変更しても良いことは言
うまでもない。

【００２２】以上の条件下では、Ｃ−νＭＯＳインバー
タ１１６、１３６がオンする条件は、（３）、（４）式
よりＶ_R＋Ｖ_INA≧５ [Ｖ] （５）Ｖ_R＋Ｖ_INB≧５ [Ｖ] （６）となる。

【００２３】今、例えば、Ｖ_INA＝３Ｖ、Ｖ_INB＝４Ｖが
入力されており、Ｖ_Rは０Ｖであったと仮定する。
（５）、（６）式は満たされていないから、インバータ
１１６、１３６はオフで、その出力電圧Ｖ_A1、Ｖ_B1は５
Ｖとなっている。

【００２４】従って、Ｖ_A2＝０Ｖ、Ｖ_B2＝０Ｖであり、
その排他的論路和をとった結果Ｖ_Cは０Ｖとなる。ま
た、Ｖ_A3＝５Ｖ、Ｖ_A4＝０Ｖ、Ｖ_B3＝５Ｖ、Ｖ_B4＝０Ｖ
となるので、ＮＭＯＳ１１３、１３３はオフ、ＮＭＯＳ
１１２、１３２はオンとなっている。よって、信号Ｖ_C
＝０ＶはＮＭＯＳ１１２、１３２を通ってそれぞれイン
バータ１０８、１２８に入力している。ＶCはそれぞれ
インバータ１０８、１２８で反転され、さらにそれぞれ
インバータ１０９、１２９で再び反転されるので出力Ｖ
_AOUTおよびＶ_BOUTはＶ_Cと同値の情報を持ちそれぞれ０
Ｖとなる。つまり、この状態においてはＶ_AOUT、Ｖ_BOUT
はＶ_Cに同期して変化しＶ_AOUT＝Ｖ_C、Ｖ_BOUT＝Ｖ_Cが成
り立っている。

【００２５】Ｖ_Rが時間とともに変動しているとする
と、Ｖ_R≧２Ｖとなったときに（５）式が成り立ち、イ
ンバータ１１６がオンしてＶ_A1は５Ｖから０Ｖに向かっ
て変化を始める。

【００２６】この変化は、インバータ１０５によって増
幅されＶ_A2は急速に０Ｖから５Ｖに立ち上がる。

【００２７】インバータ１０６、１２６は入力信号を反
転して出力するという通常の機能の他に入力信号が入っ
てから反転した出力信号を出すまでの時間を十分に遅ら
せるといった信号伝達の遅延を行っている。

【００２８】この機能を実現する方法はいろいろ考えら
れる。例えば、インバータ１０６および１２６のゲート
長を長くしたり、あるいはゲート幅を短くすることによ
りインバータの電流駆動能力を小さくすることで実現で
きる。またはインバータ１０６および１２６の出力側に
接続されている容量（例えばインバータ１０７、１２７
の入力ゲート容量）を通常よりも大きくとることによっ
て実現される。これ以外にも、遅延を発生したいインバ
ータ（ここではインバータ１０６、１２６）の閾値を大
きくすることによっても実現できる。

【００２９】Ｖ_A2の電圧の変化はインバータ１０６によ
り少し遅れてインバータ１０７に伝わるために、Ｖ_A3、
Ｖ_A4はνＭＯＳインバータ１１６が反転してもしばらく
は同じ電位を保ちＶ_A3＝５Ｖ、Ｖ_A4＝０Ｖとなっている
ために、ＮＭＯＳ１１２、１１３もしばらくの間は同じ
状態（ＮＭＯＳ１１２はオン、１１３はオフの状態）を
保っている。

【００３０】排他的論理和をとる１６１の出力Ｖ_CはＶ
_A2の変化を受けて直ちに０Ｖから５Ｖに立ち上がる。

【００３１】この時、ＮＭＯＳ１１２はまだオン状態で
あるのでＶ_Cの電圧はＮＭＯＳ１１２を通りインバータ
１０８に入力され、その結果、Ｖ_AOUTも０Ｖから５Ｖに
立ち上がる。

【００３２】その後、Ｖ_A3は５Ｖから０Ｖ、Ｖ_A4は０Ｖ
から５Ｖに変化し、これにともない、自動的にインバー
タ１０９の５Ｖの出力がＮＭＯＳ１１３を通してインバ
ータ１０８の入力に正帰還される。これはいわゆるフリ
ップ・フロップ回路で、この回路は、言うまでもなくＶ
_AOUT＝５Ｖを記憶する回路である。

【００３３】この状態においては、ＮＭＯＳ１１２はオ
フとなっているためにフリップ・フロップ回路に記憶さ
れた情報はその後Ｖ_Cが変化してもそれに同期して変化
することはない。

【００３４】他方、νＭＯＳ１３６は反転していないの
で、ＮＭＯＳ１３２はオン、１３３はオフの状態を保っ
ており、Ｖ_BOUTはＶ_Cの変化にともなって、０Ｖから５
Ｖに変化するが、正帰還ループが形成されることはなく
Ｖ_Cの変化はそのままＶ_BOUTの変化として反映される。

【００３５】その後、Ｖ_R≧３Ｖとなったときに（６）
式が成り立ち、インバータ１３６がオンしてＶB1は５Ｖ
から０Ｖに向かって変化を始める。

【００３６】この変化は、インバータ１２５によって増
幅されＶ_B2は急速に０Ｖから５Ｖに立ち上がる。

【００３７】すでにＶ_A2は５Ｖとなっているので、排他
的論理和をとる１６１の出力Ｖ_CはＶ_B2が０Ｖから５Ｖ
に変化するのにともなって、５Ｖから０Ｖに立ち下が
る。

【００３８】この時、インバータ１２６での信号の伝達
遅延によりＮＭＯＳ１３２はまだオン状態、ＮＭＯＳ１
３３はまだオフ状態であるのでＶ_Cの電圧はＮＭＯＳ１
３２を通りインバータ１２８に入力され続け、その結
果、Ｖ_BOUTも５Ｖから０Ｖに立ち下がる。

【００３９】その後、Ｖ_B3は５Ｖから０Ｖ、Ｖ_B4は０Ｖ
から５Ｖに変化し、これにともない、自動的にインバー
タ１２９の５Ｖの出力がＮＭＯＳ１３３を通してインバ
ータ１２８の入力に正帰還されフリップ・フロップ回路
にＶ_BOUT＝０Ｖが記憶される。

【００４０】以上の説明から明らかなように、図１に示
した本発明の第一の実施例の回路は、Ｖ_Rが０Ｖから５
Ｖに変化する過程でＮＭＯＳ１１２、１１３、１３２、
１３３のゲートのオン・オフの状態が反転し、その瞬間
のＶ_Cの値をメモリに記憶する回路となっている。

【００４１】Ｖ_INAよりＶ_INBの方が大きければＶ_AOUT＝
５Ｖ、Ｖ_BOUT＝０Ｖがフリップ・フロップに記憶され、
Ｖ_INBよりＶ_INAの方が大きければＶ_AOUT＝０Ｖ、Ｖ_BOUT
＝５Ｖがフリップ・フロップに記憶される。この記憶
は、Ｖ_Rを５Ｖに保持している間中保たれる。

【００４２】これにより、Ｖ_Rを０Ｖから５Ｖまで掃引
後にフリップ・フロップに記憶されている信号を読み出
すことで２値の電圧の大小を判別することができる。

【００４３】以上は、二値の大小判定を行う１つの例で
あるが、さらに多くのνＭＯＳインバータを用いて、ま
た、排他的論理和をとる回路を全加算器で構成された回
路に置き換えることで複数個の数を大きさの順に序列を
付ける機能を持ったソーティング回路を構成することが
できる。これについては第二の実施例以降で説明する。

【００４４】スイッチ１１２、１１３、１３２、１３３
に関しては、ＮＭＯＳではなく図２のＣＭＯＳスイッチ
を用いれば、スイッチの両端での電圧が等しくなりより
安定した回路動作が得られる。

【００４５】これらのスイッチトランジスタに関しては
図１のようにＮＭＯＳのままで、例えばブートストラッ
プ回路の手法を導入して、ゲート電圧を十分に高くし、
出力電圧が大きくなったときのトランジスタのカットオ
フを防止しても良い。また、インバータ１０５、１２５
は必ずしも必要でない。この時は排他的論理和をとる回
路を排他的論理和の否定をとる回路にしてその回路にＶ
_A1、Ｖ_B1を入力すれば良い。また、インバータ１０６、
１２６の出力をそれぞれＮＭＯＳ１１３、１３３のゲー
トにインバータ１０７、１２７の出力をそれぞれＮＭＯ
Ｓ１１２、１３２のゲートに入力すれば良い。また、ト
ランジスタ１１２、１３２の代わりに抵抗を挿入しても
いい。この場合は、その抵抗値をインバータ１０９、１
２９のＮＭＯＳやＰＭＯＳのオン抵抗よりも十分に大き
くし、またインバータ１０６，１２６での遅延を十分大
きくすれば良い。

【００４６】また、図１の回路では、Ｖ_INA、Ｖ_INBの入
力としてアナログ信号の場合についてのみ述べたが、こ
れは例えばデジタル信号で与えても良い。以下、Ｖ_INA
の入力方法について述べるが全く同様のことがＶ_INBの
入力方法に関しても言えることは言うまでもない。

【００４７】図３はアナログ信号Ｖ_INAにかわり、３ｂ
ｉｔのデジタル信号、Ｖ_b1、Ｖ_b2、Ｖ_b3（Ｖ_b3が最下位
ビット）を加えた場合の実施例であり、Ｃ−νＭＯＳイ
ンバータ１１６の部分のみ取り出して書いてある。図１
のＣ₂を３つのコンデンサＣ₂’、Ｃ₂’’、Ｃ₂’’’に
分割し、それぞれに各ビットの信号が入力されている。
このとき、Ｃ₂’：Ｃ₂’’：Ｃ₂’’’＝４：２：１と
すると、（５）式に相当する式は、Ｖ_R＋１／７（４Ｖ_b1＋２Ｖ_b2＋Ｖ_b3） ≧ ５（７）となり３ビットのバイナリ信号をＤ／Ａ変換した値が入
力信号となる。

【００４８】（実施例２）図６は本発明の第２の実施例
を示す回路図であり、ソーティング回路である。つま
り、Ｖ₁、Ｖ₂、Ｖ₃の３個の入力信号に対し、それぞれ
出力群（Ｖ_1A、Ｖ_1B）、（Ｖ_2A、Ｖ_2B）、（Ｖ_3A、
Ｖ_3B）が対応しており、３個の入力の大きさの順番がそ
れぞれの出力群に２桁の２進数信号として記憶される回
路である。これは、情報の検索をはじめとして様々な分
野できわめて重要な働きをする回路である。

【００４９】図６の回路は図１の回路を構成している回
路ブロック１７１においてフリップ・フロップを構成す
る回路を２組に増やしたものを３つ並べたものと、入力
信号のうちで”１”の数、つまり、電圧がＶ_DDとなって
いる入力が何個あるかを数えて２進数の信号に変換する
機能を持った加算器３０２から構成されている。

【００５０】これは３つの値のソーティングを行う回路
であるために、回路ブロック３０１を３つならべている
が、これは、必要に応じて任意の個数に増やして良い。
また、１つの回路ブロック３０１中に付随している、大
きさの順番を記憶するフリップ・フロップ３０３，３０
４の個数も必要に応じて増やして良い。

【００５１】３０１のブロックにおいて、３０５はＣ−
νＭＯＳインバータであり、３０６は入力端子でありＶ
₁なる信号が入力されている。

【００５２】３０７は制御信号入力端子であり、とのブ
ロックと共通の信号Ｖ_Rが入力されている。

【００５３】３０８はνＭＯＳインバータ３０５の出力
電圧を反転増幅するためのインバータであり、３１６，
３１８は正帰還ループ開閉用のスイッチングトランジス
タである。

【００５４】図１の回路と異なるのは、排他的論理和を
求める回路１６１の代わりに、３入力の全加算器３０２
が用いられていることと、その全加算器の出力信号が２
ビットで構成されるために、これを記憶するフリップ・
フロップが各ブロックごとに２桁分ついていることであ
る。

【００５５】本回路の動作は、図１の回路動作と基本は
全く同じであり容易に理解することができる。

【００５６】図１と同様にνＭＯＳインバータ３０５に
おいてＣ₁＝Ｃ₂であり、さらにフローティングゲートか
らみた反転電圧はＶ_TH ^*＝Ｖ_DD／２＝２.５ [Ｖ]、Ｃ１
＋Ｃ２＝Ｃ_TOTであると仮定するとνＭＯＳインバータ
３０５が反転するための条件は、Ｖ₁＋Ｖ_R≧５ [Ｖ] （７）となる。（７）式の条件はすべてのブロックについても
同様であり、Ｖ_i＋Ｖ_R≧５ [Ｖ] （ｉ＝１、２、・・・・、ｎ）（８）となる。

【００５７】次にＶ_Rとしては、例えば図７のように、
時間とともに０Ｖから５Ｖ（Ｖ_DD）まで直線的に上昇す
る信号入力を用いる。Ｖ_Rはすべてのブロックに共通に
加えられるので、Ｖ_iの最も大きな値の入力されている
ブロックで最初に（８）式が満たされる。今、説明の都
合上、Ｖ₁、Ｖ₂、Ｖ₃の順に入力が小さくなるとする
と、例えば、Ｖ₁＝３．５Ｖ、Ｖ₂＝２．５Ｖ、Ｖ₃＝
１．５Ｖであったとする。そうすると、Ｖ_R＝１．５Ｖ
になったときにνＭＯＳインバータ３０５において
（８）式が成り立ち、νＭＯＳインバータ３０５が反転
し、その出力Ｖ_X1はＶ_DD（５Ｖ）から０Ｖに向かって減
少を始める。この変化はインバータ３０８によって増幅
され、インバータ３０８の出力Ｖ₀₁は急速に０Ｖから５
Ｖに立ち上がる。

【００５８】３０２は３入力の全加算器であり、３つの
入力のうちでハイレベル（Ｖ_DDの電圧がでているもの）
の入力の数を数えて２進数で出力する回路であり、３つ
とも０Ｖの場合は出力Ｖ_A1、Ｖ_A2ともに０Ｖ、１つだけ
がＶ_DDの時は、Ｖ_A1＝０Ｖ、Ｖ_A2＝Ｖ_DD、２つだけがＶ
_DDの時は、Ｖ_A1＝Ｖ_DD、Ｖ_A2＝０Ｖ、３つともＶ_DDの時
は、Ｖ_A1、Ｖ_A2ともにＶ_DDとなる回路になっている。つ
まり、Ｖ_R＝１.５Ｖにおいて、インバータ３０８の出力
Ｖ₀₁が急速に０Ｖから５Ｖに立ち上がるとＶ_A2も０Ｖか
ら５Ｖに立ち上がることになる。

【００５９】インバータ３０９は図１のインバータ１０
６と同様に十分な信号の伝達遅延を発生するように設計
されており、インバータ３０８の出力が０Ｖから５Ｖに
変化してもしばらくはＶ_e1は５Ｖ、Ｖ_f1は０Ｖのままで
正帰還ループは形成されず、インバータ３１２、３１４
の出力はそれぞれＶ_A1、Ｖ_A2に同期して変化する。

【００６０】その後、Ｖ_e1は５Ｖから０Ｖ、Ｖ_f1は０Ｖ
から５Ｖに変化し、これにともない、自動的にインバー
タ３１２の０Ｖの出力が、また、インバータ３１４の５
Ｖの出力がそれぞれＮＭＯＳ３１６、３１８を通してイ
ンバータ３１１、３１３の入力に正帰還される。これは
いわゆるフリップ・フロップ回路で、この回路は、言う
までもなくＶ_1A＝０Ｖ、Ｖ_1B＝５Ｖを記憶する回路であ
る。

【００６１】この状態においては、ＮＭＯＳ３１５、３
１７はオフとなっているためにフリップ・フロップ回路
に記憶された情報はその後Ｖ_A1、Ｖ_A2が変化してもそれ
に同期して変化する事はない。

【００６２】他方、νＭＯＳ３２０、３４０は反転して
いないので、ＮＭＯＳ３３６、３３８，３５６，３５８
はオフ、３３５、３３７，３５５，３５７はオンの状態
を保っており、Ｖ_2A、Ｖ_3AはＶ_A1の、Ｖ_2B、Ｖ_3BはＶ_A2
の変化とともに変化するが、正帰還ループが形成される
ことはなくＶ_A1の変化はＶ_2A、Ｖ_3AにＶ_A2の変化は
Ｖ _2B、Ｖ_3Bの変化として反映される。

【００６３】その後、Ｖ_R＝２.５Ｖとなったときに今度
はνＭＯＳインバータ３２０において（８）式が成り立
ち、同様にインバータ３２８が反転してＶ₀₂は０Ｖから
５Ｖに向かって変化を始める。

【００６４】これにともない、全加算器の出力はＶ_A1は
０Ｖから５Ｖに、Ｖ_A2は５Ｖから０Ｖに変化する。

【００６５】これに同期して先ほどと同じ原理でインバ
ータ３３２、３３４，３５２，３５４の出力はまだ正帰
還ループが形成されていないためＶ_A1、Ｖ_A2に同期して
変化し、Ｖ_2A、Ｖ_3Bはともに５Ｖ、Ｖ_2B、Ｖ_3Bはともに
０Ｖに変化する。

【００６６】その後、Ｖ_e2は５Ｖから０Ｖ，Ｖ_f2は０Ｖ
から５Ｖへ変化し正帰還ループが自動的に閉じられるた
め、Ｖ_2A＝５Ｖ、Ｖ_2B＝０Ｖの情報はフリップ・フロッ
プに安定に記憶される。

【００６７】同様の仕組みで、Ｖ_R＝３.５Ｖとなったと
きには、Ｖ_3A＝５Ｖ、Ｖ_3B＝５Ｖの情報はフリップ・フ
ロップに安定に記憶される。

【００６８】以上の操作により、Ｖ₁の入力している回
路ブロックのフリップ・フロップには（０、１）つまり
１を示す信号が、Ｖ₂の入力している回路ブロックのフ
リップ・フロップには（１、０）つまり２を示す信号
が、Ｖ₃の入力している回路ブロックには（１、１）つ
まり３を示す信号が記憶される。

【００６９】このように、Ｖ_Rを０Ｖから５Ｖに掃引す
るだけで入力電圧Ｖ₁、Ｖ₂、Ｖ₃の大きさの順番がフリ
ップ・フロップに記憶されることになり、ソーティング
をきわめて容易に行うことができる。

【００７０】従来、このようなソーティング機能の実現
には、コンピュータを用いて行うのが普通であった。即
ち、各入力信号を、アナログからデジタルに変換した
後、各データの比較をすべて行うことによりソーティン
グを行っていた。Ｎ個のデータのソーティングをするた
めには通常Ｎ²回の比較操作が必要であり、データの増
加とともに、非常に膨大な演算処理が必要になり、多大
な時間を要していた。したがって、マイクロコンピュー
タ等で高速に処理することは不可能であり、ロボット等
の制御のための実時間処理実現は非常に困難であった。

【００７１】νＭＯＳを用いた本発明では、図７のラン
プ電圧を１回掃引するだけで、回路が自動的に入力信号
のソーティングを行ってくれるため、非常に高速に処理
することが可能となった。しかも、図６に示したよう
に、極めて数少ない素子数で実現できるため、小さなチ
ップ上に集積可能となった。さらに、このソーティング
回路以外にメモリやマイクロコンピュータさらにＤ／
Ａ、Ａ／Ｄ変換器をすべて同一チップ上に集積すること
も可能であり、ロボット等に組み込んで非常に高度な情
報処理を高速に行うことができ、その結果自動制御技
術、情報処理技術に限りない大きなインパクトを与えて
いる。数多くの応用の一例として、連想メモリチップが
あり、これは、本発明の第３の実施例として後に述べ
る。

【００７２】尚、上記実施例では、Ｖ_Rとして図７のよ
うに直線的に増加するランプ電圧信号を用いたが、これ
に限る必要はなく、時間とともにその電圧値が増加する
信号であれば良い。例えば図８のような回路を用いれば
図９のようなＶ_Rの出力波形が得られる。これは、抵抗
Ｒを通してコンデンサーＣを充電する回路であり、その
立ち上がり時間はおおよそＲＣである。

【００７３】図９より明らかなように、時間がＲＣを経
過した後はＶ_Rの変化が緩やかになっているため、Ｖ₁、
Ｖ₂、・・・・、Ｖ_nの入力電圧がいずれも小さく、わず
かな差で大小比較を行う際には、このようなＶ_Rを用い
る方が精度が上がる。

【００７４】図８ではＲとＣを用いたが、例えばＲを省
略し、ＰＭＯＳ３０６のオン抵抗をＮＭＯＳ３６１のオ
ン抵抗に比べ十分大きくしてやってもよい。また図１０
に示したように、ＮＭＯＳ３６２を通してコンデンサー
Ｃに充電するようにしてもよい。こうすればＶ_RがＶ_DD
に近づくに従いトランジスタ３６２がオフに近づくため
ますますその抵抗値が大きくなり、Ｖ_Rの増加の割合は
極めて緩やかなものとなり、さらに精度のよい比較を行
うことができる。このときＶ_DD’−Ｖ_TH＞Ｖ_DDとしてお
くとＶ_Rの最大値はＶ_DDとなる。

【００７５】また、Ｖ_Rとしては、図１１に示したよう
な階段状の信号を入力してもよい。こうすると最大入力
との差が△Ｖの範囲にある全てのブロックにおいて同時
に正帰還ループを形成することができる。つまり、２つ
以上の入力が非常に接近している場合は、同時にそれら
の入力を同順として同定できるのである。これは、ノイ
ズ等による誤動作を防ぐという効果もある。△Ｖの値を
任意に設定することにより、データソーティングの精度
を様々に選ぶことができる。

【００７６】同様の効果は、図６の回路において、遅延
を発生させるインバータ３０９，３２９，３４９の信号
伝達の遅延時間をかえることでも得られる。この場合
は、遅延時間が大きくなるようにすると、同順として認
知される入力電圧の差異△Ｖも大きくなり、遅延時間が
小さくなるようにすると、△Ｖも小さくできる。

【００７７】図１２は本発明のソーティング回路の電気
特性を図６と同様の回路について示したものである。

【００７８】Ｖ_Rとして図７の様なランプ電圧を加え、
また、Ｖ₁＝３．５Ｖ、Ｖ₂＝２．５Ｖ、Ｖ₃＝１．５Ｖ
とした結果である。

【００７９】結果は、Ｖ_Rを０Ｖから５Ｖまで掃引する
過程において、Ｖ_1A＝０Ｖ、Ｖ_1B＝５Ｖ、Ｖ_2A＝５Ｖ、
Ｖ_2B＝０Ｖ、Ｖ_3A＝５Ｖ、Ｖ_3B＝５Ｖが次々とフリップ
・フロップに記憶されていることがわかる。つまり、こ
れにより、入力電圧の大きさの順番が大きい順に、
Ｖ₁、Ｖ₂、Ｖ₃となっていることがわかる。

【００８０】尚、上記実施例では、各インバータにおい
てＶRは常に１つのゲートにのみ加えているが、３０７
の入力ゲートを複数に分割し、それぞれに別の信号を加
えてもよい。

【００８１】例えば、３０７のゲートをＣ₁’、
Ｃ₁’’、Ｃ₁’’’の３つに分割し、Ｃ₁’：Ｃ₂’’：
Ｃ₃’’’＝４：２：１の比にしておくと、それぞれの
ゲートに３ビットにコーディングされたバイナリカウン
タ信号を入力することにより、実質的に階段状の信号を
加えることができる。

【００８２】（実施例３）本発明の第３の実施例を図１
３に示す。この実施例は、連想メモリ回路の主要部分を
示したものであり、非常に簡単な構成で、高速アクセス
可能な連想メモリチップができるものである。

【００８３】図において、６０１〜６０４は１または０
を記憶できる記憶素子である。これは例えば、図１４の
様なスタティックＲＡＭのメモリセルと同様のフリップ
・フロップを用いればよい。あるいは、ダイナミックＲ
ＡＭのメモリセルでもよいし、ＥＰＲＯＭ、Ｅ²ＰＲＯ
Ｍ等の不揮発性メモリセルであってもよい。ここでは、
原理説明のため、４セル分のみ示してあるが、これはも
っと多くてよいことは言うまでもない。

【００８４】例えば、横に８ビット分のセルを並べてお
き、縦には必要なデータ数を並べておいてもよい。ま
た、各フリップ・フロップにデータ書き込みを行うに
は、データライン６０５ａ、６０５ｂにデータをセット
するとともに、セレクトトランジスタ６０６ａ，６０６
ｂ等をオンしてデータを取り込めばよい。セレクトトラ
ンジスタをオンするには、ワード線６０７をＨＩＧＨに
すればよいわけであるが、本図にはそのための回路が描
かれていない。このようなデータ選択書き込みは、公知
の技術であり、本発明の主旨とは直接関係しないため、
説明を簡単にするため省略した。

【００８５】６０８、６０９は図６の回路ブロック３０
１と同様の回路であり、６１０等の回路とともに図６と
同様のソーティング回路を形成している。

【００８６】６０８，６０９においてフリップ・フロッ
プを形成するメモリの数は必要に応じて決定すれば良い
が、例えば、縦のデータ数を２進数で表示できるビット
数だけ用意しておけば良い。例えば、縦のデータ数が２
５６であれば８ビット分用意すれば十分である。また、
これは必ず２進数で表示できるビット数だけ必要という
わけではなくそれ以上でもそれ以下でも良い。

【００８７】次にこの回路動作について説明する。まず
参照データＡ₂，Ａ₁を６１２ｂ，６１２ａのラインより
入力し、各メモリセルのデータとの比較が行われる。た
とえば、Ａ₁とメモリセル６０２のデータＸ₁との比較
は、６１３のＸＮＯＲ回路で、両者の排他的論理和をと
ることで行われる。その演算結果Ｙ₁は、コンデンサー
Ｃａを介してフローティングゲート６１４に伝えられ
る。

【００８８】つまり、６０８のνＭＯＳインバータのフ
ローティングゲート電位Φ_Fは、 ΦＦ＝（Ｃ_aＹ₁＋Ｃ_bＹ₂＋Ｃ_RＶ_R）／Ｃ_TOT （９）で与えられる。これは６０９のνＭＯＳインバータにつ
いても同様である。従って、Ｖ_Rに図７の様な信号を加
えると、Ｃ_aＹ₁＋Ｃ_bＹ₂が最大値をもつインバータが最
初に反転する。

【００８９】例えば６０８が最大値を持っているとする
とＶ₀₁が最初に１になる。これを受けてカウンター６１
０の出力は変化しその電圧は各ブロックの正帰還ループ
がかかる記憶回路部６２０，６２１に伝達される。その
後、６２０の回路は自動的に正帰還ループが形成されて
記憶回路に順位が記憶される。Ｖ_Rをさらに掃引してい
くとＣ_aＹ₁＋Ｃ_bＹ₂の大きなブロック順にその記憶回路
部に順位が記憶されていく。

【００９０】フリップ・フロップに記憶されている順位
が小さいブロックほどそのメモリセル（例えば、６０
１、６０２）のデータは参照データ入力Ａ₁，Ａ₂に近い
データである。なぜなら、６１３のＸＮＯＲ回路は、Ａ
₁とＸ₁即ち、参照信号とメモリの内容が一致したときの
み１を出す回路であり、参照信号との一致が多いほど、
（９）式の値は大きく、これに対応するインバータがは
やく反転するからである。

【００９１】図１７にソーティングした結果を読み出す
ための回路例を示す。

【００９２】８１１はソーティング後に希望の順位のデ
ータを回路の外に読み出すときに、その読みだしたい順
位を入力する端子である。Ｍはマッチング回路であり、
８１２，８１２’は図１３の６２０，６２１と同様のカ
ウンターの出力を記憶するフリップ・フロップである。

【００９３】Ｖ_RをＶ_DDまで掃引後に、このフリップ・
フロップに記憶された順位を表す信号と８１１から入力
してくる信号をビットごとに比較し全てが一致した時
に、このマッチング回路は出力として１を出力する。

【００９４】ここでは、このマッチング回路については
詳しくは述べないが、公知の技術で実現できることは言
うまでもない。

【００９５】このマッチング回路の出力が１となり例え
ば、ワード線８１３や８１３’の電位が持ち上がると各
メモリのデータが、データ線８１４、８１４’に読み出
せる。つまり、読みだしたい順位を入力すれば容易にそ
の順位のデータがデータラインに読み出せるのである。

【００９６】以上は簡単のために、ソーティング後の順
位が全てのブロックで異なる場合を説明したが、同じ順
位のものが２つ以上ある場合でも同様に簡単に読み出す
ことができる。

【００９７】この場合は、マッチング回路の出力を記憶
する余分のメモリセルを設け、このメモリセルの信号が
１のときのみ、順次読み出しを行う回路を取り付ければ
良い。この様な制御は従来技術で簡単に行える。

【００９８】ここで、マッチング回路のかわりに、フリ
ップ・フロップに記憶されている順位を表すバイナリ信
号と８１１から入力されたバイナリ信号の大小を桁の重
みを考慮して大小比較してフリップ・フロップの信号の
方が小さいときにのみ１を出力するような回路を用いれ
ば、順番が入力した番号よりも小さいものは全て選択さ
れ、順次読み出すことができる。

【００９９】これをデータバンクのデータ検索等に応用
すると、例えば、１００冊の論文を、その内容がある事
柄に関して近いもの順に順番付けして、その結果を例え
ば関係が最も近い順に上位１０冊選び出すことが可能と
なる。

【０１００】また、この様な大小比較をする回路を２つ
取り付けて２つの入力に対してフリップ・フロップに記
憶されている信号との比較演算をし、その出力のＸＯＲ
をとったものを読み出しの信号として用いれば、入力し
た２つの順位の間に入っている順位を持ったメモリーデ
ータのみが選択され、順次読み出すことができる。

【０１０１】例えば、先ほどの例を使うと、１００冊の
論文を、その内容がある事柄に関して近いもの順に順番
付けして、その結果を例えば３０番目に近いものから２
０番目に近いものまでを選び出すことが可能となる。

【０１０２】以上の様に極めて簡単な回路構成で連想メ
モリが構成できる。しかも、この連想メモリは参照信号
に最も近いデータを持ったデータセットのみを選び出す
のでなく、参照信号との近さに関して序列をつけ、参照
信号に対して任意の近さのメモリデータを即座に知るこ
とができる。

【０１０３】従来技術でこの様な連想メモリを構成しよ
うとすると、各データを一つ一つ比較し、その差分を計
算するとともに、その差分の大きさを大きい順にまたは
小さい順に並べるという演算が必要となり、非常に複雑
な回路が要求されたばかりでなく、演算に多大の時間を
要していた。

【０１０４】本発明により、この様な連想メモリが簡単
にＬＳＩチップ上に高集積化できるようになったばかり
でなく、高速演算が可能となり、データ検索、ロボット
等の実時間制御が極めて容易に行えるようになった。

【０１０５】尚、Ｃ_a、Ｃ_b等の容量の大きさは、例えば
全て等しくＣ_a＝Ｃ_b＝・・・・と設定してもよい。そう
すると、参照入力データＡ₁，Ａ₂，・・・・とメモリセ
ル内のデータＸ₁，Ｘ₂，・・・・・の間で一致するビッ
ト数が最も多いデータが読み出されることになり、いわ
ばデータ間のハミング距離の最も小さいデータが取り出
されることになる。

【０１０６】あるいは、Ｃ_a，Ｃ_b等の大きさをＣ_a：
Ｃ_b：Ｃ_c・・・＝１：２：４：・・・の様に、２のべき
乗の比にすると、それぞれ２進表現された数に対し、最
も差の小さな数を見つけだす回路となる。あるいは、任
意の大きさの比にしてやり、それぞれのビットのデータ
に重要度に応じた重みを割り当ててもよい。

【０１０７】図１３の回路中、ＸＮＯＲ回路は構成する
のに通常数多くのトランジスタを必要とするが、νＭＯ
Ｓを用いれば４個で実現することができる。（特願平３
−８３１５２号）。従来のトランジスタで構成してもよ
いが、νＭＯＳを応用することにより、さらに全体の構
成が簡略化される。

【０１０８】図１３の回路では、参照データＡ₁，Ａ₂と
メモリセル６０２、６０１に記憶されているデータ
Ｘ₁，Ｘ₂の間のＸＮＯＲをとった値Ｙ₁，Ｙ₂をνＭＯＳ
インバータ６０８等の入力ゲートにいれているが、この
ＸＮＯＲ回路６１３は例えばＸＯＲ（排他的論理和）回
路に変えてもよい。このときは、参照データと一致の最
も少ないデータセットが選び出されることになる。即ち
差が最大となる順に順番付けができる。

【０１０９】以上のように様々な機能が簡単に実現でき
るのである。

【０１１０】以上、全ての実施例においてνＭＯＳイン
バータはすべてＣＭＯＳ構成としたが、これはＮＭＯＳ
Ｅ／Ｅ、やＥ／Ｄインバータでも良いことは言うまで
もない。

【０１１１】また、すべてのνＭＯＳインバータのフロ
ーティングゲートは常にフローティング状態で動作させ
る場合についてのみ説明したが、フローティングゲート
にスイッチングトランジスタを接続し、このトランジス
タのオン・オフによりフローティングゲートの電位を適
宜所定の値に固定しても良い。

【０１１２】これにより、νＭＯＳインバータの閾値を
変化させたり、あるいは動作中にフローティングゲート
に注入された電荷をリフレッシュさせることができる。

【０１１３】ここでは、図１３の６０１、６０２などの
メモリを１あるいは０を記憶する記憶回路としたが、こ
れは多値レベルを記憶するメモリであっても良い。例え
ば、６０２、６１３の部分を図１５に示すような回路構
成にすれば、多値レベルのマッチングが可能となる。

【０１１４】図１５において７０１，７０２はＣ−νＭ
ＯＳインバータであり、それぞれ２個の入力ゲートＡ、
Ｂを持っている。Ａはそれぞれに固有の入力ゲートで、
Ｂは７０１，７０２に共通の入力ゲートである。また、
７０１、７０２の出力はＸＯＲ回路に入力されており、
７０１、７０２の出力が共に１もしくは共に０の時には
ＸＯＲの出力は０、７０１と７０２の出力が互いに異な
っているときにはＸＯＲの出力は１となる。

【０１１５】Ｖ₁、Ｖ₂はそれぞれのＣ−νＭＯＳインバ
ータの入力ゲートＡに入力するアナログ入力であり、こ
れにより、入力ゲートＢから見た見かけのしきい値を自
由に変えることができる。例えば、入力ゲートＡとＢの
フローティングゲートとの容量結合係数をそれぞれ
Ｃ₁、Ｃ₂とし、Ｃ₁：Ｃ₂＝１：１、Ｃ−νＭＯＳインバ
ータのフローティングゲートから見たしきい値を２．５
Ｖとすると、７０１，７０２はノードＡ，Ｂの電圧の和
が５Ｖになると反転する。つまり、Ｖ₁＝２Ｖ，Ｖ₂＝３
Ｖとすると、Ｃ−νＭＯＳインバータ７０１のノードＢ
の電圧が３Ｖ、７０２のノードＢの電圧が２Ｖになると
それぞれ反転することになる。

【０１１６】この様な場合、共通の７０１、７０２に共
通のノードＢに２Ｖと３Ｖとの間の電圧、例えば２．５
Ｖの電圧が入力すると７０１の出力信号は１、７０２の
出力信号は０となり、ＸＯＲの出力信号は１となる。こ
れは、この回路が実は、２Ｖから３Ｖの間の電圧の情報
を記憶しており、入力電圧として２Ｖから３Ｖの間の電
圧が入力されると、記憶情報と入力情報が一致したとし
てＸＯＲの出力信号として１を出力するものである。ノ
ードＢに２Ｖより小さい電圧、もしくは３Ｖより大きな
電圧が入力されると７０１、７０２の出力信号はともに
１もしくは０となり、この場合ＸＯＲの出力信号は０と
なる。つまりこれは、記憶情報と入力情報が一致してい
ないことを示す。

【０１１７】この様に、図１３の６０２、６１３の回路
を図１５の回路に置き換えるだけで多値レベルの連想メ
モリが実現できる。

【０１１８】また、ノードＡにアナログ信号Ｖ₁、Ｖ₂を
入力する変わりに、図１６の様にノードＡの入力ゲート
を分割してそれぞれに１もしくは０のバイナリ信号を入
力しても良い。この時は、分割したそれぞれの入力ゲー
トとフローティングゲートとの容量比を全て同じにして
も良いし、１：２：４：・・・の様に重みをつけても良
い。

【０１１９】

【発明の効果】本発明により、例えば複数のデータの大
小比較および、ソーティングを非常に高速に行うことが
可能となった。

【０１２０】しかも、極めて少数の素子で実現できるた
め、ＬＳＩ化が容易である。従って、高速・実時間処理
の要求される自動制御の分野を始めとし、データ検索な
ど、広範な応用分野を開拓することができた。

【図面の簡単な説明】

【図１】実施例１を示す回路図である。

【図２】実施例１のνＭＯＳの回路図である。

【図３】実施例１の変形を示す回路図である。

【図４】４入力のＮチャネルνＭＯＳトランジスタ（Ｎ
−νＭＯＳ）の断面構造の一例を示した図である。

【図５】図４を簡略化した図である。

【図６】実施例２を示す回路図である。

【図７】Ｖ_Rの電圧特性を示す図である。

【図８】実施例２の変形を示す回路図である。

【図９】図８の回路のＶ_Rの出力波形を示す図。

【図１０】実施例の変形を示す図である。

【図１１】Ｖ_Rの信号入力例を示す図である。

【図１２】本発明のソーティング回路の電気特性を図６
と同様の回路について示した図である。

【図１３】実施例３を示す回路図である。

【図１４】実施例３の記憶素子の回路例を示す図であ
る。

【図１５】実施例３の変形例を示す図である。

【図１６】実施例３の変形例を示す図である。

【図１７】ソーティングした結果を読み出すための回路
例を示す図である。

【符号の説明】

１０１，１２１フローティングゲート、１０２，１２２ＰチャネルニューロンＭＯＳトランジ
スタ、１０３，１２３ＮチャネルニューロンＭＯＳトランジ
スタ、１０４，１２４，１５１入力ゲート、１０５，１０６，１０７，１０８，１０９，１２５，１
２６，１２７，１２８，１２９インバータ回路。

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 598158521 アイ・アンド・エフ株式会社東京都文京区本郷４丁目１番４号コスモス本郷ビル (72)発明者山下毅雄宮城県仙台市青葉区荒巻字青葉東北大学工学部電子工学科内 (72)発明者柴田直宮城県仙台市太白区日本平５番９号 (72)発明者大見忠弘宮城県仙台市青葉区米ケ袋２の１の17の 301 (56)参考文献特開平６−53431（ＪＰ，Ａ) 特開平４−271486（ＪＰ，Ａ) 特開平３−6679（ＪＰ，Ａ) 1993 ＩＳＳＣＣＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ， 1993年，ｐｐ．236−237，294 電子情報通信学会技術研究報告，Ｖｏｌ．ＤＳＰ−93，Ｎｏ．233，ｐｐ．31−38 1992 ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ， 1992年，ｐｐ. 431−434 1991 ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ， 1991年，ｐｐ. 919−922 ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．39，Ｎｏ．６，ｐｐ．1444−1455 ＥｌｅｃｔｒｏｎｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．27，Ｎｏ．11，ｐｐ．957−958 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 G06F 7/24 G06G 7/60 H03K 19/00 H03K 19/0948 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】基体上に一導電型の半導体領域を有し、
この領域内に設けられた反対導電型のソース及びドレイ
ン領域を有し、前記ソース及びドレイン領域を隔てる領
域に絶縁膜を介して設けられた電位的にフローティング
状態にあるフローティングゲート電極を有し、前記フロ
ーティングゲート電極と絶縁膜を介して容量結合する複
数の入力ゲート電極を有するトランジスタを用いて構成
された複数のインバータと、少なくとも２以上の前記インバータに対し、それぞれの
インバータが有する前記複数の入力ゲート電極のうちの
一つの電極を介して共通の第一の信号電圧を加える手段
と、前記少なくとも２以上のインバータに対し、それぞれの
インバータが有する前記複数の入力ゲート電極のうちの
他の入力ゲート電極を介して各々所定の第二の信号電圧
を加える手段と、前記第一の信号電圧の時間変化によって前記少なくとも
２以上のインバータの少なくとも１つのインバータにお
いて生じる出力電圧の変化を時間遅れを発生させて伝達
する遅延回路と、前記遅延回路により伝達された信号によりオン・オフが
制御されるスイッチと、このスイッチのオン・オフにより信号を取り込む記憶回
路と、前記インバータで生じる出力電圧信号に対し所定の論理
演算を行う手段と、を有し、前記論理演算の結果を前記記憶回路中に記憶す
るようにしたことを特徴とする半導体装置。
【請求項２】前記第二の入力ゲート電極を２つ以上有
し、その各々に０もしくは１のバイナリ信号が入力され
るよう構成されたことを特徴とする請求項１に記載の半
導体装置。
【請求項３】前記論理演算として前記複数のインバー
タの２個以上のインバータの各出力もしくは前記各出力
に所定の遅延の加わった出力信号に対し、その加算を行
うことを特徴とする請求項１に記載の半導体装置。
【請求項４】マトリクス状に配置された、信号情報を
記憶するメモリセルを有し、その列もしくは行に属する
所定のメモリセルの出力に対し、所定の論理演算を行っ
た結果を前記第二の入力ゲートに入力するように構成さ
れたことを特徴とする請求項２または３に記載の半導体
装置。
【請求項５】前記マトリクス状に配置された信号情報
が０もしくは１のバイナリ信号情報であることを特徴と
する請求項４に記載の半導体装置。
【請求項６】前記マトリクス状に配置された信号情報
が多値の信号情報であることを特徴とする請求項４に記
載の半導体装置。
【請求項７】前記所定の論理演算が、外部より入力さ
れたデータとの排他的論理和を計算する演算であること
を特徴とする請求項４に記載の半導体装置。
【請求項８】前記所定の論理演算が、外部より入力さ
れたデータとの排他的論理和の否定を計算する演算であ
ることを特徴とする請求項４に記載の半導体装置。
【請求項９】前記メモリセルの各々に、メモリセル内
のデータを外部に読み出すためのスイッチが設けられ、
記憶された前記結果と外部より入力されたデータとが一
致するかもしくは所定の関係を満たしたときのみ、前記
スイッチがオンして、前記メモリセル内のデータが外部
に読み出されるよう構成されたことを特徴とする請求項
５乃至８のいずれか１項に記載の半導体装置。