JP3458505B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000015654 memory Effects 0.000 claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 25
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 101000874179 Homo sapiens Syndecan-1 Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 102100035721 Syndecan-1 Human genes 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100095075 Arabidopsis thaliana SBT1.2 gene Proteins 0.000 description 1
- 101000692109 Homo sapiens Syndecan-2 Proteins 0.000 description 1
- 101150089655 Ins2 gene Proteins 0.000 description 1
- 101100532804 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SDD1 gene Proteins 0.000 description 1
- 102100026087 Syndecan-2 Human genes 0.000 description 1
- 101100072652 Xenopus laevis ins-b gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えばフラッシュメモ
リのように、フローティングゲートを持ち、電気的に書
き換え可能な不揮発性メモリ等のビット線とワード線と
で構成される半導体メモリ装置に関する。
リのように、フローティングゲートを持ち、電気的に書
き換え可能な不揮発性メモリ等のビット線とワード線と
で構成される半導体メモリ装置に関する。
【０００２】
【従来の技術】近年盛んに開発されているフラッシュメ
モリの特徴は、フローティングゲートに電荷をためる、
あるいは放出することによって、メモリセルのしきい値
電圧Ｖthを変動させ、メモリ特性を出すところにある。
モリの特徴は、フローティングゲートに電荷をためる、
あるいは放出することによって、メモリセルのしきい値
電圧Ｖthを変動させ、メモリ特性を出すところにある。
【０００３】フラッシュメモリとしては、その電荷の注
入、放出のさせ方、あるいはセルの配置のさせ方の違い
により幾つかのタイプのものが発表されている。この中
の一つとして、例えばＤＩＮＯＲ型フラッシュメモリが
ある（ＩＥＤＭ，９２、５９９〜６０２）。ＤＩＮＯＲ
型フラッシュメモリでは、ビット線を主ビット線と副ビ
ット線とに分けてメモリの書き込みディスターブ特性を
向上させていることに特徴がある。
入、放出のさせ方、あるいはセルの配置のさせ方の違い
により幾つかのタイプのものが発表されている。この中
の一つとして、例えばＤＩＮＯＲ型フラッシュメモリが
ある（ＩＥＤＭ，９２、５９９〜６０２）。ＤＩＮＯＲ
型フラッシュメモリでは、ビット線を主ビット線と副ビ
ット線とに分けてメモリの書き込みディスターブ特性を
向上させていることに特徴がある。
【０００４】図４に、このＤＩＮＯＲ型フラッシュメモ
リの配列構成図を示す。図４において、ＭＩＬは主ビッ
ト線、ＳＢＬ１、ＳＢＬ２はそれぞれ副ビット線、ＳＲ
Ｌはソース線、ＳＴ１、ＳＴ２はそれぞれ選択ゲートと
しての選択トランジスタ、ＳＧＬ１、ＳＧＬ２は選択ゲ
ート線、ＭＴ0 〜ＭＴ3 はメモリトランジスタ、ＷＬ0
〜ＷＬ3 はワード線をそれぞれ示している。
リの配列構成図を示す。図４において、ＭＩＬは主ビッ
ト線、ＳＢＬ１、ＳＢＬ２はそれぞれ副ビット線、ＳＲ
Ｌはソース線、ＳＴ１、ＳＴ２はそれぞれ選択ゲートと
しての選択トランジスタ、ＳＧＬ１、ＳＧＬ２は選択ゲ
ート線、ＭＴ0 〜ＭＴ3 はメモリトランジスタ、ＷＬ0
〜ＷＬ3 はワード線をそれぞれ示している。
【０００５】このメモリセルは、図４に示すように、主
ビット線ＭＩＬから２本の副ビット線ＳＢＬ１とＳＢＬ
２とが分岐し、分岐したそれぞれの副ビット線ＳＢＬ
１、ＳＢＬ２に複数個（この例では４個）のメモリトラ
ンジスタ（図ではＳＢＬ２側を省略）が、選択トランジ
スタＳＴ１、ＳＴ２を介して並列に並ぶ配列となってい
る。
ビット線ＭＩＬから２本の副ビット線ＳＢＬ１とＳＢＬ
２とが分岐し、分岐したそれぞれの副ビット線ＳＢＬ
１、ＳＢＬ２に複数個（この例では４個）のメモリトラ
ンジスタ（図ではＳＢＬ２側を省略）が、選択トランジ
スタＳＴ１、ＳＴ２を介して並列に並ぶ配列となってい
る。
【０００６】図５は、図４のＤＩＮＯＲ型フラッシュメ
モリにおいて主ビット線１本に対して副ビット線を２本
にした例を示すレイアウト図である。図５において、メ
モリワード線ＷＬと選択ゲート線ＳＧＬ１、ＳＧＬ２と
が主ビット線ＭＩＬと直交するように配線されている。
主ビット線ＭＩＬには、第１選択トランジスタＳＴ１と
第２選択トランジスタＳＴ２とが、所定距離相互に離間
して配置され、主ビット線ＭＩＬとはそれぞれのドレイ
ン領域ＳＤＤ１とＳＤＤ２に形成された主ビットコンタ
クトＳＤＣ１とＳＤＣ２で接続されている。
モリにおいて主ビット線１本に対して副ビット線を２本
にした例を示すレイアウト図である。図５において、メ
モリワード線ＷＬと選択ゲート線ＳＧＬ１、ＳＧＬ２と
が主ビット線ＭＩＬと直交するように配線されている。
主ビット線ＭＩＬには、第１選択トランジスタＳＴ１と
第２選択トランジスタＳＴ２とが、所定距離相互に離間
して配置され、主ビット線ＭＩＬとはそれぞれのドレイ
ン領域ＳＤＤ１とＳＤＤ２に形成された主ビットコンタ
クトＳＤＣ１とＳＤＣ２で接続されている。
【０００７】第１選択トランジスタＳＴ１と第２選択ト
ランジスタＳＴ２との間には、２本の第１メモリトラン
ジスタ列ＭＴ１1 〜ＭＴ１12と第２メモリトランジスタ
列ＭＴ２1 〜ＭＴ２12とが主ビット線ＭＩＬに沿って平
行に配列されている。第１選択トランジスタ列ＭＴ１
は、この列に沿って配線された第１副ビット線ＳＢＬ１
によって第１選択トランジスタＳＴ１のソース領域ＳＳ
Ｄ１と接続され、第２メモリトランジスタ列ＭＴ２は、
第２副ビット線ＳＢＬ２によって第２選択トランジスタ
ＳＴ２のソース領域ＳＳＤ２と接続されている。
ランジスタＳＴ２との間には、２本の第１メモリトラン
ジスタ列ＭＴ１1 〜ＭＴ１12と第２メモリトランジスタ
列ＭＴ２1 〜ＭＴ２12とが主ビット線ＭＩＬに沿って平
行に配列されている。第１選択トランジスタ列ＭＴ１
は、この列に沿って配線された第１副ビット線ＳＢＬ１
によって第１選択トランジスタＳＴ１のソース領域ＳＳ
Ｄ１と接続され、第２メモリトランジスタ列ＭＴ２は、
第２副ビット線ＳＢＬ２によって第２選択トランジスタ
ＳＴ２のソース領域ＳＳＤ２と接続されている。
【０００８】そして、各メモリトランジスタＭＴ１1 〜
ＭＴ１12、ＭＴ２1 〜ＭＴ２12は、それぞれドレイン領
域ＤＤとソース領域ＳＤ（及び図示しないがフローティ
ングゲート）を有し、各メモリトランジスタＭＴのドレ
イン領域ＤＤと副ビット線ＳＢＬとは、メモリトランジ
スタＭＴのドレイン領域ＤＤに形成された副ビットコン
タクトＳＣを介して接続されている。
ＭＴ１12、ＭＴ２1 〜ＭＴ２12は、それぞれドレイン領
域ＤＤとソース領域ＳＤ（及び図示しないがフローティ
ングゲート）を有し、各メモリトランジスタＭＴのドレ
イン領域ＤＤと副ビット線ＳＢＬとは、メモリトランジ
スタＭＴのドレイン領域ＤＤに形成された副ビットコン
タクトＳＣを介して接続されている。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うなＤＩＮＯＲ型フラッシュメモリの副ビット線には、
通常ポリシリコンをベースにしたポリサイド配線が用い
られているが、この抵抗はアルミニウム配線に比べて高
く、シート抵抗が約１０Ω／□程度である。この抵抗値
は、副ビット線に接続されているメモリトランジスタの
数が少なければ無視できるが、増えてくれば増えるほど
その影響は無視できなくなる。このため、メモリの動作
スピードが遅いと共に、一つの副ビット線に接続できる
メモリトランジスタの数が少なく、結果的に集積度が低
くなってしまうという問題があった。
うなＤＩＮＯＲ型フラッシュメモリの副ビット線には、
通常ポリシリコンをベースにしたポリサイド配線が用い
られているが、この抵抗はアルミニウム配線に比べて高
く、シート抵抗が約１０Ω／□程度である。この抵抗値
は、副ビット線に接続されているメモリトランジスタの
数が少なければ無視できるが、増えてくれば増えるほど
その影響は無視できなくなる。このため、メモリの動作
スピードが遅いと共に、一つの副ビット線に接続できる
メモリトランジスタの数が少なく、結果的に集積度が低
くなってしまうという問題があった。
【００１０】本発明は、上記事情に鑑みなされたもの
で、上記ＤＩＮＯＲ型フラッシュメモリに代表されるよ
うなビット線を主ビット線と副ビット線に分割した半導
体メモリ装置における副ビット線を低抵抗化し、集積度
の向上とメモリの動作スピードの向上を達成した半導体
メモリ装置を提供することを目的とする。
で、上記ＤＩＮＯＲ型フラッシュメモリに代表されるよ
うなビット線を主ビット線と副ビット線に分割した半導
体メモリ装置における副ビット線を低抵抗化し、集積度
の向上とメモリの動作スピードの向上を達成した半導体
メモリ装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するため、下記の半導体メモリ装置を提供する。 （１）それぞれメモリトランジスタ列と接続された複数
の副ビット線と、これらの副ビット線がそれぞれ選択ト
ランジスタを介して接続された主ビット線とを有し、一
つの主ビット線に接続した隣接する選択トランジスタ間
に、該主ビット線に沿って２列のメモリトランジスタ列
を形成し、これらのメモリトランジスタ列をこれらのメ
モリトランジスタ列に沿ったそれぞれの副ビット線によ
って該隣接する互いに一方の選択トランジスタと接続し
た半導体メモリ装置であって、主ビット線を、接続され
ている選択トランジスタに近接した側のそれぞれの副ビ
ット線に沿って通るように屈曲させて配線すると共に、
主ビット線を構成する導電層と同一導電層で主ビット線
と電気的に独立した補助配線層を、接続された選択トラ
ンジスタから遠方側のそれぞれの副ビット線に沿うよう
に形成し、かつ、該補助配線層を該遠方側の副ビット線
と接続したことを特徴とする半導体メモリ装置。 （２）副ビット線を導電性ポリシリコンで構成し、主ビ
ット線をアルミニウムを主材料とする導電性材料で構成
する上記（１）記載の半導体メモリ装置。
成するため、下記の半導体メモリ装置を提供する。 （１）それぞれメモリトランジスタ列と接続された複数
の副ビット線と、これらの副ビット線がそれぞれ選択ト
ランジスタを介して接続された主ビット線とを有し、一
つの主ビット線に接続した隣接する選択トランジスタ間
に、該主ビット線に沿って２列のメモリトランジスタ列
を形成し、これらのメモリトランジスタ列をこれらのメ
モリトランジスタ列に沿ったそれぞれの副ビット線によ
って該隣接する互いに一方の選択トランジスタと接続し
た半導体メモリ装置であって、主ビット線を、接続され
ている選択トランジスタに近接した側のそれぞれの副ビ
ット線に沿って通るように屈曲させて配線すると共に、
主ビット線を構成する導電層と同一導電層で主ビット線
と電気的に独立した補助配線層を、接続された選択トラ
ンジスタから遠方側のそれぞれの副ビット線に沿うよう
に形成し、かつ、該補助配線層を該遠方側の副ビット線
と接続したことを特徴とする半導体メモリ装置。 （２）副ビット線を導電性ポリシリコンで構成し、主ビ
ット線をアルミニウムを主材料とする導電性材料で構成
する上記（１）記載の半導体メモリ装置。
【００１２】
【００１３】
【００１４】
【作用】 本発明の半導体メモリ装置は、副
ビット線の末
端側に対して上記補助電極層を結線するため、主ビット
線を副ビット線の基端側（選択トランジスタ側近傍）を
通るように屈曲させて配線して、選択トランジスタから
遠方側の副ビット線の部分に空きスペースを作り、その
空きスペースを利用して主ビット線と同一レイヤーで補
助配線層を形成するものである。これにより、抵抗がよ
り大きくなってくる選択トランジスタから遠方の副ビッ
ト線の抵抗は、主ビット線と同一レイヤーの裏打ちによ
って擬似的に主ビット線相当になり、副ビット線の抵抗
を無視できるようになる。
端側に対して上記補助電極層を結線するため、主ビット
線を副ビット線の基端側（選択トランジスタ側近傍）を
通るように屈曲させて配線して、選択トランジスタから
遠方側の副ビット線の部分に空きスペースを作り、その
空きスペースを利用して主ビット線と同一レイヤーで補
助配線層を形成するものである。これにより、抵抗がよ
り大きくなってくる選択トランジスタから遠方の副ビッ
ト線の抵抗は、主ビット線と同一レイヤーの裏打ちによ
って擬似的に主ビット線相当になり、副ビット線の抵抗
を無視できるようになる。
【００１５】このように、本発明は、比較的抵抗の高い
副ビット線を導電性ポリシリコンで構成し、主ビット線
を抵抗の低いアルミニウムを主材料とする導電性材料で
構成した半導体メモリ装置に好適に適用することができ
る。
副ビット線を導電性ポリシリコンで構成し、主ビット線
を抵抗の低いアルミニウムを主材料とする導電性材料で
構成した半導体メモリ装置に好適に適用することができ
る。
【００１６】
【実施例】以下、本発明について図面を参照しながら具
体的に説明する。図１は、図５に示したＤＩＮＯＲ型フ
ラッシュメモリに本発明を適用した例を示すレイアウト
図である。また、図２は、主ビット線を形成する前の状
態を示すレイアウト図である。図１、２において、図４
と同一構成部分には同一の符号を付して、その説明を省
略する。
体的に説明する。図１は、図５に示したＤＩＮＯＲ型フ
ラッシュメモリに本発明を適用した例を示すレイアウト
図である。また、図２は、主ビット線を形成する前の状
態を示すレイアウト図である。図１、２において、図４
と同一構成部分には同一の符号を付して、その説明を省
略する。
【００１７】図１における本発明の半導体メモリ装置
は、図５に示したものと主ビット線を構成する導電層を
形成する工程が異なるだけで、それ以外は同一の工程と
することができる。したがって、図２に示したように、
第１メモリトランジスタ列ＭＴ１1 〜ＭＴ１12、第２メ
モリトランジスタ列ＭＴ２1 〜ＭＴ２12、第１選択トラ
ンジスタＳＴ１、第２選択トランジスタＳＴ２、メモリ
トランジスタＭＴのワード線ＷＬ、選択トランジスタの
選択ゲート線ＳＧＬ１，ＳＧＬ２、第１メモリトランジ
スタ列ＭＴ１と第１選択トランジスタＳＴ１とを接続す
る第１副ビット線ＳＢＬ１、第２メモリトランジスタ列
ＭＴ２と第２選択トランジスタＳＴ２とを接続する第２
副ビット線ＳＢＬ２の形成までは同様とすることができ
る。
は、図５に示したものと主ビット線を構成する導電層を
形成する工程が異なるだけで、それ以外は同一の工程と
することができる。したがって、図２に示したように、
第１メモリトランジスタ列ＭＴ１1 〜ＭＴ１12、第２メ
モリトランジスタ列ＭＴ２1 〜ＭＴ２12、第１選択トラ
ンジスタＳＴ１、第２選択トランジスタＳＴ２、メモリ
トランジスタＭＴのワード線ＷＬ、選択トランジスタの
選択ゲート線ＳＧＬ１，ＳＧＬ２、第１メモリトランジ
スタ列ＭＴ１と第１選択トランジスタＳＴ１とを接続す
る第１副ビット線ＳＢＬ１、第２メモリトランジスタ列
ＭＴ２と第２選択トランジスタＳＴ２とを接続する第２
副ビット線ＳＢＬ２の形成までは同様とすることができ
る。
【００１８】本発明においては、図２に示したレイアウ
トを形成した後、主ビット線ＭＩＬを形成する。この場
合、図５に示したのと異なり、屈曲させて配線する。即
ち、図１に示すように、それぞれの選択トランジスタＳ
Ｔ１、ＳＴ２から遠方の副ビット線ＳＢＬ１、ＳＢＬ２
の部分（副ビット線の先端側）を避けて、各副ビット線
のそれぞれの先端側に空きスペースを形成する。そのた
め、第１選択トランジスタＳＴ１と第２選択トランジス
タＳＴ２とをつなぐ主ビット線ＭＩＬは、第１選択トラ
ンジスタＳＴ１からこれらの選択トランジスタ間の中央
付近までは、第１副ビット線ＳＢＬ１に沿って配線さ
れ、第１副ビット線ＳＢＬ１の選択トランジスタに近接
した側（基端側）の部分に配線される。そして、中央付
近で第２副ビット線ＳＢＬ２側に移るように屈曲させ
る。同時に、第１副ビット線ＳＢＬ１の先端側の空きス
ペースに第１補助配線層ＥＬ１、第２副ビット線ＳＢＬ
２の先端側の空きスペースに第２補助配線層ＥＬ２を、
それぞれ主ビット線ＭＩＬと同一層で主ビット線ＭＩＬ
と分離させて副ビット線上に形成する。この場合、予め
副ビット線ＳＢＬに対してコンタクト孔ＥＣを形成して
おき、副ビット線ＳＢＬと補助配線層ＥＬとを接続す
る。
トを形成した後、主ビット線ＭＩＬを形成する。この場
合、図５に示したのと異なり、屈曲させて配線する。即
ち、図１に示すように、それぞれの選択トランジスタＳ
Ｔ１、ＳＴ２から遠方の副ビット線ＳＢＬ１、ＳＢＬ２
の部分（副ビット線の先端側）を避けて、各副ビット線
のそれぞれの先端側に空きスペースを形成する。そのた
め、第１選択トランジスタＳＴ１と第２選択トランジス
タＳＴ２とをつなぐ主ビット線ＭＩＬは、第１選択トラ
ンジスタＳＴ１からこれらの選択トランジスタ間の中央
付近までは、第１副ビット線ＳＢＬ１に沿って配線さ
れ、第１副ビット線ＳＢＬ１の選択トランジスタに近接
した側（基端側）の部分に配線される。そして、中央付
近で第２副ビット線ＳＢＬ２側に移るように屈曲させ
る。同時に、第１副ビット線ＳＢＬ１の先端側の空きス
ペースに第１補助配線層ＥＬ１、第２副ビット線ＳＢＬ
２の先端側の空きスペースに第２補助配線層ＥＬ２を、
それぞれ主ビット線ＭＩＬと同一層で主ビット線ＭＩＬ
と分離させて副ビット線上に形成する。この場合、予め
副ビット線ＳＢＬに対してコンタクト孔ＥＣを形成して
おき、副ビット線ＳＢＬと補助配線層ＥＬとを接続す
る。
【００１９】図１において、Ａ―Ａ’線に沿った断面図
を図３に示す。図３は、第１補助配線層ＥＬ１の部分を
示すものである。シリコン基板ＳＵＢの表面には、メモ
リトランジスタＭＴ１7 〜ＭＴ１12が形成されており、
これらのメモリトランジスタＭＴ１は、周囲から絶縁さ
れたフローティングゲートＦＧとその上に形成されたコ
ントロールゲート（ワードライン）ＷＬ及びシリコン基
板ＳＵＢに形成されたドレイン領域ＤＤとソース領域Ｓ
Ｄとから構成されている。隣接するメモリトランジスタ
ＭＴ１のソース領域ＳＤは共有されている。各々のソー
ス領域ＳＤを共有するメモリトランジスタＭＴは、まと
めて層間絶縁膜ＩＮＳ１によって覆われ、それらの層間
絶縁膜ＩＮＳ１間のドレイン領域ＤＤに副ビット線ＳＢ
Ｌ１が接続されている。
を図３に示す。図３は、第１補助配線層ＥＬ１の部分を
示すものである。シリコン基板ＳＵＢの表面には、メモ
リトランジスタＭＴ１7 〜ＭＴ１12が形成されており、
これらのメモリトランジスタＭＴ１は、周囲から絶縁さ
れたフローティングゲートＦＧとその上に形成されたコ
ントロールゲート（ワードライン）ＷＬ及びシリコン基
板ＳＵＢに形成されたドレイン領域ＤＤとソース領域Ｓ
Ｄとから構成されている。隣接するメモリトランジスタ
ＭＴ１のソース領域ＳＤは共有されている。各々のソー
ス領域ＳＤを共有するメモリトランジスタＭＴは、まと
めて層間絶縁膜ＩＮＳ１によって覆われ、それらの層間
絶縁膜ＩＮＳ１間のドレイン領域ＤＤに副ビット線ＳＢ
Ｌ１が接続されている。
【００２０】この副ビット線ＳＢＬ１は、フローティン
グゲートＦＧが第１ポリシリコン層、コントロールゲー
トＷＬが第２ポリシリコン層として形成された後の、第
３ポリシリコン層として形成されている。一般にこの副
ビット線ＳＢＬ１はポリサイドにより構成され、その抵
抗はアルミニウムと比べて比較的高く、シート抵抗が約
１０Ω／□程度である。この抵抗値は、副ビット線ＳＢ
Ｌ１に接続されているメモリトランジスタＭＴ１7 〜Ｍ
Ｔ12の数が少なければ無視できるが、増えてくれば増え
るほどその影響は無視できない。
グゲートＦＧが第１ポリシリコン層、コントロールゲー
トＷＬが第２ポリシリコン層として形成された後の、第
３ポリシリコン層として形成されている。一般にこの副
ビット線ＳＢＬ１はポリサイドにより構成され、その抵
抗はアルミニウムと比べて比較的高く、シート抵抗が約
１０Ω／□程度である。この抵抗値は、副ビット線ＳＢ
Ｌ１に接続されているメモリトランジスタＭＴ１7 〜Ｍ
Ｔ12の数が少なければ無視できるが、増えてくれば増え
るほどその影響は無視できない。
【００２１】そのため、本発明においては、副ビット線
ＳＢＬ１の上に層間絶縁膜ＩＮＳ２を形成した後、副ビ
ット線ＳＢＬ１に対するコンタクト孔ＣＨを形成し、主
ビット線用の導電層を形成し、この導電層を上述したよ
うな主ビット線ＭＩＬと補助配線層ＥＬ１とをパターニ
ングする。この場合、主ビット線用の導電層は、アルミ
ニウムを主材料とするもので構成することが好ましい。
ＳＢＬ１の上に層間絶縁膜ＩＮＳ２を形成した後、副ビ
ット線ＳＢＬ１に対するコンタクト孔ＣＨを形成し、主
ビット線用の導電層を形成し、この導電層を上述したよ
うな主ビット線ＭＩＬと補助配線層ＥＬ１とをパターニ
ングする。この場合、主ビット線用の導電層は、アルミ
ニウムを主材料とするもので構成することが好ましい。
【００２２】これによって、副ビット線ＳＢＬ１と並列
的に補助配線層ＥＬ１を形成すると同時に、副ビット線
ＳＢＬ１と補助配線層ＥＬ１とを接続し、副ビット線Ｓ
ＢＬ１の抵抗が比較的高くても、抵抗の低い主ビット線
と同一素材で形成された抵抗の低い補助配線層ＥＬ１に
よって副ビット線ＳＢＬ１の末端側の抵抗が低くなった
と同じ効果が得られる。そのため、メモリの動作スピー
ドが向上すると共に、一つの選択トランジスタに接続で
きるメモリトランジスタの数を増加させることができ、
選択トランジスタの数を減らしてその分集積度を挙げる
ことができる。具体的には、従来一つの副ビット線に接
続されているメモリトランジスタの数が１２個程度であ
るのに対して、３２個以上とすることが可能である。
的に補助配線層ＥＬ１を形成すると同時に、副ビット線
ＳＢＬ１と補助配線層ＥＬ１とを接続し、副ビット線Ｓ
ＢＬ１の抵抗が比較的高くても、抵抗の低い主ビット線
と同一素材で形成された抵抗の低い補助配線層ＥＬ１に
よって副ビット線ＳＢＬ１の末端側の抵抗が低くなった
と同じ効果が得られる。そのため、メモリの動作スピー
ドが向上すると共に、一つの選択トランジスタに接続で
きるメモリトランジスタの数を増加させることができ、
選択トランジスタの数を減らしてその分集積度を挙げる
ことができる。具体的には、従来一つの副ビット線に接
続されているメモリトランジスタの数が１２個程度であ
るのに対して、３２個以上とすることが可能である。
【００２３】本発明は、上記実施例に限定されるもので
はない。例えば、上記実施例では、ＤＩＮＯＲ型フラッ
シュメモリに対して適用した例を示したが、ビット線を
主ビット線と副ビット線に分割する半導体メモリ装置全
体に対して適用できることは勿論であり、その他本発明
の要旨を逸脱しない範囲で種々変更することができる。
はない。例えば、上記実施例では、ＤＩＮＯＲ型フラッ
シュメモリに対して適用した例を示したが、ビット線を
主ビット線と副ビット線に分割する半導体メモリ装置全
体に対して適用できることは勿論であり、その他本発明
の要旨を逸脱しない範囲で種々変更することができる。
【００２４】
【発明の効果】本発明の半導体メモリ装置は、ビット線
を主ビット線と副ビット線に分割する半導体メモリ装置
のメモリの動作スピードの向上、集積度の向上を達成し
たものである。
を主ビット線と副ビット線に分割する半導体メモリ装置
のメモリの動作スピードの向上、集積度の向上を達成し
たものである。
【図１】本発明の半導体メモリ装置の一実施例を示すレ
イアウト図である。
イアウト図である。
【図２】図１における主ビット線を配線する前のレイア
ウト図である。
ウト図である。
【図３】図１のＡ―Ａ’線に沿った断面図である。
【図４】従来のＤＩＮＯＲ型フラッシュメモリの配列構
成図である。
成図である。
【図５】従来のＤＩＮＯＲ型フラッシュメモリの例を示
すレイアウト図である。
すレイアウト図である。
ＭＴ メモリトランジスタ
ＳＢＬ 副ビット線
ＭＩＬ 主ビット線
ＥＬ 補助配線層
ＷＬ ワード線
ＳＴ 選択トランジスタ
ＤＤ メモリトランジスタのドレイン領域
ＳＤ メモリトランジスタのソース領域
ＥＣ 補助配線層のコンタクト
ＳＣ 副ビット線のコンタクト
ＳＤＣ 主ビット線のコンタクト
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/108
H01L 21/8242
H01L 27/10
H01L 27/115
H01L 29/788
H01L 29/792
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】それぞれメモリトランジスタ列と接続され
た複数の副ビット線と、これらの副ビット線がそれぞれ
選択トランジスタを介して接続された主ビット線とを有
し、一つの主ビット線に接続した隣接する選択トランジ
スタ間に、該主ビット線に沿って２列のメモリトランジ
スタ列を形成し、これらのメモリトランジスタ列をこれ
らのメモリトランジスタ列に沿ったそれぞれの副ビット
線によって該隣接する互いに一方の選択トランジスタと
接続した半導体メモリ装置であって、主ビット線を、接
続されている選択トランジスタに近接した側のそれぞれ
の副ビット線に沿って通るように屈曲させて配線すると
共に、主ビット線を構成する導電層と同一導電層で主ビ
ット線と電気的に独立した補助配線層を、接続された選
択トランジスタから遠方側のそれぞれの副ビット線に沿
うように形成し、かつ、該補助配線層を該遠方側の副ビ
ット線と接続したことを特徴とする半導体メモリ装置。 - 【請求項２】副ビット線を導電性ポリシリコンで構成
し、主ビット線をアルミニウムを主材料とする導電性材
料で構成する請求項１記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00698395A JP3458505B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00698395A JP3458505B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204158A JPH08204158A (ja) | 1996-08-09 |
| JP3458505B2 true JP3458505B2 (ja) | 2003-10-20 |
Family
ID=11653415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00698395A Expired - Fee Related JP3458505B2 (ja) | 1995-01-20 | 1995-01-20 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458505B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3173456B2 (ja) * | 1998-03-19 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| JP3178427B2 (ja) | 1998-08-18 | 2001-06-18 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-01-20 JP JP00698395A patent/JP3458505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204158A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |